JP4084080B2 - 薄膜トランジスタ基板の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、多結晶Ｓｉ（シリコン）薄膜を用いた駆動回路内蔵型表示装置に供し得る薄膜トランジスタ基板並びにその製造方法に関するものである。
【０００２】
本発明は、液晶表示装置や有機発光素子を用いた表示装置、特に低温多結晶Ｓｉ技術を用いた駆動回路内蔵型の液晶表示装置に用いられる薄膜トランジスタ基板に供して有用である。
【０００３】
【従来の技術】
液晶表示装置では、高精細化、低コスト化を目的に、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下、ＴＦＴと略称する）を用いた駆動回路を基板上に形成することが行われている。そして、このＴＦＴの母材として、低温で形成された多結晶Ｓｉ膜（以下、単に低温多結晶Ｓｉ膜と略称する）が用いられている。特に、携帯情報端末用に用いられる小型の液晶表示装置では、駆動回路面積の縮小と低消費電力化が求められている。
【０００４】
こうした諸課題に対して多くの技術が提案されているが、大きくは２つの側面に大別される。１つは、液晶の駆動に必要な高耐圧の薄膜トランジスタと、駆動回路用の高駆動力の薄膜トランジスタを同１基板上に形成する方法であり、２つ目は当該表示装置用電子回路の構成に、低温多結晶Ｓｉ膜を用いた薄膜トランジスタを用いる試みである。液晶の駆動に必要な高耐圧の薄膜トランジスタと、駆動回路用の高駆動力の薄膜トランジスタを同１基板上に形成する方法としては、例えば、特許公開公報、特開平５−３３５５７３号がある。又、特に、Ｎ型の薄膜トランジスタにおいては、耐圧とオフ電流の低減を目的として、ゲート端に低濃度のドープ領域であるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を設けることが行われている。ゲート端に合わせずれなく自己整合的にＬＤＤを形成する方法の例は、例えば、特許公開公報、特開平１１−１６３３６６号に見られる。又、有機発光素子を、低温多結晶Ｓｉ膜を用いた薄膜トランジスタにより駆動する表示素子の例は、例えば、ＡＳＩＡ ＤＩＳＰＬＡＹ／ＩＤＷ‘０１予稿集、ｐ３１９に見られる。
【０００５】
【発明が解決しようとする課題】
本発明に用いるＴＦＴの従来例には、次のような難点が見られた。即ち、複数のトランジスタ部を構成する為、厚さの異なるゲート絶縁膜を通してドーパントを半導体膜中に注入する必要が生ずる。この工程では、厚さの異なるゲート絶縁膜に対しては、当然、ドーパントの注入深さが異なる。従って、注入深さの異なる不純物領域を形成する為、加速電圧を調整して複数回の注入を行う必要がある。こうして、その製造工程数が多くなってしまう。１方、あらかじめ、半導体膜にドーピングを行ってからゲート絶縁膜を形成する方法では、工程数の増加は抑えられるが、ゲートとドーピング領域の間に合わせずれが生じ易い。この為、トランジスタに対する寄生容量が増大する難点がある。
【０００６】
又、ＬＤＤの形成された高耐圧の薄膜トランジスタと、ＬＤＤがない高駆動力の薄膜トランジスタを同１基板上に形成するには、ＬＤＤを作り分けるマスクが必要となり、工程数が増加する難点がある。
【０００７】
こうした状況を背景に、本発明の第１の目的は、ＬＤＤ構造を有し、例えば液晶の駆動に適した高耐圧な薄膜トランジスタと、低電圧駆動可能な高駆動力の薄膜トランジスタとを、同１基板上に形成する簡便な製造方法を提供することにある。
【０００８】
又、多結晶Ｓｉ膜を用いた薄膜トランジスタを用いる表示装置では、トランジスタのオフ電流が大きいため、画像信号を保持するための容量を大きくとる必要がある。この為、開口率を大きくできないという問題がある。本発明の別な目的は、多結晶Ｓｉ膜を用いた駆動回路内蔵表示装置において、容量の面積を縮小し、高開口率で低消費電力の表示装置を提供することにある。この目的に供する為、本発明は従前より開口率の高い、薄膜トランジスタ基板を提供する。
【０００９】
【課題を解決するための手段】
本発明の第１の観点は、高耐圧と高駆動力のゲート絶縁膜の厚さの異なる薄膜トランジスタの不純物領域を、共に同じ膜厚を有する２層のゲート絶縁膜を通してドーパントを注入することにより形成する製造方法である。本発明の第２の観点は、表示装置に用いる薄膜トランジスタを構成する絶縁膜の１層の延在部分を用いてその占有面積を縮小するものである。
【００１０】
本発明の骨子を述べれば、次の通りである。即ち、基板上に、結晶性半導体膜と、第１のゲート絶縁膜と、第１のゲート層からなるゲートが積層された第１の薄膜トランジスタと、前記結晶性半導体膜上に前記第１のゲート絶縁膜および第２のゲート絶縁膜と、第２のゲート層からなるゲートが積層され、前記第１のゲート層を含まない第２の薄膜トランジスタとが形成された薄膜トランジスタ基板を、第２のゲート層の加工に用いるレジストパターンと、第１のゲート層からなるパターンとをマスクとし、第１及び第２のゲート絶縁膜を通して半導体膜にドーパントを注入する工程を含み形成することを特徴としている。
【００１１】
本発明の第２の骨子を述べれば、次の通りである。即ち、第２のゲート層をレジストパターンから縮小した形状に加工する工程と、第２のゲート層の加工に用いたレジストパターンおよび第１のゲート層からなるゲートをマスクとして、半導体膜にN型のドーパントを注入する第１の工程と、前記レジストパターンを除去後に第１および第２のゲート層をマスクとし、第１及び第２のゲート絶縁膜を通して前記第１の工程よりも低濃度にＮ型のドーパントを半導体膜に注入する第２の工程とを含み製造することを特徴としている。
【００１２】
本発明の主な諸形態を列挙すれば、下記の通りである。
【００１３】
本発明の第１の形態は、（１）基板の上部に、複数の結晶性半導体膜を形成する工程、
（２）前記複数の結晶性半導体膜を覆って第１の絶縁膜を形成する工程、
（３）前記第１の絶縁膜上に第１のゲート層を形成する工程、
（４）前記第１のゲート層を、第１の N 型トランジスタのゲートに加工する工程、
（５）次いで、当該基板の上部に第２の絶縁膜を形成する工程、
（６）前記第２の絶縁膜上に第２のゲート層を形成する工程、
（７）前記第２のゲート層を、第１のゲート層を含まない第２の N 型トランジスタのゲートに加工する工程、
（８）Ｎ型トランジスタを構成する為の前記結晶性半導体膜に、前記第１の絶縁膜及び前記第２の絶縁膜とを介してＮ型不純物を注入し、当該第１及び第２のＮ型トランジスタの不純物領域を形成する工程、を有する薄膜トランジスタ基板の製造方法である。
【００１４】
本発明の第２の形態は、（１）基板の上部に、複数の結晶性半導体膜を形成する工程、
（２）前記複数の結晶性半導体膜を覆って第１の絶縁膜を形成する工程、
（３）前記第１の絶縁膜層上に第１のゲート層からなる第１のN型トランジスタのゲート及び第１のＰ型トランジスタのゲートを形成する工程、
（４）次いで、当該基板の上部に第２の絶縁膜を形成する工程、
（５）前記第２の絶縁膜上に第２のゲート層を形成する工程、
（６）前記第２のゲート層を、レジストパターンを用いて前記レジストパターンより縮小された第２のN型トランジスタのゲートに加工する工程、
（７）前記第１及び第２のＮ型トランジスタに対応する半導体領域に、前記第１の N 型トランジスタのゲートと、前記第２のN 型トランジスタのゲートを加工する前記レジストパターンをマスク領域として、前記第１の絶縁膜及び前記第２の絶縁膜とを介して第１の濃度でＮ型不純物を注入する工程を有して、当該Ｎ型トランジスタの第１の不純物領域を形成する工程、
（８）前記第２の N 型トランジスタに対応する半導体領域に、前記第２の N 型トランジスタのゲートをマスク領域として、前記第１の絶縁膜及び前記第２の絶縁膜とを介して前記第１の濃度より低い第２の濃度で N 型不純物を注入する工程を有して、前記第２の N 型トランジスタの第２の不純物領域を形成する工程、
（９）前記第２のゲート層を、第２のＰ型トランジスタのゲートに加工する工程、
（１０）Ｐ型トランジスタを構成する前記結晶性半導体膜に、前記第１の P 型トランジスタのゲートと、前記第２の P 型トランジスタのゲートの領域をマスク領域として、前記第１の絶縁膜及び前記第２の絶縁膜とを介してＰ型不純物を注入する工程を有して、当該Ｐ型トランジスタの不純物領域を形成する工程、を有し、
前記第１のゲート層をゲートとし、前記第１の絶縁膜をゲート絶縁膜として有する前記第１のＮ型薄膜トランジスタ及び第１のＰ型薄膜トランジスタと、前記第２のゲート層をゲートとして、前記第１の絶縁膜と前記第２の絶縁膜の積層をゲート絶縁膜として有する前記第１のゲート層を含まない前記第２のＮ型薄膜トランジスタ及び第２のＰ型薄膜トランジスタとを形成する薄膜トランジスタ基板の製造方法である。
【００１５】
ここで、当該Ｎ型トランジスタの不純物領域を形成する前記工程は、次の手段をとることが好適である。
【００１６】
即ち、当該工程が、Ｎ型トランジスタを構成する前記結晶性半導体膜に対して、前記第１のN 型トランジスタのゲート及び、前記第２の N 型トランジスタに対応して前記第２の N 型トランジスタのゲートより大なる領域とをマスク領域として、少なくとも前記第１の絶縁膜及び前記第２の絶縁膜とを介して第１の不純物濃度でＮ型不純物を注入する工程と、当該Ｎ型トランジスタを構成する前記結晶性半導体膜に対して、前記第１のN 型トランジスタのゲートと、前記第２のN 型トランジスタのゲートとをマスク領域として、前記第１の絶縁膜及び前記第２の絶縁膜とを介して、前記第１の不純物濃度より低い不純物濃度の第２の不純物濃度でＮ型不純物を注入する工程とによってなされる。
【００１７】
前記第２のN 型トランジスタのゲートに対応した前記マスク領域を前記第２のＮ型トランジスタのゲートの領域より大なる領域を確保するに、前記第２のＮ型トランジスタのゲートを加工する為のフォトレジストを用いるのが実際的である。この場合、フォトレジストの幅より第２のＮ型トランジスタのゲートの幅が小さくなるように、いわゆるアンダーエッチングすることで、所望の形状を得ることが出来る。
【００１８】
当該薄膜トランジスタ搭載基板が、表示装置に用いられる場合、前記基板が透光性絶縁基板であることが好都合である。こうした表示装置として、特に液晶表示装置、有機発光装置などをあげることが出来る。尚、透過型の液晶表示装置のほか、反射型の液晶表示装置に用いることも出来る。反射型の表示装置では、基板が透明でなくとも用いることが出来る。又、本発明によれば、高電圧駆動可能な薄膜トランジスタを低電圧駆動可能な周辺回路と共に形成できるため、比較的高電圧が必要な電気泳動を用いたディスプレイ、電子粉流体を用いたディスプレイなどに用いることも出来る。
【００１９】
又、前記第２のゲート層は、複数の導体層の積層を用いても良い。
【００２０】
半導体装置の第１及び第２の不純物領域を、所望に形成する為、前記第１の絶縁膜の膜厚が前記第１のゲート層の膜厚より小さいことが好適である。更に、前記第１及び第２の絶縁膜の膜厚の和が、前記第２のゲート層の膜厚より小さいことが好適である。
【００２１】
前述の関係を満たす、より実際的なゲート層及び絶縁膜の厚さの例を示せば次の通りである。即ち、前記第１のゲート層の膜厚は、１００ｎｍ以上であり、前記Ｎ型不純物及び前記Ｐ型不純物を注入する領域の前記第１の絶縁膜及び前記第２の絶縁膜の膜厚の和が１５０ｎｍ以下であることが実際的である。
【００２２】
又、前記第１のＮ型トランジスタのゲートはその端部が順テーパ状に形成されていることが実用的である。この上部に絶縁層を形成し、この絶縁膜を介してイオン打ち込みを行う場合、打ち込まれた不純物濃度が、絶縁膜のゲート端部近傍での厚さの変動の影響を受け難い。
上記の本発明の構成により、ゲート絶縁膜の厚さの異なる薄膜トランジスタのソースおよびドレインへのドーパント注入を同一の注入工程にて行うことができ、又マスクの増加なくＬＤＤの作り分けが可能となる。
【００２３】
代表的な表示装置に用いる薄膜トランジスタ搭載基板は次の基本構成を有する。即ち、絶縁基板上に、互いに交差して配置された複数の第１の配線及び複数の第２の配線と、この第１の配線及び第２の配線の交差部近傍に設けられた画素と、信号を保持する為の容量と、画素に対するスイッチ部と、当該装置の駆動の為の駆動回路部とを少なくとも有する。この場合、前記スイッチ部が、本発明のように、第１の絶縁膜と第２の絶縁膜との積層を含むゲート絶縁膜を有する第１のトランジスタを有し、前記駆動回路部は、前記第１の絶縁膜をゲート絶縁膜とする第２のトランジスタを有する場合、前記信号を保持する為の容量が、前記ゲート絶縁膜から延在する第２の絶縁膜を介して形成されていることが極めて有用である。本発明では、第１のゲート層と、第２のゲート層との間に、第２のゲート絶縁膜を介して形成されている容量を含み、画素電極に印加される映像信号を保持する容量を形成することを特徴としている。本構成により、画素において容量の占める面積を縮小し、開口率を向上して表示装置を低消費電力化することができる。
【００２４】
【発明の実施の形態】
図１は本発明を用いた薄膜トランジスタ基板の製造工程の例をその工程順に示した例である。図は各工程での主要部の断面図である。
【００２５】
透光性絶縁基板１、例えば、ガラス基板上に、ＳｉＮとＳｉＯ２との積層膜からなる下地絶縁膜２を介し、多結晶Ｓｉからなる半導体膜３が形成されている。下地絶縁膜２は、基板上に形成する半導体膜を良好に形成する為の層である。このＳｉＮとＳｉＯ２との積層膜は、例えばプラズマＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いて形成した。尚、透光性絶縁基板１として、プラスチック基板を目的の応じて用いることが出来る。
【００２６】
多結晶Ｓｉ膜は、プラズマＣＶＤにより堆積したアモルファスＳｉ膜を、パルスエキシマレーザを照射してアニールする方法で形成した。エキシマレーザによるアニールの場合、多結晶Ｓｉ膜の厚さとしては３０ｎｍ以上７０ｎｍ以下が好ましい。更には、４０ｎｍ以上６０ｎｍ、より望ましくは５０ｎｍ程度がよい。３０ｎｍより薄い膜では結晶性が低下し、７０ｎｍより厚いと結晶化に必要なレーザ光の強度が大きく、むしろ生産性が低下する。又、この場合、結晶化後の凹凸が大きくなり、被覆するゲート絶縁膜が絶縁破壊を起こしやすくなるため適当でない。尚、多結晶Ｓｉ膜は、スパッタにより堆積したアモルファスＳｉ膜を金属触媒を用いて結晶化する方法、触媒を用いたＣＶＤにより直接堆積する方法など、その他の方法を用いて形成することもできる。
【００２７】
５０ｎｍの厚さの多結晶Ｓｉ膜を、ドライエッチを含むホトリソグラフィを用いて、所望形状に加工する。この多結晶Ｓｉからなる半導体膜３は、例えば、トランジスタや導体層などを構成する。この後、ＳｉＯ2からなる第１のゲート絶縁膜４を、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅの略称）を用いたプラズマＣＶＤにより５０ｎｍ堆積した。
【００２８】
第１のゲート絶縁膜４は、上記のＣＶＤを用いた方法のほか、４５０℃以下の温度でオゾンを用いてＳｉ膜を酸化して酸化膜を形成する方法、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）スパッタを用いて酸化膜を堆積する方法、これらを組み合わせた方法など、各種の方法を用いることが出来る。第１のゲート絶縁膜４上に、２ｗｔ％のＣｒを含むＭｏＣｒ（モリブデン−クロム合金）からなる第１のゲート層を、スパッタにより１５０ｎｍ堆積する。燐酸、硝酸、酢酸、水の混合液を用いたウェットエッチングにより前記ＭｏＣｒ層を所望形状にエッチングする。この結果、端部に約６０度の順テーパ形状を有するゲート１１０及び１１１が形成される。この状態の主要部の断面図が図１の（ａ）である。
【００２９】
この第１のゲート層からなるゲート１１０及び１１１のトランジスタのチャネル方向の両端部をテーパにしておくことは、ソース、ドレインの不純物領域のイオン打込みを良好になすに有用である。即ち、第１のゲート層からなるゲートの上部に絶縁膜６を形成し、この第１のゲート層からなるゲート及び絶縁膜６を介して前記イオン打ち込みを行なう。第１のゲート層からなるゲートの上部に第２のゲート絶縁膜６を形成する際、通例、下部のゲートの端部に対応する位置で第２のゲート絶縁膜６の膜厚が厚く形成される。第２のゲート絶縁膜６の膜厚の変動が、半導体膜に形成される不純物領域の不純物濃度の変動となる。特に、ゲート端部が厚い場合、ソース、ドレインのチャネル端部の不純物濃度が極めて薄くなることも生じ得る。従って、少なくとも、本例のように、第１のゲート層からなるゲートのトランジスタのチャネル方向の両端部をテーパにしておくことが実際的である。
【００３０】
又、前記ゲート絶縁膜と下地となるＳｉＯ2膜とのエッチング速度の選択比に優れるウェットエッチをゲート加工に用いることで、５０ｎｍ以下の薄いゲート絶縁膜でも膜がエッチングされるのを抑制できる。
【００３１】
更に、ＳｉＯ２膜の第２のゲート絶縁膜６をＴＥＯＳを用いたプラズマＣＶＤにより８０ｎｍ堆積する。第２のゲート絶縁膜上に、２０ｗｔ％のＷを含むＭｏＷ（モリブデン−タングステン合金）からなる第２のゲート層７を厚さ１５０ｎｍ堆積する。ポジレジストを塗布し、露光、現像して、所望形状のレジストパタン８を形成する。燐酸、硝酸、酢酸、水の混合液を用いたウェットエッチングを用いて、第２のゲート層７からなるゲート９をレジストパターン８から１μｍ後退した幅を有する形状に加工する。わけても、トランジスタのチャネル方向の幅の制御が肝要である。
【００３２】
第２のゲート層７を加工するのに用いたレジストパターン８と、第１のゲート層からなるゲート１１０とをマスクとし、第２のゲート絶縁膜６及び第１のゲート絶縁膜４を通して、半導体膜３に、Ｎ型の不純物であるＰを注入する。この時、加速電圧７０ｋＶにて１０の１５乗／ｃｍ２の濃度である。こうして、ソースおよびドレイン１０が形成される。この状態の主要部の断面図が図１の（ｂ）である。
【００３３】
尚、第１のゲート膜の膜厚は、このときのＰイオンの注入に対して、十分な阻止能力を有する厚さである必要がある。この膜にＭｏを主成分とする金属膜を用いる場合、厚さは１００ｎｍ以上が望ましい。
【００３４】
前述のレジストパターン８を除去後、第１のゲート層からなるゲート１１０及び第２のゲート層からなるゲート９をマスクとし、第１のゲート絶縁膜４及び第２のゲート絶縁膜５を通して、Ｐイオンを加速電圧７０ｋＶにてドーズ量１０の１３乗／ｃｍ２で注入する。第２のゲート層からなるゲート９を有する薄膜トランジスタには、ゲート端にＰが低濃度で注入され、レジストに覆われていた領域に、ＬＤＤ１１がゲート９に対して自己整合的に形成される。この状態の主要部の断面図が図１の（ｃ）である。
【００３５】
一方、第１のゲート層からなるゲート１１０を有する薄膜トランジスタは、端部にテーパ加工がなされているので、ゲート端に低濃度領域が形成されない。尚、第１のゲート層を加工する際に、端部をテーパ加工する替わりに、ほぼ垂直な形状に加工すると、第１のゲート層からなるゲートを有する薄膜トランジスタに第２のゲート絶縁膜の膜厚に相当するＬＤＤ領域を形成することもできる。
【００３６】
又、第２のゲート層７からなるゲート９の端部にＬＤＤを自己整合的に形成する方法には、本例のゲートのサイドエッチを用いる方法のほか、レジストアッシングを用いてゲートパタンを縮小させる方法、ゲート端にサイドウォールを形成する方法など他の方法を用いることもできる。
【００３７】
次に、先ず、レジストパターン７０を形成する。そして、図１（ｄ）に示すように、Ｆ（弗素）系ガスを用いたドライエッチを含むホトリソグラフィにより、ＭｏＷの第２のゲート層７をドライエッチ加工し、Ｐ型ＴＦＴのゲート１２を形成する。
【００３８】
レジストパターン１１及び第１のゲート層からなるゲート１１１をマスクとし、Ｐ型の不純物であるＢ（ボロン）を、第１ゲート絶縁膜４及び第２のゲート絶縁膜６を通して、半導体膜に注入し、Ｐ型ＴＦＴのソース及びドレイン１３を形成する。加速電圧は３０ｋＶ、ドーズ量は１０の１５乗／ｃｍ２である。この時、Ｎ型のＴＦＴとなる領域は、レジストパターン１１により保護され、Ｂが注入されてＮ型ＴＦＴの特性が低下するのが防止される。
【００３９】
レジスト膜の除去の後、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）、又は６００℃以下の炉アニールによる活性化を行う。
【００４０】
以上の工程により、次のような諸トランジスタが同一基板上に形成される。この状態が図１の（ｅ）である。
（１）第１のゲート絶縁膜４と第１のゲート層からなるゲート１１０を有し、ＬＤＤのないＮチャネル型の薄膜トランジスタ１４。
（２）第１のゲート絶縁膜４と第１のゲート層からなるゲート１１１を有し、ＬＤＤのないＰチャネル型の薄膜トランジスタ１５。
（３）第１のゲート絶縁膜４及び第２のゲート絶縁膜６と、第２のゲート層からなるゲート９を有し、ゲート端にＬＤＤ１１が自己整合的に形成されたＮチャネル型の薄膜トランジスタ１６。
（４）第１のゲート絶縁膜４及び第２のゲート絶縁膜６と、第２のゲート層からなるゲート１２を有し、且つゲート端にＬＤＤを持たないＰ型の薄膜トランジスタ１７。
【００４１】
Ｎ型トランジスタ１４、Ｐ型トランジスタ１５は高駆動力を有するＴＦＴ、Ｎ型トランジスタ１６、Ｐ型トランジスタ１７は高耐圧なるＴＦＴである。
【００４２】
本例では、第１のゲート層をゲートとする薄膜トランジスタと、第２のゲート層をゲートとする薄膜トランジスタのソースおよびドレインが、第１のゲート絶縁膜４及び第２のゲート絶縁膜６を通して半導体膜３に不純物を注入する工程において、それらが同時に形成される。従って、イオン注入工程を増加することなく、ゲート絶縁膜の膜厚の異なる薄膜トランジスタを形成できる。又、第１のゲート層の加工に用いるマスクを除き、ホトリソ工程の増加がない。このように、本方法は、複数の特性を有する薄膜トランジスタを少ない工程数で形成でき、生産性に優れる。又、第２のゲート層を加工するのに用いられるレジストパターン８と、第２のゲート層からなるゲートをマスクとして不純物を注入することにより、自己整合的に形成されたＬＤＤを有し、耐圧に優れる薄膜トランジスタと、ＬＤＤを有せず、駆動力に優れる薄膜トランジスタを同時に形成できる利点を有する。
【００４３】
本例の要点を述べれば次の通りである。即ち、基板上に、結晶性半導体膜と、第１のゲート絶縁膜と、第１のゲート層と、第２のゲート絶縁膜と、第２のゲート層とが順次積層され、前記第１のゲート絶縁膜と、第１のゲート層からなるゲートとを含む第１の薄膜トランジスタと、前記第１および第２のゲート絶縁膜と、第２のゲート層からなるゲートとを含み、第１のゲート層を含まない第２の薄膜トランジスタとが形成された薄膜トランジスタ基板の製造方法において、第２のゲート層の加工に用いるレジストパターンと、第１のゲート層からなるパターンとをマスクとし、第１及び第２のゲート絶縁膜を通して半導体膜にドーパントを注入する工程を含む薄膜トランジスタ搭載基板の製造方法である。
【００４４】
更には、基板上に、結晶性半導体膜と、第１のゲート絶縁膜と、第１のゲート層と、第２のゲート絶縁膜と、第２のゲート層とが順次積層され、前記第１のゲート絶縁膜と、第１のゲート層からなるゲートとを含む第１の薄膜トランジスタと、前記第１および第２のゲート絶縁膜と、第２のゲート層からなるゲートとを含み、第１のゲート層を含まない第２の薄膜トランジスタとが形成された薄膜トランジスタ基板の製造方法において、第２のゲート層をレジストパターンから縮小した形状に加工する工程と、第２のゲート層の加工に用いたレジストパターンおよび第１のゲート層からなるゲートをマスクとして、半導体膜にＮ型のドーパントを注入する第１の工程と、前記レジストパターンを除去後に第１および第２のゲート層をマスクとし、第１及び第２のゲート絶縁膜を通して前記第１の工程よりも低濃度にＮ型のドーパントを半導体膜に注入する第２の工程とを含む、薄膜トランジスタ基板の製造方法である。
【００４５】
次に、こうした諸ＴＦＴを搭載した基板を、透過型の液晶表示装置に用いる薄膜トランジスタ基板として用いる例を説明する。その要点を、図２および図３の断面図を用いて説明する。
【００４６】
これまで説明してきた方法によって製造した基板１（図２の（ａ））の上に、厚さ５００ｎｍのＳｉＯ2からなる層間絶縁膜１８をＣＶＤによって形成する。この後、フッ酸系のウェットエッチを含む通例のホトリソグラフィにより、層間絶縁膜１８、第２のゲート絶縁膜６及び第１のゲート絶縁膜４にコンタクトホール７１を形成する（図２の（ｂ））。この例に見られるように、本発明においては、ゲート絶縁膜の膜厚の異なる薄膜トランジスタ（１４と１５、１６と１７）のソースおよびドレイン１０が同１の膜構成４、６、１８で覆われている。従って、同１のエッチング工程でコンタクトホールを開口でき、工程数を増加させることがない。尚、トランジスタ１４と１５とが絶縁膜１４をゲート絶縁膜とし、１方、トランジスタ１６と１７とは絶縁膜４と６とをゲート絶縁膜としている。
【００４７】
次いで、配線となるＴｉ／ＡｌＳｉ／Ｔｉの積層膜１９を、スパッタにより順次積層したのち、ホトリソグラフィ工程により配線となす。この導体積層膜１９は半導体膜３と接続している。尚、この際、第１のゲート層および第２のゲート層への接続もなされる。この導体積層膜１９の上下のＴｉ膜は、厚さ１００ｎｍ、中間のＡｌＳｉ膜は厚さ５００ｎｍとした。この状態が図２の（ｃ））である。
【００４８】
次に、図３に表示装置の画素付近の断面を示す。図３にはＬＤＤを有するトランジスタの近傍領域のみを示している。図２（ｃ）で説明したように基板に配線を形成後（図３の（ａ））、この上部に、プラズマＣＶＤを用いてＳｉＮからなる厚さ４００ｎｍの保護膜２０を形成する。更に、４００℃以下の還元性雰囲気化においてアニールし、水素化処理を行う。その後、感光性の有機膜を塗布し、所望の露光、現像した後、焼成し、厚さ２μｍの有機保護膜２１を形成する（図３の（ｂ））。この有機保護膜２１に開口部２３が形成されている。
【００４９】
この有機保護膜２１マスクとして、ＳｉＮ保護膜２０をドライエッチ加工して、開口部２４を形成する。この開口部２４はＴｉ／ＡｌＳｉ／Ｔｉの導体積層膜１９への開口部である。配線層へのＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ）からなる透明導電膜をスパッタにより堆積し、通例のホトリソグラフィによって画素電極２２を形成する。図３の（ｃ）は、こうした薄膜トランジスタ搭載基板の断面図である。
【００５０】
又、図１から図３の工程において、半導体膜３、第１のゲート絶縁膜４、第１のゲート層５、第２のゲート絶縁膜６、第２のゲート層７が順次積層された容量３０を形成できる。
【００５１】
図４は本発明による薄膜トランジスタ基板の製造方法の別な例である。図では図１と同一部位は同一の符号で示した。図１の工程と同様に、厚さ５０ｎｍの多結晶Ｓｉ膜からなる半導体膜３上に、厚さ１００ｎｍの第１のゲート絶縁膜４と、Ｍｏからなる厚さ１５０ｎｍの第１のゲート層が順次積層されている。第１のゲート絶縁膜４はＴＥＯＳを用いたプラズマＣＶＤにより形成され、Ｍｏ層はスパッタにより堆積された。
【００５２】
Ｃｌ系ガスを用いたドライエッチを含むホトリソグラフィにより、Ｍｏ膜を順テーパ加工してゲート５とする。この状態が図４の（ａ）である。
【００５３】
次に、図４（ｂ）に示すように、厚さ５０ｎｍのＣＶＤ酸化膜からなる第２のゲート絶縁膜６が形成され、その上にスパッタにより、厚さ３０ｎｍのＴｉ４２と厚さ１５０ｎｍのＭｏＷ合金４１の２層膜７が形成される。この導体層の２層膜７は、後に第２のゲート層９となる層である。この上部に、所望形状のフォトレジスト８を形成し、第２のゲート層のＭｏＷ合金層４１を、燐酸、硝酸、酢酸、水の混合液を用いて、ウェットエッチングする。この場合、ＭｏＷ合金層４１のチャネル方向の幅は、レジスト膜８のチャネル方向の幅から約０．５μｍ後退した形状に形成する。その後、Ｆ系ガスを用いたドライエッチ加工により、Ｔｉ膜４２をレジストパターンにほぼ同一形状に加工する。この状態が図４の（ｂ）に示される。
【００５４】
レジストパターン８および第１のゲート層５をマスクとし、第１ゲート絶縁膜４および第２のゲート絶縁膜６を通してイオン注入を行い、Ｎ型の薄膜トランジスタのソースおよびドレイン１０を形成する。この際、Ｐイオンを１０の１５乗／ｃｍ２のドーズ量で、加速電圧８０ｋＶで注入する。尚、第１のゲート絶縁膜４と第２のゲート絶縁膜６の厚さの和が１５０ｎｍより大きい場合、ゲート絶縁膜を通して、半導体膜３にＰイオンを注入する際に、レジスト膜８が損傷を受けるため適当でない。
【００５５】
レジスト膜８を除去し、第２のゲート層のＭｏＷ層４１と第１のゲート層５をマスクとし、第１のゲート絶縁膜４及び第２のゲート絶縁膜６を通して、Ｐイオンを、加速電圧８０ｋＶでドーズ量を１０の１４乗／ｃｍ2注入する。このイオン注入によって、ゲート９の端部のＴｉ層４２下部の半導体膜３に、低濃度Ｎ型領域４３が形成された、ゲートオーバーラップ構造の薄膜トランジスタが得られる。ゲートオーバーラップ構造とすることにより、ＬＤＤのない薄膜トランジスタと同様の高駆動力を有し、且つ劣化の少ない薄膜トランジスタを形成できる。この状態が図４の（ｃ）である。
【００５６】
以下、図１の工程と同様に、こうして準備した基板の上部に、フォトレジスト７０を所望形状に形成する。そして、Ｐ型ＴＦＴのゲート１２をドライエッチ加工する。この状態が図４の（ｄ）である。次いで、ゲート５およびレジスト７０をマスクとして、Ｂイオンを注入してＰ型の薄膜トランジスタを形成する。こうして、異なる特性の薄膜トランジスタが形成された薄膜トランジスタ搭載基板を得ることが出来る。この状態が図４の（ｅ）である。
【００５７】
尚、第１のゲート層を２層として同様にゲートオーバーラップ構造の薄膜トランジスタとすることもできる。又、第２層のゲートを加工する際、第２のゲート絶縁膜の一部又は全部をゲート又はゲート加工に用いたレジストをマスクとしてエッチングし、膜厚を減少することもできる。ゲート絶縁膜の膜厚を減少することにより、イオン注入に必要な加速電圧を低減でき、レジストへのダメージを低減できる。この場合も、第１のゲート層をゲートとする薄膜トランジスタと、第２のゲート層をゲートとする薄膜トランジスタにおいて、半導体膜を被覆するゲート絶縁膜の厚さが同一となるため、イオン注入の回数を増やすことがない。
【００５８】
次に、回路内蔵型液晶表示装置の薄膜トランジスタ基板の例を説明する。図５は、回路内蔵型液晶表示装置の薄膜トランジスタ基板における、主要部材の平面配置の概略を示す図である。
【００５９】
透光性の絶縁性基板１に、互いに交差する複数の走査信号線５１と映像信号線５２が配置され、この走査信号線５１と映像信号線５２との各交差部付近に、画素５３が形成されている。画素内の回路は、基本的に表示部材１０１、保持容量１０２、スイッチ素子１０３を含む。図には基本構成を示すが、これらの諸例の詳細は後述される。画素５３が形成された領域の周辺に、走査信号線を駆動する駆動回路５４と、映像信号線を駆動する駆動回路５５が形成されている。更に、外部からの信号を映像信号に変換するインターフェース回路５６が形成される。インターフェース回路５６には第１のゲート層をゲートとする、高駆動力の薄膜トランジスタを用いて、低電圧駆動を行う。駆動電圧は、例えば１０Ｖ以下である。１方、走査信号線駆動回路５４、映像信号線駆動回路５５および画素には、比較的高い電圧が要求されるため、第２のゲート層をゲートとする薄膜トランジスタを用いて形成されている。ここで要請される電圧は、例えば１５Ｖ以上である。
【００６０】
本発明によれば、これまでの説明で明らかなように、低電圧駆動が可能で微細化が容易な薄膜トランジスタを用いた駆動回路と、耐圧に優れた薄膜トランジスタを用いた駆動回路および画素を同１基板上に低コストで形成できる。尚、液晶表示装置に限らず、有機発光素子を用いた表示装置においても、同様の駆動回路の構成とすることで、低消費電力で省面積の駆動回路が形成された表示装置を簡便に形成できる。
【００６１】
図６の（ａ）は本発明による液晶表示装置の画素の例を示す平面図、図６の（ｂ）はその断面図である。液晶表示装置では、薄膜トランジスタが形成された基板と向かい合う形で対向基板を設け、基板間に液晶を封入する構造となっているが、図では薄膜トランジスタが形成された基板のみ示した。走査信号線５１と映像信号線５２に囲まれた画素内に、液晶に電圧を印加する画素電極２２がＩＴＯ透明導電膜により形成されている。画素電極２２は図６の（ａ）では点線で囲まれた領域により表される。画素電極２２上に液晶が封入され、画素電極２２はスルーホール７４を介して映像信号線５２と同層の導電膜からなる配線１９に接続され、配線１９は第２のゲート層からなるゲート３１−１及び３１−２を備え、ゲート端にＬＤＤ１１が形成された高耐圧の薄膜トランジスタである画素スイッチ３１のソース７７に接続される。尚、当該画素スイッチ３１は、いわゆるダブルゲート型の薄膜トランジスタであり、走査信号線５１に接続されたゲート３１−１及び３１−２が図示されている。ダブルゲート型の薄膜トランジスタは、単一のゲートを有する薄膜トランジスタに比べ、耐圧の向上とオフ電流の低減を図ることができ、画素スイッチに適している。画素スイッチ３１のドレイン７８には映像信号線５２が接続される。又、画素電極２２には電圧を保持する機能をもつ保持容量３０が接続されている。保持容量３０は、図６の（ｂ）に示す断面図のように、半導体膜３と第１のゲート層５との間に第１のゲート絶縁膜を介した容量と、第１のゲート層５と第２のゲート層７との間に第２のゲート絶縁膜６を介して形成された容量の並列接続により形成される。保持容量の下層電極をなす半導体膜３は画素スイッチ３０のソースより延伸され、又、第２のゲート層７は配線１９を通しコンタクトホール７３を介してやはり画素スイッチのソース３０に接続される。一方、保持容量の電極をなす第１のゲート層５は、第１のゲート層と同層の導電膜からなるコモン線３２に接続されている。コモン線３２と半導体層３の間には下層の半導体膜３が空乏化しないよう、１０Ｖ以上の電圧が常時印加される。走査信号線からの電圧により、画素スイッチがオンすると、映像信号線からの電圧が画素電極２２及び保持容量３０に印加される。画素スイッチがオフになると、保持容量３０に書き込まれた電圧が画素電極２２に印加される電圧を保持する。保持容量の大きさは画素電極の電圧を一定に保つため、画素スイッチのオフ電流による電圧変動が十分小さくなるように設定される。
【００６２】
図７の（ａ）及び図７の（ｂ）は、比較のために示した従来の液晶表示装置の画素の例である。図６の例と同様に、薄膜トランジスタが形成された基板のみ示した。透明電極からなる画素電極２２は保持容量３０に接続され、保持容量３０は画素電極に印加された電圧を保持する機能を有する。図７の（ｂ）に示すように、保持容量３０は、半導体膜３とゲート層３３との間にゲート絶縁膜３４を介して形成された容量と、ゲート層３３と配線１９との間に層間絶縁膜１８を介して形成された容量の並列接続からなるが、層間絶縁膜が厚いため主に半導体膜３とゲート層３３との間の容量からなる。保持容量の電極をなすゲート層３３は、同層の導電膜からなるコモン線３２に接続される。又、保持容量の電極をなし、映像信号線と同層の導電膜からなる配線１９は、スルーホール７４を介して画素電極２２に接続され、他方画素スイッチ３１をなすＬＤＤ１１を有したダブルゲート型の薄膜トランジスタ３１のソース７７に接続される。ソース７７は又保持容量の下層電極をなす半導体膜３に延伸され接続されている。画素スイッチ３１をなす薄膜トランジスタのゲート３１−１及び３１−２はゲート層３３と同様の導電膜からなっており、同じくゲート層３３と同層の導電膜からなる走査信号線５１に接続される。画素スイッチをなす薄膜トランジスタ３１は、周辺回路を形成する薄膜トランジスタと同一に比較的薄い単一層からなるゲート絶縁膜３４を有しており、オフ電流が大きいために保持容量の面積を大きくとる必要があり、保持容量は画素面積の約３０％を占めている。一方、図６の本発明においては、半導体膜３とゲート層との間の容量に加えて、第１のゲート層と第２のゲート層との間の薄い第２のゲート層を介した容量を用いることで面積辺りの容量を増加しており、保持容量３０に必要な面積を縮小し、開口率を増加できる利点がある。図６の例において、従来方式のほぼ２倍の面積あたりの容量を持つ保持容量が形成出来る。従って、保持容量の占める面積が約半分に削減され、開口率が約１０％増加した。
【００６３】
図８、図９、図１０は、それぞれ本発明による横電界型の液晶表示装置の画素部分の平面図、回路図および断面図の例である。本例では、保持容量３０が、当該画素部の電子回路を構成するトランジスタを構成する絶縁膜を用いて構成される点が重要であるので、この点を先ず説明する。
【００６４】
図１０の断面図において、第１のゲート層５から延在する導電体層と第２のゲート層７から延在する導電体層の間に、第２のゲート絶縁膜６から延在する絶縁物層を介して保持容量３０が形成されている。保持容量３０はＩＴＯからなる画素電極２２と対向電極２３の間に接続され、各電極間の電位差を保持する機能を有する。横電界型の液晶表示装置では駆動電圧が比較的高いため、１２０ｎｍ以上の比較的厚いゲート絶縁膜を有する薄膜トランジスタを画素スイッチに用いる。１方、本発明により、周辺回路には１００ｎｍ以下のより薄いゲート絶縁膜を有する低消費電力な駆動回路を簡便に形成できる。
【００６５】
図９に画素部の等価回路を示す。画素電極２２と対向電極２３の間の電界により液晶５９を駆動する。画素電極２２と対向電極２３との間には、本発明による第１のゲート層と第２のゲート層の間に形成された保持容量３０が接続され、液晶に印加される電圧を保持する。画素電極２２と対向電極２３はそれぞれ画素スイッチ３１、８１に接続される。画素スイッチ３１、８１は走査信号線５１の電圧によりオンとなり、それぞれ映像信号線５２と画素電極２２、及び対向電圧信号線５７と対向電極２３を接続し、保持容量３０に電圧を書き込んだのちオフとなる。保持容量に保持される電圧は、液晶の劣化を防ぐため、１定の周期で逆向きに印加される。従来用いられている、半導体膜を電極に用いた容量では電圧の向きによって空乏化し容量が変動するため、図９の構成は適当でない。本発明の容量は半導体膜を用いなくても十分な容量が得られるため、図９の構成を用いて従来必要であった容量のための走査信号線に平行な配線を省略でき、開口率を増加できる利点を有する。
【００６６】
更に、図８の平面図の構成とすれば、対向電極と対向電圧信号線を重ねることで開口率を増加できる。尚、重ねることで図９に示す寄生容量５８が発生し、対向電極の電位が対向電圧信号線の電位により変動するが、液晶５９に印加される電圧は保持容量３０により保たれるため、表示が変動することはない。
【００６７】
横電界型の液晶表示装置においても、薄膜トランジスタが形成された基板と対向電極との間に液晶を封入した構造を用いるが、図では薄膜トランジスタが形成された基板のみ示した。図８の２２及び２３の点線で囲んだ領域が、それぞれＩＴＯ透明電極で形成された画素電極との対向電極を示す。画素電極２２はスルーホール７４を介し、映像信号線５２と同層の導電膜からなる配線１９に接続され、配線１９はコンタクトホール７３を介して保持容量３０の下層電極をなす第１のゲート層５に接続されている。配線１９は、第１の画素スイッチ３１をなす薄膜トランジスタのソース７７にも接続されている。一方、対向電極２３はスルーホール８３を介して映像信号線と同層の導電膜からなる配線８４に接続され、配線８４はコンタクトホール８２を介して保持容量３０の上層電極をなす第２のゲート層７に接続され、又第２の画素スイッチ８１をなす薄膜トランジスタのソース８５にも接続される。画素スイッチ３１はソース７７とドレイン７８の間の半導体膜３上に、ゲートを兼ねる走査信号線５１が２回横断する形状とすることで、２つのゲートを有するいわゆるダブルゲート型の薄膜トランジスタとしている。
【００６８】
薄膜トランジスタ３１は走査信号線５１からなるゲートの両端に、それぞれＬＤＤ１１が形成された高耐圧の薄膜トランジスタとしている。薄膜トランジスタ８１も同様にＬＤＤを有するダブルゲート型の薄膜トランジスタである。
【００６９】
図１１、図１２、図１３は、それぞれ本発明による有機発光素子を用いた表示装置の画素部付近の平面図、回路図、及び断面図の例である。
【００７０】
平行に並ぶ映像信号線５２と電源線５７、およびそれらに交差する走査信号線５１がそれぞれ複数配置され、各交差部付近に画素が形成されている。画素内には、走査信号線５１をゲートに、映像信号線５２および保持容量３０にソースおよびドレインが接続された薄膜トランジスタ６３と、ＩＺＯ（Ｉｎｄｉｕｍ−Ｚｉｎｃ−Ｏｘｉｄｅ）等の透明電極で構成される画素電極２２に接続された薄膜トランジスタ６４が形成されている。画素電極上には、有機保護膜２１の開口部に、ホール輸送層、発光層、電子伝達層がマスクを用いた蒸着により画素ごとに異なった波長の発光特性を持つように堆積され、さらに全面にAlからなる対向電極６５が蒸着されて有機発光素子６５が形成されている。画素電極に接続された薄膜トランジスタのゲートには、ゲート電圧を保持する保持容量３０が接続される。
【００７１】
図１１において、有機発光素子６５の下層電極をなす画素電極２２は破線内部の領域で示される。画素電極２２はスルーホール７４を介し、映像信号線５２と同層な導電膜からなる配線１９に接続され、配線１９を介してＬＤＤを持たない高駆動力のＰ型の薄膜トランジスタ６４のドレイン８０に接続される。一方、薄膜トランジスタ８０のソースは、映像信号線と同層な導電膜からなる電源線６０に接続されている。又、薄膜トランジスタ８０のゲート７６は、保持容量３０の下層電極をなす第１のゲート層５に延伸され、さらにＮ型の薄膜トランジスタ６３のソース７７に接続される。一方、保持容量３０の上層電極をなす、第２のゲート層と同層な導電膜７は、電源線６０に接続される。薄膜トランジスタ６３は、第２のゲート層からなるゲート７５を有し、ゲート端にＬＤＤ１１が形成された高耐圧のダブルゲート型の薄膜トランジスタであり、ゲート７５は同層の導電膜からなる走査信号線５１に接続されている。又、薄膜トランジスタ６３のドレイン７７は映像信号線５２に接続されている。保持容量３０は、薄膜トランジスタ６３が走査信号線５１からの電圧によりオンされた時に、映像信号線５２から印加された電圧が書き込まれ、薄膜トランジスタ６３がオフになった時に、その電圧を保持する。保持された電圧は薄膜トランジスタ６４のゲートに印加され、薄膜トランジスタ６４が画素電極２２を介して有機発光素子６５に流す電流を制御し、その発光量が所望の値に保持される。従って、保持容量３０は、映像の画素での発光量に対応する信号を保持する機能を有している。
【００７２】
画素電極に接続された薄膜トランジスタ６４には、第１のゲート絶縁膜を介して半導体膜に積層された、第１のゲート層をゲートとする、Ｐ型の低しきい値の薄膜トランジスタを用いている。保持容量にソース又はドレインを接続した薄膜トランジスタ６３には、第１および第２のゲート絶縁膜を介して半導体膜上に形成された第２のゲート層をゲートとし、ゲート端にＬＤＤが形成された、オフ電流の少ないＮ型の薄膜トランジスタを用いている。ゲート絶縁膜のより薄い薄膜トランジスタを有機発光素子の駆動に用いると、しきい値変動が小さいため、画素間のばらつきが低減される。保持容量は第１のゲート層と第２のゲート層の間に第２のゲート絶縁膜を介して形成された容量により構成されている。面積あたりの容量の大きい第２のゲート絶縁膜を用いており、保持容量の占める面積を低減して開口率を拡大できる。開口率の増大により、同じ輝度での有機発光素子に流す電流の面密度を低減して劣化を低減し、又発光効率を改善できる利点を有する。又、保持容量は半導体膜を電極に用いない構成としており、薄膜トランジスタのしきい値付近の電圧で生じる半導体膜の空乏化による応答速度の低下や容量の変動がなく、より正確な電圧制御が行え、画質が向上する。尚、薄膜トランジスタの電流バラツキを低減するための補償回路を有する画素においても、駆動に用いる薄膜トランジスタのゲート電圧を保持する機能を有する容量に、本発明の半導体膜を含まない２つのゲート層間の容量を用いることで、開口率と電圧制御性を向上でき、高画質で長寿命の表示素子が得られる利点を有する。
【００７３】
以上、実施の諸形態をもって詳細に説明したように、本発明により、低消費電力で省スペースの駆動回路を内蔵した、高画質の液晶表示装置および有機発光素子を用いた表示装置を、生産性よく製造できる。
【００７４】
【発明の効果】
本発明の第１の形態によれば、ＬＤＤ構造を有し、例えば液晶の駆動に適した高耐圧な薄膜トランジスタと、低電圧駆動可能な高駆動力の薄膜トランジスタとを、同１基板上に形成する簡便な製造方法を提供することが出来る。
【００７５】
本発明の別な形態によれば、多結晶Ｓｉ膜を用いた駆動回路内蔵表示装置において、容量の面積を縮小し、高開口率で低消費電力の表示装置を提供することが出来る。
【図面の簡単な説明】
【図１】 図１は本発明による薄膜トランジスタ基板の製造工程の例を示す断面図である。
【図２】 図２は本発明による薄膜トランジスタ基板の製造の例の一部工程を示す断面図である。
【図３】 図３は、本発明による薄膜トランジスタ基板の画素の断面図の例である。
【図４】 図４は、本発明による薄膜トランジスタ基板の製造工程の例を示す断面図である。
【図５】 図５は、本発明による駆動回路内蔵液晶表示装置の例である。
【図６】 図６は、本発明による液晶表示装置の画素の例を示す図である。
【図７】 図７は、従来技術による液晶表示装置の画素の例を示す図である。
【図８】 図８は、本発明による横電界型液晶表示装置の画素の例を示す平面図である。
【図９】 図９は、本発明による横電界型液晶表示装置の画素の例を示す回路図である。
【図１０】 図１０は、本発明による横電界型液晶表示装置の画素の例を示す断面図である。
【図１１】 図１１は、本発明による有機発光素子表示装置の画素の例を示す平面図である。
【図１２】 図１２は、本発明による有機発光素子表示装置の画素の例を示す回路図である。
【図１３】 図１３は、本発明による有機発光素子表示装置の画素の例を示す断面図である。
【符号の説明】
１：ガラス基板、２：下地膜、３：半導体膜、４：第１のゲート絶縁膜、５：第１のゲート層、６：第２のゲート絶縁膜、７：第２のゲート層、８：レジスト、９：ゲート、１０：ソース又はドレイン、１１：ＬＤＤ、１２：ゲート、１３：ソース又はドレイン、１４：ＴＦＴ、１５：ＴＦＴ、１６：ＴＦＴ、１７：ＴＦＴ、１８：層間絶縁膜、１９：配線、２０：ＳｉＮ保護膜、２１：有機保護膜、２２：画素電極、２３：開口部、２４：開口部、３０：保持容量、３１：画素スイッチ、３２：コモン線、３３：ゲート層、３４：ゲート絶縁膜、
４１：ＭｏＷ層、４２：Ｔｉ層、４３：低濃度領域、５１：走査信号線、５２：映像信号線、５３：画素、５４：走査信号線駆動回路、５５：映像信号線駆動回路、５６：インターフェース回路、５７：対向電圧信号線、５８：寄生容量、５９：液晶、６０電源線、６１：対向電極、６２：有機導電膜−発光層、６３：ＴＦＴ、６４：ＴＦＴ、６５：有機発光素子、７０：フォトレジスト、７１：コンタクトホール、７３：コンタクトホール、７４：スルーホール、７５：ゲート、７６：ゲート、７７：ソース、７８：ドレイン、７９：ソース、８０：ドレイン、８１：ＴＦＴ、８２：コンタクトホール、８３：スルーホール、８４：配線、８５：ソース、８６：ドレイン、１０１表示部材、１０２：保持容量、１０３：スイッチ素子、１１０：ゲート、１１１：ゲート。
【発明の属する技術分野】
本発明は、多結晶Ｓｉ（シリコン）薄膜を用いた駆動回路内蔵型表示装置に供し得る薄膜トランジスタ基板並びにその製造方法に関するものである。
【０００２】
本発明は、液晶表示装置や有機発光素子を用いた表示装置、特に低温多結晶Ｓｉ技術を用いた駆動回路内蔵型の液晶表示装置に用いられる薄膜トランジスタ基板に供して有用である。
【０００３】
【従来の技術】
液晶表示装置では、高精細化、低コスト化を目的に、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下、ＴＦＴと略称する）を用いた駆動回路を基板上に形成することが行われている。そして、このＴＦＴの母材として、低温で形成された多結晶Ｓｉ膜（以下、単に低温多結晶Ｓｉ膜と略称する）が用いられている。特に、携帯情報端末用に用いられる小型の液晶表示装置では、駆動回路面積の縮小と低消費電力化が求められている。
【０００４】
こうした諸課題に対して多くの技術が提案されているが、大きくは２つの側面に大別される。１つは、液晶の駆動に必要な高耐圧の薄膜トランジスタと、駆動回路用の高駆動力の薄膜トランジスタを同１基板上に形成する方法であり、２つ目は当該表示装置用電子回路の構成に、低温多結晶Ｓｉ膜を用いた薄膜トランジスタを用いる試みである。液晶の駆動に必要な高耐圧の薄膜トランジスタと、駆動回路用の高駆動力の薄膜トランジスタを同１基板上に形成する方法としては、例えば、特許公開公報、特開平５−３３５５７３号がある。又、特に、Ｎ型の薄膜トランジスタにおいては、耐圧とオフ電流の低減を目的として、ゲート端に低濃度のドープ領域であるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を設けることが行われている。ゲート端に合わせずれなく自己整合的にＬＤＤを形成する方法の例は、例えば、特許公開公報、特開平１１−１６３３６６号に見られる。又、有機発光素子を、低温多結晶Ｓｉ膜を用いた薄膜トランジスタにより駆動する表示素子の例は、例えば、ＡＳＩＡ ＤＩＳＰＬＡＹ／ＩＤＷ‘０１予稿集、ｐ３１９に見られる。
【０００５】
【発明が解決しようとする課題】
本発明に用いるＴＦＴの従来例には、次のような難点が見られた。即ち、複数のトランジスタ部を構成する為、厚さの異なるゲート絶縁膜を通してドーパントを半導体膜中に注入する必要が生ずる。この工程では、厚さの異なるゲート絶縁膜に対しては、当然、ドーパントの注入深さが異なる。従って、注入深さの異なる不純物領域を形成する為、加速電圧を調整して複数回の注入を行う必要がある。こうして、その製造工程数が多くなってしまう。１方、あらかじめ、半導体膜にドーピングを行ってからゲート絶縁膜を形成する方法では、工程数の増加は抑えられるが、ゲートとドーピング領域の間に合わせずれが生じ易い。この為、トランジスタに対する寄生容量が増大する難点がある。
【０００６】
又、ＬＤＤの形成された高耐圧の薄膜トランジスタと、ＬＤＤがない高駆動力の薄膜トランジスタを同１基板上に形成するには、ＬＤＤを作り分けるマスクが必要となり、工程数が増加する難点がある。
【０００７】
こうした状況を背景に、本発明の第１の目的は、ＬＤＤ構造を有し、例えば液晶の駆動に適した高耐圧な薄膜トランジスタと、低電圧駆動可能な高駆動力の薄膜トランジスタとを、同１基板上に形成する簡便な製造方法を提供することにある。
【０００８】
又、多結晶Ｓｉ膜を用いた薄膜トランジスタを用いる表示装置では、トランジスタのオフ電流が大きいため、画像信号を保持するための容量を大きくとる必要がある。この為、開口率を大きくできないという問題がある。本発明の別な目的は、多結晶Ｓｉ膜を用いた駆動回路内蔵表示装置において、容量の面積を縮小し、高開口率で低消費電力の表示装置を提供することにある。この目的に供する為、本発明は従前より開口率の高い、薄膜トランジスタ基板を提供する。
【０００９】
【課題を解決するための手段】
本発明の第１の観点は、高耐圧と高駆動力のゲート絶縁膜の厚さの異なる薄膜トランジスタの不純物領域を、共に同じ膜厚を有する２層のゲート絶縁膜を通してドーパントを注入することにより形成する製造方法である。本発明の第２の観点は、表示装置に用いる薄膜トランジスタを構成する絶縁膜の１層の延在部分を用いてその占有面積を縮小するものである。
【００１０】
本発明の骨子を述べれば、次の通りである。即ち、基板上に、結晶性半導体膜と、第１のゲート絶縁膜と、第１のゲート層からなるゲートが積層された第１の薄膜トランジスタと、前記結晶性半導体膜上に前記第１のゲート絶縁膜および第２のゲート絶縁膜と、第２のゲート層からなるゲートが積層され、前記第１のゲート層を含まない第２の薄膜トランジスタとが形成された薄膜トランジスタ基板を、第２のゲート層の加工に用いるレジストパターンと、第１のゲート層からなるパターンとをマスクとし、第１及び第２のゲート絶縁膜を通して半導体膜にドーパントを注入する工程を含み形成することを特徴としている。
【００１１】
本発明の第２の骨子を述べれば、次の通りである。即ち、第２のゲート層をレジストパターンから縮小した形状に加工する工程と、第２のゲート層の加工に用いたレジストパターンおよび第１のゲート層からなるゲートをマスクとして、半導体膜にN型のドーパントを注入する第１の工程と、前記レジストパターンを除去後に第１および第２のゲート層をマスクとし、第１及び第２のゲート絶縁膜を通して前記第１の工程よりも低濃度にＮ型のドーパントを半導体膜に注入する第２の工程とを含み製造することを特徴としている。
【００１２】
本発明の主な諸形態を列挙すれば、下記の通りである。
【００１３】
本発明の第１の形態は、（１）基板の上部に、複数の結晶性半導体膜を形成する工程、
（２）前記複数の結晶性半導体膜を覆って第１の絶縁膜を形成する工程、
（３）前記第１の絶縁膜上に第１のゲート層を形成する工程、
（４）前記第１のゲート層を、第１の N 型トランジスタのゲートに加工する工程、
（５）次いで、当該基板の上部に第２の絶縁膜を形成する工程、
（６）前記第２の絶縁膜上に第２のゲート層を形成する工程、
（７）前記第２のゲート層を、第１のゲート層を含まない第２の N 型トランジスタのゲートに加工する工程、
（８）Ｎ型トランジスタを構成する為の前記結晶性半導体膜に、前記第１の絶縁膜及び前記第２の絶縁膜とを介してＮ型不純物を注入し、当該第１及び第２のＮ型トランジスタの不純物領域を形成する工程、を有する薄膜トランジスタ基板の製造方法である。
【００１４】
本発明の第２の形態は、（１）基板の上部に、複数の結晶性半導体膜を形成する工程、
（２）前記複数の結晶性半導体膜を覆って第１の絶縁膜を形成する工程、
（３）前記第１の絶縁膜層上に第１のゲート層からなる第１のN型トランジスタのゲート及び第１のＰ型トランジスタのゲートを形成する工程、
（４）次いで、当該基板の上部に第２の絶縁膜を形成する工程、
（５）前記第２の絶縁膜上に第２のゲート層を形成する工程、
（６）前記第２のゲート層を、レジストパターンを用いて前記レジストパターンより縮小された第２のN型トランジスタのゲートに加工する工程、
（７）前記第１及び第２のＮ型トランジスタに対応する半導体領域に、前記第１の N 型トランジスタのゲートと、前記第２のN 型トランジスタのゲートを加工する前記レジストパターンをマスク領域として、前記第１の絶縁膜及び前記第２の絶縁膜とを介して第１の濃度でＮ型不純物を注入する工程を有して、当該Ｎ型トランジスタの第１の不純物領域を形成する工程、
（８）前記第２の N 型トランジスタに対応する半導体領域に、前記第２の N 型トランジスタのゲートをマスク領域として、前記第１の絶縁膜及び前記第２の絶縁膜とを介して前記第１の濃度より低い第２の濃度で N 型不純物を注入する工程を有して、前記第２の N 型トランジスタの第２の不純物領域を形成する工程、
（９）前記第２のゲート層を、第２のＰ型トランジスタのゲートに加工する工程、
（１０）Ｐ型トランジスタを構成する前記結晶性半導体膜に、前記第１の P 型トランジスタのゲートと、前記第２の P 型トランジスタのゲートの領域をマスク領域として、前記第１の絶縁膜及び前記第２の絶縁膜とを介してＰ型不純物を注入する工程を有して、当該Ｐ型トランジスタの不純物領域を形成する工程、を有し、
前記第１のゲート層をゲートとし、前記第１の絶縁膜をゲート絶縁膜として有する前記第１のＮ型薄膜トランジスタ及び第１のＰ型薄膜トランジスタと、前記第２のゲート層をゲートとして、前記第１の絶縁膜と前記第２の絶縁膜の積層をゲート絶縁膜として有する前記第１のゲート層を含まない前記第２のＮ型薄膜トランジスタ及び第２のＰ型薄膜トランジスタとを形成する薄膜トランジスタ基板の製造方法である。
【００１５】
ここで、当該Ｎ型トランジスタの不純物領域を形成する前記工程は、次の手段をとることが好適である。
【００１６】
即ち、当該工程が、Ｎ型トランジスタを構成する前記結晶性半導体膜に対して、前記第１のN 型トランジスタのゲート及び、前記第２の N 型トランジスタに対応して前記第２の N 型トランジスタのゲートより大なる領域とをマスク領域として、少なくとも前記第１の絶縁膜及び前記第２の絶縁膜とを介して第１の不純物濃度でＮ型不純物を注入する工程と、当該Ｎ型トランジスタを構成する前記結晶性半導体膜に対して、前記第１のN 型トランジスタのゲートと、前記第２のN 型トランジスタのゲートとをマスク領域として、前記第１の絶縁膜及び前記第２の絶縁膜とを介して、前記第１の不純物濃度より低い不純物濃度の第２の不純物濃度でＮ型不純物を注入する工程とによってなされる。
【００１７】
前記第２のN 型トランジスタのゲートに対応した前記マスク領域を前記第２のＮ型トランジスタのゲートの領域より大なる領域を確保するに、前記第２のＮ型トランジスタのゲートを加工する為のフォトレジストを用いるのが実際的である。この場合、フォトレジストの幅より第２のＮ型トランジスタのゲートの幅が小さくなるように、いわゆるアンダーエッチングすることで、所望の形状を得ることが出来る。
【００１８】
当該薄膜トランジスタ搭載基板が、表示装置に用いられる場合、前記基板が透光性絶縁基板であることが好都合である。こうした表示装置として、特に液晶表示装置、有機発光装置などをあげることが出来る。尚、透過型の液晶表示装置のほか、反射型の液晶表示装置に用いることも出来る。反射型の表示装置では、基板が透明でなくとも用いることが出来る。又、本発明によれば、高電圧駆動可能な薄膜トランジスタを低電圧駆動可能な周辺回路と共に形成できるため、比較的高電圧が必要な電気泳動を用いたディスプレイ、電子粉流体を用いたディスプレイなどに用いることも出来る。
【００１９】
又、前記第２のゲート層は、複数の導体層の積層を用いても良い。
【００２０】
半導体装置の第１及び第２の不純物領域を、所望に形成する為、前記第１の絶縁膜の膜厚が前記第１のゲート層の膜厚より小さいことが好適である。更に、前記第１及び第２の絶縁膜の膜厚の和が、前記第２のゲート層の膜厚より小さいことが好適である。
【００２１】
前述の関係を満たす、より実際的なゲート層及び絶縁膜の厚さの例を示せば次の通りである。即ち、前記第１のゲート層の膜厚は、１００ｎｍ以上であり、前記Ｎ型不純物及び前記Ｐ型不純物を注入する領域の前記第１の絶縁膜及び前記第２の絶縁膜の膜厚の和が１５０ｎｍ以下であることが実際的である。
【００２２】
又、前記第１のＮ型トランジスタのゲートはその端部が順テーパ状に形成されていることが実用的である。この上部に絶縁層を形成し、この絶縁膜を介してイオン打ち込みを行う場合、打ち込まれた不純物濃度が、絶縁膜のゲート端部近傍での厚さの変動の影響を受け難い。
上記の本発明の構成により、ゲート絶縁膜の厚さの異なる薄膜トランジスタのソースおよびドレインへのドーパント注入を同一の注入工程にて行うことができ、又マスクの増加なくＬＤＤの作り分けが可能となる。
【００２３】
代表的な表示装置に用いる薄膜トランジスタ搭載基板は次の基本構成を有する。即ち、絶縁基板上に、互いに交差して配置された複数の第１の配線及び複数の第２の配線と、この第１の配線及び第２の配線の交差部近傍に設けられた画素と、信号を保持する為の容量と、画素に対するスイッチ部と、当該装置の駆動の為の駆動回路部とを少なくとも有する。この場合、前記スイッチ部が、本発明のように、第１の絶縁膜と第２の絶縁膜との積層を含むゲート絶縁膜を有する第１のトランジスタを有し、前記駆動回路部は、前記第１の絶縁膜をゲート絶縁膜とする第２のトランジスタを有する場合、前記信号を保持する為の容量が、前記ゲート絶縁膜から延在する第２の絶縁膜を介して形成されていることが極めて有用である。本発明では、第１のゲート層と、第２のゲート層との間に、第２のゲート絶縁膜を介して形成されている容量を含み、画素電極に印加される映像信号を保持する容量を形成することを特徴としている。本構成により、画素において容量の占める面積を縮小し、開口率を向上して表示装置を低消費電力化することができる。
【００２４】
【発明の実施の形態】
図１は本発明を用いた薄膜トランジスタ基板の製造工程の例をその工程順に示した例である。図は各工程での主要部の断面図である。
【００２５】
透光性絶縁基板１、例えば、ガラス基板上に、ＳｉＮとＳｉＯ２との積層膜からなる下地絶縁膜２を介し、多結晶Ｓｉからなる半導体膜３が形成されている。下地絶縁膜２は、基板上に形成する半導体膜を良好に形成する為の層である。このＳｉＮとＳｉＯ２との積層膜は、例えばプラズマＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いて形成した。尚、透光性絶縁基板１として、プラスチック基板を目的の応じて用いることが出来る。
【００２６】
多結晶Ｓｉ膜は、プラズマＣＶＤにより堆積したアモルファスＳｉ膜を、パルスエキシマレーザを照射してアニールする方法で形成した。エキシマレーザによるアニールの場合、多結晶Ｓｉ膜の厚さとしては３０ｎｍ以上７０ｎｍ以下が好ましい。更には、４０ｎｍ以上６０ｎｍ、より望ましくは５０ｎｍ程度がよい。３０ｎｍより薄い膜では結晶性が低下し、７０ｎｍより厚いと結晶化に必要なレーザ光の強度が大きく、むしろ生産性が低下する。又、この場合、結晶化後の凹凸が大きくなり、被覆するゲート絶縁膜が絶縁破壊を起こしやすくなるため適当でない。尚、多結晶Ｓｉ膜は、スパッタにより堆積したアモルファスＳｉ膜を金属触媒を用いて結晶化する方法、触媒を用いたＣＶＤにより直接堆積する方法など、その他の方法を用いて形成することもできる。
【００２７】
５０ｎｍの厚さの多結晶Ｓｉ膜を、ドライエッチを含むホトリソグラフィを用いて、所望形状に加工する。この多結晶Ｓｉからなる半導体膜３は、例えば、トランジスタや導体層などを構成する。この後、ＳｉＯ2からなる第１のゲート絶縁膜４を、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅの略称）を用いたプラズマＣＶＤにより５０ｎｍ堆積した。
【００２８】
第１のゲート絶縁膜４は、上記のＣＶＤを用いた方法のほか、４５０℃以下の温度でオゾンを用いてＳｉ膜を酸化して酸化膜を形成する方法、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）スパッタを用いて酸化膜を堆積する方法、これらを組み合わせた方法など、各種の方法を用いることが出来る。第１のゲート絶縁膜４上に、２ｗｔ％のＣｒを含むＭｏＣｒ（モリブデン−クロム合金）からなる第１のゲート層を、スパッタにより１５０ｎｍ堆積する。燐酸、硝酸、酢酸、水の混合液を用いたウェットエッチングにより前記ＭｏＣｒ層を所望形状にエッチングする。この結果、端部に約６０度の順テーパ形状を有するゲート１１０及び１１１が形成される。この状態の主要部の断面図が図１の（ａ）である。
【００２９】
この第１のゲート層からなるゲート１１０及び１１１のトランジスタのチャネル方向の両端部をテーパにしておくことは、ソース、ドレインの不純物領域のイオン打込みを良好になすに有用である。即ち、第１のゲート層からなるゲートの上部に絶縁膜６を形成し、この第１のゲート層からなるゲート及び絶縁膜６を介して前記イオン打ち込みを行なう。第１のゲート層からなるゲートの上部に第２のゲート絶縁膜６を形成する際、通例、下部のゲートの端部に対応する位置で第２のゲート絶縁膜６の膜厚が厚く形成される。第２のゲート絶縁膜６の膜厚の変動が、半導体膜に形成される不純物領域の不純物濃度の変動となる。特に、ゲート端部が厚い場合、ソース、ドレインのチャネル端部の不純物濃度が極めて薄くなることも生じ得る。従って、少なくとも、本例のように、第１のゲート層からなるゲートのトランジスタのチャネル方向の両端部をテーパにしておくことが実際的である。
【００３０】
又、前記ゲート絶縁膜と下地となるＳｉＯ2膜とのエッチング速度の選択比に優れるウェットエッチをゲート加工に用いることで、５０ｎｍ以下の薄いゲート絶縁膜でも膜がエッチングされるのを抑制できる。
【００３１】
更に、ＳｉＯ２膜の第２のゲート絶縁膜６をＴＥＯＳを用いたプラズマＣＶＤにより８０ｎｍ堆積する。第２のゲート絶縁膜上に、２０ｗｔ％のＷを含むＭｏＷ（モリブデン−タングステン合金）からなる第２のゲート層７を厚さ１５０ｎｍ堆積する。ポジレジストを塗布し、露光、現像して、所望形状のレジストパタン８を形成する。燐酸、硝酸、酢酸、水の混合液を用いたウェットエッチングを用いて、第２のゲート層７からなるゲート９をレジストパターン８から１μｍ後退した幅を有する形状に加工する。わけても、トランジスタのチャネル方向の幅の制御が肝要である。
【００３２】
第２のゲート層７を加工するのに用いたレジストパターン８と、第１のゲート層からなるゲート１１０とをマスクとし、第２のゲート絶縁膜６及び第１のゲート絶縁膜４を通して、半導体膜３に、Ｎ型の不純物であるＰを注入する。この時、加速電圧７０ｋＶにて１０の１５乗／ｃｍ２の濃度である。こうして、ソースおよびドレイン１０が形成される。この状態の主要部の断面図が図１の（ｂ）である。
【００３３】
尚、第１のゲート膜の膜厚は、このときのＰイオンの注入に対して、十分な阻止能力を有する厚さである必要がある。この膜にＭｏを主成分とする金属膜を用いる場合、厚さは１００ｎｍ以上が望ましい。
【００３４】
前述のレジストパターン８を除去後、第１のゲート層からなるゲート１１０及び第２のゲート層からなるゲート９をマスクとし、第１のゲート絶縁膜４及び第２のゲート絶縁膜５を通して、Ｐイオンを加速電圧７０ｋＶにてドーズ量１０の１３乗／ｃｍ２で注入する。第２のゲート層からなるゲート９を有する薄膜トランジスタには、ゲート端にＰが低濃度で注入され、レジストに覆われていた領域に、ＬＤＤ１１がゲート９に対して自己整合的に形成される。この状態の主要部の断面図が図１の（ｃ）である。
【００３５】
一方、第１のゲート層からなるゲート１１０を有する薄膜トランジスタは、端部にテーパ加工がなされているので、ゲート端に低濃度領域が形成されない。尚、第１のゲート層を加工する際に、端部をテーパ加工する替わりに、ほぼ垂直な形状に加工すると、第１のゲート層からなるゲートを有する薄膜トランジスタに第２のゲート絶縁膜の膜厚に相当するＬＤＤ領域を形成することもできる。
【００３６】
又、第２のゲート層７からなるゲート９の端部にＬＤＤを自己整合的に形成する方法には、本例のゲートのサイドエッチを用いる方法のほか、レジストアッシングを用いてゲートパタンを縮小させる方法、ゲート端にサイドウォールを形成する方法など他の方法を用いることもできる。
【００３７】
次に、先ず、レジストパターン７０を形成する。そして、図１（ｄ）に示すように、Ｆ（弗素）系ガスを用いたドライエッチを含むホトリソグラフィにより、ＭｏＷの第２のゲート層７をドライエッチ加工し、Ｐ型ＴＦＴのゲート１２を形成する。
【００３８】
レジストパターン１１及び第１のゲート層からなるゲート１１１をマスクとし、Ｐ型の不純物であるＢ（ボロン）を、第１ゲート絶縁膜４及び第２のゲート絶縁膜６を通して、半導体膜に注入し、Ｐ型ＴＦＴのソース及びドレイン１３を形成する。加速電圧は３０ｋＶ、ドーズ量は１０の１５乗／ｃｍ２である。この時、Ｎ型のＴＦＴとなる領域は、レジストパターン１１により保護され、Ｂが注入されてＮ型ＴＦＴの特性が低下するのが防止される。
【００３９】
レジスト膜の除去の後、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）、又は６００℃以下の炉アニールによる活性化を行う。
【００４０】
以上の工程により、次のような諸トランジスタが同一基板上に形成される。この状態が図１の（ｅ）である。
（１）第１のゲート絶縁膜４と第１のゲート層からなるゲート１１０を有し、ＬＤＤのないＮチャネル型の薄膜トランジスタ１４。
（２）第１のゲート絶縁膜４と第１のゲート層からなるゲート１１１を有し、ＬＤＤのないＰチャネル型の薄膜トランジスタ１５。
（３）第１のゲート絶縁膜４及び第２のゲート絶縁膜６と、第２のゲート層からなるゲート９を有し、ゲート端にＬＤＤ１１が自己整合的に形成されたＮチャネル型の薄膜トランジスタ１６。
（４）第１のゲート絶縁膜４及び第２のゲート絶縁膜６と、第２のゲート層からなるゲート１２を有し、且つゲート端にＬＤＤを持たないＰ型の薄膜トランジスタ１７。
【００４１】
Ｎ型トランジスタ１４、Ｐ型トランジスタ１５は高駆動力を有するＴＦＴ、Ｎ型トランジスタ１６、Ｐ型トランジスタ１７は高耐圧なるＴＦＴである。
【００４２】
本例では、第１のゲート層をゲートとする薄膜トランジスタと、第２のゲート層をゲートとする薄膜トランジスタのソースおよびドレインが、第１のゲート絶縁膜４及び第２のゲート絶縁膜６を通して半導体膜３に不純物を注入する工程において、それらが同時に形成される。従って、イオン注入工程を増加することなく、ゲート絶縁膜の膜厚の異なる薄膜トランジスタを形成できる。又、第１のゲート層の加工に用いるマスクを除き、ホトリソ工程の増加がない。このように、本方法は、複数の特性を有する薄膜トランジスタを少ない工程数で形成でき、生産性に優れる。又、第２のゲート層を加工するのに用いられるレジストパターン８と、第２のゲート層からなるゲートをマスクとして不純物を注入することにより、自己整合的に形成されたＬＤＤを有し、耐圧に優れる薄膜トランジスタと、ＬＤＤを有せず、駆動力に優れる薄膜トランジスタを同時に形成できる利点を有する。
【００４３】
本例の要点を述べれば次の通りである。即ち、基板上に、結晶性半導体膜と、第１のゲート絶縁膜と、第１のゲート層と、第２のゲート絶縁膜と、第２のゲート層とが順次積層され、前記第１のゲート絶縁膜と、第１のゲート層からなるゲートとを含む第１の薄膜トランジスタと、前記第１および第２のゲート絶縁膜と、第２のゲート層からなるゲートとを含み、第１のゲート層を含まない第２の薄膜トランジスタとが形成された薄膜トランジスタ基板の製造方法において、第２のゲート層の加工に用いるレジストパターンと、第１のゲート層からなるパターンとをマスクとし、第１及び第２のゲート絶縁膜を通して半導体膜にドーパントを注入する工程を含む薄膜トランジスタ搭載基板の製造方法である。
【００４４】
更には、基板上に、結晶性半導体膜と、第１のゲート絶縁膜と、第１のゲート層と、第２のゲート絶縁膜と、第２のゲート層とが順次積層され、前記第１のゲート絶縁膜と、第１のゲート層からなるゲートとを含む第１の薄膜トランジスタと、前記第１および第２のゲート絶縁膜と、第２のゲート層からなるゲートとを含み、第１のゲート層を含まない第２の薄膜トランジスタとが形成された薄膜トランジスタ基板の製造方法において、第２のゲート層をレジストパターンから縮小した形状に加工する工程と、第２のゲート層の加工に用いたレジストパターンおよび第１のゲート層からなるゲートをマスクとして、半導体膜にＮ型のドーパントを注入する第１の工程と、前記レジストパターンを除去後に第１および第２のゲート層をマスクとし、第１及び第２のゲート絶縁膜を通して前記第１の工程よりも低濃度にＮ型のドーパントを半導体膜に注入する第２の工程とを含む、薄膜トランジスタ基板の製造方法である。
【００４５】
次に、こうした諸ＴＦＴを搭載した基板を、透過型の液晶表示装置に用いる薄膜トランジスタ基板として用いる例を説明する。その要点を、図２および図３の断面図を用いて説明する。
【００４６】
これまで説明してきた方法によって製造した基板１（図２の（ａ））の上に、厚さ５００ｎｍのＳｉＯ2からなる層間絶縁膜１８をＣＶＤによって形成する。この後、フッ酸系のウェットエッチを含む通例のホトリソグラフィにより、層間絶縁膜１８、第２のゲート絶縁膜６及び第１のゲート絶縁膜４にコンタクトホール７１を形成する（図２の（ｂ））。この例に見られるように、本発明においては、ゲート絶縁膜の膜厚の異なる薄膜トランジスタ（１４と１５、１６と１７）のソースおよびドレイン１０が同１の膜構成４、６、１８で覆われている。従って、同１のエッチング工程でコンタクトホールを開口でき、工程数を増加させることがない。尚、トランジスタ１４と１５とが絶縁膜１４をゲート絶縁膜とし、１方、トランジスタ１６と１７とは絶縁膜４と６とをゲート絶縁膜としている。
【００４７】
次いで、配線となるＴｉ／ＡｌＳｉ／Ｔｉの積層膜１９を、スパッタにより順次積層したのち、ホトリソグラフィ工程により配線となす。この導体積層膜１９は半導体膜３と接続している。尚、この際、第１のゲート層および第２のゲート層への接続もなされる。この導体積層膜１９の上下のＴｉ膜は、厚さ１００ｎｍ、中間のＡｌＳｉ膜は厚さ５００ｎｍとした。この状態が図２の（ｃ））である。
【００４８】
次に、図３に表示装置の画素付近の断面を示す。図３にはＬＤＤを有するトランジスタの近傍領域のみを示している。図２（ｃ）で説明したように基板に配線を形成後（図３の（ａ））、この上部に、プラズマＣＶＤを用いてＳｉＮからなる厚さ４００ｎｍの保護膜２０を形成する。更に、４００℃以下の還元性雰囲気化においてアニールし、水素化処理を行う。その後、感光性の有機膜を塗布し、所望の露光、現像した後、焼成し、厚さ２μｍの有機保護膜２１を形成する（図３の（ｂ））。この有機保護膜２１に開口部２３が形成されている。
【００４９】
この有機保護膜２１マスクとして、ＳｉＮ保護膜２０をドライエッチ加工して、開口部２４を形成する。この開口部２４はＴｉ／ＡｌＳｉ／Ｔｉの導体積層膜１９への開口部である。配線層へのＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ）からなる透明導電膜をスパッタにより堆積し、通例のホトリソグラフィによって画素電極２２を形成する。図３の（ｃ）は、こうした薄膜トランジスタ搭載基板の断面図である。
【００５０】
又、図１から図３の工程において、半導体膜３、第１のゲート絶縁膜４、第１のゲート層５、第２のゲート絶縁膜６、第２のゲート層７が順次積層された容量３０を形成できる。
【００５１】
図４は本発明による薄膜トランジスタ基板の製造方法の別な例である。図では図１と同一部位は同一の符号で示した。図１の工程と同様に、厚さ５０ｎｍの多結晶Ｓｉ膜からなる半導体膜３上に、厚さ１００ｎｍの第１のゲート絶縁膜４と、Ｍｏからなる厚さ１５０ｎｍの第１のゲート層が順次積層されている。第１のゲート絶縁膜４はＴＥＯＳを用いたプラズマＣＶＤにより形成され、Ｍｏ層はスパッタにより堆積された。
【００５２】
Ｃｌ系ガスを用いたドライエッチを含むホトリソグラフィにより、Ｍｏ膜を順テーパ加工してゲート５とする。この状態が図４の（ａ）である。
【００５３】
次に、図４（ｂ）に示すように、厚さ５０ｎｍのＣＶＤ酸化膜からなる第２のゲート絶縁膜６が形成され、その上にスパッタにより、厚さ３０ｎｍのＴｉ４２と厚さ１５０ｎｍのＭｏＷ合金４１の２層膜７が形成される。この導体層の２層膜７は、後に第２のゲート層９となる層である。この上部に、所望形状のフォトレジスト８を形成し、第２のゲート層のＭｏＷ合金層４１を、燐酸、硝酸、酢酸、水の混合液を用いて、ウェットエッチングする。この場合、ＭｏＷ合金層４１のチャネル方向の幅は、レジスト膜８のチャネル方向の幅から約０．５μｍ後退した形状に形成する。その後、Ｆ系ガスを用いたドライエッチ加工により、Ｔｉ膜４２をレジストパターンにほぼ同一形状に加工する。この状態が図４の（ｂ）に示される。
【００５４】
レジストパターン８および第１のゲート層５をマスクとし、第１ゲート絶縁膜４および第２のゲート絶縁膜６を通してイオン注入を行い、Ｎ型の薄膜トランジスタのソースおよびドレイン１０を形成する。この際、Ｐイオンを１０の１５乗／ｃｍ２のドーズ量で、加速電圧８０ｋＶで注入する。尚、第１のゲート絶縁膜４と第２のゲート絶縁膜６の厚さの和が１５０ｎｍより大きい場合、ゲート絶縁膜を通して、半導体膜３にＰイオンを注入する際に、レジスト膜８が損傷を受けるため適当でない。
【００５５】
レジスト膜８を除去し、第２のゲート層のＭｏＷ層４１と第１のゲート層５をマスクとし、第１のゲート絶縁膜４及び第２のゲート絶縁膜６を通して、Ｐイオンを、加速電圧８０ｋＶでドーズ量を１０の１４乗／ｃｍ2注入する。このイオン注入によって、ゲート９の端部のＴｉ層４２下部の半導体膜３に、低濃度Ｎ型領域４３が形成された、ゲートオーバーラップ構造の薄膜トランジスタが得られる。ゲートオーバーラップ構造とすることにより、ＬＤＤのない薄膜トランジスタと同様の高駆動力を有し、且つ劣化の少ない薄膜トランジスタを形成できる。この状態が図４の（ｃ）である。
【００５６】
以下、図１の工程と同様に、こうして準備した基板の上部に、フォトレジスト７０を所望形状に形成する。そして、Ｐ型ＴＦＴのゲート１２をドライエッチ加工する。この状態が図４の（ｄ）である。次いで、ゲート５およびレジスト７０をマスクとして、Ｂイオンを注入してＰ型の薄膜トランジスタを形成する。こうして、異なる特性の薄膜トランジスタが形成された薄膜トランジスタ搭載基板を得ることが出来る。この状態が図４の（ｅ）である。
【００５７】
尚、第１のゲート層を２層として同様にゲートオーバーラップ構造の薄膜トランジスタとすることもできる。又、第２層のゲートを加工する際、第２のゲート絶縁膜の一部又は全部をゲート又はゲート加工に用いたレジストをマスクとしてエッチングし、膜厚を減少することもできる。ゲート絶縁膜の膜厚を減少することにより、イオン注入に必要な加速電圧を低減でき、レジストへのダメージを低減できる。この場合も、第１のゲート層をゲートとする薄膜トランジスタと、第２のゲート層をゲートとする薄膜トランジスタにおいて、半導体膜を被覆するゲート絶縁膜の厚さが同一となるため、イオン注入の回数を増やすことがない。
【００５８】
次に、回路内蔵型液晶表示装置の薄膜トランジスタ基板の例を説明する。図５は、回路内蔵型液晶表示装置の薄膜トランジスタ基板における、主要部材の平面配置の概略を示す図である。
【００５９】
透光性の絶縁性基板１に、互いに交差する複数の走査信号線５１と映像信号線５２が配置され、この走査信号線５１と映像信号線５２との各交差部付近に、画素５３が形成されている。画素内の回路は、基本的に表示部材１０１、保持容量１０２、スイッチ素子１０３を含む。図には基本構成を示すが、これらの諸例の詳細は後述される。画素５３が形成された領域の周辺に、走査信号線を駆動する駆動回路５４と、映像信号線を駆動する駆動回路５５が形成されている。更に、外部からの信号を映像信号に変換するインターフェース回路５６が形成される。インターフェース回路５６には第１のゲート層をゲートとする、高駆動力の薄膜トランジスタを用いて、低電圧駆動を行う。駆動電圧は、例えば１０Ｖ以下である。１方、走査信号線駆動回路５４、映像信号線駆動回路５５および画素には、比較的高い電圧が要求されるため、第２のゲート層をゲートとする薄膜トランジスタを用いて形成されている。ここで要請される電圧は、例えば１５Ｖ以上である。
【００６０】
本発明によれば、これまでの説明で明らかなように、低電圧駆動が可能で微細化が容易な薄膜トランジスタを用いた駆動回路と、耐圧に優れた薄膜トランジスタを用いた駆動回路および画素を同１基板上に低コストで形成できる。尚、液晶表示装置に限らず、有機発光素子を用いた表示装置においても、同様の駆動回路の構成とすることで、低消費電力で省面積の駆動回路が形成された表示装置を簡便に形成できる。
【００６１】
図６の（ａ）は本発明による液晶表示装置の画素の例を示す平面図、図６の（ｂ）はその断面図である。液晶表示装置では、薄膜トランジスタが形成された基板と向かい合う形で対向基板を設け、基板間に液晶を封入する構造となっているが、図では薄膜トランジスタが形成された基板のみ示した。走査信号線５１と映像信号線５２に囲まれた画素内に、液晶に電圧を印加する画素電極２２がＩＴＯ透明導電膜により形成されている。画素電極２２は図６の（ａ）では点線で囲まれた領域により表される。画素電極２２上に液晶が封入され、画素電極２２はスルーホール７４を介して映像信号線５２と同層の導電膜からなる配線１９に接続され、配線１９は第２のゲート層からなるゲート３１−１及び３１−２を備え、ゲート端にＬＤＤ１１が形成された高耐圧の薄膜トランジスタである画素スイッチ３１のソース７７に接続される。尚、当該画素スイッチ３１は、いわゆるダブルゲート型の薄膜トランジスタであり、走査信号線５１に接続されたゲート３１−１及び３１−２が図示されている。ダブルゲート型の薄膜トランジスタは、単一のゲートを有する薄膜トランジスタに比べ、耐圧の向上とオフ電流の低減を図ることができ、画素スイッチに適している。画素スイッチ３１のドレイン７８には映像信号線５２が接続される。又、画素電極２２には電圧を保持する機能をもつ保持容量３０が接続されている。保持容量３０は、図６の（ｂ）に示す断面図のように、半導体膜３と第１のゲート層５との間に第１のゲート絶縁膜を介した容量と、第１のゲート層５と第２のゲート層７との間に第２のゲート絶縁膜６を介して形成された容量の並列接続により形成される。保持容量の下層電極をなす半導体膜３は画素スイッチ３０のソースより延伸され、又、第２のゲート層７は配線１９を通しコンタクトホール７３を介してやはり画素スイッチのソース３０に接続される。一方、保持容量の電極をなす第１のゲート層５は、第１のゲート層と同層の導電膜からなるコモン線３２に接続されている。コモン線３２と半導体層３の間には下層の半導体膜３が空乏化しないよう、１０Ｖ以上の電圧が常時印加される。走査信号線からの電圧により、画素スイッチがオンすると、映像信号線からの電圧が画素電極２２及び保持容量３０に印加される。画素スイッチがオフになると、保持容量３０に書き込まれた電圧が画素電極２２に印加される電圧を保持する。保持容量の大きさは画素電極の電圧を一定に保つため、画素スイッチのオフ電流による電圧変動が十分小さくなるように設定される。
【００６２】
図７の（ａ）及び図７の（ｂ）は、比較のために示した従来の液晶表示装置の画素の例である。図６の例と同様に、薄膜トランジスタが形成された基板のみ示した。透明電極からなる画素電極２２は保持容量３０に接続され、保持容量３０は画素電極に印加された電圧を保持する機能を有する。図７の（ｂ）に示すように、保持容量３０は、半導体膜３とゲート層３３との間にゲート絶縁膜３４を介して形成された容量と、ゲート層３３と配線１９との間に層間絶縁膜１８を介して形成された容量の並列接続からなるが、層間絶縁膜が厚いため主に半導体膜３とゲート層３３との間の容量からなる。保持容量の電極をなすゲート層３３は、同層の導電膜からなるコモン線３２に接続される。又、保持容量の電極をなし、映像信号線と同層の導電膜からなる配線１９は、スルーホール７４を介して画素電極２２に接続され、他方画素スイッチ３１をなすＬＤＤ１１を有したダブルゲート型の薄膜トランジスタ３１のソース７７に接続される。ソース７７は又保持容量の下層電極をなす半導体膜３に延伸され接続されている。画素スイッチ３１をなす薄膜トランジスタのゲート３１−１及び３１−２はゲート層３３と同様の導電膜からなっており、同じくゲート層３３と同層の導電膜からなる走査信号線５１に接続される。画素スイッチをなす薄膜トランジスタ３１は、周辺回路を形成する薄膜トランジスタと同一に比較的薄い単一層からなるゲート絶縁膜３４を有しており、オフ電流が大きいために保持容量の面積を大きくとる必要があり、保持容量は画素面積の約３０％を占めている。一方、図６の本発明においては、半導体膜３とゲート層との間の容量に加えて、第１のゲート層と第２のゲート層との間の薄い第２のゲート層を介した容量を用いることで面積辺りの容量を増加しており、保持容量３０に必要な面積を縮小し、開口率を増加できる利点がある。図６の例において、従来方式のほぼ２倍の面積あたりの容量を持つ保持容量が形成出来る。従って、保持容量の占める面積が約半分に削減され、開口率が約１０％増加した。
【００６３】
図８、図９、図１０は、それぞれ本発明による横電界型の液晶表示装置の画素部分の平面図、回路図および断面図の例である。本例では、保持容量３０が、当該画素部の電子回路を構成するトランジスタを構成する絶縁膜を用いて構成される点が重要であるので、この点を先ず説明する。
【００６４】
図１０の断面図において、第１のゲート層５から延在する導電体層と第２のゲート層７から延在する導電体層の間に、第２のゲート絶縁膜６から延在する絶縁物層を介して保持容量３０が形成されている。保持容量３０はＩＴＯからなる画素電極２２と対向電極２３の間に接続され、各電極間の電位差を保持する機能を有する。横電界型の液晶表示装置では駆動電圧が比較的高いため、１２０ｎｍ以上の比較的厚いゲート絶縁膜を有する薄膜トランジスタを画素スイッチに用いる。１方、本発明により、周辺回路には１００ｎｍ以下のより薄いゲート絶縁膜を有する低消費電力な駆動回路を簡便に形成できる。
【００６５】
図９に画素部の等価回路を示す。画素電極２２と対向電極２３の間の電界により液晶５９を駆動する。画素電極２２と対向電極２３との間には、本発明による第１のゲート層と第２のゲート層の間に形成された保持容量３０が接続され、液晶に印加される電圧を保持する。画素電極２２と対向電極２３はそれぞれ画素スイッチ３１、８１に接続される。画素スイッチ３１、８１は走査信号線５１の電圧によりオンとなり、それぞれ映像信号線５２と画素電極２２、及び対向電圧信号線５７と対向電極２３を接続し、保持容量３０に電圧を書き込んだのちオフとなる。保持容量に保持される電圧は、液晶の劣化を防ぐため、１定の周期で逆向きに印加される。従来用いられている、半導体膜を電極に用いた容量では電圧の向きによって空乏化し容量が変動するため、図９の構成は適当でない。本発明の容量は半導体膜を用いなくても十分な容量が得られるため、図９の構成を用いて従来必要であった容量のための走査信号線に平行な配線を省略でき、開口率を増加できる利点を有する。
【００６６】
更に、図８の平面図の構成とすれば、対向電極と対向電圧信号線を重ねることで開口率を増加できる。尚、重ねることで図９に示す寄生容量５８が発生し、対向電極の電位が対向電圧信号線の電位により変動するが、液晶５９に印加される電圧は保持容量３０により保たれるため、表示が変動することはない。
【００６７】
横電界型の液晶表示装置においても、薄膜トランジスタが形成された基板と対向電極との間に液晶を封入した構造を用いるが、図では薄膜トランジスタが形成された基板のみ示した。図８の２２及び２３の点線で囲んだ領域が、それぞれＩＴＯ透明電極で形成された画素電極との対向電極を示す。画素電極２２はスルーホール７４を介し、映像信号線５２と同層の導電膜からなる配線１９に接続され、配線１９はコンタクトホール７３を介して保持容量３０の下層電極をなす第１のゲート層５に接続されている。配線１９は、第１の画素スイッチ３１をなす薄膜トランジスタのソース７７にも接続されている。一方、対向電極２３はスルーホール８３を介して映像信号線と同層の導電膜からなる配線８４に接続され、配線８４はコンタクトホール８２を介して保持容量３０の上層電極をなす第２のゲート層７に接続され、又第２の画素スイッチ８１をなす薄膜トランジスタのソース８５にも接続される。画素スイッチ３１はソース７７とドレイン７８の間の半導体膜３上に、ゲートを兼ねる走査信号線５１が２回横断する形状とすることで、２つのゲートを有するいわゆるダブルゲート型の薄膜トランジスタとしている。
【００６８】
薄膜トランジスタ３１は走査信号線５１からなるゲートの両端に、それぞれＬＤＤ１１が形成された高耐圧の薄膜トランジスタとしている。薄膜トランジスタ８１も同様にＬＤＤを有するダブルゲート型の薄膜トランジスタである。
【００６９】
図１１、図１２、図１３は、それぞれ本発明による有機発光素子を用いた表示装置の画素部付近の平面図、回路図、及び断面図の例である。
【００７０】
平行に並ぶ映像信号線５２と電源線５７、およびそれらに交差する走査信号線５１がそれぞれ複数配置され、各交差部付近に画素が形成されている。画素内には、走査信号線５１をゲートに、映像信号線５２および保持容量３０にソースおよびドレインが接続された薄膜トランジスタ６３と、ＩＺＯ（Ｉｎｄｉｕｍ−Ｚｉｎｃ−Ｏｘｉｄｅ）等の透明電極で構成される画素電極２２に接続された薄膜トランジスタ６４が形成されている。画素電極上には、有機保護膜２１の開口部に、ホール輸送層、発光層、電子伝達層がマスクを用いた蒸着により画素ごとに異なった波長の発光特性を持つように堆積され、さらに全面にAlからなる対向電極６５が蒸着されて有機発光素子６５が形成されている。画素電極に接続された薄膜トランジスタのゲートには、ゲート電圧を保持する保持容量３０が接続される。
【００７１】
図１１において、有機発光素子６５の下層電極をなす画素電極２２は破線内部の領域で示される。画素電極２２はスルーホール７４を介し、映像信号線５２と同層な導電膜からなる配線１９に接続され、配線１９を介してＬＤＤを持たない高駆動力のＰ型の薄膜トランジスタ６４のドレイン８０に接続される。一方、薄膜トランジスタ８０のソースは、映像信号線と同層な導電膜からなる電源線６０に接続されている。又、薄膜トランジスタ８０のゲート７６は、保持容量３０の下層電極をなす第１のゲート層５に延伸され、さらにＮ型の薄膜トランジスタ６３のソース７７に接続される。一方、保持容量３０の上層電極をなす、第２のゲート層と同層な導電膜７は、電源線６０に接続される。薄膜トランジスタ６３は、第２のゲート層からなるゲート７５を有し、ゲート端にＬＤＤ１１が形成された高耐圧のダブルゲート型の薄膜トランジスタであり、ゲート７５は同層の導電膜からなる走査信号線５１に接続されている。又、薄膜トランジスタ６３のドレイン７７は映像信号線５２に接続されている。保持容量３０は、薄膜トランジスタ６３が走査信号線５１からの電圧によりオンされた時に、映像信号線５２から印加された電圧が書き込まれ、薄膜トランジスタ６３がオフになった時に、その電圧を保持する。保持された電圧は薄膜トランジスタ６４のゲートに印加され、薄膜トランジスタ６４が画素電極２２を介して有機発光素子６５に流す電流を制御し、その発光量が所望の値に保持される。従って、保持容量３０は、映像の画素での発光量に対応する信号を保持する機能を有している。
【００７２】
画素電極に接続された薄膜トランジスタ６４には、第１のゲート絶縁膜を介して半導体膜に積層された、第１のゲート層をゲートとする、Ｐ型の低しきい値の薄膜トランジスタを用いている。保持容量にソース又はドレインを接続した薄膜トランジスタ６３には、第１および第２のゲート絶縁膜を介して半導体膜上に形成された第２のゲート層をゲートとし、ゲート端にＬＤＤが形成された、オフ電流の少ないＮ型の薄膜トランジスタを用いている。ゲート絶縁膜のより薄い薄膜トランジスタを有機発光素子の駆動に用いると、しきい値変動が小さいため、画素間のばらつきが低減される。保持容量は第１のゲート層と第２のゲート層の間に第２のゲート絶縁膜を介して形成された容量により構成されている。面積あたりの容量の大きい第２のゲート絶縁膜を用いており、保持容量の占める面積を低減して開口率を拡大できる。開口率の増大により、同じ輝度での有機発光素子に流す電流の面密度を低減して劣化を低減し、又発光効率を改善できる利点を有する。又、保持容量は半導体膜を電極に用いない構成としており、薄膜トランジスタのしきい値付近の電圧で生じる半導体膜の空乏化による応答速度の低下や容量の変動がなく、より正確な電圧制御が行え、画質が向上する。尚、薄膜トランジスタの電流バラツキを低減するための補償回路を有する画素においても、駆動に用いる薄膜トランジスタのゲート電圧を保持する機能を有する容量に、本発明の半導体膜を含まない２つのゲート層間の容量を用いることで、開口率と電圧制御性を向上でき、高画質で長寿命の表示素子が得られる利点を有する。
【００７３】
以上、実施の諸形態をもって詳細に説明したように、本発明により、低消費電力で省スペースの駆動回路を内蔵した、高画質の液晶表示装置および有機発光素子を用いた表示装置を、生産性よく製造できる。
【００７４】
【発明の効果】
本発明の第１の形態によれば、ＬＤＤ構造を有し、例えば液晶の駆動に適した高耐圧な薄膜トランジスタと、低電圧駆動可能な高駆動力の薄膜トランジスタとを、同１基板上に形成する簡便な製造方法を提供することが出来る。
【００７５】
本発明の別な形態によれば、多結晶Ｓｉ膜を用いた駆動回路内蔵表示装置において、容量の面積を縮小し、高開口率で低消費電力の表示装置を提供することが出来る。
【図面の簡単な説明】
【図１】 図１は本発明による薄膜トランジスタ基板の製造工程の例を示す断面図である。
【図２】 図２は本発明による薄膜トランジスタ基板の製造の例の一部工程を示す断面図である。
【図３】 図３は、本発明による薄膜トランジスタ基板の画素の断面図の例である。
【図４】 図４は、本発明による薄膜トランジスタ基板の製造工程の例を示す断面図である。
【図５】 図５は、本発明による駆動回路内蔵液晶表示装置の例である。
【図６】 図６は、本発明による液晶表示装置の画素の例を示す図である。
【図７】 図７は、従来技術による液晶表示装置の画素の例を示す図である。
【図８】 図８は、本発明による横電界型液晶表示装置の画素の例を示す平面図である。
【図９】 図９は、本発明による横電界型液晶表示装置の画素の例を示す回路図である。
【図１０】 図１０は、本発明による横電界型液晶表示装置の画素の例を示す断面図である。
【図１１】 図１１は、本発明による有機発光素子表示装置の画素の例を示す平面図である。
【図１２】 図１２は、本発明による有機発光素子表示装置の画素の例を示す回路図である。
【図１３】 図１３は、本発明による有機発光素子表示装置の画素の例を示す断面図である。
【符号の説明】
１：ガラス基板、２：下地膜、３：半導体膜、４：第１のゲート絶縁膜、５：第１のゲート層、６：第２のゲート絶縁膜、７：第２のゲート層、８：レジスト、９：ゲート、１０：ソース又はドレイン、１１：ＬＤＤ、１２：ゲート、１３：ソース又はドレイン、１４：ＴＦＴ、１５：ＴＦＴ、１６：ＴＦＴ、１７：ＴＦＴ、１８：層間絶縁膜、１９：配線、２０：ＳｉＮ保護膜、２１：有機保護膜、２２：画素電極、２３：開口部、２４：開口部、３０：保持容量、３１：画素スイッチ、３２：コモン線、３３：ゲート層、３４：ゲート絶縁膜、
４１：ＭｏＷ層、４２：Ｔｉ層、４３：低濃度領域、５１：走査信号線、５２：映像信号線、５３：画素、５４：走査信号線駆動回路、５５：映像信号線駆動回路、５６：インターフェース回路、５７：対向電圧信号線、５８：寄生容量、５９：液晶、６０電源線、６１：対向電極、６２：有機導電膜−発光層、６３：ＴＦＴ、６４：ＴＦＴ、６５：有機発光素子、７０：フォトレジスト、７１：コンタクトホール、７３：コンタクトホール、７４：スルーホール、７５：ゲート、７６：ゲート、７７：ソース、７８：ドレイン、７９：ソース、８０：ドレイン、８１：ＴＦＴ、８２：コンタクトホール、８３：スルーホール、８４：配線、８５：ソース、８６：ドレイン、１０１表示部材、１０２：保持容量、１０３：スイッチ素子、１１０：ゲート、１１１：ゲート。
Claims (15)
- 基板の上部に、複数の結晶性半導体膜を形成する工程、
前記複数の結晶性半導体膜を覆って第１の絶縁膜を形成する工程、
前記第１の絶縁膜上に第１のゲート層を形成する工程、
前記第１のゲート層を、第１のＮ型トランジスタのゲートに加工する工程、
次いで、前記基板の上部に第２の絶縁膜を形成する工程、
前記第２の絶縁膜上に導体層からなる第２のゲート層を形成する工程、
前記第２のゲート層上に、第２のＮ型トランジスタのゲートを覆うレジストパターンを形成する工程、
前記第２のゲート層を、前記レジストパターンを用いて前記レジストパターンより縮小され、かつ、前記第１のゲート層を含まない前記第２のＮ型トランジスタのゲートに加工する工程、
前記第１及び第２のＮ型トランジスタに対応する結晶性半導体膜に、前記第１のＮ型トランジスタのゲートと、前記レジストパターンをマスクとして、前記第１の絶縁膜及び前記第２の絶縁膜とを介して第１の濃度でＮ型不純物を注入し、第１及び第２のＮ型トランジスタのソース及びドレインを形成する工程、
次いで、前記レジストパターンを除去し、前記第２のＮ型トランジスタに対応する前記結晶性半導体膜に、前記第２のＮ型トランジスタのゲートをマスクとして、前記第１の絶縁膜及び前記第２の絶縁膜とを介して前記第１の濃度より低い第２の濃度でＮ型不純物を注入することにより、前記第２のＮ型トランジスタのＬＤＤ領域を形成する工程、を有することを特徴とする薄膜トランジスタ基板の製造方法。 - 基板の上部に、複数の結晶性半導体膜を形成する工程、
前記複数の結晶性半導体膜を覆って第１の絶縁膜を形成する工程、
前記第１の絶縁膜上に第１のゲート層を形成する工程、
前記第１のゲート層を第１のＮ型トランジスタのゲート及び第１のＰ型トランジスタのゲートに加工する工程、
次いで、前記基板の上部に第２の絶縁膜を形成する工程、
前記第２の絶縁膜上に導体層からなる第２のゲート層を形成する工程、
前記第２のゲート層上に、第２のＮ型トランジスタのゲート、前記第１のＰ型トランジスタ及び第２のＰ型トランジスタを覆う第１のレジストパターンを形成し、前記第１のレジストパターンを用いて、前記第２のゲート層を前記第１のレジストパターンより縮小された第２のＮ型トランジスタのゲートに加工すると共に、第１のＰ型トランジスタ及び第２のＰ型トランジスタを覆うパターンに加工する工程、
前記第１及び第２のＮ型トランジスタに対応する前記結晶性半導体膜に、前記第１のＮ型トランジスタのゲート及び前記第１のレジストパターンとをマスクとして、前記第１の絶縁膜及び前記第２の絶縁膜とを介して第１の濃度でＮ型不純物を注入することにより、前記第１及び第２のＮ型トランジスタのソース及びドレインを形成する工程、
次いで、前記第１のレジストパターンを除去し、前記第２のＮ型トランジスタに対応する前記結晶性半導体膜に、前記第２のＮ型トランジスタのゲートをマスクとして、前記第１の絶縁膜及び前記第２の絶縁膜とを介して前記第１の濃度より低い第２の濃度でＮ型不純物を注入することにより、前記第２のＮ型トランジスタのＬＤＤ領域を形成する工程、
次いで、前記第２のＰ型トランジスタのゲート、前記第１及び第２のＮ型トランジスタを覆う第２のレジストパターンを形成し、前記第２のレジストパターンを用いて、前記第１のＰ型トランジスタを覆うパターンを除去すると共に、前記第２のＰ型トランジスタを覆うパターンを前記第２のＰ型トランジスタのゲートに加工する工程、
前記第１及び第２のＰ型トランジスタに対応する前記結晶性半導体膜に、前記第１のＰ型トランジスタのゲート及び第２のレジストパターンをマスクとして、前記第１の絶縁膜及び前記第２の絶縁膜とを介してＰ型不純物を注入することにより、前記第１及び第２のＰ型トランジスタのソース及びドレインを形成する工程、
次いで、前記第２のレジストパターンを除去する工程、を有し、
前記第１のゲート層をゲートとし、前記第１の絶縁膜をゲート絶縁膜として有する前記第１のＮ型薄膜トランジスタ及び前記第１のＰ型薄膜トランジスタと、前記第２のゲート層をゲートとして、前記第１の絶縁膜と前記第２の絶縁膜の積層をゲート絶縁膜として有する前記第１のゲート層を含まない前記第２のＮ型薄膜トランジスタ及び前記第２のＰ型薄膜トランジスタとを形成することを特徴とする薄膜トランジスタ基板の製造方法。 - 前記第２のゲート層が、複数の導体層の積層であることを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
- 前記第２のゲート層が、複数の導体層の積層であることを特徴とする請求項２に記載の薄膜トランジスタ基板の製造方法。
- 前記基板が透光性絶縁基板であることを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
- 前記基板が透光性絶縁基板であることを特徴とする請求項２に記載の薄膜トランジスタ基板の製造方法。
- 前記第１のゲート層の膜厚は１００ｎｍ以上であり、前記Ｎ型不純物及び前記Ｐ型不純物を注入する領域の前記第１の絶縁膜及び前記第２の絶縁膜の膜厚の和が１５０ｎｍ以下であることを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
- 前記第１のゲート層の膜厚は１００ｎｍ以上であり、前記Ｎ型不純物及び前記Ｐ型不純物を注入する領域の前記第１の絶縁膜及び前記第２の絶縁膜の膜厚の和が１５０ｎｍ以下であることを特徴とする請求項２に記載の薄膜トランジスタ基板の製造方法。
- 前記第１のゲート層の膜厚は１００ｎｍ以上であり、前記Ｎ型不純物及び前記Ｐ型不純物を注入する領域の前記第１の絶縁膜及び前記第２の絶縁膜の膜厚の和が１５０ｎｍ以下であることを特徴とする請求項３に記載の薄膜トランジスタ基板の製造方法。
- 前記第１のゲート層からなるゲートはその端部が順テーパ状に形成されていることを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
- 前記第１のゲート層からなるゲートはその端部が順テーパ状に形成されていることを特徴とする請求項２に記載の薄膜トランジスタ基板の製造方法。
- 前記第１の絶縁膜の膜厚が前記第１のゲート層の膜厚より小さいことを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
- 前記第１の絶縁膜の膜厚が前記第１のゲート層の膜厚より小さいことを特徴とする請求項２に記載の薄膜トランジスタ基板の製造方法。
- 前記第１及び第２の絶縁膜の膜厚の和が、前記第２のゲート層の膜厚より小さいことを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
- 前記第１及び第２の絶縁膜の膜厚の和が、前記第２のゲート層の膜厚より小さいことを特徴とする請求項２に記載の薄膜トランジスタ基板の製造方法。
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