JP3940561B2

JP3940561B2 - 積層型誘電体フィルタ

Info

Publication number: JP3940561B2
Application number: JP2001046786A
Authority: JP
Inventors: 武史小坂
Original assignee: Taiyo Yuden Co Ltd
Current assignee: Taiyo Yuden Co Ltd
Priority date: 2001-02-22
Filing date: 2001-02-22
Publication date: 2007-07-04
Anticipated expiration: 2021-02-22
Also published as: JP2002246804A

Description

【０００１】
【発明の属する技術分野】
本発明は、高周波回路に好適な積層型誘電体フィルタに関するものである。
【０００２】
【従来の技術】
従来、この種の積層型誘電体フィルタについて図１２及び図１３を参照して説明する。図１２は従来の積層型誘電体フィルタの外観斜視図、図１３は共振素子の形成層で切断した積層型フィルタの断面図である。
【０００３】
図１２に示すように、従来の積層型誘電体フィルタ１０は、誘電体と導体とを積層してなる積層体１１と、積層体１１の両端部に付設した一対の入出力端子１２と、積層体１１の外面に形成したグランド端子１３とを備えている。
【０００４】
入出力端子１２は、積層体１１の積層方向に平行な両端面１１ａの中央部において積層方向に直交する上下面１１ｂの端部に亘り線状に形成されている。グランド端子１３は、積層体１１の積層方向に平行な側面１１ｃの全面から端面１１ａ及び上下面１１ｂの端部に亘り形成されている。
【０００５】
図１３に示すように、積層体１１には３つのストリップライン型の共振素子１４が互いに平行となるように形成されている。各共振素子１４の一端側はグランド端子１３と接続し、他端側は開放端となっている。
【０００６】
この積層型誘電体フィルタ１０の製造方法について説明する。まず、共振素子１４などを形成するための導電性ペーストをグリーンシートに印刷する。次に、このグリーンシートを所定順序で積層・圧着してシート積層体を得る。次に、このシート積層体を単位部品大に裁断して積層チップを得る。次に、この積層チップを所定温度で焼成して前記積層体１０を得る。次に、入出力端子１２及びグランド端子１３を形成するための導電性ペーストを積層体１０の外面に塗布する。次に、この積層体１０を焼成することにより積層型誘電体フィルタ１０を得る。
【０００７】
【発明が解決しようとする課題】
しかし、従来の積層型誘電体フィルタ１０では周波数特定など各種特性を安定させることが困難であった。その要因の一つとして、グランド端子１３用の導電性ペーストの塗布精度が挙げられる。以下に導電性ペーストの塗布精度と周波数特性の安定性の関係について説明する。
【０００８】
一般的に、グランド端子１３用の導電性ペーストはディップ法や転写法が用いられる。ディップ法では、上面水平な塗布台上に導電性ペーストを塗布し、積層体１１の側面１１ｃを導電性ペーストに浸漬させることにより導電性ペーストを付着させる。一方、転写法では、まず、シリコンゴムなどの弾性体の表面に溝を設け、該溝に導電性ペーストを充填する。そして、該弾性体に積層体１１の側面１１ｃを押し当てることにより導電性ペーストを付着させる。このような塗布方法では、図９に示すように、積層体１１の側面１１ｃだけでなく隣接する端面１１ａ及び上下面１１ｂにまで導電性ペーストが回り込んで付着する。ここで、この回り込みの長さの精度は、積層体の導電性ペーストへの浸漬距離、弾性体への押圧力、導電性ペーストの粘度、弾性体の硬度などに影響されるため、この精度の向上には限界がある。
【０００９】
一方、図１３に示すように、グランド端子１３の回り込み部１３ａは誘電体を介して共振素子１４と対向する。このため、回り込み部１３ａと共振素子との間には浮遊容量が形成される。この浮遊容量の値は回り込み部１３ａの回り込み長さに依存する。しかし、前述したように、回り込み部１３ａの回り込み長さは高精度で制御することが困難である。このため、個々の積層型誘電体フィルタ１０は浮遊容量の値が安定しない。一方、この浮遊容量は、積層型誘電体フィルタ１０の各種特性に大きな影響を与える。特に高周波領域において浮遊容量が各種特性に与える影響が大きい。
【００１０】
以上のように、従来の積層型誘電体フィルタ１０では周波数特定など各種特性を安定させることが困難であった。
【００１１】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、特性のばらつきが少ない積層型誘電体フィルタを提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、請求項１の発明では、誘電体と導体とを積層した積層体と、該積層体の外面に形成された入出力端子及びグランド端子とを備えた積層型誘電体フィルタにおいて、前記グランド端子は、前記積層体の積層方向に対して平行な一の外面に形成された主部と該外面から隣接する他の外面に回り込んだ回り込み部とを備え、前記積層体は、一端が前記グランド端子の主部に短絡したストリップライン型の共振素子と、少なくとも該共振素子が形成された層において前記グランド端子の回り込み部と前記共振素子との間に配置され該共振素子と該回り込み部との容量結合を抑制する結合抑制電極とを備え、前記結合抑制電極は、前記共振素子が形成された層において前記グランド端子の主部と回り込み部とが隣接する角部に形成され、前記グランド端子の主部及び回り込み部の双方に接続し、前記共振素子が形成された層における前記グランド端子の回り込み部の長さ方向において該回り込み部よりも長く形成されていることを特徴とするものを提案する。
【００１３】
本発明によれば、共振素子とグランド端子の回り込み部の間に結合抑制電極が介在するので、共振素子と回り込み部との間で浮遊容量が発生することを抑制できる。一方、結合抑制電極と共振素子とが容量結合して浮遊容量が発生する。この浮遊容量の値は、結合抑制電極の形状、結合抑制電極と共振素子との距離などの条件により定められる。しかし、結合抑制電極の形状、結合抑制電極と共振素子との距離については、グランド端子の回り込み部の長さよりも高精度で制御が可能である。一般的には、前者の精度と後者の精度は１桁以上のオーダーの開きがある。このように、本発明に係る積層型誘電体フィルタでは、浮遊容量の値を高精度に制御できるので、特性のばらつきを抑えることができる。
【００１５】
【発明の実施の形態】
本発明の一実施の形態に係る積層型誘電体フィルタについて図１〜図５を参照して説明する。図１は積層型誘電体フィルタの外観斜視図、図２は積層型誘電体フィルタの積層構造を説明する図、図３は積層型誘電体フィルタの図２におけるＡ−Ａ’線断面図、図４は共振素子の形成層で切断した積層型フィルタの断面図、図５は積層型誘電体フィルタの等価回路図である。
【００１６】
図１に示すように、この積層型誘電体フィルタ１００は、誘電体と導体を積層してなる積層体１０１と、積層体１０１の両端部に付設した一対の入出力端子１０２と、積層体１０１の外面に形成したグランド端子１０３とを備えている。
【００１７】
入出力端子１０２は、積層体１０１の積層方向に平行な両端面１０１ａの中央部において、該端面１０１ａから積層方向に直交する上下面１０１ｂの端部に亘り線状に形成されている。
【００１８】
グランド端子１０３は、積層体１０１の積層方向に平行な側面１０１ｃの全面から端面１０１ａ及び上下面１０１ｂの端部に亘り形成されている。すなわち、グランド端子１０３は、積層体１０１の積層方向に平行な側面１０１ｃの全面に形成された主部１０３ａと、該側面１０１ｃから端面１０１ａ及び上下面１０１ｂの端部に回り込んで形成された回り込み部１０３ｂとからなる。
【００１９】
図２乃至図４に示すように、積層体１０１は、導体が形成されていない誘電体層１１０と所定パターンの導体を形成した複数の誘電体層１１１〜１１９を積層した一体構造となっている。各誘電体層１１０〜１１９は、例えばＢａＴｉＯ₃系の誘電性を有するセラミック焼結体からなる。
【００２０】
誘電体層１１１には、第１のグランド電極１２１が形成されている。第１のグランド電極１２１は、誘電体層１１１の長辺側に露出しており、グランド端子１０３の主部１０３ａと接続している。また、第１のグランド電極１２１は、誘電体層１１１の短辺側の端部には形成されていない。これは、第１には、誘電体層１１１の全面に第１のグランド電極１２１を形成すると、誘電体層１１１と誘電体層１１０との接着強度が低下するためである。また、第２には、グランド端子１０３と入出力端子１０２との短絡を防止するためである。
【００２１】
また、第１のグランド電極１２１は、誘電体層１１１の短辺と対向する辺の中央部が誘電体層１１１の中心方向に向かって引き込んだ形状となっている。これは、第１のグランド電極１２１と後述する入出力電極１３５及び１３６との間に浮遊容量が生じることを防ぐためである。
【００２２】
誘電体層１１２には、互いに平行に形成された矩形の波長短縮用電極１２２，１２３，１２４が形成されている。この波長短縮用電極１２２〜１２４は、誘電体層１１２の短手方向に延びている。すなわち、各波長短縮用電極１２２〜１２４は、前記一対の入出力端子１０２を結ぶ方向と直交する方向に延びている。波長短縮用電極１２２〜１２４の一方の端部は、誘電体層１１２の一方の長辺に露出し、前記グランド端子１０３の主部１０３ａに接続している。この波長短縮用電極１２２〜１２４は、誘電体層１１２を介して後述する第１共振素子片１２５〜１２７と重なるように配置されている。これにより、波長短縮用電極１２２〜１２４と第１共振素子片１２５〜１２７とが容量結合するので、共振素子の波長短縮効果が得られる。
【００２３】
誘電体層１１３には、矩形の第１共振素子片１２５，１２６，１２７が形成されている。この第１共振素子片１２５〜１２７は、前記一対の入出力端子１０２を結ぶ方向と直交する方向に延びている。また、第１共振素子片１２５〜１２７は、誘電体層１１３において、前記波長短縮用電極１２２が形成されている側に配置されている。さらに、第１共振素子片１２５〜１２７は、誘電体層１１３を介して後述する第２共振素子片１３２〜１３４と重なるように配置されている。さらに、第１共振素子片１２５〜１２７の一方の端部にはビアホール１５１（図３参照）が形成されている。第１共振素子片１２５〜１２７は、このビアホール１５１（図３参照）を介して第２共振素子片１３２〜１３４及び第３共振素子片１４３〜１４５と接続している。
【００２４】
誘電体層１１４には、結合用電極１２８が形成されている。結合用電極１２８は、誘電体層１１４のほぼ中央付近において誘電体層１１４の長手方向に延びて形成されている。結合用電極１２８は、両端部に形成された矩形の結合部１２８ａと、両結合部１２８ａを結び該結合部１２８ａよりも幅の狭い接続線部１２８ｂからなる。結合用電極１２８の一方の結合部１２８ａは、第１共振素子片１２５及び第２共振素子片１３２の中央部付近と誘電体層１１３及び１１４を挟んで重なる位置に配置されている。結合用電極１２８の他方の結合部１２８ａは、第１共振素子片１２６及び第２共振素子片１３３の中央部付近と誘電体層１１３及び１１４を挟んで重なると位置に配置されている。また、誘電体層１１４には、誘電体層１１３のビアホール１５１（図３参照）と接続するランド１２９〜１３１が形成されている。各ランド１２９〜１３１の形成位置には前記ビアホール１５１（図３参照）が形成されている。
【００２５】
誘電体層１１５には、ストリップライン型の第２共振素子片１３２，１３３，１３４が互いに平行となるように形成されている。各第２共振素子片１３２〜１３４は、前記一対の入出力端子１０２を結ぶ方向と直交する方向に延びている。各第２共振素子片１３２〜１３５の一端側は、前記波長短縮用電極１２２〜１２４が接続していない側のグランド端子１０３の主部１０３ａに接続している。各第２共振素子片１３２〜１３４の他端側は、前記波長短縮用電極１２２〜１２４が接続している側のグランド端子１０３と所定の距離をおいて対向している。各第２共振素子片１３２〜１３４の開放端側には前記ビアホール１５１（図３参照）が形成されている。
【００２６】
３つの第２共振素子１３２〜１３４のうち入出力側の第２共振素子片１３２及び１３４には、前記入出力端子１０２と接続する入出力電極１３５及び１３６が接続されている。入出力電極１３５及び１３６は、それぞれ誘電体層１１５の端部に配置された入出力部１３５ａ，１３６ａと、該入出力部１３５ａ，１３６ａと第２共振素子片１３２，１３４を接続する接続線部１３５ｂ，１３６ｂとからなる。接続線部１３５ｂ，１３６ｂは、蛇行した線状に形成されており、中央部よりやや開放端側の位置で第２共振素子片１３５，１３６と接続している。なお、接続線部１３５ｂ，１３６ｂと第２共振素子片１３２，１３４との接続位置は、設計目標となるフィルタ特性に応じて、適宜、開放端側又は短絡端側に移動させてもよい。
【００２７】
また、誘電体層１１５には、図４に示すように、第２共振素子片１３２，１３４とグランド端子１０３の回り込み部１０３ｂとの容量結合を抑制する結合抑制電極１３７，１３８が形成されている。各結合抑制電極１３７，１３８は、誘電体層１１５において第２共振素子片１３２〜１３４が短絡しているグランド端子１０３の主部１０３ａと回り込み部１０３ｂが隣接する角部に形成されている。各結合抑制電極１３７，１３８は、グランド端子１０３の主部１０３ａ及び回り込み部１０３ｂに接続している。ここで、結合抑制電極１３７及び１３８の、第２共振素子片１３２，１３４が延びる方向の長さは、少なくとも同方向における回り込み部１０３ｂの長さ以上である。つまり、結合抑制電極１３７，１３８は、第２共振素子片１３２，１３４とグランド端子１０３の回り込み部１０３ｂとの間に介在ししてる。これにより、結合抑制電極１３７，１３８は、第２共振素子片１３２，１３４とグランド端子１０３の回り込み部１０３ｂとが直接に容量結合することを抑制している。そして、結合抑制電極１３７，１３８は第２共振素子片１３２，１３４との間で容量結合している。
【００２８】
ここで、第２共振素子片１３２と結合抑制電極１３７の距離と、第２共振素子片１３４と結合抑制電極１３８の距離との差の絶対値は０．０１ｍｍ以下であることが好ましい。また、第２共振素子片１３２と一方の回り込み部１０３ｂの距離と、第２共振素子片１３４と他方の回り込み部１０３ｂの距離との差の絶対値は０．１ｍｍ以下であることが好ましい。
【００２９】
誘電体層１１６には、結合用電極１３９が形成されている。結合用電極１３９は、誘電体層１１６のほぼ中央付近において誘電体層１１６の長手方向に延びて形成されている。結合用電極１３９は、両端部に形成された矩形の結合部１３９ａと、両結合部１３９ａを結び該結合部１３９ａよりも幅の狭い接続線部１３９ｂからなる。結合用電極１３９の一方の結合部１３９ａは、第２共振素子片１３３及び後述する第３共振素子片１４４の中央部付近と誘電体層１１５及び１１６を挟んで重なる位置に配置されている。結合用電極１３９の他方の結合部１３９ａは、第２共振素子片１３４及び後述する第３共振素子片１４５の中央部付近と誘電体層１１５及び１１６を挟んで重なると位置に配置されている。また、誘電体層１１６には、誘電体層１１５のビアホール１５１（図３参照）と接続するランド１４０〜１４２が形成されている。各ランド１４０〜１４２の形成位置にはビアホール１５１（図３参照）が形成されている。
【００３０】
誘電体層１１７には、矩形の第３共振素子片１４３〜１４５が形成されている。この第３共振素子片１４３〜１４５は、形状及び配置は前記第１共振素子片１２５〜１２７と同様である。第３共振素子片１２５〜１２７の一方の端部は、誘電体層１１６のビアホール１５１（図３参照）と接続している。これにより、第１共振素子片１２５〜１２７，第２共振素子片１３２〜１３４，第３共振素子片１４３〜１４５の端部が接続される。
【００３１】
誘電体層１１８には、互いに平行に形成された矩形の波長短縮用電極１４６〜１４８が形成されている。各波長短縮用電極１４６〜１４６の形状及び配置は前記波長短縮用電極１２２〜１２４と同様である。
【００３２】
誘電体層１１９には、第２のグランド電極１４９が形成されている。第２のグランド電極１４９は、前記第１のグランド電極１２１と同一の形状を有する。
【００３３】
図５に積層型誘電体フィルタ１００の等価回路を示す。図において、インダクタ１６１及び１６２は、それぞれ入出力電極１３５，１３６の接続線部１３５ｂ，１３６ｂによるインダクタ成分である。
【００３４】
キャパシタ１６３は、波長短縮用電極１２２と第１共振素子片１２５との間に生じるキャパシタ成分である。キャパシタ１６４は、波長短縮用電極１４６と第１共振素子片１４３との間に生じるキャパシタ成分である。キャパシタ１６５は、波長短縮用電極１２３と第１共振素子片１２６との間に生じるキャパシタ成分である。キャパシタ１６６は、波長短縮用電極１４７と第１共振素子片１４４との間に生じるキャパシタ成分である。キャパシタ１６７は、波長短縮用電極１２４と第１共振素子片１２７との間に生じるキャパシタ成分である。キャパシタ１６８は、波長短縮用電極１４８と第１共振素子片１４５との間に生じるキャパシタ成分である。
【００３５】
キャパシタ１６９は、第１共振素子片１２５及び第２共振素子片１３２と結合用電極１２８の一方の結合部１２８ａとの間に生じるキャパシタ成分である。インダクタ１７０は、結合用電極１２８の接続線部１２８ｂにより生じるインダクタ成分である。キャパシタ１７１は、第１共振素子片１２６及び第２共振素子片１３３と結合用電極１２８の他方の結合部１２８ａとの間に生じるキャパシタ成分である。
【００３６】
キャパシタ１７２は、第２共振素子片１３３及び第３共振素子片１４４と結合用電極１３９の一方の結合部１３９ａとの間に生じるキャパシタ成分である。インダクタ１７３は、結合用電極１３９の接続線部１３９ｂにより生じるインダクタ成分である。キャパシタ１７４は、第２共振素子片１３４及び第３共振素子片１４５と結合用電極１３９の他方の結合部１３９ａとの間に生じるキャパシタ成分である。
【００３７】
キャパシタ１７５は、第２共振素子片１３２と結合抑制電極１３７との間に生じるキャパシタ成分である。キャパシタ１７６は、第２共振素子片１３４と結合抑制電極１３８との間に生じるキャパシタ成分である。
【００３８】
この積層型誘電体フィルタ１００では、この等価回路に示すように、共振素子は、各１共振素子片１２５〜１２７と第３共振素子片１４３〜１４５の並列回路に、第２共振素子片１３２〜１３４を直列に接続した構成となる。
【００３９】
次に、この積層型誘電体フィルタ１００の製造方法について説明する。ここでは、多数の積層型誘電体フィルタを同時に製造する場合について説明する。
【００４０】
まず、例えばＢａＴｉＯ₃などを主原料とし添加物としてＳｉＯ₂などを混合した誘電体セラミック材料に、有機バインダ、有機溶剤又は水を所定量混合・撹拌してセラミックスラリーを得る。次に、このセラミックスラリーをドクターブレード法等のテープ成型法によりセラミックグリーンシートを形成する。
【００４１】
次に、このセラミックグリーンシートに、必要に応じてパンチやレーザなどで穿孔した後に、スクリーン印刷法、凹版印刷法、凸版印刷法などにより所定形状で導電性ペーストを印刷する。ここで、導電性ペーストの塗布パターンは、前述した各種電極及びランドに対応する。本実施の形態では、この印刷工程における結合抑制電極１３７，１３８の寸法精度は±０．０５ｍｍとなった。
【００４２】
次いで、セラミックグリーンシートをプレス装置を用いて積層及び圧着してシート積層体を得る。ここで、セラミックグリーンシートの積層順序は、図２を参照して説明した構成となるように実施する。
【００４３】
次に、シート積層体を部品単位あたりの大きさに裁断して積層チップを得る。次に、この積層チップを、所定の温度条件及び雰囲気条件で焼成して積層体１０１を得る。
【００４４】
次に、この積層体１０１の外面に入出力端子１０２用の導電性ペーストを転写法にて塗布する。具体的には、まず入出力端子１０２の幅に対応した溝を形成したシリコンゴムなどの弾性体を用意する。そして、該弾性体の溝に導電性ペーストを充填させる。次いで、積層体１０１の端面１０１ａを弾性体に押し当てる。この時弾性体がやや弾性変形して溝に充填された導電性ペーストが端面１０１ａに隣接する上下面１０１ｂに付着するようにする。
【００４５】
次に、積層体１０１の外面にグランド端子１０３用の導電性ペーストをディップ法にて塗布する。具体的には、まず、支持台の平面上に導電性ペーストを所定厚みで塗布する。この導電性ペーストの厚みによりグランド端子１０３の回り込み部１０３ｂの回り込み長さが決定される。そして、積層体１０１の側面１０１ｃ側を平面上の導電性ペーストに浸漬させる。これにより、側面１０１ｃのみならず隣接する端面１０１ａ及び上下面１０１ｂにも導電性ペーストが付着する。本実施の形態では、この塗布工程における回り込み部１０３ｂの寸法精度は±０．２ｍｍとなった。
【００４６】
次に、積層体１０１を所定温度の炉に投入することにより外面に付着した導電性ペーストを焼成させる。最後に、入出力端子１０２及びグランド端子１０３の表面をメッキ処理して積層型誘電体フィルタ１００を得る。
【００４７】
このような積層型誘電体フィルタ１００では、共振素子を構成する第２共振素子片１３２と結合抑制電極１３７との間でキャパシタ１７５が生じ、同様に共振素子を構成する第２共振素子片１３４と結合抑制電極１３８との間でキャパシタ１７６が生じる。このキャパシタ１７５，１７６の静電容量は、第２共振素子１３２，１３４と対向する結合抑制電極１３７の辺の長さ、第２共振素子１３２，１３４との距離、誘電体層の誘電率などで決定される。一方、この結合抑制電極１３７，１３８により、第２共振素子１３２，１３４とグランド端子１０３の回り込み部１０３ｂとの間の容量結合は抑えられている。
【００４８】
他方、結合抑制電極１３７，１３８を有さず、且つ、他の構成は本実施形態の積層型誘電体フィルタ１００と同一の従来の積層型誘電体フィルタでは、第２共振素子とグランド端子の回り込み部との間で容量結合が生じる。この容量結合による静電容量は、回り込み部１０３ｂの長さ、第２共振素子１３２，１３４との距離、誘電体層の誘電率などで決定される。
【００４９】
ここで、この従来の積層型誘電体フィルタにおける容量結合によるキャパシタは、等価回路的には前記キャパシタ１７５，１７６に対応する。しかし、大量の積層型誘電体フィルタを製造した場合に、本実施の形態に係る積層型誘電体フィルタ１００では、キャパシタ１７５，１７６の値のばらつきが、従来の積層型誘電体フィルタにおけるキャパシタの値のばらつきよりも、小さい。これは、印刷法などを用いて製造する結合抑制電極１３７，１３８の長さの精度が、ディップ法などを用いて製造する回り込み部１０３ｂの長さの精度よりも格段に高いためである。具体的には、両者の精度には２乃至４桁のオーダーの開きがある。また、結合抑制電極１３７，１３８と第２共振素子片１３２，１３４は同層に形成されているので、積層ずれによる精度低下がない。このため、本実施の形態に係る積層型誘電体フィルタ１００では、キャパシタ１７５，１７６の値を高精度に制御できるので、特性のばらつきを抑えることができる。
【００５０】
以上本発明の一実施の形態について説明したが本発明はこれに限定されるものではない。本発明の範囲は特許請求の範囲によって示されており、各請求項の意味の中に入るすべての変形例は本発明に含まれるものである。
【００５１】
例えば、本実施の形態では、結合抑制電極１３７，１３８を共振素子の短絡側のグランド端子１０３側にのみ設けたが、図６に示すように、対向する他方のグランド端子１０３側にも結合抑制電極１３７ａ，１３８ａ設けるようにしてもよい。さらに、第２共振素子片１３２〜１３４の形成層だけでなく、他の層にも設けるようにしてもよい。さらに、図７に示すように、一対のグランド端子１０３に亘って結合抑制電極１３７ｂ，１３８ｂを設けるようにしてもよい。なお、この場合には、入出力電極は他の層に設ければよい。なお、図６及び図７において、上記実施の形態と同一の要素には同一の符号を付した。
【００５２】
さらにまた、ビアホール１５１による各共振素子片の接続位置や接続個数などを、所望の特性を得るために適宜変更してもよい。これにより、各共振素子の特性インピーダンスを制御できるので、所望の特性を有する積層型誘電体フィルタを得ることができる。例えば、図８に示すように、ビアホール１５１を第２共振素子の短絡側及び中央部付近に形成してもよい。また、図９に示すように、ビアホール１５１を第２共振素子の中央部付近にのみ形成してもよい。さらに、図１０に示すように、波長短縮用電極を設けなくてもよい。さらに、図１１に示すように、一の共振素子片により各共振素子を構成してもよい。なお、図８〜図１０において、上記実施の形態と同一の要素には同一の符号を付した。
【００５３】
さらにまた、本実施の形態では、図５の等価回路で示したように、等価回路共振素子と入出力端子１０２との接続をインダクタで接続するようにしたが、キャパシタで接続するようにしてもよい。また、入力側と出力側で接続回路を異なるようにしてもよい。例えば、入力側をキャパシタ接続とし、出力側をインダクタ接続としてもよい。
【００５４】
さらにまた、本実施音形態では、グランド端子をディップ法にて形成したが転写法など他の手法により形成してもよい。
【００５５】
さらにまた、本実施の形態では、積層体内に共振回路が３段構成になるものを例示したが２段であっても４段以上であってもよい。
【００５６】
【発明の効果】
以上詳述したように、本発明によれば、共振素子とグランド端子の回り込み部の間に結合抑制電極が介在するので、共振素子と回り込み部との間で浮遊容量が発生することを抑制できる。一方、結合抑制電極と共振素子とが容量結合して浮遊容量が発生する。この浮遊容量の値は、結合抑制電極の形状、結合抑制電極と共振素子との距離などの条件により定められる。しかし、結合抑制電極の形状、結合抑制電極と共振素子との距離については、グランド端子の回り込み部の長さよりも高精度で制御が可能である。一般的には、前者の精度と後者の精度は１桁以上のオーダーの開きがある。このように、本発明に係る積層型誘電体フィルタでは、浮遊容量の値を高精度に制御できるので、特性のばらつきを抑えることができる。
【図面の簡単な説明】
【図１】積層型誘電体フィルタの外観斜視図
【図２】積層型誘電体フィルタの積層構造を説明する図
【図３】積層型誘電体フィルタの図２におけるＡ−Ａ’線断面図
【図４】共振素子の形成層で切断した積層型フィルタの断面図
【図５】積層型誘電体フィルタの等価回路図
【図６】共振素子の形成層で切断した他の例に係る積層型フィルタの断面図
【図７】共振素子の形成層で切断した他の例に係る積層型フィルタの断面図
【図８】他の例に係る積層型誘電体フィルタの断面図
【図９】他の例に係る積層型誘電体フィルタの断面図
【図１０】他の例に係る積層型誘電体フィルタの断面図
【図１１】他の例に係る積層型誘電体フィルタの断面図
【図１２】従来の積層型誘電体フィルタの外観斜視図
【図１３】共振素子の形成層で切断した積層型フィルタの断面図
【符号の説明】
１００…積層型誘電体フィルタ、１０１…積層体、１０２…入出力端子、１０３…グランド端子、１０３ａ…主部、１０３ｂ…回り込み部、１１０〜１１９…誘電体層、１２１…第１のグランド電極、１２２〜１２４，１４６〜１４８…波長短縮用電極、１２５〜１２７…第１共振素子片、１２８，１３９…結合電極、１３２〜１３４…第２共振素子片、１３５，１３６…入出力電極、１３７，１３８…結合抑制電極、１４３〜１４５…第３共振素子片、１４９…第２のグランド電極

Claims

誘電体と導体とを積層した積層体と、該積層体の外面に形成された入出力端子及びグランド端子とを備えた積層型誘電体フィルタにおいて、
前記グランド端子は、前記積層体の積層方向に対して平行な一の外面に形成された主部と該外面から隣接する他の外面に回り込んだ回り込み部とを備え、
前記積層体は、一端が前記グランド端子の主部に短絡したストリップライン型の共振素子と、少なくとも該共振素子が形成された層において前記グランド端子の回り込み部と前記共振素子との間に配置され該共振素子と該回り込み部との容量結合を抑制する結合抑制電極とを備え、
前記結合抑制電極は、前記共振素子が形成された層において前記グランド端子の主部と回り込み部とが隣接する角部に形成され、前記グランド端子の主部及び回り込み部の双方に接続し、前記共振素子が形成された層における前記グランド端子の回り込み部の長さ方向において該回り込み部よりも長く形成されている
ことを特徴とする積層型誘電体フィルタ。