JP3891123B2 - 半導体装置、電子デバイス、電子機器、及び半導体装置の製造方法 - Google Patents
半導体装置、電子デバイス、電子機器、及び半導体装置の製造方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法に関し、特に、半導体パッケージなどの積層構造に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、半導体チップ実装時の省スペース化を図るため、例えば、特許文献１に開示されているように、同種のキャリア基板を介在させながら半導体チップを３次元実装する方法がある。
【０００３】
【特許文献１】
特開平１０−２８４６８３号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、同種のキャリア基板を介在させながら半導体チップを３次元実装する方法では、異種パッケージの積層が困難となり、異種チップの積層が困難となることから、省スペース化の実効性が上がらないという問題があった。
そこで、本発明の目的は、異種パッケージの３次元実装構造を実現することが可能な半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法を提供することである。
【０００５】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、隣り合った２辺を含む第１領域と、一の対角線を境界として前記第１領域に隣接し、前記第１領域と外形が対称な第２領域を有する矩形状のキャリア基板と、前記キャリア基板に搭載された半導体チップと、前記第１領域の前記２辺に沿ってＬ字状に設けられた第１突出電極群と、前記第１突出電極群の配置と非対称となるように、前記第２領域に配置された第２突出電極群とを備えることを特徴とする。
【０００６】
これにより、突出電極群をキャリア基板上に片寄らせて配置することが可能となり、突出電極群を介してキャリア基板を支持することを可能としつつ、キャリア基板の少なくとも一辺に沿った突出電極の未配置領域を突出電極群の形成面側に設けることが可能となる。
このため、第１キャリア基板上に実装された第１半導体チップ上に端部が配置されるようにして、第２半導体チップが実装された第２キャリア基板を第１キャリア基板上に支持することが可能となり、高さの増大を抑制しつつ、異種パッケージを積層させることが可能となる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、矩形状のキャリア基板と、前記キャリア基板に搭載された半導体チップと、前記キャリア基板の第１の頂点に交わる少なくとも２辺に沿って設けられた突出電極の未配置領域と、前記第１の頂点に対向する前記キャリア基板の第２の頂点に交わる少なくとも２辺に沿って設けられた突出電極群とを備えることを特徴とする。
【００１４】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、第１半導体チップが搭載された第１半導体パッケージと、前記第１半導体チップ上に端部が配置されるようにして、前記第１半導体パッケージ上に支持された第２半導体パッケージと、前記第１半導体チップの少なくとも一部が露出するように配置され、前記第１半導体チップと前記第２半導体パッケージとの間に設けられた樹脂とを備えることを特徴とする。
【００１５】
これにより、第１半導体チップ上に第２キャリア基板の頂点が配置されるようにして、第２半導体チップが実装された第２キャリア基板を第１キャリア基板上に支持することが可能となり、同一の第１半導体チップ上に複数の第２キャリア基板を配置することが可能となることから、異種チップの積層を可能としつつ、実装面積を縮小することが可能となる。
【００１６】
また、本発明の一態様に係る半導体装置によれば、第１キャリア基板と、前記第１キャリア基板上に搭載された第１半導体チップと、矩形状の第２キャリア基板と、前記第２キャリア基板に搭載された第２半導体チップと、前記第２キャリア基板の少なくとも第１の辺に沿って設けられた突出電極の未配置領域と、前記第１の辺に対向する前記第２キャリア基板の第２の辺および前記第２の辺に交わる少なくとも第３の辺に沿って設けられ、前記突出電極の未配置領域下に前記第１半導体チップが配置されるようにして、前記第１キャリア基板上に接合された突出電極群とを備えることを特徴とする。
【００１７】
これにより、第１半導体チップ上に第２キャリア基板の辺が配置されるようにして、第２半導体チップが実装された第２キャリア基板を第１キャリア基板上に支持することが可能となり、同一の第１半導体チップ上に複数の第２キャリア基板を配置することが可能となることから、異種チップの積層を可能としつつ、実装面積を縮小することが可能となる。
【００１８】
また、本発明の一態様に係る半導体装置によれば、第１キャリア基板と、前記第１キャリア基板上に搭載された第１半導体チップと、矩形状の第２半導体チップと、前記第２半導体チップの第１の頂点に交わる少なくとも２辺に沿って設けられた突出電極の未配置領域と、前記第１の頂点に対向する前記第２半導体チップの第２の頂点に交わる少なくとも２辺に沿って設けられ、前記突出電極の未配置領域下に前記第１半導体チップが配置されるようにして、前記第１キャリア基板上に接合された突出電極群とを備えることを特徴とする。
【００１９】
これにより、第１半導体チップと第２半導体チップとの間にキャリア基板を介在させることなく、第１半導体チップ上に第２半導体チップの頂点が配置されるようにして、第２半導体チップを第１キャリア基板上に支持することが可能となる。このため、半導体チップ積層時の高さの増大を抑制しつつ、同一の第１半導体チップ上に複数の第２半導体チップを配置することが可能となり、異種チップの積層を可能としつつ、実装面積を縮小することが可能となる。
【００２０】
また、本発明の一態様に係る半導体装置によれば、第１キャリア基板と、前記第１キャリア基板上に搭載された第１半導体チップと、矩形状の第２半導体チップと、前記第２半導体チップの少なくとも第１の辺に沿って設けられた突出電極の未配置領域と、前記第１の辺に対向する前記第２半導体チップの第２の辺および前記第２の辺に交わる少なくとも第３の辺に沿って設けられ、前記突出電極の未配置領域下に前記第１半導体チップが配置されるようにして、前記第１キャリア基板上に接合された突出電極群とを備えることを特徴とする。
【００２１】
これにより、第１半導体チップと第２半導体チップとの間にキャリア基板を介在させることなく、第１半導体チップ上に第２半導体チップの辺が配置されるようにして、第２半導体チップを第１キャリア基板上に支持することが可能となり、半導体チップ積層時の高さの増大を抑制しつつ、同一の第１半導体チップ上に複数の第２半導体チップを配置することが可能となる。
【００２２】
また、本発明の一態様に係る電子デバイスによれば、第１キャリア基板と、前記第１キャリア基板上に搭載された第１電子部品と、矩形状の第２キャリア基板と、前記第２キャリア基板に搭載された第２電子部品と、前記第２キャリア基板の第１の頂点に交わる少なくとも２辺に沿って設けられた突出電極の未配置領域と、前記第１の頂点に対向する前記第２キャリア基板の第２の頂点に交わる少なくとも２辺に沿って設けられ、前記突出電極の未配置領域下に前記第１電子部品が配置されるようにして、前記第１キャリア基板上に接合された突出電極群とを備えることを特徴とする。
【００２３】
これにより、第１電子部品上に頂点が配置されるようにして、第２電子部品が実装された第２キャリア基板を第１キャリア基板上に支持することが可能となり、同一の第１電子部品上に複数のキャリア基板を配置することが可能となることから、実装面積をより一層縮小することが可能となる。
また、本発明の一態様に係る電子デバイスによれば、第１キャリア基板と、前記第１キャリア基板上に搭載された第１電子部品と、矩形状の第２キャリア基板と、前記第２キャリア基板に搭載された第２電子部品と、前記第２キャリア基板の少なくとも第１の辺に沿って設けられた突出電極の未配置領域と、前記第１の辺に対向する前記第２キャリア基板の第２の辺および前記第２の辺に交わる少なくとも第３の辺に沿って設けられ、前記突出電極の未配置領域下に前記第１電子部品が配置されるようにして、前記第１キャリア基板上に接合された突出電極群とを備えることを特徴とする。
【００２４】
これにより、第１電子部品上に辺が配置されるようにして、第２電子部品が実装された第２キャリア基板を第１キャリア基板上に支持することが可能となり、同一の第１電子部品上に複数のキャリア基板を配置することが可能となることから、実装面積をより一層縮小することが可能となる。
また、本発明の一態様に係る電子機器によれば、第１キャリア基板と、前記第１キャリア基板上に搭載された第１半導体チップと、矩形状の第２キャリア基板と、前記第２キャリア基板に搭載された第２半導体チップと、前記第２キャリア基板の第１の頂点に交わる少なくとも２辺に沿って設けられた突出電極の未配置領域と、前記第１の頂点に対向する前記第２キャリア基板の第２の頂点に交わる少なくとも２辺に沿って設けられ、前記突出電極の未配置領域下に前記第１半導体チップが配置されるようにして、前記第１キャリア基板上に接合された突出電極群と、前記第１キャリア基板が搭載されたマザー基板とを備えることを特徴とする。
【００２５】
これにより、第１半導体チップ上に頂点が配置されるようにして、複数の第２キャリア基板を第１キャリア基板上に支持することが可能となり、電子機器の機能性の向上を可能としつつ、電子機器の小型・軽量化を図ることが可能となる。また、本発明の一態様に係る電子機器によれば、第１キャリア基板と、前記第１キャリア基板上に搭載された第１半導体チップと、矩形状の第２キャリア基板と、前記第２キャリア基板に搭載された第２半導体チップと、前記第２キャリア基板の少なくとも第１の辺に沿って設けられた突出電極の未配置領域と、前記第１の辺に対向する前記第２キャリア基板の第２の辺および前記第２の辺に交わる少なくとも第３の辺に沿って設けられ、前記突出電極の未配置領域下に前記第１半導体チップが配置されるようにして、前記第１キャリア基板上に接合された突出電極群と、前記第１キャリア基板が搭載されたマザー基板とを備えることを特徴とする。
【００２６】
これにより、第１半導体チップ上に辺が配置されるようにして、複数の第２キャリア基板を第１キャリア基板上に支持することが可能となり、電子機器の機能性の向上を可能としつつ、電子機器の小型・軽量化を図ることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、第１キャリア基板上に第１半導体チップを実装する工程と、第２キャリア基板上に第２半導体チップを実装する工程と、前記第２キャリア基板の少なくとも一辺の周囲を避けるようにして、前記第２キャリア基板に突出電極群を形成する工程と、前記第１半導体チップ上に前記第２キャリア基板の少なくとも一辺が配置されるようにして、前記突出電極群を第１キャリア基板上に接合する工程とを備えることを特徴とする。
【００２７】
これにより、突出電極群を第１キャリア基板上に接合することで、第１半導体チップ上に頂点が配置されるようにして、第２キャリア基板を第１キャリア基板上に支持することが可能となる。このため、突出電極群の配置位置を調整することで、異種チップの積層を図ることが可能となり、製造工程の煩雑化を抑制しつつ、省スペース化の実効性を向上させることが可能となる。
【００２８】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１キャリア基板上に第１半導体チップを実装する工程と、第２キャリア基板上に第２半導体チップを実装する工程と、前記第２キャリア基板の少なくとも一の頂点の周囲を避けるようにして、前記第２キャリア基板に突出電極群を形成する工程と、前記第１半導体チップ上に前記第２キャリア基板の少なくとも一の頂点が配置されるようにして、前記突出電極群を第１キャリア基板上に接合する工程とを備えることを特徴とする。
【００２９】
これにより、突出電極群を第１キャリア基板上に接合することで、第１半導体チップ上に辺が配置されるようにして、第２キャリア基板を第１キャリア基板上に支持することが可能となる。このため、突出電極群の配置位置を調整することで、異種チップの積層を図ることが可能となり、製造工程の煩雑化を抑制しつつ、省スペース化の実効性を向上させることが可能となる。
【００３０】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置、電子デバイスおよびそれら製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の構成を示す断面図である。なお、この第１実施形態は、半導体チップ（または半導体ダイ）１３がＡＣＦ接合により実装された半導体パッケージＰＫ１１上に、スタックド構造の半導体チップ（または半導体ダイ）２３ａ〜２３ｃがワイヤボンド接続された半導体パッケージＰＫ１２およびスタックド構造の半導体チップ（または半導体ダイ）３３ａ〜３２ｃがワイヤボンド接続された半導体パッケージＰＫ１３をそれぞれ積層したものである。
【００３１】
図１において、半導体パッケージＰＫ１１にはキャリア基板１１が設けられ、キャリア基板１１の両面にはランド１２ａ、１２ｃがそれぞれ形成されるとともに、キャリア基板１１内には内部配線１２ｂが形成されている。そして、キャリア基板１１上には半導体チップ１３がフリップチップ実装され、半導体チップ１３には、フリップチップ実装するための突出電極１４が設けられている。そして、半導体チップ１３に設けられた突出電極１４は、異方性導電シート１５を介してランド１２ｃ上にＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）接合されている。また、キャリア基板１１の裏面に設けられたランド１２ａ上には、キャリア基板１１をマザー基板上に実装するための突出電極１６が設けられている。
【００３２】
ここで、ＡＣＦ接合により半導体チップ１３をキャリア基板１１上に実装することにより、ワイヤボンドやモールド封止するためのスペースが不要となり、３次元実装時の省スペース化を図ることが可能となるとともに、半導体チップ１３をキャリア基板１１上に接合する際の低温化を図ることが可能となり、実際の使用時のキャリア基板１１の反りを低減することが可能となる。
【００３３】
一方、半導体パッケージＰＫ１２、ＰＫ１３にはキャリア基板２１、３１がそれぞれ設けられている。そして、キャリア基板２１、３１の裏面にはランド２２ａ、２２ａ´、３２ａ、３２ａ´がそれぞれ形成されるとともに、キャリア基板２１、３１の表面にはランド２２ｃ、３２ｃがそれぞれ形成され、キャリア基板２１、３１内には内部配線２２ｂ、３２ｂがそれぞれ形成されている。ここで、ランド２２ａ、３２ａ上には突出電極２４、３６をそれぞれ配置し、ランド２２ａ´、３２ａ´は、突出電極２４、３６が配置されないまま残しておくことができる。
【００３４】
そして、キャリア基板２１、３１上には、接着層２４ａ、３４ａをそれぞれ介し半導体チップ２３ａ、３３ａがそれぞれフェースアップ実装され、半導体チップ２３ａ、３３ａは、導電性ワイヤ２５ａ、３５ａをそれぞれ介してランド２２ｃ、３２ｃにそれぞれワイヤボンド接続されている。さらに、半導体チップ２３ａ、３３ａ上には、導電性ワイヤ２５ａ、３５ａを避けるようにして、半導体チップ２３ｂ、３３ｂがそれぞれフェースアップ実装され、半導体チップ２３ｂ、３３ｂは、接着層２４ｂ、３４ｂをそれぞれ介して半導体チップ２３ａ、３３ａ上にそれぞれ固定されるとともに、導電性ワイヤ２５ｂ、３５ｂをそれぞれ介してランド２２ｃ、３２ｃにそれぞれワイヤボンド接続されている。さらに、半導体チップ２３ｂ、３３ｂ上には、導電性ワイヤ２５ｂ、３５ｂを避けるようにして、半導体チップ２３ｃ、３３ｃがそれぞれフェースアップ実装され、半導体チップ２３ｃ、３３ｃは、接着層２４ｃ、３４ｃをそれぞれ介して半導体チップ２３ｂ、３３ｂ上にそれぞれ固定されるとともに、導電性ワイヤ２５ｃ、３５ｃをそれぞれ介してランド２２ｃ、３２ｃにそれぞれワイヤボンド接続されている。
【００３５】
また、キャリア基板２１、３１の裏面にそれぞれ設けられたランド２２ａ、３２ａ上には、キャリア基板２１、３１が半導体チップ１３上にそれぞれ保持されるようにして、キャリア基板２１、３１をキャリア基板１１上にそれぞれ実装するための突出電極２４、３６がそれぞれ設けられている。ここで、突出電極２４、３６は、半導体チップ１３の配置領域をそれぞれ避けるようにして、キャリア基板２１、３１の少なくとも四隅にそれぞれ存在することが好ましい。これにより、キャリア基板２１、３１の端部が半導体チップ１３上にそれぞれ配置されるようにして、キャリア基板２１、３１をキャリア基板１１上にそれぞれ実装した場合においても、キャリア基板２１、３１をキャリア基板１１上で安定して保持することが可能となる。
【００３６】
また、突出電極２４、３６が未配置のまま残されたランド２２ａ´、３２ａ´をキャリア基板２１、３１にそれぞれ設けることにより、突出電極２４、３６の配置位置を調整することが可能となる。このため、キャリア基板１１上に実装される半導体チップ１３の種類やサイズが変更された場合においても、キャリア基板２１、３１の構成を変更することなく、突出電極２４、３６を配置し直すことが可能となり、キャリア基板２１、３１の汎用化を図ることが可能となる。
【００３７】
そして、キャリア基板１１上に設けられたランド１２ｃに突出電極２４、３６をそれぞれ接合させることにより、キャリア基板２１、３１の端部がそれぞれ半導体チップ１３上に配置されるようにして、キャリア基板２１、３１をキャリア基板１１上にそれぞれ実装することができる。これにより、同一の半導体チップ１３上に複数の半導体パッケージＰＫ１２、ＰＫ１３を配置することが可能となり、実装面積の縮小を可能としつつ、異種の半導体チップ１３、２３ａ〜２３ｃ、３３ａ〜３３ｃの３次元実装を図ることが可能となる。
【００３８】
ここで、半導体チップ１３としては、例えば、ＣＰＵなどの論理演算素子、半導体チップ２３ａ〜２３ｃ、３３ａ〜３３ｃとしては、例えば、ＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ、フラッシュメモリなどの記憶素子を用いることができる。これにより、実装面積の増大を抑制しつつ、様々の機能を実現することが可能となるとともに、記憶素子のスタック構造を容易に実現することが可能となり、記憶容量を容易に増加させることが可能となる。
【００３９】
なお、キャリア基板２１、３１をキャリア基板１１上にそれぞれ実装する場合、キャリア基板２１、３１の裏面は半導体チップ１３上に密着していてもよいし、キャリア基板２１、３１の裏面は半導体チップ１３から離れていてもよい。
また、キャリア基板２１とキャリア基板３１とは、側壁が密着していてもよいし、側壁が離れていてもよい。ここで、キャリア基板２１とキャリア基板３１の側壁を密着させることにより、半導体パッケージＰＫ１１上に実装される半導体パッケージＰＫ１２、ＰＫ１３の実装密度を向上させることが可能となり、省スペース化を図ることが可能となる。一方、キャリア基板２１とキャリア基板３１の側壁を離間させることにより、半導体チップ１３から発生する熱を半導体パッケージＰＫ１２、ＰＫ１３間の隙間から逃がすことが可能となり、半導体チップ１３から発生する熱の放散性を向上させることが可能となる。
【００４０】
また、半導体チップ２３ａ〜２３ｃ、３３ａ〜３３ｃの実装面側のキャリア基板２１、３１の一面全体に封止樹脂２７、３７がそれぞれ設けられ、この封止樹脂２７、３７により半導体チップ２３ａ〜２３ｃ、３３ａ〜３３ｃがそれぞれ封止されている。なお、封止樹脂２７、３７で半導体チップ２３ａ〜２３ｃ、３３ａ〜３３ｃをそれぞれ封止する場合、例えば、エポキシ樹脂などの熱硬化性樹脂を用いたモールド成形などにより行うことができる。
【００４１】
なお、キャリア基板１１、２１、３１としては、例えば、両面基板、多層配線基板、ビルドアップ基板、テープ基板またはフィルム基板などを用いることができ、キャリア基板１１、２１、３１の材質としては、例えば、ポリイミド樹脂、ガラスエポキシ樹脂、ＢＴレジン、アラミドとエポキシのコンポジットまたはセラミックなどを用いることができる。また、突出電極１４２４、３６としては、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプ、あるいは半田ボールなどを用いることができ、導電性ワイヤ２５ａ〜２５ｃ、３５ａ〜３５ｃとしては、例えば、ＡｕワイヤやＡｌワイヤなどを用いることができる。また、上述した実施形態では、キャリア基板２１、３１をキャリア基板１１上にそれぞれ実装するために、突出電極２４、３６をキャリア基板２４、３６のランド２２ａ、３２ａ上にそれぞれ設ける方法について説明したが、突出電極２４、３６をキャリア基板１１のランド１２ｃ上に設けるようにしてもよい。
【００４２】
また、上述した実施形態では、ＡＣＦ接合により半導体チップ１３をキャリア基板１１上に実装する方法について説明したが、例えば、ＮＣＦ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）接合などのその他の接着剤接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。また、半導体チップ２３ａ〜２３ｃ、３３ａ〜３３ｃをキャリア基板２１、３１上にそれぞれ実装する場合、ワイヤボンド接続を用いる方法について説明したが、キャリア基板２１、３１上に半導体チップ２３ａ〜２３ｃ、３３ａ〜３３ｃをフリップチップ実装するようにしてもよい。さらに、上述した実施形態では、キャリア基板１１上に半導体チップ１３を１個だけ実装する方法を例にとって説明したが、キャリア基板１１上に複数の半導体チップを実装するようにしてもよい。
【００４３】
また、半導体パッケージＰＫ１１、ＰＫ１２、ＰＫ１３間の隙間には、樹脂を充填するようにしてもよい。これにより、半導体パッケージＰＫ１１、ＰＫ１２、ＰＫ１３の耐衝撃性を向上させることが可能となり、突出電極２６、３６の根元に残留応力が集中した場合においても、突出電極２６、３６にクラックが誘発されることを防止することが可能となることから、半導体パッケージＰＫ１１、ＰＫ１２、ＰＫ１３の信頼性を向上させることが可能となる。
【００４４】
図２は、本発明の第２実施形態に係る突出電極の配置方法を示す平面図である。なお、この第２実施形態は、キャリア基板４２ａ〜４２ｄを半導体チップ４１上に４分割配置するようにしたものである。
図２において、キャリア基板４２ａ〜４２ｄには、各キャリア基板４２ａ〜４２ｄの頂点Ａ１〜Ｄ１にそれぞれ交わる２辺に沿って、突出電極４３ａ〜４３ｄがＬ字状にそれぞれ配置されている。そして、キャリア基板４２ａ〜４２ｄの頂点Ａ１〜Ｄ１にそれぞれ対向する頂点Ａ１´〜Ｄ１´に交わる２辺に沿って、突出電極４３ａ〜４３ｄの未配置領域がそれぞれ設けられている。
【００４５】
そして、キャリア基板４２ａ〜４２ｄの頂点Ａ１´〜Ｄ１´が半導体チップ４１上にそれぞれ配置されるようにして、キャリア基板４２ａ〜４２ｄに設けられた突出電極４３ａ〜４３ｄが、半導体チップ４１が搭載された下層基板上に接合されている。これにより、突出電極４３ａ〜４３ｄの配置位置を調整することで、同一の半導体チップ４１上に複数のキャリア基板４２ａ〜４２ｄを配置することが可能となり、製造工程の煩雑化を抑制しつつ、省スペース化の実効性を向上させることが可能となる。
【００４６】
図３は、本発明の第３実施形態に係る突出電極の配置方法を示す平面図である。なお、この第３実施形態は、キャリア基板５２ａ、５２ｂを半導体チップ５１上に２分割配置するようにしたものである。
図３において、キャリア基板５２ａ、５２ｂには、各キャリア基板５２ａ、５２ｂの辺Ａ２、Ｂ２および辺Ａ２、Ｂ２にそれぞれ交わる辺に沿って、突出電極５３ａ、５３ｂがコ字状にそれぞれ配置されている。そして、キャリア基板５２ａ、５２ｂの辺Ａ２、Ｂ２にそれぞれ対向する辺Ａ２´、Ｂ２´に沿って、突出電極５３ａ、５３ｂの未配置領域がそれぞれ設けられている。
【００４７】
そして、キャリア基板５２ａ、５２ｂの辺Ａ２´、Ｂ２´が半導体チップ５１上にそれぞれ配置されるようにして、キャリア基板５２ａ、５２ｂに設けられた突出電極５３ａ、５３ｂが、半導体チップ５１が搭載された下層基板上に接合されている。これにより、突出電極５３ａ、５３ｂの配置位置を調整することで、同一の半導体チップ５１上に複数のキャリア基板５２ａ、５２ｂを配置することが可能となり、製造工程の煩雑化を抑制しつつ、省スペース化の実効性を向上させることが可能となる。
【００４８】
図４は、本発明の第４実施形態に係る突出電極の配置方法を示す平面図である。なお、この第４実施形態は、キャリア基板６２ａ〜６２ｃを半導体チップ６１上に３分割配置するようにしたものである。
図４において、キャリア基板６２ａの周囲には、キャリア基板６２ａの辺Ａ３の周囲を避けるようにして、突出電極６３ａが配置されている。また、キャリア基板６２ｂ、６３ｃの周囲には、各キャリア基板６２ｂ、６３ｃ４の頂点Ｂ３、Ｃ３の周囲をそれぞれ避けるようにして、突出電極６３ｂ、６３ｃがそれぞれ配置されている。
【００４９】
そして、キャリア基板６２ａの辺Ａ３が半導体チップ６１上に配置されるようにして、キャリア基板６２ａに設けられた突出電極６３ａが、半導体チップ６１が搭載された下層基板上に接合されている。また、キャリア基板６２ｂ、６３ｃ４の頂点Ｂ３、Ｃ３が半導体チップ６１上にそれぞれ配置されるようにして、キャリア基板６２ｂ、６３ｃに設けられた突出電極６３ｂ、６３ｃが、半導体チップ６１が搭載された下層基板上に接合されている。
【００５０】
これにより、突出電極６３ａ〜６３ｃの配置位置を調整することで、同一の半導体チップ６１上にサイズまたは種類の異なる複数のキャリア基板６２ａ〜６２ｃを配置することが可能となり、製造工程の煩雑化を抑制しつつ、省スペース化の実効性を向上させることが可能となる。
図５は、本発明の第５実施形態に係る突出電極の配置方法を示す平面図である。なお、この第５実施形態は、キャリア基板７２ｂが半導体チップ７１上に跨るように、キャリア基板７２ａ〜７２ｃを半導体チップ７１上に３分割配置するようにしたものである。
【００５１】
図５において、キャリア基板７２ａ、７２ｃには、各キャリア基板７２ａ、７２ｃの辺Ａ４、Ｃ４および辺Ａ４、Ｃ４にそれぞれ交わる辺に沿って、突出電極７３ａ、７３ｃがコ字状にそれぞれ配置されている。そして、キャリア基板７２ａ、７２ｃの辺Ａ４、Ｃ４にそれぞれ対向する辺Ａ４´、Ｃ４´に沿って、突出電極７３ａ、７３ｃの未配置領域がそれぞれ設けられている。一方、キャリア基板７２ｂには、キャリア基板７２ｂの互いに対向する辺Ｂ４、Ｂ４´に沿って突出電極７３ｂが配置され、辺Ｂ４、Ｂ４´の間には、突出電極７３ｂの未配置領域が設けられている。
【００５２】
そして、キャリア基板７２ａ、７２ｃの辺Ａ４´、Ｃ４´が半導体チップ７１上にそれぞれ配置されるようにして、キャリア基板７２ａ、７２ｃにそれぞれ設けられた突出電極７３ａ、７３ｃが、半導体チップ７１が搭載された下層基板上に接合されている。また、キャリア基板７２ｂが半導体チップ７１上に跨るようにして、キャリア基板７２ｂに設けられた突出電極７３ｂが、半導体チップ７１が搭載された下層基板上に接合されている。
【００５３】
これにより、キャリア基板７２ａ〜７２ｃを半導体チップ７１上に３分割配置した場合においても、各キャリア基板７２ａ〜７２ｃの四隅をそれぞれ支えつつ、同一の半導体チップ７１上に複数のキャリア基板７２ａ〜７２ｃを配置することが可能となり、製造工程の煩雑化を抑制しつつ、省スペース化の実効性を向上させることが可能となる。
【００５４】
図６は、本発明の第６実施形態に係る突出電極の配置方法を示す平面図である。なお、この第６実施形態は、キャリア基板８２ａ〜８２ｄと半導体チップ８１との向きが異なるようにして、キャリア基板８２ａ〜８２ｄを半導体チップ８１上に４分割配置するようにしたものである。
図６において、キャリア基板８２ａ〜８２ｄには、各キャリア基板８２ａ〜８２ｄの頂点Ａ５〜Ｄ５の周囲を避けるように、突出電極８３ａ〜８３ｄがそれぞれ配置されている。そして、例えば、半導体チップ８１がキャリア基板８２ａ〜８２ｄに対して４５度だけ傾いた状態で、キャリア基板８２ａ〜８２ｄの頂点Ａ５〜Ｄ５が半導体チップ８１上にそれぞれ配置されるようにして、半導体チップ８１が搭載された下層基板上に突出電極８３ａ〜８３ｄが接合されている。これにより、突出電極８３ａ〜８３ｄの配置位置を調整することで、同一の半導体チップ８１上に複数のキャリア基板８２ａ〜８２ｄを向きを変えて配置することが可能となり、製造工程の煩雑化を抑制しつつ、省スペース化の実効性を向上させることが可能となる。
【００５５】
図７は、本発明の第７実施形態に係る突出電極の配置方法を示す平面図である。なお、この第７実施形態は、半導体チップ９１ａ〜９１ｄをキャリア基板９２下に４分割配置するようにしたものである。
図７において、キャリア基板９２には、キャリア基板９２の頂点Ａ６〜Ｄ６の周囲をそれぞれ避けるように、突出電極９３が配置されている。そして、キャリア基板９２が半導体チップ９１ａ〜９１ｄ上に配置されるようにして、半導体チップ９１ａ〜９１ｄが搭載された下層基板上に突出電極９３が接合されている。これにより、突出電極９３の配置位置を調整することで、複数の半導体チップ９１ａ〜９１ｄ上に同一のキャリア基板９２を配置することが可能となり、製造工程の煩雑化を抑制しつつ、省スペース化の実効性を向上させることが可能となる。
【００５６】
図８は、本発明の第８実施形態に係る半導体装置の製造方法を示す断面図である。なお、この第８実施形態は、半導体チップ１０３上に端部がかかるようにして半導体パッケージＰＫ２１上に半導体パッケージＰＫ２２、ＰＫ２３を実装するようにしたものである。
図８（ａ）において、半導体パッケージＰＫ２１にはキャリア基板１０１が設けられ、キャリア基板１０１の両面にはランド１０２ａ、１０２ｂがそれぞれ形成されている。そして、キャリア基板１０１上には半導体チップ１０３がフリップチップ実装され、半導体チップ１０３には、フリップチップ実装するための突出電極１０４が設けられている。そして、半導体チップ１０３に設けられた突出電極１０４は、異方性導電シート１０５を介してランド１０２ｂ上にＡＣＦ接合されている。
【００５７】
一方、半導体パッケージＰＫ２２、ＰＫ２３にはキャリア基板１１１、１２１がそれぞれ設けられ、キャリア基板１１１、１２１の裏面にはランド１１２、１２２がそれぞれ形成され、ランド１１２、１２２上には半田ボールなどの突出電極１１３、１２３がそれぞれ設けられている。また、キャリア基板１１１、１２１上には半導体チップがそれぞれ実装され、半導体チップが実装されたキャリア基板１１１、１２１の一面全体は、封止樹脂１１４、１２４でそれぞれ封止されている。なお、キャリア基板１１１、１２１上には、ワイヤボンド接続された半導体チップを実装するようにしてもよいし、半導体チップをフリップチップ実装するようにしてもよく、半導体チップの積層構造を実装するようにしてもよい。
【００５８】
そして、半導体パッケージＰＫ２１上に半導体パッケージＰＫ２２、ＰＫ２３をそれぞれ積層する場合、キャリア基板１０１のランド１０２ｂ上にフラックスまたは半田ペーストを供給する。
次に、図８（ｂ）に示すように、半導体パッケージＰＫ２１上に半導体パッケージＰＫ２２、ＰＫ２３を互いに離間させてマウントし、リフロー処理を行うことにより、突出電極１１３、１２３をランド１０２ｂ上にそれぞれ接合させる。
【００５９】
これにより、キャリア基板１１１、１２１に配置される突出電極１１３、１２３の配置位置を調整することで、同一半導体チップ１０３上に複数の半導体パッケージＰＫ２２、ＰＫ２３を配置することが可能となり、製造工程の煩雑化を抑制しつつ、実装面積を縮小することが可能となる。また、半導体パッケージＰＫ２１上に半導体パッケージＰＫ２２、ＰＫ２３をそれぞれ積層することで、検査済みの良品の半導体パッケージＰＫ２１、ＰＫ２２、ＰＫ２３のみを選別してマウントすることが可能となり、製造歩留りを向上させることが可能となる。
【００６０】
次に、図８（ｃ）に示すように、キャリア基板１０１の裏面に設けられたランド１０２ａ上に、キャリア基板１０１をマザー基板上に実装するための突出電極１０６を形成する。
図９は、本発明の第９実施形態に係る半導体装置の構成を示す断面図である。なお、この第９実施形態は、半導体チップ２２１、２３１の端部が半導体チップ２１３上にそれぞれ配置されるようにして、半導体チップ２１３、２２１、２３１をキャリア基板２１１上にそれぞれフリップチップ実装するようにしたものである。
【００６１】
図９において、キャリア基板２１１の両面にはランド２１２ａ、２１２ｃがそれぞれ形成されるとともに、キャリア基板２１１内には内部配線２１２ｂが形成されている。そして、キャリア基板２１１上には半導体チップ２１３がフリップチップ実装され、半導体チップ２１３には、フリップチップ実装するための突出電極２１４が設けられている。そして、半導体チップ２１３に設けられた突出電極２１４は、異方性導電シート２１５を介してランド２１２ｃ上にＡＣＦ接合されている。なお、半導体チップ２１３をキャリア基板２１１上に実装する場合、ＡＣＦ接合を用いる方法以外にも、例えば、ＮＣＦ接合などのその他の接着剤接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。また、キャリア基板２１１の裏面に設けられたランド２１２ａ上には、キャリア基板２１１をマザー基板上に実装するための突出電極２１６が設けられている。
【００６２】
一方、半導体チップ２２１、２３１には、電極パッド２２２、２３２がそれぞれ設けられるとともに、電極パッド２２２、２３２がそれぞれ露出するようにして、絶縁膜２２３、２３３がそれぞれ設けられている。そして、電極パッド２２２、２３３上には、半導体チップ２２１、２３１の端部が半導体チップ２１３上にそれぞれ保持されるようにして、半導体チップ２２１、２３１をそれぞれフリップチップ実装するための突出電極２２４、２３４がそれぞれ設けられている。
【００６３】
ここで、突出電極２２４、２３４は、半導体チップ２１３の搭載領域を避けるようにそれぞれ配置することができ、例えば、突出電極２２４、２３４をコ字状、Ｌ字状またはＧ字状にそれぞれ配列することができる。そして、キャリア基板２１１上に設けられたランド２１２ｃ上に突出電極２２４、２３４がそれぞれ接合され、半導体チップ２２１、２３１の端部が半導体チップ２１３上にそれぞれ配置されるようにして、半導体チップ２２１、２３１がキャリア基板２１１上にそれぞれフリップチップ実装されている。
【００６４】
これにより、半導体チップ２１３、２２１、２３１の種類またはサイズが異なる場合においても、半導体チップ２１３、２２１、２３１間にキャリア基板を介在させることなく、半導体チップ２１３上に半導体チップ２２１、２３１をフリップチップ実装することが可能となる。このため、半導体チップ２１３、２２１、２３１積層時の高さの増大を抑制しつつ、実装面積を縮小することが可能となり、省スペース化の実効性を向上させることが可能となる。
【００６５】
なお、半導体チップ２２１、２３１をキャリア基板２１１上に実装する場合、半導体チップ２２１、２３１は半導体チップ２１３上に密着していてもよいし、キャリア基板２２１、２３１は半導体チップ２１３から離れていてもよい。また、半導体チップ２２１、２３１をキャリア基板２１１上に実装する場合、例えば、ＡＣＦ接合やＮＣＦ接合などの接着剤接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。また、突出電極２１２２１４２２４、２３４としては、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプ、あるいは半田ボールなどを用いることができる。また、半導体チップ２２１、２３１とキャリア基板２１１との間の隙間には、封止樹脂を充填するようにしてもよい。
【００６６】
図１０は、本発明の第１０実施形態に係る半導体装置の構成を示す断面図である。なお、この第１０実施形態は、スタックド構造の半導体チップ３２１ａ〜３２１ｃ、３３１ａ〜３３１ｃの端部が半導体チップ３１３上にそれぞれ配置されるようにして、スタックド構造の半導体チップ３２１ａ〜３２１ｃ、３３１ａ〜３３１ｃをキャリア基板３１１上にフリップチップ実装するようにしたものである。
【００６７】
図１０において、キャリア基板３１１の両面にはランド３１２ａ、３１２ｃがそれぞれ形成されるとともに、キャリア基板３１１内には内部配線３１２ｂが形成されている。そして、キャリア基板３１１上には半導体チップ３１３がフリップチップ実装され、半導体チップ３１３には、フリップチップ実装するための突出電極３１４が設けられている。そして、半導体チップ３１３に設けられた突出電極３１４は、異方性導電シート３１５を介してランド３１２ｃ上にＡＣＦ接合されている。なお、半導体チップ３１３をキャリア基板３１１上に実装する場合、ＡＣＦ接合を用いる方法以外にも、例えば、ＮＣＦ接合などのその他の接着剤接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。また、キャリア基板３１１の裏面に設けられたランド３１２ａ上には、キャリア基板３１１をマザー基板上に実装するための突出電極３１６が設けられている。
【００６８】
一方、半導体チップ３２１ａ〜３２１ｃ、３３１ａ〜３３１ｃには、電極パッド３２２ａ〜３２２ｃ、３３２ａ〜３３２ｃがそれぞれ設けられるとともに、各電極パッド３２２ａ〜３２２ｃ、３３２ａ〜３３２ｃがそれぞれ露出するようにして、絶縁膜３２３ａ〜３２３ｃ、３３３ａ〜３３３ｃがそれぞれ設けられている。そして、半導体チップ３２１ａ〜３２１ｃ、３３１ａ〜３３１ｃには、例えば、各電極パッド３２２ａ〜３２２ｃ、３３２ａ〜３３２ｃの位置に対応して、貫通孔３２４ａ〜３２４ｃ、３３４ａ〜３３４ｃがそれぞれ形成され、各貫通孔３２４ａ〜３２４ｃ、３３４ａ〜３３４ｃ内には、絶縁膜３２５ａ〜３２５ｃ、３３５ａ〜３３５ｃおよび導電膜３２６ａ〜３２６ｃ、３３６ａ〜３３６ｃをそれぞれ介して、貫通電極３２７ａ〜３２７ｃ、３３７ａ〜３３７ｃがそれぞれ形成されている。そして、貫通電極３２７ａ〜３２７ｃ、３３７ａ〜３３７ｃがそれぞれ形成された半導体チップ３２１ａ〜３２１ｃ、３３１ａ〜３３１ｃは、貫通電極３２７ａ〜３２７ｃ、３３７ａ〜３３７ｃをそれぞれ介して積層され、半導体チップ３２１ａ〜３２１ｃ、３３１ａ〜３３１ｃ間の隙間には樹脂３２８ａ、３２８ｂ、３３８ａ、３３８ｂがそれぞれ注入されている。
【００６９】
そして、半導体チップ３２１ａ、３３１ａにそれぞれ形成された各貫通電極３２７ａ、３３７ａ上には、半導体チップ３２１ａ〜３２１ｃ、３３１ａ〜３３１ｃの積層構造の端部が半導体チップ３１３上にそれぞれ保持されるようにして、半導体チップ３２１ａ〜３２１ｃ、３３１ａ〜３３１ｃの積層構造をそれぞれフリップチップ実装するための突出電極３２９、３３９がそれぞれ設けられている。
【００７０】
ここで、突出電極３２９、３３９は、半導体チップ３１３の搭載領域を避けるようにして配置することができ、例えば、突出電極３２９、３３９をコ字状、Ｌ字状またはＧ字状にそれぞれ配列することができる。そして、キャリア基板３１１上に設けられたランド３１２ｃ上に突出電極３２９、３３９がそれぞれ接合され、タックド構造の半導体チップ３２１ａ〜３２１ｃ、３３１ａ〜３３１ｃの端部が半導体チップ３１３上にそれぞれ配置されるようにして、スタックド構造の半導体チップ３２１ａ〜３２１ｃ、３３１ａ〜３３１ｃがキャリア基板３１１上にそれぞれフリップチップ実装されている。
【００７１】
これにより、半導体チップ３２１ａ〜３２１ｃ、３３１ａ〜３３１ｃの積層構造と半導体チップ３１３との間にキャリア基板を介在させることなく、半導体チップ３１３上に半導体チップ３２１ａ〜３２１ｃ、３３１ａ〜３３１ｃの積層構造をそれぞれフリップチップ実装することが可能となり、積層時の高さの増大を抑制しつつ、半導体チップ３１３と異なる種類の半導体チップ３２１ａ〜３２１ｃ、３３１ａ〜３３１ｃを複数積層することが可能となる。
【００７２】
なお、半導体チップ３２１ａ〜３２１ｃ、３３１ａ〜３３１ｃの積層構造をキャリア基板３１１上に実装する場合、例えば、ＡＣＦ接合やＮＣＦ接合などの接着剤接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。また、突出電極３１４、３１４３２９，３２９としては、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプ、あるいは半田ボールなどを用いることができる。また、上述した実施形態では、半導体チップ３２１ａ〜３２１ｃ、３３１ａ〜３３１ｃの３層構造をキャリア基板３１１上にそれぞれ実装する方法について説明したが、キャリア基板３１１上に実装される半導体チップの積層構造は、２層または４層以上であってもよい。また、半導体チップ３２１ａ、３３１ａとキャリア基板３１１との間の隙間には、封止樹脂を充填するようにしてもよい。
【００７３】
図１１は、本発明の第１１実施形態に係る半導体装置の構成を示す断面図である。なお、この第１１実施形態は、複数のＷ−ＣＳＰ（ウエハレベル−チップサイズパッケージ）の端部が半導体チップ４１３上にそれぞれ配置されるようにして、Ｗ−ＣＳＰをキャリア基板４１１上に実装するようにしたものである。
図１１において、半導体パッケージＰＫ３１にはキャリア基板４１１が設けられ、キャリア基板４１１の両面にはランド４１２ａ、４１２ｃがそれぞれ形成されるとともに、キャリア基板４１１内には内部配線４１２ｂが形成されている。そして、キャリア基板４１１上には半導体チップ４１３がフリップチップ実装され、半導体チップ４１３には、フリップチップ実装するための突出電極４１４が設けられている。そして、半導体チップ４１３に設けられた突出電極４１４は、異方性導電シート４１５を介してランド４１２ｃ上にＡＣＦ接合されている。また、キャリア基板４１１の裏面に設けられたランド４１２ａ上には、キャリア基板４１１をマザー基板上に実装するための突出電極４１６が設けられている。
【００７４】
一方、半導体パッケージＰＫ３２、ＰＫ３３には半導体チップ４２１、４３１がそれぞれ設けられ、各半導体チップ４２１、４３１には、電極パッド４２２、４３２がそれぞれ設けられるとともに、各電極パッド４２２、４３２がそれぞれ露出するようにして、絶縁膜４２３、４３３がそれぞれ設けられている。そして、各半導体チップ４２１、４３１上には、各電極パッド４２２、４３２がそれぞれ露出するようにして応力緩和層４２４、４３５がそれぞれ形成され、各電極パッド４２２、４３２上には、応力緩和層４２４、４３５上にそれぞれ延伸された再配置配線４２５、４３５がそれぞれ形成されている。そして、各再配置配線４２５、４３５上にはソルダレジスト膜４２６、４３６がそれぞれ形成され、各ソルダレジスト膜４２６、４３６には、各応力緩和層４２４、４３５上において再配置配線４２５、４３５をそれぞれ露出させる開口部４２７、４３７がそれぞれ形成されている。そして、各開口部４２７、４３７を介してそれぞれ露出された再配置配線４２５、４３５上には、半導体チップ４２１、４３１の端部が半導体チップ４１３上にそれぞれ保持されるようにして、各半導体チップ４２１、４３１をキャリア基板４１１上にそれぞれフェースダウン実装するための突出電極４２８、４３８がそれぞれ設けられている。
【００７５】
ここで、突出電極４２８、４３８は、半導体チップ４１３の搭載領域を避けるようにして配置することができ、例えば、突出電極４２８、４３８をコ字状、Ｌ字状またはＧ字状にそれぞれ配列することができる。そして、キャリア基板４１１上に設けられたランド４１２ｃ上に突出電極４２８、４３８がそれぞれ接合され、半導体チップ４２１１、４３１の端部が半導体チップ４１３上にそれぞれ配置されるようにして、半導体パッケージＰＫ３２、ＰＫ３３がキャリア基板４１１上にそれぞれ実装されている。
【００７６】
これにより、半導体チップ４１３がフリップチップ実装されたキャリア基板４１１上にＷ−ＣＳＰを積層することができ、半導体チップ４１３、４２１、４３１の種類またはサイズが異なる場合においても、半導体チップ４１３、４２１、４３１間にキャリア基板を介在させることなく、半導体チップ４１３上に半導体チップ４２１、４３１を３次元実装することが可能となる。このため、半導体チップ４１３、４２１、４３１積層時の高さの増大を抑制しつつ、実装面積を縮小することが可能となり、省スペース化の実効性を向上させることが可能となる。
【００７７】
なお、半導体パッケージＰＫ３２、ＰＫ３３をキャリア基板４１１上に実装する場合、半導体パッケージＰＫ３２、ＰＫ３３は半導体チップ４１３上に密着していてもよいし、半導体パッケージＰＫ３２、ＰＫ３３は半導体チップ４１３から離れていてもよい。また、半導体パッケージＰＫ３２、ＰＫ３３をキャリア基板４１１上に実装する場合、例えば、ＡＣＦ接合やＮＣＦ接合などの接着剤接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。また、突出電極４１４、４１６、４２８、４３８としては、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプ、あるいは半田ボールなどを用いることができる。
【００７８】
なお、上述した半導体装置および電子デバイスは、例えば、液晶表示装置、携帯電話、携帯情報端末、ビデオカメラ、デジタルカメラ、ＭＤ（Ｍｉｎｉ Ｄｉｓｃ）プレーヤなどの電子機器に適用することができ、電子機器の機能性の向上を可能としつつ、電子機器の小型・軽量化を図ることが可能となる。
また、上述した実施形態では、半導体チップまたは半導体パッケージを実装する方法を例にとって説明したが、本発明は、必ずしも半導体チップまたは半導体パッケージを実装する方法に限定されることなく、例えば、弾性表面波（ＳＡＷ）素子などのセラミック素子、光変調器や光スイッチなどの光学素子、磁気センサやバイオセンサなどの各種センサ類などを実装するようにしてもよい。
【図面の簡単な説明】
【図１】 第１実施形態に係る半導体装置の構成を示す断面図。
【図２】 第２実施形態に係る突出電極の配置方法を示す平面図。
【図３】 第３実施形態に係る突出電極の配置方法を示す平面図。
【図４】 第４実施形態に係る突出電極の配置方法を示す平面図。
【図５】 第５実施形態に係る突出電極の配置方法を示す平面図。
【図６】 第６実施形態に係る突出電極の配置方法を示す平面図。
【図７】 第７実施形態に係る突出電極の配置方法を示す平面図。
【図８】 第８実施形態に係る半導体装置の製造方法を示す断面図。
【図９】 第９実施形態に係る半導体装置の構成を示す断面図。
【図１０】 第１０実施形態に係る半導体装置の構成を示す断面図。
【図１１】 第１１実施形態に係る半導体装置の構成を示す断面図。
【符号の説明】
１１、２１、３１、２１、３１、２１１、３１１、４１１ キャリア基板、１２ａ、１２ｃ、２２ａ、２２ａ´、２２ｃ、３２ａ、３２ａ´、３２ｃ、２１２ａ、２１２ｃ、３１２ａ、３１２ｃ、４１２ａ、４１２ｃ ランド、１２ｂ、２２ｂ、３２ｂ、２１２ｂ、３１２ｂ、４１２ｂ 内部配線、１３、２３ａ〜２３ｃ、３３ａ〜３３ｃ、２１３、２２１、３１３、３２１ａ〜３２１ｃ、４１３、４２１、４３１ 半導体チップ、１２、１４、２４、３６、２１２、２１４、２２４、３１４、３１４、３２９、３３９、４１４、４１６、４２８、４３８ 突出電極、１５、２１３、３１５、４１５ 異方性導電シート、２４ａ〜２４ｃ、３４ａ〜３４ｃ、 接着層、２５ａ〜２５ｃ、３５ａ〜３５ｃ 導電性ワイヤ、２７、３７、３２８ａ、３２８ｂ 封止樹脂、２２２、３２２ａ〜３２２ｃ、４２２、４３２ 電極パッド、２２３、３２３ａ〜３２３ｃ、３２５ａ〜３２５ｃ、４２３、４３３ 絶縁膜、３２４ａ〜３２４ｃ 貫通孔、３２６ａ〜３２６ｃ導電膜、３２７ａ〜３２７ｃ 貫通電極、４２４、４３４ 応力緩和層、４２５、４３５ 再配置配線、４２４，４３４ ソルダレジスト層、４２７、４３７開口部、ＰＫ１１〜ＰＫ１３、ＰＫ２１〜ＰＫ２３、ＰＫ３１〜ＰＫ３３、ＰＫ２１〜ＰＫ２３、ＰＫ３１〜ＰＫ３３ 半導体パッケージ
【発明の属する技術分野】
本発明は半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法に関し、特に、半導体パッケージなどの積層構造に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、半導体チップ実装時の省スペース化を図るため、例えば、特許文献１に開示されているように、同種のキャリア基板を介在させながら半導体チップを３次元実装する方法がある。
【０００３】
【特許文献１】
特開平１０−２８４６８３号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、同種のキャリア基板を介在させながら半導体チップを３次元実装する方法では、異種パッケージの積層が困難となり、異種チップの積層が困難となることから、省スペース化の実効性が上がらないという問題があった。
そこで、本発明の目的は、異種パッケージの３次元実装構造を実現することが可能な半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法を提供することである。
【０００５】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、隣り合った２辺を含む第１領域と、一の対角線を境界として前記第１領域に隣接し、前記第１領域と外形が対称な第２領域を有する矩形状のキャリア基板と、前記キャリア基板に搭載された半導体チップと、前記第１領域の前記２辺に沿ってＬ字状に設けられた第１突出電極群と、前記第１突出電極群の配置と非対称となるように、前記第２領域に配置された第２突出電極群とを備えることを特徴とする。
【０００６】
これにより、突出電極群をキャリア基板上に片寄らせて配置することが可能となり、突出電極群を介してキャリア基板を支持することを可能としつつ、キャリア基板の少なくとも一辺に沿った突出電極の未配置領域を突出電極群の形成面側に設けることが可能となる。
このため、第１キャリア基板上に実装された第１半導体チップ上に端部が配置されるようにして、第２半導体チップが実装された第２キャリア基板を第１キャリア基板上に支持することが可能となり、高さの増大を抑制しつつ、異種パッケージを積層させることが可能となる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、矩形状のキャリア基板と、前記キャリア基板に搭載された半導体チップと、前記キャリア基板の第１の頂点に交わる少なくとも２辺に沿って設けられた突出電極の未配置領域と、前記第１の頂点に対向する前記キャリア基板の第２の頂点に交わる少なくとも２辺に沿って設けられた突出電極群とを備えることを特徴とする。
【００１４】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、第１半導体チップが搭載された第１半導体パッケージと、前記第１半導体チップ上に端部が配置されるようにして、前記第１半導体パッケージ上に支持された第２半導体パッケージと、前記第１半導体チップの少なくとも一部が露出するように配置され、前記第１半導体チップと前記第２半導体パッケージとの間に設けられた樹脂とを備えることを特徴とする。
【００１５】
これにより、第１半導体チップ上に第２キャリア基板の頂点が配置されるようにして、第２半導体チップが実装された第２キャリア基板を第１キャリア基板上に支持することが可能となり、同一の第１半導体チップ上に複数の第２キャリア基板を配置することが可能となることから、異種チップの積層を可能としつつ、実装面積を縮小することが可能となる。
【００１６】
また、本発明の一態様に係る半導体装置によれば、第１キャリア基板と、前記第１キャリア基板上に搭載された第１半導体チップと、矩形状の第２キャリア基板と、前記第２キャリア基板に搭載された第２半導体チップと、前記第２キャリア基板の少なくとも第１の辺に沿って設けられた突出電極の未配置領域と、前記第１の辺に対向する前記第２キャリア基板の第２の辺および前記第２の辺に交わる少なくとも第３の辺に沿って設けられ、前記突出電極の未配置領域下に前記第１半導体チップが配置されるようにして、前記第１キャリア基板上に接合された突出電極群とを備えることを特徴とする。
【００１７】
これにより、第１半導体チップ上に第２キャリア基板の辺が配置されるようにして、第２半導体チップが実装された第２キャリア基板を第１キャリア基板上に支持することが可能となり、同一の第１半導体チップ上に複数の第２キャリア基板を配置することが可能となることから、異種チップの積層を可能としつつ、実装面積を縮小することが可能となる。
【００１８】
また、本発明の一態様に係る半導体装置によれば、第１キャリア基板と、前記第１キャリア基板上に搭載された第１半導体チップと、矩形状の第２半導体チップと、前記第２半導体チップの第１の頂点に交わる少なくとも２辺に沿って設けられた突出電極の未配置領域と、前記第１の頂点に対向する前記第２半導体チップの第２の頂点に交わる少なくとも２辺に沿って設けられ、前記突出電極の未配置領域下に前記第１半導体チップが配置されるようにして、前記第１キャリア基板上に接合された突出電極群とを備えることを特徴とする。
【００１９】
これにより、第１半導体チップと第２半導体チップとの間にキャリア基板を介在させることなく、第１半導体チップ上に第２半導体チップの頂点が配置されるようにして、第２半導体チップを第１キャリア基板上に支持することが可能となる。このため、半導体チップ積層時の高さの増大を抑制しつつ、同一の第１半導体チップ上に複数の第２半導体チップを配置することが可能となり、異種チップの積層を可能としつつ、実装面積を縮小することが可能となる。
【００２０】
また、本発明の一態様に係る半導体装置によれば、第１キャリア基板と、前記第１キャリア基板上に搭載された第１半導体チップと、矩形状の第２半導体チップと、前記第２半導体チップの少なくとも第１の辺に沿って設けられた突出電極の未配置領域と、前記第１の辺に対向する前記第２半導体チップの第２の辺および前記第２の辺に交わる少なくとも第３の辺に沿って設けられ、前記突出電極の未配置領域下に前記第１半導体チップが配置されるようにして、前記第１キャリア基板上に接合された突出電極群とを備えることを特徴とする。
【００２１】
これにより、第１半導体チップと第２半導体チップとの間にキャリア基板を介在させることなく、第１半導体チップ上に第２半導体チップの辺が配置されるようにして、第２半導体チップを第１キャリア基板上に支持することが可能となり、半導体チップ積層時の高さの増大を抑制しつつ、同一の第１半導体チップ上に複数の第２半導体チップを配置することが可能となる。
【００２２】
また、本発明の一態様に係る電子デバイスによれば、第１キャリア基板と、前記第１キャリア基板上に搭載された第１電子部品と、矩形状の第２キャリア基板と、前記第２キャリア基板に搭載された第２電子部品と、前記第２キャリア基板の第１の頂点に交わる少なくとも２辺に沿って設けられた突出電極の未配置領域と、前記第１の頂点に対向する前記第２キャリア基板の第２の頂点に交わる少なくとも２辺に沿って設けられ、前記突出電極の未配置領域下に前記第１電子部品が配置されるようにして、前記第１キャリア基板上に接合された突出電極群とを備えることを特徴とする。
【００２３】
これにより、第１電子部品上に頂点が配置されるようにして、第２電子部品が実装された第２キャリア基板を第１キャリア基板上に支持することが可能となり、同一の第１電子部品上に複数のキャリア基板を配置することが可能となることから、実装面積をより一層縮小することが可能となる。
また、本発明の一態様に係る電子デバイスによれば、第１キャリア基板と、前記第１キャリア基板上に搭載された第１電子部品と、矩形状の第２キャリア基板と、前記第２キャリア基板に搭載された第２電子部品と、前記第２キャリア基板の少なくとも第１の辺に沿って設けられた突出電極の未配置領域と、前記第１の辺に対向する前記第２キャリア基板の第２の辺および前記第２の辺に交わる少なくとも第３の辺に沿って設けられ、前記突出電極の未配置領域下に前記第１電子部品が配置されるようにして、前記第１キャリア基板上に接合された突出電極群とを備えることを特徴とする。
【００２４】
これにより、第１電子部品上に辺が配置されるようにして、第２電子部品が実装された第２キャリア基板を第１キャリア基板上に支持することが可能となり、同一の第１電子部品上に複数のキャリア基板を配置することが可能となることから、実装面積をより一層縮小することが可能となる。
また、本発明の一態様に係る電子機器によれば、第１キャリア基板と、前記第１キャリア基板上に搭載された第１半導体チップと、矩形状の第２キャリア基板と、前記第２キャリア基板に搭載された第２半導体チップと、前記第２キャリア基板の第１の頂点に交わる少なくとも２辺に沿って設けられた突出電極の未配置領域と、前記第１の頂点に対向する前記第２キャリア基板の第２の頂点に交わる少なくとも２辺に沿って設けられ、前記突出電極の未配置領域下に前記第１半導体チップが配置されるようにして、前記第１キャリア基板上に接合された突出電極群と、前記第１キャリア基板が搭載されたマザー基板とを備えることを特徴とする。
【００２５】
これにより、第１半導体チップ上に頂点が配置されるようにして、複数の第２キャリア基板を第１キャリア基板上に支持することが可能となり、電子機器の機能性の向上を可能としつつ、電子機器の小型・軽量化を図ることが可能となる。また、本発明の一態様に係る電子機器によれば、第１キャリア基板と、前記第１キャリア基板上に搭載された第１半導体チップと、矩形状の第２キャリア基板と、前記第２キャリア基板に搭載された第２半導体チップと、前記第２キャリア基板の少なくとも第１の辺に沿って設けられた突出電極の未配置領域と、前記第１の辺に対向する前記第２キャリア基板の第２の辺および前記第２の辺に交わる少なくとも第３の辺に沿って設けられ、前記突出電極の未配置領域下に前記第１半導体チップが配置されるようにして、前記第１キャリア基板上に接合された突出電極群と、前記第１キャリア基板が搭載されたマザー基板とを備えることを特徴とする。
【００２６】
これにより、第１半導体チップ上に辺が配置されるようにして、複数の第２キャリア基板を第１キャリア基板上に支持することが可能となり、電子機器の機能性の向上を可能としつつ、電子機器の小型・軽量化を図ることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、第１キャリア基板上に第１半導体チップを実装する工程と、第２キャリア基板上に第２半導体チップを実装する工程と、前記第２キャリア基板の少なくとも一辺の周囲を避けるようにして、前記第２キャリア基板に突出電極群を形成する工程と、前記第１半導体チップ上に前記第２キャリア基板の少なくとも一辺が配置されるようにして、前記突出電極群を第１キャリア基板上に接合する工程とを備えることを特徴とする。
【００２７】
これにより、突出電極群を第１キャリア基板上に接合することで、第１半導体チップ上に頂点が配置されるようにして、第２キャリア基板を第１キャリア基板上に支持することが可能となる。このため、突出電極群の配置位置を調整することで、異種チップの積層を図ることが可能となり、製造工程の煩雑化を抑制しつつ、省スペース化の実効性を向上させることが可能となる。
【００２８】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１キャリア基板上に第１半導体チップを実装する工程と、第２キャリア基板上に第２半導体チップを実装する工程と、前記第２キャリア基板の少なくとも一の頂点の周囲を避けるようにして、前記第２キャリア基板に突出電極群を形成する工程と、前記第１半導体チップ上に前記第２キャリア基板の少なくとも一の頂点が配置されるようにして、前記突出電極群を第１キャリア基板上に接合する工程とを備えることを特徴とする。
【００２９】
これにより、突出電極群を第１キャリア基板上に接合することで、第１半導体チップ上に辺が配置されるようにして、第２キャリア基板を第１キャリア基板上に支持することが可能となる。このため、突出電極群の配置位置を調整することで、異種チップの積層を図ることが可能となり、製造工程の煩雑化を抑制しつつ、省スペース化の実効性を向上させることが可能となる。
【００３０】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置、電子デバイスおよびそれら製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の構成を示す断面図である。なお、この第１実施形態は、半導体チップ（または半導体ダイ）１３がＡＣＦ接合により実装された半導体パッケージＰＫ１１上に、スタックド構造の半導体チップ（または半導体ダイ）２３ａ〜２３ｃがワイヤボンド接続された半導体パッケージＰＫ１２およびスタックド構造の半導体チップ（または半導体ダイ）３３ａ〜３２ｃがワイヤボンド接続された半導体パッケージＰＫ１３をそれぞれ積層したものである。
【００３１】
図１において、半導体パッケージＰＫ１１にはキャリア基板１１が設けられ、キャリア基板１１の両面にはランド１２ａ、１２ｃがそれぞれ形成されるとともに、キャリア基板１１内には内部配線１２ｂが形成されている。そして、キャリア基板１１上には半導体チップ１３がフリップチップ実装され、半導体チップ１３には、フリップチップ実装するための突出電極１４が設けられている。そして、半導体チップ１３に設けられた突出電極１４は、異方性導電シート１５を介してランド１２ｃ上にＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）接合されている。また、キャリア基板１１の裏面に設けられたランド１２ａ上には、キャリア基板１１をマザー基板上に実装するための突出電極１６が設けられている。
【００３２】
ここで、ＡＣＦ接合により半導体チップ１３をキャリア基板１１上に実装することにより、ワイヤボンドやモールド封止するためのスペースが不要となり、３次元実装時の省スペース化を図ることが可能となるとともに、半導体チップ１３をキャリア基板１１上に接合する際の低温化を図ることが可能となり、実際の使用時のキャリア基板１１の反りを低減することが可能となる。
【００３３】
一方、半導体パッケージＰＫ１２、ＰＫ１３にはキャリア基板２１、３１がそれぞれ設けられている。そして、キャリア基板２１、３１の裏面にはランド２２ａ、２２ａ´、３２ａ、３２ａ´がそれぞれ形成されるとともに、キャリア基板２１、３１の表面にはランド２２ｃ、３２ｃがそれぞれ形成され、キャリア基板２１、３１内には内部配線２２ｂ、３２ｂがそれぞれ形成されている。ここで、ランド２２ａ、３２ａ上には突出電極２４、３６をそれぞれ配置し、ランド２２ａ´、３２ａ´は、突出電極２４、３６が配置されないまま残しておくことができる。
【００３４】
そして、キャリア基板２１、３１上には、接着層２４ａ、３４ａをそれぞれ介し半導体チップ２３ａ、３３ａがそれぞれフェースアップ実装され、半導体チップ２３ａ、３３ａは、導電性ワイヤ２５ａ、３５ａをそれぞれ介してランド２２ｃ、３２ｃにそれぞれワイヤボンド接続されている。さらに、半導体チップ２３ａ、３３ａ上には、導電性ワイヤ２５ａ、３５ａを避けるようにして、半導体チップ２３ｂ、３３ｂがそれぞれフェースアップ実装され、半導体チップ２３ｂ、３３ｂは、接着層２４ｂ、３４ｂをそれぞれ介して半導体チップ２３ａ、３３ａ上にそれぞれ固定されるとともに、導電性ワイヤ２５ｂ、３５ｂをそれぞれ介してランド２２ｃ、３２ｃにそれぞれワイヤボンド接続されている。さらに、半導体チップ２３ｂ、３３ｂ上には、導電性ワイヤ２５ｂ、３５ｂを避けるようにして、半導体チップ２３ｃ、３３ｃがそれぞれフェースアップ実装され、半導体チップ２３ｃ、３３ｃは、接着層２４ｃ、３４ｃをそれぞれ介して半導体チップ２３ｂ、３３ｂ上にそれぞれ固定されるとともに、導電性ワイヤ２５ｃ、３５ｃをそれぞれ介してランド２２ｃ、３２ｃにそれぞれワイヤボンド接続されている。
【００３５】
また、キャリア基板２１、３１の裏面にそれぞれ設けられたランド２２ａ、３２ａ上には、キャリア基板２１、３１が半導体チップ１３上にそれぞれ保持されるようにして、キャリア基板２１、３１をキャリア基板１１上にそれぞれ実装するための突出電極２４、３６がそれぞれ設けられている。ここで、突出電極２４、３６は、半導体チップ１３の配置領域をそれぞれ避けるようにして、キャリア基板２１、３１の少なくとも四隅にそれぞれ存在することが好ましい。これにより、キャリア基板２１、３１の端部が半導体チップ１３上にそれぞれ配置されるようにして、キャリア基板２１、３１をキャリア基板１１上にそれぞれ実装した場合においても、キャリア基板２１、３１をキャリア基板１１上で安定して保持することが可能となる。
【００３６】
また、突出電極２４、３６が未配置のまま残されたランド２２ａ´、３２ａ´をキャリア基板２１、３１にそれぞれ設けることにより、突出電極２４、３６の配置位置を調整することが可能となる。このため、キャリア基板１１上に実装される半導体チップ１３の種類やサイズが変更された場合においても、キャリア基板２１、３１の構成を変更することなく、突出電極２４、３６を配置し直すことが可能となり、キャリア基板２１、３１の汎用化を図ることが可能となる。
【００３７】
そして、キャリア基板１１上に設けられたランド１２ｃに突出電極２４、３６をそれぞれ接合させることにより、キャリア基板２１、３１の端部がそれぞれ半導体チップ１３上に配置されるようにして、キャリア基板２１、３１をキャリア基板１１上にそれぞれ実装することができる。これにより、同一の半導体チップ１３上に複数の半導体パッケージＰＫ１２、ＰＫ１３を配置することが可能となり、実装面積の縮小を可能としつつ、異種の半導体チップ１３、２３ａ〜２３ｃ、３３ａ〜３３ｃの３次元実装を図ることが可能となる。
【００３８】
ここで、半導体チップ１３としては、例えば、ＣＰＵなどの論理演算素子、半導体チップ２３ａ〜２３ｃ、３３ａ〜３３ｃとしては、例えば、ＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ、フラッシュメモリなどの記憶素子を用いることができる。これにより、実装面積の増大を抑制しつつ、様々の機能を実現することが可能となるとともに、記憶素子のスタック構造を容易に実現することが可能となり、記憶容量を容易に増加させることが可能となる。
【００３９】
なお、キャリア基板２１、３１をキャリア基板１１上にそれぞれ実装する場合、キャリア基板２１、３１の裏面は半導体チップ１３上に密着していてもよいし、キャリア基板２１、３１の裏面は半導体チップ１３から離れていてもよい。
また、キャリア基板２１とキャリア基板３１とは、側壁が密着していてもよいし、側壁が離れていてもよい。ここで、キャリア基板２１とキャリア基板３１の側壁を密着させることにより、半導体パッケージＰＫ１１上に実装される半導体パッケージＰＫ１２、ＰＫ１３の実装密度を向上させることが可能となり、省スペース化を図ることが可能となる。一方、キャリア基板２１とキャリア基板３１の側壁を離間させることにより、半導体チップ１３から発生する熱を半導体パッケージＰＫ１２、ＰＫ１３間の隙間から逃がすことが可能となり、半導体チップ１３から発生する熱の放散性を向上させることが可能となる。
【００４０】
また、半導体チップ２３ａ〜２３ｃ、３３ａ〜３３ｃの実装面側のキャリア基板２１、３１の一面全体に封止樹脂２７、３７がそれぞれ設けられ、この封止樹脂２７、３７により半導体チップ２３ａ〜２３ｃ、３３ａ〜３３ｃがそれぞれ封止されている。なお、封止樹脂２７、３７で半導体チップ２３ａ〜２３ｃ、３３ａ〜３３ｃをそれぞれ封止する場合、例えば、エポキシ樹脂などの熱硬化性樹脂を用いたモールド成形などにより行うことができる。
【００４１】
なお、キャリア基板１１、２１、３１としては、例えば、両面基板、多層配線基板、ビルドアップ基板、テープ基板またはフィルム基板などを用いることができ、キャリア基板１１、２１、３１の材質としては、例えば、ポリイミド樹脂、ガラスエポキシ樹脂、ＢＴレジン、アラミドとエポキシのコンポジットまたはセラミックなどを用いることができる。また、突出電極１４２４、３６としては、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプ、あるいは半田ボールなどを用いることができ、導電性ワイヤ２５ａ〜２５ｃ、３５ａ〜３５ｃとしては、例えば、ＡｕワイヤやＡｌワイヤなどを用いることができる。また、上述した実施形態では、キャリア基板２１、３１をキャリア基板１１上にそれぞれ実装するために、突出電極２４、３６をキャリア基板２４、３６のランド２２ａ、３２ａ上にそれぞれ設ける方法について説明したが、突出電極２４、３６をキャリア基板１１のランド１２ｃ上に設けるようにしてもよい。
【００４２】
また、上述した実施形態では、ＡＣＦ接合により半導体チップ１３をキャリア基板１１上に実装する方法について説明したが、例えば、ＮＣＦ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）接合などのその他の接着剤接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。また、半導体チップ２３ａ〜２３ｃ、３３ａ〜３３ｃをキャリア基板２１、３１上にそれぞれ実装する場合、ワイヤボンド接続を用いる方法について説明したが、キャリア基板２１、３１上に半導体チップ２３ａ〜２３ｃ、３３ａ〜３３ｃをフリップチップ実装するようにしてもよい。さらに、上述した実施形態では、キャリア基板１１上に半導体チップ１３を１個だけ実装する方法を例にとって説明したが、キャリア基板１１上に複数の半導体チップを実装するようにしてもよい。
【００４３】
また、半導体パッケージＰＫ１１、ＰＫ１２、ＰＫ１３間の隙間には、樹脂を充填するようにしてもよい。これにより、半導体パッケージＰＫ１１、ＰＫ１２、ＰＫ１３の耐衝撃性を向上させることが可能となり、突出電極２６、３６の根元に残留応力が集中した場合においても、突出電極２６、３６にクラックが誘発されることを防止することが可能となることから、半導体パッケージＰＫ１１、ＰＫ１２、ＰＫ１３の信頼性を向上させることが可能となる。
【００４４】
図２は、本発明の第２実施形態に係る突出電極の配置方法を示す平面図である。なお、この第２実施形態は、キャリア基板４２ａ〜４２ｄを半導体チップ４１上に４分割配置するようにしたものである。
図２において、キャリア基板４２ａ〜４２ｄには、各キャリア基板４２ａ〜４２ｄの頂点Ａ１〜Ｄ１にそれぞれ交わる２辺に沿って、突出電極４３ａ〜４３ｄがＬ字状にそれぞれ配置されている。そして、キャリア基板４２ａ〜４２ｄの頂点Ａ１〜Ｄ１にそれぞれ対向する頂点Ａ１´〜Ｄ１´に交わる２辺に沿って、突出電極４３ａ〜４３ｄの未配置領域がそれぞれ設けられている。
【００４５】
そして、キャリア基板４２ａ〜４２ｄの頂点Ａ１´〜Ｄ１´が半導体チップ４１上にそれぞれ配置されるようにして、キャリア基板４２ａ〜４２ｄに設けられた突出電極４３ａ〜４３ｄが、半導体チップ４１が搭載された下層基板上に接合されている。これにより、突出電極４３ａ〜４３ｄの配置位置を調整することで、同一の半導体チップ４１上に複数のキャリア基板４２ａ〜４２ｄを配置することが可能となり、製造工程の煩雑化を抑制しつつ、省スペース化の実効性を向上させることが可能となる。
【００４６】
図３は、本発明の第３実施形態に係る突出電極の配置方法を示す平面図である。なお、この第３実施形態は、キャリア基板５２ａ、５２ｂを半導体チップ５１上に２分割配置するようにしたものである。
図３において、キャリア基板５２ａ、５２ｂには、各キャリア基板５２ａ、５２ｂの辺Ａ２、Ｂ２および辺Ａ２、Ｂ２にそれぞれ交わる辺に沿って、突出電極５３ａ、５３ｂがコ字状にそれぞれ配置されている。そして、キャリア基板５２ａ、５２ｂの辺Ａ２、Ｂ２にそれぞれ対向する辺Ａ２´、Ｂ２´に沿って、突出電極５３ａ、５３ｂの未配置領域がそれぞれ設けられている。
【００４７】
そして、キャリア基板５２ａ、５２ｂの辺Ａ２´、Ｂ２´が半導体チップ５１上にそれぞれ配置されるようにして、キャリア基板５２ａ、５２ｂに設けられた突出電極５３ａ、５３ｂが、半導体チップ５１が搭載された下層基板上に接合されている。これにより、突出電極５３ａ、５３ｂの配置位置を調整することで、同一の半導体チップ５１上に複数のキャリア基板５２ａ、５２ｂを配置することが可能となり、製造工程の煩雑化を抑制しつつ、省スペース化の実効性を向上させることが可能となる。
【００４８】
図４は、本発明の第４実施形態に係る突出電極の配置方法を示す平面図である。なお、この第４実施形態は、キャリア基板６２ａ〜６２ｃを半導体チップ６１上に３分割配置するようにしたものである。
図４において、キャリア基板６２ａの周囲には、キャリア基板６２ａの辺Ａ３の周囲を避けるようにして、突出電極６３ａが配置されている。また、キャリア基板６２ｂ、６３ｃの周囲には、各キャリア基板６２ｂ、６３ｃ４の頂点Ｂ３、Ｃ３の周囲をそれぞれ避けるようにして、突出電極６３ｂ、６３ｃがそれぞれ配置されている。
【００４９】
そして、キャリア基板６２ａの辺Ａ３が半導体チップ６１上に配置されるようにして、キャリア基板６２ａに設けられた突出電極６３ａが、半導体チップ６１が搭載された下層基板上に接合されている。また、キャリア基板６２ｂ、６３ｃ４の頂点Ｂ３、Ｃ３が半導体チップ６１上にそれぞれ配置されるようにして、キャリア基板６２ｂ、６３ｃに設けられた突出電極６３ｂ、６３ｃが、半導体チップ６１が搭載された下層基板上に接合されている。
【００５０】
これにより、突出電極６３ａ〜６３ｃの配置位置を調整することで、同一の半導体チップ６１上にサイズまたは種類の異なる複数のキャリア基板６２ａ〜６２ｃを配置することが可能となり、製造工程の煩雑化を抑制しつつ、省スペース化の実効性を向上させることが可能となる。
図５は、本発明の第５実施形態に係る突出電極の配置方法を示す平面図である。なお、この第５実施形態は、キャリア基板７２ｂが半導体チップ７１上に跨るように、キャリア基板７２ａ〜７２ｃを半導体チップ７１上に３分割配置するようにしたものである。
【００５１】
図５において、キャリア基板７２ａ、７２ｃには、各キャリア基板７２ａ、７２ｃの辺Ａ４、Ｃ４および辺Ａ４、Ｃ４にそれぞれ交わる辺に沿って、突出電極７３ａ、７３ｃがコ字状にそれぞれ配置されている。そして、キャリア基板７２ａ、７２ｃの辺Ａ４、Ｃ４にそれぞれ対向する辺Ａ４´、Ｃ４´に沿って、突出電極７３ａ、７３ｃの未配置領域がそれぞれ設けられている。一方、キャリア基板７２ｂには、キャリア基板７２ｂの互いに対向する辺Ｂ４、Ｂ４´に沿って突出電極７３ｂが配置され、辺Ｂ４、Ｂ４´の間には、突出電極７３ｂの未配置領域が設けられている。
【００５２】
そして、キャリア基板７２ａ、７２ｃの辺Ａ４´、Ｃ４´が半導体チップ７１上にそれぞれ配置されるようにして、キャリア基板７２ａ、７２ｃにそれぞれ設けられた突出電極７３ａ、７３ｃが、半導体チップ７１が搭載された下層基板上に接合されている。また、キャリア基板７２ｂが半導体チップ７１上に跨るようにして、キャリア基板７２ｂに設けられた突出電極７３ｂが、半導体チップ７１が搭載された下層基板上に接合されている。
【００５３】
これにより、キャリア基板７２ａ〜７２ｃを半導体チップ７１上に３分割配置した場合においても、各キャリア基板７２ａ〜７２ｃの四隅をそれぞれ支えつつ、同一の半導体チップ７１上に複数のキャリア基板７２ａ〜７２ｃを配置することが可能となり、製造工程の煩雑化を抑制しつつ、省スペース化の実効性を向上させることが可能となる。
【００５４】
図６は、本発明の第６実施形態に係る突出電極の配置方法を示す平面図である。なお、この第６実施形態は、キャリア基板８２ａ〜８２ｄと半導体チップ８１との向きが異なるようにして、キャリア基板８２ａ〜８２ｄを半導体チップ８１上に４分割配置するようにしたものである。
図６において、キャリア基板８２ａ〜８２ｄには、各キャリア基板８２ａ〜８２ｄの頂点Ａ５〜Ｄ５の周囲を避けるように、突出電極８３ａ〜８３ｄがそれぞれ配置されている。そして、例えば、半導体チップ８１がキャリア基板８２ａ〜８２ｄに対して４５度だけ傾いた状態で、キャリア基板８２ａ〜８２ｄの頂点Ａ５〜Ｄ５が半導体チップ８１上にそれぞれ配置されるようにして、半導体チップ８１が搭載された下層基板上に突出電極８３ａ〜８３ｄが接合されている。これにより、突出電極８３ａ〜８３ｄの配置位置を調整することで、同一の半導体チップ８１上に複数のキャリア基板８２ａ〜８２ｄを向きを変えて配置することが可能となり、製造工程の煩雑化を抑制しつつ、省スペース化の実効性を向上させることが可能となる。
【００５５】
図７は、本発明の第７実施形態に係る突出電極の配置方法を示す平面図である。なお、この第７実施形態は、半導体チップ９１ａ〜９１ｄをキャリア基板９２下に４分割配置するようにしたものである。
図７において、キャリア基板９２には、キャリア基板９２の頂点Ａ６〜Ｄ６の周囲をそれぞれ避けるように、突出電極９３が配置されている。そして、キャリア基板９２が半導体チップ９１ａ〜９１ｄ上に配置されるようにして、半導体チップ９１ａ〜９１ｄが搭載された下層基板上に突出電極９３が接合されている。これにより、突出電極９３の配置位置を調整することで、複数の半導体チップ９１ａ〜９１ｄ上に同一のキャリア基板９２を配置することが可能となり、製造工程の煩雑化を抑制しつつ、省スペース化の実効性を向上させることが可能となる。
【００５６】
図８は、本発明の第８実施形態に係る半導体装置の製造方法を示す断面図である。なお、この第８実施形態は、半導体チップ１０３上に端部がかかるようにして半導体パッケージＰＫ２１上に半導体パッケージＰＫ２２、ＰＫ２３を実装するようにしたものである。
図８（ａ）において、半導体パッケージＰＫ２１にはキャリア基板１０１が設けられ、キャリア基板１０１の両面にはランド１０２ａ、１０２ｂがそれぞれ形成されている。そして、キャリア基板１０１上には半導体チップ１０３がフリップチップ実装され、半導体チップ１０３には、フリップチップ実装するための突出電極１０４が設けられている。そして、半導体チップ１０３に設けられた突出電極１０４は、異方性導電シート１０５を介してランド１０２ｂ上にＡＣＦ接合されている。
【００５７】
一方、半導体パッケージＰＫ２２、ＰＫ２３にはキャリア基板１１１、１２１がそれぞれ設けられ、キャリア基板１１１、１２１の裏面にはランド１１２、１２２がそれぞれ形成され、ランド１１２、１２２上には半田ボールなどの突出電極１１３、１２３がそれぞれ設けられている。また、キャリア基板１１１、１２１上には半導体チップがそれぞれ実装され、半導体チップが実装されたキャリア基板１１１、１２１の一面全体は、封止樹脂１１４、１２４でそれぞれ封止されている。なお、キャリア基板１１１、１２１上には、ワイヤボンド接続された半導体チップを実装するようにしてもよいし、半導体チップをフリップチップ実装するようにしてもよく、半導体チップの積層構造を実装するようにしてもよい。
【００５８】
そして、半導体パッケージＰＫ２１上に半導体パッケージＰＫ２２、ＰＫ２３をそれぞれ積層する場合、キャリア基板１０１のランド１０２ｂ上にフラックスまたは半田ペーストを供給する。
次に、図８（ｂ）に示すように、半導体パッケージＰＫ２１上に半導体パッケージＰＫ２２、ＰＫ２３を互いに離間させてマウントし、リフロー処理を行うことにより、突出電極１１３、１２３をランド１０２ｂ上にそれぞれ接合させる。
【００５９】
これにより、キャリア基板１１１、１２１に配置される突出電極１１３、１２３の配置位置を調整することで、同一半導体チップ１０３上に複数の半導体パッケージＰＫ２２、ＰＫ２３を配置することが可能となり、製造工程の煩雑化を抑制しつつ、実装面積を縮小することが可能となる。また、半導体パッケージＰＫ２１上に半導体パッケージＰＫ２２、ＰＫ２３をそれぞれ積層することで、検査済みの良品の半導体パッケージＰＫ２１、ＰＫ２２、ＰＫ２３のみを選別してマウントすることが可能となり、製造歩留りを向上させることが可能となる。
【００６０】
次に、図８（ｃ）に示すように、キャリア基板１０１の裏面に設けられたランド１０２ａ上に、キャリア基板１０１をマザー基板上に実装するための突出電極１０６を形成する。
図９は、本発明の第９実施形態に係る半導体装置の構成を示す断面図である。なお、この第９実施形態は、半導体チップ２２１、２３１の端部が半導体チップ２１３上にそれぞれ配置されるようにして、半導体チップ２１３、２２１、２３１をキャリア基板２１１上にそれぞれフリップチップ実装するようにしたものである。
【００６１】
図９において、キャリア基板２１１の両面にはランド２１２ａ、２１２ｃがそれぞれ形成されるとともに、キャリア基板２１１内には内部配線２１２ｂが形成されている。そして、キャリア基板２１１上には半導体チップ２１３がフリップチップ実装され、半導体チップ２１３には、フリップチップ実装するための突出電極２１４が設けられている。そして、半導体チップ２１３に設けられた突出電極２１４は、異方性導電シート２１５を介してランド２１２ｃ上にＡＣＦ接合されている。なお、半導体チップ２１３をキャリア基板２１１上に実装する場合、ＡＣＦ接合を用いる方法以外にも、例えば、ＮＣＦ接合などのその他の接着剤接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。また、キャリア基板２１１の裏面に設けられたランド２１２ａ上には、キャリア基板２１１をマザー基板上に実装するための突出電極２１６が設けられている。
【００６２】
一方、半導体チップ２２１、２３１には、電極パッド２２２、２３２がそれぞれ設けられるとともに、電極パッド２２２、２３２がそれぞれ露出するようにして、絶縁膜２２３、２３３がそれぞれ設けられている。そして、電極パッド２２２、２３３上には、半導体チップ２２１、２３１の端部が半導体チップ２１３上にそれぞれ保持されるようにして、半導体チップ２２１、２３１をそれぞれフリップチップ実装するための突出電極２２４、２３４がそれぞれ設けられている。
【００６３】
ここで、突出電極２２４、２３４は、半導体チップ２１３の搭載領域を避けるようにそれぞれ配置することができ、例えば、突出電極２２４、２３４をコ字状、Ｌ字状またはＧ字状にそれぞれ配列することができる。そして、キャリア基板２１１上に設けられたランド２１２ｃ上に突出電極２２４、２３４がそれぞれ接合され、半導体チップ２２１、２３１の端部が半導体チップ２１３上にそれぞれ配置されるようにして、半導体チップ２２１、２３１がキャリア基板２１１上にそれぞれフリップチップ実装されている。
【００６４】
これにより、半導体チップ２１３、２２１、２３１の種類またはサイズが異なる場合においても、半導体チップ２１３、２２１、２３１間にキャリア基板を介在させることなく、半導体チップ２１３上に半導体チップ２２１、２３１をフリップチップ実装することが可能となる。このため、半導体チップ２１３、２２１、２３１積層時の高さの増大を抑制しつつ、実装面積を縮小することが可能となり、省スペース化の実効性を向上させることが可能となる。
【００６５】
なお、半導体チップ２２１、２３１をキャリア基板２１１上に実装する場合、半導体チップ２２１、２３１は半導体チップ２１３上に密着していてもよいし、キャリア基板２２１、２３１は半導体チップ２１３から離れていてもよい。また、半導体チップ２２１、２３１をキャリア基板２１１上に実装する場合、例えば、ＡＣＦ接合やＮＣＦ接合などの接着剤接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。また、突出電極２１２２１４２２４、２３４としては、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプ、あるいは半田ボールなどを用いることができる。また、半導体チップ２２１、２３１とキャリア基板２１１との間の隙間には、封止樹脂を充填するようにしてもよい。
【００６６】
図１０は、本発明の第１０実施形態に係る半導体装置の構成を示す断面図である。なお、この第１０実施形態は、スタックド構造の半導体チップ３２１ａ〜３２１ｃ、３３１ａ〜３３１ｃの端部が半導体チップ３１３上にそれぞれ配置されるようにして、スタックド構造の半導体チップ３２１ａ〜３２１ｃ、３３１ａ〜３３１ｃをキャリア基板３１１上にフリップチップ実装するようにしたものである。
【００６７】
図１０において、キャリア基板３１１の両面にはランド３１２ａ、３１２ｃがそれぞれ形成されるとともに、キャリア基板３１１内には内部配線３１２ｂが形成されている。そして、キャリア基板３１１上には半導体チップ３１３がフリップチップ実装され、半導体チップ３１３には、フリップチップ実装するための突出電極３１４が設けられている。そして、半導体チップ３１３に設けられた突出電極３１４は、異方性導電シート３１５を介してランド３１２ｃ上にＡＣＦ接合されている。なお、半導体チップ３１３をキャリア基板３１１上に実装する場合、ＡＣＦ接合を用いる方法以外にも、例えば、ＮＣＦ接合などのその他の接着剤接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。また、キャリア基板３１１の裏面に設けられたランド３１２ａ上には、キャリア基板３１１をマザー基板上に実装するための突出電極３１６が設けられている。
【００６８】
一方、半導体チップ３２１ａ〜３２１ｃ、３３１ａ〜３３１ｃには、電極パッド３２２ａ〜３２２ｃ、３３２ａ〜３３２ｃがそれぞれ設けられるとともに、各電極パッド３２２ａ〜３２２ｃ、３３２ａ〜３３２ｃがそれぞれ露出するようにして、絶縁膜３２３ａ〜３２３ｃ、３３３ａ〜３３３ｃがそれぞれ設けられている。そして、半導体チップ３２１ａ〜３２１ｃ、３３１ａ〜３３１ｃには、例えば、各電極パッド３２２ａ〜３２２ｃ、３３２ａ〜３３２ｃの位置に対応して、貫通孔３２４ａ〜３２４ｃ、３３４ａ〜３３４ｃがそれぞれ形成され、各貫通孔３２４ａ〜３２４ｃ、３３４ａ〜３３４ｃ内には、絶縁膜３２５ａ〜３２５ｃ、３３５ａ〜３３５ｃおよび導電膜３２６ａ〜３２６ｃ、３３６ａ〜３３６ｃをそれぞれ介して、貫通電極３２７ａ〜３２７ｃ、３３７ａ〜３３７ｃがそれぞれ形成されている。そして、貫通電極３２７ａ〜３２７ｃ、３３７ａ〜３３７ｃがそれぞれ形成された半導体チップ３２１ａ〜３２１ｃ、３３１ａ〜３３１ｃは、貫通電極３２７ａ〜３２７ｃ、３３７ａ〜３３７ｃをそれぞれ介して積層され、半導体チップ３２１ａ〜３２１ｃ、３３１ａ〜３３１ｃ間の隙間には樹脂３２８ａ、３２８ｂ、３３８ａ、３３８ｂがそれぞれ注入されている。
【００６９】
そして、半導体チップ３２１ａ、３３１ａにそれぞれ形成された各貫通電極３２７ａ、３３７ａ上には、半導体チップ３２１ａ〜３２１ｃ、３３１ａ〜３３１ｃの積層構造の端部が半導体チップ３１３上にそれぞれ保持されるようにして、半導体チップ３２１ａ〜３２１ｃ、３３１ａ〜３３１ｃの積層構造をそれぞれフリップチップ実装するための突出電極３２９、３３９がそれぞれ設けられている。
【００７０】
ここで、突出電極３２９、３３９は、半導体チップ３１３の搭載領域を避けるようにして配置することができ、例えば、突出電極３２９、３３９をコ字状、Ｌ字状またはＧ字状にそれぞれ配列することができる。そして、キャリア基板３１１上に設けられたランド３１２ｃ上に突出電極３２９、３３９がそれぞれ接合され、タックド構造の半導体チップ３２１ａ〜３２１ｃ、３３１ａ〜３３１ｃの端部が半導体チップ３１３上にそれぞれ配置されるようにして、スタックド構造の半導体チップ３２１ａ〜３２１ｃ、３３１ａ〜３３１ｃがキャリア基板３１１上にそれぞれフリップチップ実装されている。
【００７１】
これにより、半導体チップ３２１ａ〜３２１ｃ、３３１ａ〜３３１ｃの積層構造と半導体チップ３１３との間にキャリア基板を介在させることなく、半導体チップ３１３上に半導体チップ３２１ａ〜３２１ｃ、３３１ａ〜３３１ｃの積層構造をそれぞれフリップチップ実装することが可能となり、積層時の高さの増大を抑制しつつ、半導体チップ３１３と異なる種類の半導体チップ３２１ａ〜３２１ｃ、３３１ａ〜３３１ｃを複数積層することが可能となる。
【００７２】
なお、半導体チップ３２１ａ〜３２１ｃ、３３１ａ〜３３１ｃの積層構造をキャリア基板３１１上に実装する場合、例えば、ＡＣＦ接合やＮＣＦ接合などの接着剤接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。また、突出電極３１４、３１４３２９，３２９としては、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプ、あるいは半田ボールなどを用いることができる。また、上述した実施形態では、半導体チップ３２１ａ〜３２１ｃ、３３１ａ〜３３１ｃの３層構造をキャリア基板３１１上にそれぞれ実装する方法について説明したが、キャリア基板３１１上に実装される半導体チップの積層構造は、２層または４層以上であってもよい。また、半導体チップ３２１ａ、３３１ａとキャリア基板３１１との間の隙間には、封止樹脂を充填するようにしてもよい。
【００７３】
図１１は、本発明の第１１実施形態に係る半導体装置の構成を示す断面図である。なお、この第１１実施形態は、複数のＷ−ＣＳＰ（ウエハレベル−チップサイズパッケージ）の端部が半導体チップ４１３上にそれぞれ配置されるようにして、Ｗ−ＣＳＰをキャリア基板４１１上に実装するようにしたものである。
図１１において、半導体パッケージＰＫ３１にはキャリア基板４１１が設けられ、キャリア基板４１１の両面にはランド４１２ａ、４１２ｃがそれぞれ形成されるとともに、キャリア基板４１１内には内部配線４１２ｂが形成されている。そして、キャリア基板４１１上には半導体チップ４１３がフリップチップ実装され、半導体チップ４１３には、フリップチップ実装するための突出電極４１４が設けられている。そして、半導体チップ４１３に設けられた突出電極４１４は、異方性導電シート４１５を介してランド４１２ｃ上にＡＣＦ接合されている。また、キャリア基板４１１の裏面に設けられたランド４１２ａ上には、キャリア基板４１１をマザー基板上に実装するための突出電極４１６が設けられている。
【００７４】
一方、半導体パッケージＰＫ３２、ＰＫ３３には半導体チップ４２１、４３１がそれぞれ設けられ、各半導体チップ４２１、４３１には、電極パッド４２２、４３２がそれぞれ設けられるとともに、各電極パッド４２２、４３２がそれぞれ露出するようにして、絶縁膜４２３、４３３がそれぞれ設けられている。そして、各半導体チップ４２１、４３１上には、各電極パッド４２２、４３２がそれぞれ露出するようにして応力緩和層４２４、４３５がそれぞれ形成され、各電極パッド４２２、４３２上には、応力緩和層４２４、４３５上にそれぞれ延伸された再配置配線４２５、４３５がそれぞれ形成されている。そして、各再配置配線４２５、４３５上にはソルダレジスト膜４２６、４３６がそれぞれ形成され、各ソルダレジスト膜４２６、４３６には、各応力緩和層４２４、４３５上において再配置配線４２５、４３５をそれぞれ露出させる開口部４２７、４３７がそれぞれ形成されている。そして、各開口部４２７、４３７を介してそれぞれ露出された再配置配線４２５、４３５上には、半導体チップ４２１、４３１の端部が半導体チップ４１３上にそれぞれ保持されるようにして、各半導体チップ４２１、４３１をキャリア基板４１１上にそれぞれフェースダウン実装するための突出電極４２８、４３８がそれぞれ設けられている。
【００７５】
ここで、突出電極４２８、４３８は、半導体チップ４１３の搭載領域を避けるようにして配置することができ、例えば、突出電極４２８、４３８をコ字状、Ｌ字状またはＧ字状にそれぞれ配列することができる。そして、キャリア基板４１１上に設けられたランド４１２ｃ上に突出電極４２８、４３８がそれぞれ接合され、半導体チップ４２１１、４３１の端部が半導体チップ４１３上にそれぞれ配置されるようにして、半導体パッケージＰＫ３２、ＰＫ３３がキャリア基板４１１上にそれぞれ実装されている。
【００７６】
これにより、半導体チップ４１３がフリップチップ実装されたキャリア基板４１１上にＷ−ＣＳＰを積層することができ、半導体チップ４１３、４２１、４３１の種類またはサイズが異なる場合においても、半導体チップ４１３、４２１、４３１間にキャリア基板を介在させることなく、半導体チップ４１３上に半導体チップ４２１、４３１を３次元実装することが可能となる。このため、半導体チップ４１３、４２１、４３１積層時の高さの増大を抑制しつつ、実装面積を縮小することが可能となり、省スペース化の実効性を向上させることが可能となる。
【００７７】
なお、半導体パッケージＰＫ３２、ＰＫ３３をキャリア基板４１１上に実装する場合、半導体パッケージＰＫ３２、ＰＫ３３は半導体チップ４１３上に密着していてもよいし、半導体パッケージＰＫ３２、ＰＫ３３は半導体チップ４１３から離れていてもよい。また、半導体パッケージＰＫ３２、ＰＫ３３をキャリア基板４１１上に実装する場合、例えば、ＡＣＦ接合やＮＣＦ接合などの接着剤接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。また、突出電極４１４、４１６、４２８、４３８としては、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプ、あるいは半田ボールなどを用いることができる。
【００７８】
なお、上述した半導体装置および電子デバイスは、例えば、液晶表示装置、携帯電話、携帯情報端末、ビデオカメラ、デジタルカメラ、ＭＤ（Ｍｉｎｉ Ｄｉｓｃ）プレーヤなどの電子機器に適用することができ、電子機器の機能性の向上を可能としつつ、電子機器の小型・軽量化を図ることが可能となる。
また、上述した実施形態では、半導体チップまたは半導体パッケージを実装する方法を例にとって説明したが、本発明は、必ずしも半導体チップまたは半導体パッケージを実装する方法に限定されることなく、例えば、弾性表面波（ＳＡＷ）素子などのセラミック素子、光変調器や光スイッチなどの光学素子、磁気センサやバイオセンサなどの各種センサ類などを実装するようにしてもよい。
【図面の簡単な説明】
【図１】 第１実施形態に係る半導体装置の構成を示す断面図。
【図２】 第２実施形態に係る突出電極の配置方法を示す平面図。
【図３】 第３実施形態に係る突出電極の配置方法を示す平面図。
【図４】 第４実施形態に係る突出電極の配置方法を示す平面図。
【図５】 第５実施形態に係る突出電極の配置方法を示す平面図。
【図６】 第６実施形態に係る突出電極の配置方法を示す平面図。
【図７】 第７実施形態に係る突出電極の配置方法を示す平面図。
【図８】 第８実施形態に係る半導体装置の製造方法を示す断面図。
【図９】 第９実施形態に係る半導体装置の構成を示す断面図。
【図１０】 第１０実施形態に係る半導体装置の構成を示す断面図。
【図１１】 第１１実施形態に係る半導体装置の構成を示す断面図。
【符号の説明】
１１、２１、３１、２１、３１、２１１、３１１、４１１ キャリア基板、１２ａ、１２ｃ、２２ａ、２２ａ´、２２ｃ、３２ａ、３２ａ´、３２ｃ、２１２ａ、２１２ｃ、３１２ａ、３１２ｃ、４１２ａ、４１２ｃ ランド、１２ｂ、２２ｂ、３２ｂ、２１２ｂ、３１２ｂ、４１２ｂ 内部配線、１３、２３ａ〜２３ｃ、３３ａ〜３３ｃ、２１３、２２１、３１３、３２１ａ〜３２１ｃ、４１３、４２１、４３１ 半導体チップ、１２、１４、２４、３６、２１２、２１４、２２４、３１４、３１４、３２９、３３９、４１４、４１６、４２８、４３８ 突出電極、１５、２１３、３１５、４１５ 異方性導電シート、２４ａ〜２４ｃ、３４ａ〜３４ｃ、 接着層、２５ａ〜２５ｃ、３５ａ〜３５ｃ 導電性ワイヤ、２７、３７、３２８ａ、３２８ｂ 封止樹脂、２２２、３２２ａ〜３２２ｃ、４２２、４３２ 電極パッド、２２３、３２３ａ〜３２３ｃ、３２５ａ〜３２５ｃ、４２３、４３３ 絶縁膜、３２４ａ〜３２４ｃ 貫通孔、３２６ａ〜３２６ｃ導電膜、３２７ａ〜３２７ｃ 貫通電極、４２４、４３４ 応力緩和層、４２５、４３５ 再配置配線、４２４，４３４ ソルダレジスト層、４２７、４３７開口部、ＰＫ１１〜ＰＫ１３、ＰＫ２１〜ＰＫ２３、ＰＫ３１〜ＰＫ３３、ＰＫ２１〜ＰＫ２３、ＰＫ３１〜ＰＫ３３ 半導体パッケージ
Claims (10)
- 第１キャリア基板と、
前記第１キャリア基板上に搭載された第１半導体チップと、
矩形状の第２キャリア基板と、
前記第２キャリア基板に搭載された第２半導体チップと、
前記第２キャリア基板の第１の頂点に交わる少なくとも２辺に沿って設けられた突出電極の未配置領域と、
前記第１の頂点に対向する前記第２キャリア基板の第２の頂点に交わる少なくとも２辺に沿って設けられ、前記突出電極の未配置領域下に前記第１半導体チップが配置されるようにして、前記第１キャリア基板上に接合された突出電極群とを備えることを特徴とする半導体装置。 - 第１キャリア基板と、
前記第１キャリア基板上に搭載された第１半導体チップと、
矩形状の第２キャリア基板と、
前記第２キャリア基板に搭載された第２半導体チップと、
前記第２キャリア基板の少なくとも第１の辺に沿って設けられた突出電極の未配置領域と、
前記第１の辺に対向する前記第２キャリア基板の第２の辺および前記第２の辺に交わる少なくとも第３の辺に沿って設けられ、前記突出電極の未配置領域下に前記第１半導体チップが配置されるようにして、前記第１キャリア基板上に接合された突出電極群とを備えることを特徴とする半導体装置。 - 第１キャリア基板と、
前記第１キャリア基板上に搭載された第１半導体チップと、
矩形状の第２半導体チップと、
前記第２半導体チップの第１の頂点に交わる少なくとも２辺に沿って設けられた突出電極の未配置領域と、
前記第１の頂点に対向する前記第２半導体チップの第２の頂点に交わる少なくとも２辺に沿って設けられ、前記突出電極の未配置領域下に前記第１半導体チップが配置されるようにして、前記第１キャリア基板上に接合された突出電極群とを備えることを特徴とする半導体装置。 - 第１キャリア基板と、
前記第１キャリア基板上に搭載された第１半導体チップと、
矩形状の第２半導体チップと、
前記第２半導体チップの少なくとも第１の辺に沿って設けられた突出電極の未配置領域と、
前記第１の辺に対向する前記第２半導体チップの第２の辺および前記第２の辺に交わる少なくとも第３の辺に沿って設けられ、前記突出電極の未配置領域下に前記第１半導体チップが配置されるようにして、前記第１キャリア基板上に接合された突出電極群とを備えることを特徴とする半導体装置。 - 第１キャリア基板と、
前記第１キャリア基板上に搭載された第１電子部品と、
矩形状の第２キャリア基板と、
前記第２キャリア基板に搭載された第２電子部品と、
前記第２キャリア基板の第１の頂点に交わる少なくとも２辺に沿って設けられた突出電極の未配置領域と、
前記第１の頂点に対向する前記第２キャリア基板の第２の頂点に交わる少なくとも２辺に沿って設けられ、前記突出電極の未配置領域下に前記第１電子部品が配置されるようにして、前記第１キャリア基板上に接合された突出電極群とを備えることを特徴とする電子デバイス。 - 第１キャリア基板と、
前記第１キャリア基板上に搭載された第１電子部品と、
矩形状の第２キャリア基板と、
前記第２キャリア基板に搭載された第２電子部品と、
前記第２キャリア基板の少なくとも第１の辺に沿って設けられた突出電極の未配置領域と、
前記第１の辺に対向する前記第２キャリア基板の第２の辺および前記第２の辺に交わる少なくとも第３の辺に沿って設けられ、前記突出電極の未配置領域下に前記第１電子部品が配置されるようにして、前記第１キャリア基板上に接合された突出電極群とを備えることを特徴とする電子デバイス。 - 第１キャリア基板と、
前記第１キャリア基板上に搭載された第１半導体チップと、
矩形状の第２キャリア基板と、
前記第２キャリア基板に搭載された第２半導体チップと、
前記第２キャリア基板の第１の頂点に交わる少なくとも２辺に沿って設けられた突出電極の未配置領域と、
前記第１の頂点に対向する前記第２キャリア基板の第２の頂点に交わる少なくとも２辺に沿って設けられ、前記突出電極の未配置領域下に前記第１半導体チップが配置されるようにして、前記第１キャリア基板上に接合された突出電極群と、
前記第１キャリア基板が搭載されたマザー基板とを備えることを特徴とする電子機器。 - 第１キャリア基板と、
前記第１キャリア基板上に搭載された第１半導体チップと、
矩形状の第２キャリア基板と、
前記第２キャリア基板に搭載された第２半導体チップと、
前記第２キャリア基板の少なくとも第１の辺に沿って設けられた突出電極の未配置領域と、
前記第１の辺に対向する前記第２キャリア基板の第２の辺および前記第２の辺に交わる少なくとも第３の辺に沿って設けられ、前記突出電極の未配置領域下に前記第１半導体チップが配置されるようにして、前記第１キャリア基板上に接合された突出電極群と、
前記第１キャリア基板が搭載されたマザー基板とを備えることを特徴とする電子機器。 - 第１キャリア基板上に第１半導体チップを実装する工程と、
第２キャリア基板上に第２半導体チップを実装する工程と、
前記第２キャリア基板の少なくとも一辺の周囲を避けるようにして、前記第２キャリア基板に突出電極群を形成する工程と、
前記第１半導体チップ上に前記第２キャリア基板の少なくとも一辺が配置されるようにして、前記突出電極群を第１キャリア基板上に接合する工程とを備えることを特徴とする半導体装置の製造方法。 - 第１キャリア基板上に第１半導体チップを実装する工程と、
第２キャリア基板上に第２半導体チップを実装する工程と、
前記第２キャリア基板の少なくとも一の頂点の周囲を避けるようにして、前記第２キャリア基板に突出電極群を形成する工程と、
前記第１半導体チップ上に前記第２キャリア基板の少なくとも一の頂点が配置されるようにして、前記突出電極群を第１キャリア基板上に接合する工程とを備えることを特徴とする半導体装置の製造方法。
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