[go: up one dir, main page]

JP3849381B2 - 絶縁回路基板の製造方法 - Google Patents

絶縁回路基板の製造方法 Download PDF

Info

Publication number
JP3849381B2
JP3849381B2 JP36035799A JP36035799A JP3849381B2 JP 3849381 B2 JP3849381 B2 JP 3849381B2 JP 36035799 A JP36035799 A JP 36035799A JP 36035799 A JP36035799 A JP 36035799A JP 3849381 B2 JP3849381 B2 JP 3849381B2
Authority
JP
Japan
Prior art keywords
voltage
circuit board
circuit pattern
insulated
conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP36035799A
Other languages
English (en)
Other versions
JP2001177054A (ja
Inventor
順平 楠川
良三 武内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP36035799A priority Critical patent/JP3849381B2/ja
Priority to DE60012868T priority patent/DE60012868T2/de
Priority to EP00307630A priority patent/EP1111970B1/en
Priority to RU2000122998/28A priority patent/RU2199794C2/ru
Priority to US09/655,488 priority patent/US6504110B1/en
Publication of JP2001177054A publication Critical patent/JP2001177054A/ja
Application granted granted Critical
Publication of JP3849381B2 publication Critical patent/JP3849381B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0254High voltage adaptations; Electrical insulation details; Overvoltage or electrostatic discharge protection ; Arrangements for regulating voltages or for using plural voltages
    • H05K1/0257Overvoltage protection
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/0306Inorganic insulating substrates, e.g. ceramic, glass
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01Dielectrics
    • H05K2201/0137Materials
    • H05K2201/0175Inorganic, non-metallic layer, e.g. resist or dielectric for printed capacitor
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0335Layered conductors or foils
    • H05K2201/0355Metal foils
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09145Edge details
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09654Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/098Special shape of the cross-section of conductors, e.g. very thick plated conductors
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03Metal processing
    • H05K2203/0346Deburring, rounding, bevelling or smoothing conductor edges
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/10Using electric, magnetic and electromagnetic fields; Using laser light
    • H05K2203/105Using an electrical field; Special methods of applying an electric potential
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/10Using electric, magnetic and electromagnetic fields; Using laser light
    • H05K2203/107Using laser light
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/12Using specific substances
    • H05K2203/128Molten metals, e.g. casting thereof, or melting by heating and excluding molten solder
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/24Reinforcing the conductive pattern
    • H05K3/244Finish plating of conductors, especially of copper conductors, e.g. for pads or lands
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/38Improvement of the adhesion between the insulating substrate and the metal
    • H10W40/255
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • Y10T29/49156Manufacturing circuit on or in base with selective destruction of conductive paths

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Structure Of Printed Boards (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、例えばパワー半導体装置等のパッケージ内部で絶縁を確保する絶縁基板の製造方法に関し、特に絶縁基板に導体電極板を接合材によって接合した複合材の絶縁特性向上を図った絶縁回路基板、およびそれを用いたパワー半導体装置に関する。
【0002】
【従来の技術】
従来からIGBT,ダイオード,GTO,トランジスタ等の半導体素子を絶縁容器内に密封して構成した半導体装置が知られている。これらの装置はその耐圧や電流容量に応じて各種インバータ装置等に応用されている。装置の内部と外部は装置内部にアルミナ(Al23)や窒化アルミ(AlN)等の絶縁基板を介しベースと電気回路を絶縁する構造として実装の容易性を向上させている。これらの素子の中でもIGBTは電圧制御型の素子であるので制御が容易であり、大電流の高周波動作が可能であるなどの利点を有している素子である。近年IGBT素子の大容量化が進み、従来のGTOがカバーしていた領域まで性能が向上してきている。装置の大容量化に伴い、装置内部で使用する半導体素子の大型化や多チップ化のため装置内部で使用する絶縁基板の大面積化が進んでいる。大面積化の問題を解決するため、特開平5−152461 号に示すように絶縁基板に接合した導体層の終端を段部を介して薄肉とする方法や、特公平7−77989号に示すように導体電極板と絶縁基板を接合する接合材の端部を導体電極板より外側にする方法などで導体電極、あるいは接合材と絶縁基板界面で極大になる応力を低減させ、絶縁基板の熱サイクルによる割れの発生を抑える方法が取られていた。また、装置の高耐圧化に伴い、装置内部の絶縁耐圧を高くする必要がある。特にベースと電気回路との絶縁では10kVクラスの耐圧も要求されてきている。この要求を解決するため、一般的には絶縁基板を厚くして電界強度を緩和する方法や、回路パターンから絶縁基板端部までの沿面距離を長くする方法で平均電界強度を下げて対策していた。
【0003】
【発明が解決しようとする課題】
しかしながら、絶縁耐圧を向上させるためには絶縁劣化の起点となる局部電界強度を低減させる必要がある。絶縁回路基板を半導体装置で使用する多くの場合は、絶縁回路基板全体をシリコーンゲル等の有機樹脂で被覆する。樹脂で被覆した構造では絶縁破壊の前駆現象として局部的に電界強度が大きい電界集中部で部分放電が発生し、樹脂中にボイドや電気トリーを発生させる。電圧が連続して課電される場合は、放電も連続して発生し、トリーが成長して絶縁破壊に至る恐れがある。半導体装置内部で電圧が印加された場合、電界が集中する場所は絶縁回路基板の沿面部分、より詳細には絶縁基板の沿面部分に接した導体電極の終端部分になる。しかし、上記従来技術の絶縁基板の割れに対して対策した導体電極終端部の形状を薄肉化する方法や接合材を導体電極の外側に配置する方法では導体電極間(回路側の電極間に電圧を課電した場合)や、導体電極と絶縁基板裏面の電極間(電気回路とベース間に電圧を課電した場合)の導体電極の終端部形状と部分放電開始電圧の関係について検討されていなかった。
【0004】
一方、平均電界強度を下げるため絶縁基板を厚くする方法では絶縁基板の熱伝導が導体電極よりも小さい(例えば、導体電極として一般的に使用される銅の熱伝導率は398W/mKに対し絶縁基板のアルミナは36W/mK、AlNは175W/mKと1/2以下となる)ため装置の熱抵抗を上昇させることになる。また、沿面距離を大きくして絶縁耐量を向上させる方法では装置が大型となる。
【0005】
本発明の目的は、絶縁耐量(部分放電開始電圧および破壊電圧)の高い絶縁回路基板を提供し、この絶縁回路基板を使用することで絶縁信頼性の高いパワー半導体装置を提供することにある。
【0006】
【課題を解決するための手段】
上記目的を達成するために本発明では、絶縁基板の片面、あるいは両面に導体電極板を接合材によって接合し、回路パターンを形成した絶縁回路基板において、大気圧あるいは減圧気体中において放電させることにより回路パターンの導体端部を溶融し、再固化したことを特徴とする。
【0007】
または、絶縁基板の片面、あるいは両面に導体電極板を接合材によって接合し、回路パターンを形成した絶縁回路基板において、該回路パターンに大気圧あるいは減圧気体中において交流電圧を印加し、ほぼ各サイクル毎に放電させることを特徴とする。
【0008】
または、絶縁基板の片面、あるいは両面に導体電極板を接合材によって接合し、回路パターンを形成した絶縁回路基板において、該回路パターンに大気圧あるいは減圧気体中において直流電圧を印加し、一秒間に一回以上放電させることを特徴とする。
【0009】
また、絶縁基板の片面、あるいは両面に導体電極板を接合材によって接合し、回路パターンを形成した絶縁回路基板において、該回路パターンに大気圧あるいは減圧気体中において電圧を印加し放電させる場合、該回路パターンに直列に抵抗を入れた回路にて電圧を印加し放電させることを特徴とする。
【0010】
または、絶縁基板の片面、あるいは両面に導体電極板を接合材によって接合し、回路パターンを形成した絶縁回路基板において、レーザを照射することにより回路パターンの導体端部を溶融し、再固化したことを特徴とする。
【0011】
これらにより、導体電極端部の鋭角形状により電界が集中し放電が発生する部分ではその放電エネルギーにより温度が上昇、また、レーザを照射した部分ではレーザのエネルギーにより温度が上昇、導体電極端部の導体金属を溶融し、導体電極端部の鋭角形状を変形し滑らかにすることができる。詳しくは、絶縁回路基板の上面から見た場合、導体電極端部の鋭角形状を持った凹凸が溶融,再固化することにより減少、絶縁回路基板の断面を見た場合、導体電極端部の突起形状の曲率半径が溶融,再固化することにより大きくすることができる。これらの結果、導体電極端部の電界集中を抑制し部分放電発生の開始電圧を高くすることができる。
【0012】
大気圧および減圧気体中において電圧を印加,放電させるのは半導体素子の耐圧よりも低い電圧で放電させることができるので、絶縁回路基板単体のみならず半導体装置組み立て時においても電圧を印加,放電させることができる。その場合、シリコーンゲル等の有機樹脂をコートする前に電圧を印加,放電させれば良い。また、比較的低い電圧による放電でも、放電エネルギーが放電部近傍に集中するので導体金属を溶融変形するのに十分な効果を得ることができる。
【0013】
【発明の実施の形態】
以下本発明の一実施例と比較例について図面を用いて説明する。
【0014】
図1は本発明の一実施例で絶縁回路基板の製造方法を示す。本実施例の製造工程は、図1に示す工程(a)から工程(e)を有する。まず工程(a)ではAlN絶縁基板1にCu箔からなる電極板3を接合するため、例えばCu−Ag−Ti合金からなるろう材2をパターン印刷により塗布する。次に工程(b)でCu箔3をセット後ウエイトなどで荷重をかけながら約800℃で熱処理して接合する。熱処理時にAlN絶縁基板1中のNとCu−Ag−Ti合金ろう材2の中の Tiが反応してTiN反応層4ができる。このTiN反応層4は熱処理中、Cu−Ag−Ti合金ろう材2の最初の印刷領域以外にも溶解して流れ出したろう材5の部分でも形成される。ろう材の流れ出したろう材5が少ない基板ではこのまま工程(d)のNiメッキ6をする。また、流れ出し5の多い基板では耐ヒートサイクル性を向上させるために必要な導電体層部分にマスクをし、流れ出したろう材5をエッチングし除去する。この時Cu−Ag−Ti合金ろう材2とTiN反応層4のエッチング速度が異なるため反応層が残る場合がある。この構造で工程(d)のNiメッキ6を施すとTiN反応層4上にもNiメッキ6が部分的に付着し、導体終端にNiメッキだけの薄い層7が形成される。
【0015】
以下、工程(d)までで製造された絶縁回路基板を比較例と称する。
【0016】
図2に比較例、つまり工程(d)終了後の絶縁回路基板、また図3にその絶縁回路基板の導体電極端部の拡大図を示す。両図ともに(a)は絶縁回路基板の断面図、(b)は絶縁回路基板の上方から見た平面図である。工程(d)によりTiN反応層4上にもNiメッキ6が部分的に付着し、導体電極端部にNiメッキだけの薄い層7が形成される。導体電極端部の詳細を見ると、例えば図3(a)のようにNiメッキだけの薄い層先端の導体電極端部11aの曲率半径は3μm以下になる場合がある。図2(b)の上面図はろう材がはみ出した領域の形状を示す。ろう材終端の形状は接合時のろう材の流れ出し、エッチングでの形状で決定する。そのため凹凸の無い平坦な形状に加工することが困難で、例えば11bのように導体電極端部が突起形状を持つ凹凸12になる。例えば、図3(b)のように導体電極端部の凹凸の差dは50μm以上となる場合がある。このような形状で半導体装置に組み込み試験電圧を印加すると、導体電極端部の突起形状先端11a,11b等の電界の集中する部分から部分放電が発生し、シリコーンゲル等の有機封止樹脂中にトリー13やボイド14が発生し劣化が進行する可能性があった。ここで、試験電圧とは製品出荷前に行う絶縁耐圧試験等で印加される最高電圧のことである。
【0017】
本発明の実施例の方法では図1の(e)に示す部分の工程を追加した。つまり、絶縁回路基板を半導体装置に組み込む前に、大気中あるいは減圧気体中において回路パターンに電源8によって電圧を印加,放電10させ、その放電エネルギーにより導体電極端部の鋭角形状を溶融,再固化することにより滑らかに変形させた。なお、回路パターンに直列に接続した抵抗9は放電時に流れる放電電流を抑制し、放電による回路パターン間の短絡現象(短絡による炭化導電路形成)の防止や導体電極端部の溶融程度を制御するために使用する。
【0018】
図4に本発明の一実施例の絶縁回路基板を、図5にその導体電極端部の拡大図を示す。両図ともに(a)は絶縁回路基板の断面図、(b)は絶縁回路基板の上方からみた平面図である。また、図6に本発明の絶縁回路基板の回路パターンに商用電源周波数(50Hz)の交流電圧16を印加し、ほぼ各サイクル毎に放電17させた電圧波形例を示す。ここでサイクルとは交流電圧の一周期のことを意味する。本発明では絶縁回路基板のパターン間、あるいは表裏の導体電極パターン間に交流電圧16を印加し、図6のようにほぼ各サイクル毎に放電17させ、その放電エネルギーによって導体電極端部の突起形状11a,11bを溶融,再固化することにより滑らかにした。(0.635mm厚の絶縁基板の場合、表裏電極間に3kV〜5kVの交流電圧を30秒〜5分間印加し、ほぼ各サイクルごとに放電させた。印加電圧は小さく、放電頻度が少ない場合は効果小さくなる)つまり、図5(a)の断面拡大図においては図3(a)の比較例の絶縁回路基板に比較し、導体電極端部11aの曲率半径を大きくし例えば15aのように3μm以上とした。図4(b)の平面図おいては、導体電極端部の突起形状11bを持つ凹凸12を少なくし、15bのような滑らかな形状にした。つまり詳細には、図5(b)のように導体電極端部の凹凸の差dを50μm以下になるようにした。
図7は電極端部曲率半径と部分放電開始電圧の関係を示している。本発明を実施し、電極端部曲率半径を3μm以上にすれば部分放電開始電圧が向上し、試験電圧では部分放電の発生はなかった。したがって、電極端部曲率半径は3μm以上にすることが望ましい。また、図7のように電極端部曲率半径を大きくすればするほど、電界集中が緩和され部分放電開始電圧が向上するので、さらに望ましくは電極端部曲率半径を5μm以上にすることが望ましい。
【0019】
図8に電極端部突起の凹凸の差と部分放電開始電圧の関係を示している。電極端部突起凹凸の差を50μm以下にすれば部分放電開始電圧が向上し、試験電圧では部分放電の発生はなかった。したがって、電極端部突起凹凸の差を50μm以下にすることが望ましい。また、図8のように電極端部突起凹凸の差を小さくすればするほど、部分放電開始電圧が向上するので、さらに望ましくは30μm以下にすることが望ましい。
【0020】
このように本実施例では放電による溶融,再固化により電極端部形状が滑らかになることで、導体電極端部の電界集中を緩和し、局部電界強度を低下することができ、部分放電開始電圧を高くすることができる。
【0021】
この放電エネルギーにより導体電極端部を溶融するのは商用電源周波数(50Hzまたは60Hz)の交流電圧に限られたことでなく、どの周波数の交流電圧においても、あるいは直流電圧印加においても同様な効果が得られる。
【0022】
図9に交流電圧印加による放電頻度と処理効果(部分放電開始電圧)、図10に直流電圧印加による1秒あたりの放電回数と処理効果(部分放電開始電圧)との関係を示す。図9のように交流電圧では放電させることにより部分放電開始電圧が向上するが、効果を得るには1サイクル当たり0.2 回以上放電させることが望ましい。さらに望ましくはほぼ各サイクル毎(0.8 回/サイクル以上の意味)に放電されることが望ましい。また直流電圧の場合、交流電圧の約1.4 倍の電圧値を印加し、放電させれば、図10のように部分放電開始電圧が向上する。効果を得るには1秒当たり0.2 回以上が望ましく、さらに望ましくは1秒当たり1回以上放電させることが望ましい。
【0023】
図11は大気中および減圧気体中において電圧を印加,放電させる場合の気圧と放電最低電圧の関係について示している。絶縁基板厚0.635mm の場合、減圧中、例えば1000Paでは約1kVで放電が発生するが、大気中(1.013×105Pa)では約3kV以上にならないと放電が発生しない。
【0024】
図12は気圧と放電による効果(半導体組み立て後の部分放電開始電圧)について示している。図12を見ると、大気中では効果が大きいのに対し減圧中では効果が小さくなる。これは減圧中では放電形態が低電流グロー放電の領域に移行するためであり、このため、気圧の範囲としては103 Pa以上が望ましく、さらに望ましくは104 Paから大気圧までが望ましい。
【0025】
また、使用する気体としては空気,窒素,アルゴンなどがあげられる。放電による熱でメッキ7の表面が酸化されるため窒素,アルゴン等の不活性ガス中で処理することが望ましいが空気中で処理する場合には、処理時間(回路パターンに電圧を印加する時間)を10分以下にすれば良い。
【0026】
図13に本発明の絶縁回路基板の回路パターンに印加する電圧,電流および処理時間(電圧印加時間)とその効果についての関係を示す。図13(a)では回路パターンに印加する電圧と部分放電開始電圧の関係を示している。回路パターンに印加する電圧を高くすれば、放電頻度が増加し導体電極端部が溶融しやすくなるため効果が大きくなり、部分放電開始電圧が向上する。図13では絶縁基板厚が0.635mm 、大気中での結果を示しているが、この場合電圧は3kV以上で放電が発生し電圧の上昇につれて効果が大きくなる。なお、図11から示されるように減圧中では約1kVから放電が発生し、同じように電圧の上昇とともに効果が大きくなる。しかし、8kV以上では場合によっては絶縁基板にダメージを及ぼすことがある。このため回路パターン印加する電圧の電圧値は1kVから8kVの範囲であることが望ましい。
【0027】
次に図13(b)では放電電流と部分放電開始電圧の関係を示している。回路抵抗を小さくし、放電電流を大きくすれば効果が大きくなる。しかし、放電電流を大きくしすぎると逆に基板の沿面部分が放電による炭化し、効果が得られなくなる。このため、回路パターンに直列に入れる抵抗の抵抗値が1kΩから10MΩの範囲であることが望ましい。
【0028】
図13(c)は処理時間(電圧印加時間)とその効果の関係を示している。図のように処理時間が長くなるほど高い効果が得られることになる。しかし、ある程度処理時間が長くなれば、突起形状11a,11bも減少し効果は飽和する。また、処理時間が長くなれば、空気中では導体電極表面が酸化し半田濡れ性が低下するため処理時間は10分以下、好ましくは1〜5分間程度が望ましい。しかし、不活性ガスを使用する場合酸化が防げるためこの限りでない。
【0029】
また、導体電極端部を溶融するのは放電エネルギーを利用するものによるだけでなく、レーザを照射し、そのエネルギーにより導体電極端部を溶融,再固化しても良い。使用するレーザとしては、炭酸ガス(CO2)レーザ,YAGレーザ, エキシマレーザ等があげられる。レーザの出力は、導体電極端部のみを溶融できればよいので数百ワット程度で十分で、エネルギー密度が105W/cm2以下となるように導体電極端部に照射する。エネルギー密度が高く106W/cm2以上になると溶融した導体が飛散し、絶縁基板にも悪影響を及ぼすことがある。また、レーザによる溶融で回路パターン表面の酸化が大きい場合には、不活性ガスでシールドし酸化を防止すれば良い。
【0030】
上記のように、導体電極端部の突起形状を滑らかにし、電界集中を抑制し部分放電開始電圧を高くすることができ、絶縁信頼性の高い絶縁回路基板、およびそれを使用したパワー半導体装置を提供できる。必要に応じて、絶縁基板の厚さや沿面距離を大きくすれば、さらに絶縁耐量を上げることも可能である。
【0031】
【発明の効果】
本発明によれば、絶縁回路基板の導体電極端部の突起形状を滑らかにし、電界集中を抑制し部分放電開始電圧を高くすることができ、絶縁信頼性の高い絶縁回路基板、およびそれを使用したパワー半導体装置を得ることができる。
【図面の簡単な説明】
【図1】本発明の一実施例を説明するための製造工程である。
【図2】比較例の絶縁回路基板の断面図および平面図である。
【図3】比較例の絶縁回路基板導体電極端部の拡大断面図および拡大上面図である。
【図4】本発明を適用した一実施例の絶縁回路基板の断面図および平面図である。
【図5】本発明を適用した一実施例絶縁回路基板導体電極端部の拡大断面図および拡大上面図である。
【図6】本発明の一実施例の絶縁回路基板の回路パターンに交流電圧印加,放電させた時の電圧波形例である。
【図7】電極端部曲率半径と部分放電開始電圧の関係を示す図である。
【図8】電極端部突起凹凸の差と部分放電開始電圧の関係を示す図である。
【図9】交流電圧印加時の1サイクル当りの放電回数と部分放電開始電圧の関係を示す図である。
【図10】直流電圧印加時の1秒当りの放電回数と部分放電開始電圧の関係を示す図である。
【図11】気圧と放電最低電圧の関係を示す図である。
【図12】気圧と放電による効果(部分放電開始電圧)の関係を示す図である。
【図13】本発明の一実施例の各種処理条件とその効果(部分放電開始電圧)の例である。
【符号の説明】
1…絶縁基板、2…接合(ろう)材、3…Cu箔、4…反応層、5…接合(ろう)材流れ出し領域、6…メッキ、7…メッキだけの薄い層、8…電源、9…抵抗、10…放電、11a…基板断面から見た導体電極端部、11b…基板上面から見た導体電極端部、12…導体電極端部凹凸、13…トリー、14…ボイド、15a…基板断面から見た放電後の導体電極端部、15b…基板上面から見た放電後導体電極端部、16…交流電圧、17…放電電圧波形。

Claims (8)

  1. 絶縁基板の片面、あるいは両面に導体電極板を接合材によって接合し、回路パターンを形成した絶縁回路基板において、大気圧あるいは減圧気体中において放電させることにより回路パターンの導体端部を溶融,再固化し、前記絶縁基板断面から見た前記導体端部の曲率半径を3μm以上にすると共に、前記絶縁基板上面から見た前記導体端部の突起の凹凸の差を50μm以下にしたことを特徴とする絶縁回路基板の製造方法。
  2. 絶縁基板の片面、あるいは両面に導体電極板を接合材によって接合し、回路パターンを形成した絶縁回路基板において、該回路パターンに試験電圧に比して低い交流電圧あるいは直流電圧を印加し、大気圧あるいは減圧気体中において放電させることを特徴とする請求項1に記載の絶縁回路基板の製造方法。
  3. 絶縁基板の片面、あるいは両面に導体電極板を接合材によって接合し、回路パターンを形成した絶縁回路基板において、該回路パターンに大気圧あるいは減圧気体中において交流電圧を印加し、各サイクル毎に放電させることを特徴とする請求項1に記載の絶縁回路基板の製造方法。
  4. 絶縁基板の片面、あるいは両面に導体電極板を接合材によって接合し、回路パターンを形成した絶縁回路基板において、該回路パターンに大気圧あるいは減圧気体中において直流電圧を印加し、一秒間に一回以上放電させることを特徴とする請求項1に記載の絶縁回路基板の製造方法。
  5. 絶縁基板の片面、あるいは両面に導体電極板を接合材によって接合し、回路パターンを形成した絶縁回路基板において、該回路パターンに大気圧あるいは減圧気体中において交流電圧あるいは直流電圧を印加し放電させる場合、該回路パターンに直列に抵抗を入れた回路にて電圧を印加し放電させることを特徴とする請求項1に記載の絶縁回路基板の製造方法。
  6. 請求項5に記載の絶縁回路基板の製造方法において、該回路パターンに直列に入れる抵抗の抵抗値が1kΩから10MΩの範囲であることを特徴とする絶縁回路基板製造方法。
  7. 請求項1〜6のいずれか1項に記載の絶縁回路基板製造方法において、該回路パターンに大気圧あるいは減圧気体中において印加する電圧の電圧値が1kVから8kVの範囲であることを特徴とする絶縁回路基板製造方法。
  8. 絶縁基板の片面、あるいは両面に導体電極板を接合材によって接合し、回路パターンを形成した絶縁回路基板において、レーザを照射することにより回路パターンの導体端部を溶融,再固化し、前記絶縁基板断面から見た前記導体端部の曲率半径を3μm以上にすると共に、前記絶縁基板上面から見た前記導体端部の突起の凹凸の差を50μm以下にしたことを特徴とする絶縁回路基板の製造方法。
JP36035799A 1999-12-20 1999-12-20 絶縁回路基板の製造方法 Expired - Fee Related JP3849381B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP36035799A JP3849381B2 (ja) 1999-12-20 1999-12-20 絶縁回路基板の製造方法
DE60012868T DE60012868T2 (de) 1999-12-20 2000-09-04 Schaltungsplatte für Hochspannungseinsatz
EP00307630A EP1111970B1 (en) 1999-12-20 2000-09-04 Circuit board for use at high voltage
RU2000122998/28A RU2199794C2 (ru) 1999-12-20 2000-09-04 Изолирующая печатная плата и мощное полупроводниковое устройство, использующее ее
US09/655,488 US6504110B1 (en) 1999-12-20 2000-09-05 Insulating circuit board and power semiconductor apparatus employing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP36035799A JP3849381B2 (ja) 1999-12-20 1999-12-20 絶縁回路基板の製造方法

Publications (2)

Publication Number Publication Date
JP2001177054A JP2001177054A (ja) 2001-06-29
JP3849381B2 true JP3849381B2 (ja) 2006-11-22

Family

ID=18469062

Family Applications (1)

Application Number Title Priority Date Filing Date
JP36035799A Expired - Fee Related JP3849381B2 (ja) 1999-12-20 1999-12-20 絶縁回路基板の製造方法

Country Status (5)

Country Link
US (1) US6504110B1 (ja)
EP (1) EP1111970B1 (ja)
JP (1) JP3849381B2 (ja)
DE (1) DE60012868T2 (ja)
RU (1) RU2199794C2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220183138A1 (en) * 2020-12-09 2022-06-09 Schweizer Electronic Ag Printed circuit board module, printed circuit board element, heatsink, heat-conducting element and method of producing a thermally conductive layer

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10158185B4 (de) * 2000-12-20 2005-08-11 Semikron Elektronik Gmbh Leistungshalbleitermodul mit hoher Isolationsfestigkeit
JP4391391B2 (ja) * 2004-11-12 2009-12-24 大日本印刷株式会社 放射線検出器の製造方法
JP5542399B2 (ja) 2009-09-30 2014-07-09 株式会社日立製作所 絶縁回路基板およびそれを用いたパワー半導体装置、又はインバータモジュール
JP5829139B2 (ja) * 2012-02-03 2015-12-09 日東電工株式会社 配線回路基板およびその製造方法ならびに接続端子
JP2014120728A (ja) * 2012-12-19 2014-06-30 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP6152681B2 (ja) * 2013-03-28 2017-06-28 三菱マテリアル株式会社 パワーモジュール用基板およびその製造方法
US9586279B2 (en) 2013-09-17 2017-03-07 Kangmin Hsia Method and system of surface polishing
JP6500565B2 (ja) * 2015-04-01 2019-04-17 富士電機株式会社 半導体モジュール
JP6898203B2 (ja) * 2017-10-27 2021-07-07 株式会社 日立パワーデバイス パワー半導体モジュール
JP6965706B2 (ja) 2017-11-29 2021-11-10 三菱電機株式会社 半導体モジュール、その製造方法及び電力変換装置
JP7283038B2 (ja) * 2018-08-03 2023-05-30 富士電機株式会社 積層基板の製造方法、半導体モジュールの製造方法、並びに、積層基板、半導体モジュール
DE102021000469A1 (de) * 2021-01-30 2022-08-04 Rolls-Royce Deutschland Ltd & Co Kg Elektronische Vorrichtung
JP7707676B2 (ja) * 2021-06-16 2025-07-15 富士電機株式会社 半導体モジュール

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4129243A (en) * 1975-07-30 1978-12-12 General Electric Company Double side cooled, pressure mounted semiconductor package and process for the manufacture thereof
US4130490A (en) * 1977-05-23 1978-12-19 Lovelace Alan M Administrator Electric discharge for treatment of trace contaminants
US4630355A (en) * 1985-03-08 1986-12-23 Energy Conversion Devices, Inc. Electric circuits having repairable circuit lines and method of making the same
JPH0777989B2 (ja) * 1989-01-25 1995-08-23 同和鉱業株式会社 セラミックスと金属の接合体の製造法
US5186983A (en) * 1991-02-25 1993-02-16 Brown Robert J Process for decorating a hard surface
RU2104313C1 (ru) * 1992-03-03 1998-02-10 Эл-Плазма Лтд. Способ обработки поверхности металлической заготовки дуговым разрядом в вакууме и устройство для его осуществления
TW244340B (ja) * 1992-07-21 1995-04-01 Akzo Nv
EP0655183B1 (en) * 1992-08-13 1997-07-09 AMP-Akzo LinLam VOF Method of manufacturing a multilayer printed wire board
US5340617A (en) * 1992-08-18 1994-08-23 International Business Machines Corporation Electrostatic patterning of multi-layer module lamina
US5541450A (en) * 1994-11-02 1996-07-30 Motorola, Inc. Low-profile ball-grid array semiconductor package
JP3491414B2 (ja) * 1995-11-08 2004-01-26 三菱電機株式会社 回路基板
KR100201380B1 (ko) * 1995-11-15 1999-06-15 김규현 Bga 반도체 패키지의 열방출 구조
US5834321A (en) * 1995-12-18 1998-11-10 General Electric Company Low noise address line repair method for thin film imager devices
US5749741A (en) * 1996-07-12 1998-05-12 Minnesota Mining And Manufacturing Company Electrical connector with ground clip
US5796570A (en) * 1996-09-19 1998-08-18 National Semiconductor Corporation Electrostatic discharge protection package

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220183138A1 (en) * 2020-12-09 2022-06-09 Schweizer Electronic Ag Printed circuit board module, printed circuit board element, heatsink, heat-conducting element and method of producing a thermally conductive layer
US12028963B2 (en) * 2020-12-09 2024-07-02 Schweizer Electronic Ag Printed circuit board module, printed circuit board element, heatsink, heat-conducting element and method of producing a thermally conductive layer

Also Published As

Publication number Publication date
EP1111970B1 (en) 2004-08-11
EP1111970A3 (en) 2003-03-12
EP1111970A2 (en) 2001-06-27
US6504110B1 (en) 2003-01-07
DE60012868T2 (de) 2005-08-18
JP2001177054A (ja) 2001-06-29
RU2199794C2 (ru) 2003-02-27
DE60012868D1 (de) 2004-09-16

Similar Documents

Publication Publication Date Title
JP3849381B2 (ja) 絶縁回路基板の製造方法
US6798060B2 (en) Power device and direct aluminum bonded substrate thereof
CN108886027B (zh) 电子装置
JP6485397B2 (ja) 電子装置及びその製造方法
JP2008212977A (ja) レーザ溶接部材およびそれを用いた半導体装置
JP2009105266A (ja) 半導体装置の製造方法
CN111799251B (zh) 采用多芯片堆叠结构的功率分立器件及其制备方法
JP4764983B2 (ja) 半導体装置の製造方法
JP4765853B2 (ja) 半導体装置の製造方法
JP5826443B1 (ja) 半導体装置及びその製造方法
JP5987297B2 (ja) パワー半導体装置の製造方法
JP4557804B2 (ja) 半導体装置及びその製造方法
JP4599929B2 (ja) 電力用半導体装置の製造方法
JP4577130B2 (ja) 半導体装置の製造方法
JP4088394B2 (ja) 絶縁回路基板およびそれを用いた半導体装置
JP7619723B2 (ja) 半導体装置及びその製造方法
JP2000307040A (ja) 絶縁回路基板の製造方法およびそれを用いた半導体装置の製造方法
US12080621B2 (en) Semiconductor device and method of manufacturing semiconductor device
US12080673B2 (en) Semiconductor device and manufacturing method therefor
JP2013009014A (ja) 半導体装置
JP5151837B2 (ja) 半導体装置の製造方法
WO2025027893A1 (ja) 半導体装置および半導体装置の製造方法
JP2006114649A (ja) 半導体装置の製造方法およびその製造装置
JP2020120006A (ja) 半導体装置、電力変換装置および半導体装置の製造方法
JPH09232510A (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040824

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051213

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060213

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060314

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20060417

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060427

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060613

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060718

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060808

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060821

LAPS Cancellation because of no payment of annual fees