JP3508291B2 - 薄膜トランジスタおよびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、薄膜トランジスタお
よびその製造方法、さらに詳しくは、耐劣化特性に優れ
た薄膜トランジスタに関する。

【０００２】

【従来の技術および発明が解決しようとする課題】従来
の薄膜トランジスタとしては、図１０に示すような構造
の多結晶シリコン薄膜トランジスタ（以下、ｐ−ＳｉＴ
ＦＴと称する）が知られている。このｐ−ＳｉＴＦＴ
は、同図に示すように、絶縁性基板１上に下地絶縁膜２
が形成され、その上に多結晶シリコン膜３が所定の形状
にパターニングされ、多結晶シリコン膜３の上にゲート
絶縁膜４を介してゲート電極５が形成されている。ま
た、多結晶シリコン膜３にはｎ型の不純物を導入したソ
ース領域３ａとドレイン領域３ｂとが形成されている。
図１０に示す例は、ゲート電極５の上からさらに絶縁膜
６が堆積され、絶縁膜６およびゲート絶縁膜４に形成し
たコンタクトホールを介して、それぞれソース領域３
ａ、ドレイン領域３ｂに接続されたソース電極７、ドレ
イン電極８が設けられている。このようなｐ−ＳｉＴＦ
Ｔに対して図１１の等価回路に示すようにゲート電極５
にゲート電圧（ＶG）を印加し、ドレイン電極３ｂにド
レイン電圧（ＶD）を印加したときの特性は、図１２に
示すようになる。なお、図１２は、ゲート電圧（ＶG）
が５Ｖと１０Ｖの場合におけるドレイン電圧（ＶD）と
ドレイン電流（ＩD）との関係を示したグラフである。

【０００３】しかし、このようなｐ−ＳｉＴＦＴでは、
ゲート印加電圧が一定でドレイン印加電圧を上げていく
と、図１２に示すように、ドレイン電流（ＩD）が急激
に増加する現象が起こる。このような現象に伴い急激に
増加する電流は、キンク電流と称されている。図１２の
グラフにおいては、ゲート電圧（ＶG）５Ｖの場合にド
レイン電圧（ＶD）が約１３Ｖ以上でキンク電流が発生
し、ゲート電圧（ＶG）１０Ｖの場合にドレイン電圧
（ＶD）が約１４Ｖ以上でキンク電流が発生しているこ
とが判る。このようなキンク電流が発生するとドレイン
電流が過剰となり、ｐ−ＳｉＴＦＴが劣化を起こすとい
う問題がある。キンク電流の発生する理由は、流れ込む
キャリヤの数が増え続けるとソース領域と半導体層（チ
ャネル領域）間の順方向電位障壁を越えて、ソース−浮
遊基板−ドレインのラテラル・バイポーラトランジスタ
が導通して急激に電流が増大するためであると考えられ
ている。

【０００４】このようなドレイン電流の急激な増大を防
止するためには、通常、図１３に示すようなＬＤＤ（Li
ghtly Doped Drain）構造を採用することが考えられ
る。この構造のｐ−ＳｉＴＦＴでは、ソース領域３ａと
ドレイン領域３ｂの内側に低濃度不純物領域３ｃ、３ｄ
が形成されている。しかしながら、このようなｐ−Ｓｉ
ＴＦＴは、図１４のグラフに示すように、ドレイン電流
そのものが減少してしまうという問題点がある。

【０００５】この発明の目的は、急激なドレイン電流の
増加を緩和でき、しかもトランジスタの性能が低下する
ようなドレイン電流の大幅な減少のない薄膜トランジス
タおよびその製造方法を提供することにある。

【０００６】

【課題を解決するための手段】請求項１記載の発明は、
絶縁性基板上に半導体層が形成され、該半導体層の一面
にゲート絶縁膜を介してゲート電極が形成され、前記半
導体層にソース電極およびドレイン電極が形成されてな
る薄膜トランジスタにおいて、前記薄膜トランジスタの
ドレイン電極が制御整流素子と接続されると共に、前記
薄膜トランジスタのドレイン電極に印加されるドレイン
電圧に比しドレイン電流が急増するときに、前記制御整
流素子に前記ドレイン電流の一部が流れるように設定さ
れていることを特徴としている。

【０００７】請求項２記載の発明は、前記薄膜トランジ
スタの半導体層は、両側に不純物を含むソース・ドレイ
ン領域が設けられ、前記制御整流素子は、真性半導体層
と、該半導体層の両端に接続されたソース・ドレイン電
極と、前記半導体層の一面にゲート絶縁膜を介して設け
られたゲート電極とを備え、前記制御整流素子のドレイ
ン電極と前記薄膜トランジスタのドレイン電極とは互い
に接続されていることを特徴としている。

【０００８】請求項３記載の発明は、前記制御整流素子
は、半導体層の一面にゲート絶縁膜を介して薄膜トラン
ジスタのゲート電極に接続されたゲート電極が形成され
てなり、ドレイン電流が急増する時に前記制御整流素子
に前記ドレイン電流の一部が流れるように前記制御整流
素子の半導体層または前記薄膜トランジスタの半導体層
の（チャネル長）／（チャネル幅）を設定することを特
徴としている。

【０００９】請求項４記載の発明は、前記薄膜トランジ
スタ半導体層および前記制御整流素子の半導体層は、少
なくとも一方が多結晶シリコン膜でなることを特徴とし
ている。

【００１０】請求項５記載の発明は、絶縁性基板上の第
一領域及び第二領域に多結晶シリコンまらなる半導体層
を形成する工程と、前記第一領域の半導体層の両側にそ
れぞれイオン注入によりソース領域及びドレイン領域を
形成する工程と、前記第一領域の一面にソース電極及び
ドレイン電極を形成するとともに、前記第二領域の半導
体層の一面に、前記ソース電極に接続されたカソード電
極及び前記ドレイン電極に接続されたアノード電極を形
成する工程と、前記半導体層を形成する工程の前後のい
ずれかに、前記絶縁性基板上の第一領域及び第二領域
に、ゲート電極及びゲート絶縁膜を形成する工程と、を
備え、前記第一領域に薄膜トランジスタに形成するとと
もに前記第二領域に制御整流素子が形成されることを特
徴としている。

【００１１】

【作用】請求項１記載の発明においては、薄膜トランジ
スタにドレイン電圧を印加し、この印加電圧を高くした
場合に、薄膜トランジスタにドレイン電流が急増する
（キンク電流が発生する）時点で制御整流素子に電流が
流れ始めるため、薄膜トランジスタに過剰のドレイン電
流が流れるのを未然に防止する作用がある。

【００１２】請求項２記載の発明においては、ＭＯＳ構
造の制御整流素子を用いるものであり、その半導体層が
真性半導体であり、薄膜トランジスタの半導体には不純
物を含むソース・ドレイン領域があるため、薄膜トラン
ジスタよりしきい値が高く、この素子を薄膜トランジス
タに並列に接続することにより、薄膜トランジスタにド
レイン電流が急増する（キンク電流が発生する）時点で
制御整流素子に電流が流れ始めるように設定することが
できる。このため、薄膜トランジスタに過剰のドレイン
電流が流れるのを未然に防止することができる。

【００１３】請求項３記載の発明においては、制御整流
素子が、半導体層の一面にゲート絶縁膜を介して薄膜ト
ランジスタのゲート電極に接続されたゲート電極が形成
されているので、薄膜トランジスタのゲート電圧と制御
整流素子のゲート電圧とを互いに異ならせて生成する必
要がないように、かつドレイン電流が急増する時に過剰
のドレイン電流が制御整流素子に流れるように半導体層
の（チャネル長）／（チャネル幅）を適宜設定したの
で、薄膜トランジスタの電気的特性が良好になるととも
に電圧生成回路を拡大する必要がない。

【００１４】請求項４記載の発明においては、前記半導
体層および真性半導体層が、多結晶シリコン膜でなるた
め、キンク電流の発生し易いｐ−ＳｉＴＦＴの劣化を防
止することができる。

【００１５】請求項５記載の発明においては、絶縁性基
板上に堆積させた多結晶シリコン膜のパターニング等を
変えるだけで、薄膜トランジスタを作成する工程でこれ
に並列に接続された制御整流素子を容易に作成すること
が可能となる。

【００１６】

【実施例】以下、この発明に係る薄膜トランジスタおよ
びその製造方法の詳細を図面に示す実施例に基づいて説
明する。 （実施例１）図１は本発明に係る薄膜トランジスタの実
施例１を示す平面図であり、図２は本実施例の薄膜トラ
ンジスタの等価回路を示している。図３は図１のＡ−Ａ
断面図、図４は図１のＢ−Ｂ断面図である。図中Ｑ1は
薄膜トランジスタであり、この薄膜トランジスタＱ1に
は、ＭＯＳ構造の制御整流素子Ｑ2が並列に接続されて
いる（図１、図２参照）。薄膜トランジスタＱ1の構造
は、図３に示すように、絶縁性基板としてのガラス基板
１１上に二酸化シリコンでなる下地絶縁膜１２が形成さ
れ、この下地絶縁膜１２の上に半導体層としての多結晶
シリコン膜１３が形成されている。そして、この多結晶
シリコン膜１３の上には、ゲート絶縁膜１４を介してゲ
ート電極１５が形成されている。そして、このゲート電
極１５の両側に位置する多結晶シリコン膜１３中には、
例えばリンなどのｎ型不純物が導入されてソース領域１
３Ａとドレイン領域１３Ｂが形成されている。なお、多
結晶シリコン膜１３のソース領域１３Ａとドレイン領域
１３Ｂとに挟まれたチャネル領域は真性の多結晶シリコ
ンである。さらに、本実施例では、ゲート電極１５の上
から上部絶縁膜１６が堆積されている。ソース領域１３
Ａ、ドレイン領域１３Ｂのそれぞれの上には、ゲート絶
縁膜１４と上部絶縁膜１６とを開口したコンタクトホー
ル１７、１８が形成されている。これらコンタクトホー
ル１７、１８を介してソース電極１９ａ、ドレイン電極
２０ａが形成されている。なお、この薄膜トランジスタ
Ｑ1自体の特性は、図１２に示す従来のものの特性と同
様である。

【００１７】制御整流素子Ｑ2は、図４に示すように、
上記した薄膜トランジスタＱ1を形成したガラス基板１
１上に形成されるものであり、下地絶縁膜１２、ゲート
絶縁膜１４、ゲート電極１５および上部絶縁膜１６など
を共用している。この制御整流素子Ｑ2は、下地絶縁膜
１２上に形成された真性多結晶シリコン膜２１とゲート
絶縁膜１４とゲート電極１５とでＭＯＳ構造を構成して
いる。また、ゲート電極１５の両側の真性多結晶シリコ
ン２１には、それぞれコンタクトホール２２、２３を介
してカソード電極１９ｂ、アノード電極２０ｂが形成さ
れている。カソード電極１９ｂと上記薄膜トランジスタ
Ｑ1のソース電極１９ａとは、図１に示すように、ソー
スライン２５で接続され、このソースライン２５は接地
されている。また、アノード電極２０ｂと上記薄膜トラ
ンジスタＱ1のドレイン電極２０ａとは、ドレインライ
ン２４で接続されている。

【００１８】図５は、制御整流素子Ｑ2の特性を示すグ
ラフである。この制御整流素子Ｑ2は、真性多結晶シリ
コン膜２１に不純物拡散領域が形成されていないため、
通常のＭＯＳトランジスタに比較してソース・ドレイン
間にドレイン電流が流れ始めるまでのドレイン電圧（Ｖ
D）が高くなる。本実施例では、ゲート電圧（ＶG）を５
Ｖ印加した場合、アノード電極２０ｂとカソード電極２
０ａとの間に電流が流れ始めるのはアノード電圧（ドレ
イン電圧）が約１２Ｖ、ゲート電圧を１０Ｖ印加した場
合は、アノード電圧が約１４Ｖから流れ始めるように設
定されている。

【００１９】このような特性をもつ制御整流素子Ｑ2を
薄膜トランジスタＱ1に並列に接続したことにより、薄
膜トランジスタＱ1の特性は、図６のグラフに示す通り
となる。すなわち、図６のグラフ中、破線で示す電流が
従来のキンク電流であるが、本実施例では、キンク電流
が発生しようとする時点で、図２に示すように制御整流
素子Ｑ2に電流ｉ2が流れるため、図６に示すように薄膜
トランジスタＱ1へ流れる電流が減少して電流ｉ1のみが
流れる。このため、薄膜トランジスタＱ1に過剰なドレ
イン電流が流れるのを回避することができ、薄膜トラン
ジスタＱ1の劣化を防止することができる。また、この
ときドレイン電流も著しく低下することがないため、薄
膜トランジスタの性能の低下を来すことがない。また、
本実施例の薄膜トランジスタをＥＣＢ方式の液晶表示装
置に適用することにより、電流制御が良好となり安定し
た色表示が可能となるという利点がある。

【００２０】（実施例２）図７は、本発明に係る実施例
２に用いられる制御整流素子Ｑ2の断面図である。この
制御整流素子Ｑ2は、図４に示した上記実施例１の制御
整流素子Ｑ2とほぼ同様の構造を持つが、真性多結晶シ
リコン膜２１にｎ型不純物からなるソース領域２１ａと
ドレイン領域２１ｂとを形成した点が異なる。本実施例
の他の構成は、上記実施例１と同様である。特に、本実
施例では、ソース領域２１ａとドレイン領域２１ｂとの
間の距離（チャネル長）をゲート電極１５の幅（ゲート
長）より長く設定している。このようにチャネル長とゲ
ート長との値を適宜変えることにより、図５に示したよ
うな特性を持たせることができる。このため、本実施例
の制御整流素子Ｑ2を図３に示すような薄膜トランジス
タＱ1に並列に接続させることにより、図６に示すよう
な特性の薄膜トランジスタＱ1を実現することができ
る。本実施例においても、上記実施例１と同様の作用、
効果を得ることができる。

【００２１】（実施例３）図８（Ａ）、（Ｂ）および図
９（Ａ）、（Ｂ）は、本発明に係る薄膜トランジスタの
製造方法の実施例を示す工程断面図である。なお、図８
および図９は図１のＣ−Ｃ断面に相当する部分を工程順
に示したものである。まず、本実施例では、図８（Ａ）
に示すように、絶縁性基板としてのガラス基板３１の表
面に、二酸化シリコンでなる下地絶縁膜３２を堆積さ
せ、その上に真性多結晶シリコン膜３３を全面に形成す
る。なお、この真性多結晶シリコン膜３３を形成するに
は、下地絶縁膜３２上に真性アモルファスシリコン膜を
例えばプラズマＣＶＤ法にて堆積させた後、これにレー
ザアニールを施して多結晶化させればよい。そして、同
図（Ａ）に示すように、フォトレジスト３４をリソグラ
フィー技術によりパターニングした後、このフォトレジ
スト３４をマスクとして異方性エッチングを行って、薄
膜トランジスタＱ1と制御整流素子Ｑ2の半導体層として
の真性多結晶シリコン膜３３Ａ、３３Ｂをパターニング
する。

【００２２】真性多結晶シリコン膜３３Ａ、３３Ｂをパ
ターニングした後、図８（Ｂ）に示すように、全面に二
酸化シリコンでなるゲート絶縁膜３５をＣＶＤ法にて堆
積させる。なお、本実施例では、ゲート絶縁膜３５を堆
積させたが、真性多結晶シリコン膜３３Ａ、３３Ｂの表
面を熱酸化させて熱酸化膜を形成してもよい。次に、ゲ
ート絶縁膜３５の上にゲートメタル膜３６を例えばスパ
ッタ法により所定膜厚に堆積させる。そして、ゲートメ
タル膜３６上にフォトレジスト３７を塗布した後、リソ
グラフィー技術にてゲート用マスクとなる形状にパター
ニングする。

【００２３】そして、上記フォトレジスト３７をマスク
として用いてゲートメタル膜３６を異方性エッチングし
てゲート電極３６Ａを形成する。なお、このゲート電極
３６Ａは、図１に示すゲート電極１５と同様に真性多結
晶シリコン膜３３Ａ、３３Ｂの上を通るように形成され
る。その後、全面にフォトレジスト３７を塗布し、リソ
グラフィー技術により、真性多結晶シリコン膜３３Ａの
パターン領域のみが露出するようにフォトレジスト３８
をパターニングする。続いて、このフォトレジスト３８
およびゲート電極３６Ａをマスクとして、真性多結晶シ
リコン膜３３Ａにリン（Ｐ）をイオン注入する。このイ
オン注入により、真性多結晶シリコン膜３３Ａ中には、
ゲート電極３６Ａに対してセルフアラインなソース領域
３３Ｓとドレイン領域３３Ｄを形成する。このようにし
て真性多結晶シリコン膜３３Ａを用いた薄膜トランジス
タＱ1が形成できる。また、真性多結晶シリコン膜３３
Ｂとゲート絶縁膜３５とゲート電極３６Ａとは、制御整
流素子Ｑ2を構成している。

【００２４】その後、フォトレジスト３８を剥離し、図
９（Ｂ）に示すように、全面に上部絶縁膜３９を堆積さ
せた後、真性多結晶シリコン膜３３Ａに形成したソース
領域３３Ｓ、ドレイン領域３３Ｄおよび真性多結晶シリ
コン膜３３Ｂのゲート電極３６Ａの両側の領域上の、ゲ
ート絶縁膜３５と上部絶縁膜３９とにコンタクトホール
を開口する。そして、薄膜トランジスタＱ1のソース領
域３３Ｓと制御整流素子Ｑ2のカソード側領域の真性多
結晶シリコン膜３３Ｂとをコンタクトホールを介して接
続するようにソースライン４０を形成する。それと同時
に、薄膜トランジスタＱ1のドレイン領域３３Ｄと制御
整流素子Ｑ2のアノード側領域の真性多結晶シリコン膜
３３Ｂとをコンタクトホールを介して接続するようにド
レインライン４１を形成する。このようにして、図９
（Ｂ）に示すような構造の薄膜トランジスタが完成す
る。

【００２５】本実施例によれば、薄膜トランジスタＱ1
と制御整流素子Ｑ2とをほぼ同時に共通の材料を用いて
作成することができ、製造が容易となる利点がある。な
お、本実施例で製造された薄膜トランジスタＱ1は、上
記実施例１で説明したように制御整流素子Ｑ2が並列に
接続されているため、ドレイン電圧を上げていってもキ
ンク電流による急激なドレイン電流の増加がなく、素子
性能を保持しつつ劣化を防止することができる。

【００２６】以上、実施例１〜３について説明したが、
本発明は、これらに限定されるものではなく、構成の要
旨に付随する各種の設計変更が可能である。例えば、上
記各実施例では、半導体層として多結晶シリコン膜を適
用したが、アモルファスシリコン膜、ＳＯＩ（Silicon
On Insulator）構造の再結晶化膜を利用した薄膜トラン
ジスタに本発明を適用しても勿論よい。また上記実施例
では、薄膜トランジスタのゲート電極と制御整流素子の
ゲート電極とを接続し、同じゲート電圧Ｖ_Gを印加した
が、キンク電流が発生するドレイン電圧Ｖ_Dに制御整流
素子がオンするのであれば、ゲート電極同士を接続せ
ず、それぞれの素子に応じたゲート電圧Ｖ_Gを印加して
もよい。また、薄膜トランジスタはボトムゲート型でも
良く、制御整流素子と異なる型であっても良い。また上
記実施例では、チャネル長を設定したが、チャネル幅を
変えることにより（チャネル長）／（チャネル幅）を適
宜設定し、過剰ドレイン電流を制御整流素子に流しても
よい。

【００２７】

【発明の効果】以上の説明から明らかなように、この発
明によれば、ドレイン電流を大幅に減少させることな
く、劣化の原因となるキンク電流を取り除くことが可能
となる。このため、素子性能を落とすことなく、耐劣化
特性の良好な薄膜トランジスタを実現するという効果が
ある。また、この発明によれば、工程数を大幅に増加さ
せることなく容易に製造できるという効果がある。

【図面の簡単な説明】

【図１】この発明の実施例１を示す平面図。

【図２】実施例１を示す等価回路図。

【図３】図１のＡ−Ａ断面図。

【図４】図１のＢ−Ｂ断面図。

【図５】実施例１の制御整流素子の特性を示すグラフ。

【図６】実施例の薄膜トランジスタの特性を示すグラ
フ。

【図７】この発明の実施例２の制御制御素子の断面図。

【図８】（Ａ）および（Ｂ）はこの発明の実施例３の工
程断面図。

【図９】（Ａ）および（Ｂ）はこの発明の実施例３の工
程断面図。

【図１０】従来の薄膜トランジスタの断面図。

【図１１】従来の薄膜トランジスタの等価回路図。

【図１２】従来の薄膜トランジスタの特性を示すグラ
フ。

【図１３】他の従来例を示す断面図。

【図１４】他の従来例の特性を示すグラフ。

【符号の説明】

Ｑ1 薄膜トランジスタ Ｑ2 制御整流素子 １３ 多結晶シリコン膜 １３Ａ ソース電極 １３Ｂ ドレイン電極 １５ ゲート電極 ２１ 真性多結晶シリコン膜

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 絶縁性基板上に半導体層が形成され、該
   半導体層の一面にゲート絶縁膜を介してゲート電極が形
   成され、前記半導体層にソース電極およびドレイン電極
   が形成されてなる薄膜トランジスタにおいて、 前記薄膜トランジスタのドレイン電極が制御整流素子と
   接続されると共に、前記薄膜トランジスタのドレイン電
   極に印加されるドレイン電圧に比しドレイン電流が急増
   するときに、前記制御整流素子に前記ドレイン電流の一
   部が流れるように設定されていることを特徴とする薄膜
   トランジスタ。
2. 【請求項２】 前記薄膜トランジスタの半導体層は、両
   側に不純物を含むソース・ドレイン領域が設けられ、前
   記制御整流素子は、真性半導体層と、該半導体層の両端
   に接続されたソース・ドレイン電極と、前記半導体層の
   一面にゲート絶縁膜を介して設けられたゲート電極とを
   備え、前記制御整流素子のドレイン電極と前記薄膜トラ
   ンジスタのドレイン電極とは互いに接続されていること
   を特徴とする請求項１記載の薄膜トランジスタ。
3. 【請求項３】 前記制御整流素子は、半導体層の一面に
   ゲート絶縁膜を介して薄膜トランジスタのゲート電極に
   接続されたゲート電極が形成されてなり、ドレイン電流
   が急増する時に前記制御整流素子に前記ドレイン電流の
   一部が流れるように前記制御整流素子の半導体層または
   前記薄膜トランジスタの半導体層の（チャネル長）／
   （チャネル幅）を設定することを特徴とする請求項１記
   載の薄膜トランジスタ。
4. 【請求項４】 前記薄膜トランジスタの半導体層および
   前記制御整流素子の半導体層は、少なくとも一方が多結
   晶シリコン膜でなることを特徴とする請求項２または請
   求項３記載の薄膜トランジスタ。
5. 【請求項５】 絶縁性基板上の第一領域及び第二領域に
   多結晶シリコンからなる半導体層を形成する工程と、 前記第一領域の半導体層の両側にそれぞれイオン注入に
   よりソース領域及びドレイン領域を形成する工程と、前記第一領域の一面にソース電極及びドレイン電極を形
   成するとともに、前記第二領域の半導体層の一面に、前
   記ソース電極に接続されたカソード電極及び前記ドレイ
   ン電極に接続されたアノード電極 を形成する工程と、 前記半導体層を形成する工程の前後のいずれかに、前記
   絶縁性基板上の第一領域及び第二領域に、ゲート電極及
   びゲート絶縁膜を形成する工程と、を備え、 前記第一領域に薄膜トランジスタに形成するとともに前
   記第二領域に制御整流素子が形成される ことを特徴とす
   る薄膜トランジスタの製造方法。