JPH1197698A

JPH1197698A - 薄膜トランジスタ

Info

Publication number: JPH1197698A
Application number: JP25882197A
Authority: JP
Inventors: Shinichi Kamagami; 信一鎌上
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-09-24
Filing date: 1997-09-24
Publication date: 1999-04-09

Abstract

(57)【要約】【課題】オフ時のリーク電流の低減によりオン／オフ比
を大きくする。【解決手段】薄膜トランジスタは絶縁基板１上に形成さ
れる半導体層１２と、半導体層１内にチャネル領域４を
挟んで互いに離間されるソースおよびドレイン領域２，
３と、半導体層１２の表面を覆うゲート絶縁膜５と、チ
ャネル領域４上にゲート絶縁膜を介して形成されるゲー
ト電極部とを備え、ゲート電極部はゲート絶縁膜５上に
形成されソース領域２およびドレイン領域３の間隔より
も小さい幅を有する第１ゲート電極６と、第１ゲート電
極６上に層間絶縁膜８を介して積層され、第１ゲート電
極６に電気的に接続されると共に第１ゲート電極６の幅
方向の端部とソースおよびドレイン領域２，３の少なく
とも一方の端部との間の領域を覆うように配置された第
２ゲート電極９とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置にお
いて駆動電圧を画素電極に選択的に印加するスイッチン
グ素子として用いられる薄膜トランジスタに関する。

【０００２】

【従来の技術】図２は、液晶表示装置に組込まれる従来
のコプレーナー型の薄膜トランジスタ（ＴＦＴ）の断面
構造を示す。図２に示すように、この薄膜トランジスタ
は絶縁基板１の表面上に形成されるポリシリコンの半導
体層１２、この半導体層１２内に形成される一対のソー
ス・ドレイン領域２および３、これらソース領域２およ
びドレイン領域３間に形成されるチャネル領域４を有す
る。この薄膜トランジスタはさらに半導体層１２の表面
を覆い例えばシリコン酸化膜からなるゲート絶縁膜５、
このゲート酸化膜上に形成されるゲート電極６、および
このゲート電極６を覆う層間絶縁膜２０を有する。ソー
ス領域２およびドレイン領域３の各々は、層間絶縁膜２
０およびゲート絶縁膜５を貫通するコンタクトホール１
５を介して電極層１１に接続される。

【０００３】この薄膜トランジスタでは、ソース領域２
およびドレイン領域３がゲート電極６に対して自己整合
的に形成されており、ゲート電極６のゲート長とチャネ
ル領域４のチャネル長とほぼ等しい長さを有している。

【０００４】その動作において、例えばｎチャネルＴＦ
Ｔの場合には、ソース領域２およびドレイン領域３間に
正電圧を印加することによりドレイン領域３からチャネ
ル領域４を介してソース領域２にドレイン電流が流れ
る。この状態がＴＦＴのオン状態になる。また、ゲート
電極６を負バイアスすると、上述のドレイン電流が遮断
されるオフ状態となる。尚、実際にはオフ時においても
わずかにリーク電流が流れる。このような薄膜トランジ
スタをスイッチング素子として使用する場合には、オン
時とオフ時のドレイン電流の比、すなわちオン／オフ比
が一定の値以上となる範囲でゲート電圧を設定する。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た従来の薄膜トランジスタにおいては、トランジスタの
オフ時のリーク電流が大きいことが問題となってきた。
例えば、ｎチャネルＴＦＴにおいて、オフ時にゲート電
極６に対して負バイアスが印加されると、ゲート電圧お
よびドレイン電圧による電界がドレイン接合部に集中す
る。このため、ドレイン接合部近傍のシリコン粒界のト
ラップを介してキャリアがトンネリングし、リーク電流
が流れる。また、ｐチャネルＴＦＴにおいて、オフ時に
ゲート電極６に正バイアスが印加されると、ドレイン接
合部に電界集中が生じ、ｎチャネルＴＦＴと同様にリー
ク電流が発生する。このようなリーク電流の発生により
オフ時の電流が上昇し、そのためオン／オフ比が小さく
なるという問題が生じる。本発明の目的は、オフ時のリ
ーク電流が低減されオン／オフ比を大きくすることが可
能な薄膜トランジスタを提供するこにある。

【０００６】

【課題を解決するための手段】本発明によれば、絶縁基
板上に形成される半導体層と、半導体層内にチャネル領
域を挟んで互いに離間されるソースおよびドレイン領域
と、半導体層の表面を覆うゲート絶縁膜と、チャネル領
域上にゲート絶縁膜を介して形成されるゲート電極部と
を備え、ゲート電極部はゲート絶縁膜上に形成されソー
ス領域およびドレイン領域の間隔よりも小さい幅を有す
る第１ゲート電極と、前記第１ゲート電極上に層間絶縁
膜を介して積層され、前記第１ゲート電極に電気的に接
続されると共に前記第１ゲート電極の幅方向の端部と前
記ソースおよびドレイン領域の少なくとも一方の端部と
の間の領域を覆うように配置された第２ゲート電極とを
有することを特徴とする薄膜トランジスタが提供され
る。

【０００７】この薄膜トランジスタでは、第１ゲート電
極がソースおよびドレイン領域から離れるように後退
し、この第１ゲート電極の代りに第２ゲート電極が第１
ゲート電極とソースおよびドレイン領域との間の領域に
電界を印加する。この第２ゲート電極は層間絶縁膜によ
り第１ゲート電極よりも半導体層から離されるため、こ
の第２ゲート電極部からソースおよびドレイン領域と第
１ゲート電極との間の領域に印加される電界の集中が従
来の薄膜トランジスタの場合に比べて緩和される。従っ
て、薄膜トランジスタがオフした状態でチャネル領域に
流れるリーク電流を抑制することができる。

【０００８】

【発明の実施の形態】以下、本発明の一実施形態に係る
薄膜トランジスタを図１を参照して説明する。この薄膜
トランジスタは液晶表示装置において駆動電圧を画素電
極に選択的に印加するスイッチング素子として用いられ
る。図１はこの薄膜トランジスタの断面構造を示す。こ
の薄膜トランジスタは、ガラス板や石英板などの絶縁基
板１をベースにして製造される。すなわち、絶縁基板１
の表面上には、ポリシリコンなどの半導体層１２が形成
され、この半導体層１２の表面領域に一対のソース領域
２およびドレイン領域３と、その間にチャネル領域４と
が形成される。半導体層１２の表面上には、シリコン酸
化膜（ＳｉＯ₂）などからなるゲート絶縁膜５が形成さ
れる。さらに、ゲート絶縁膜５の表面上には第１ゲート
電極６が形成されている。そして、このゲート電極６な
どの表面上にはシリコン酸化膜などからなる絶縁膜８が
その表面を覆うように形成されている。さらに、絶縁膜
８の表面には第２ゲート電極９が形成される。このゲー
ト電極９は絶縁膜８を介在してゲート電極６を覆いさら
にチャネル領域４のオフセット区間Ｘに延出するように
形成され、ゲート電極６にコンタクトホールＨを介して
電気的に接続される。さらに、電極９および絶縁膜８の
表面上にはシリコン酸化膜（ＳｉＯ₂）などからなる絶
縁膜１０が形成されている。また、絶縁膜１０、絶縁膜
８およびゲート絶縁膜５中にはソース領域２およびドレ
イン領域３に達するコンタクトホール１５が形成されて
おり、このコンタクトホール１５を通して電極配線層１
１が各々ソース領域２およびドレイン領域３に接続され
ている。

【０００９】本実施形態による薄膜トランジスタゲート
電極は、以下のような構造を有している。まず、ゲート
電極６は、例えばアルミニウム（Ａｌ）あるいは不純物
がドープされたポリシリコンなどから構成される。ゲー
ト電極６のゲート長はチャネル領域４のチャネル長より
短く形成されており、この結果、チャネル領域４の両端
とゲート電極６との間にオフセット区間Ｘが構成されて
いる。このゲート電極６には薄膜トランジスタをオン／
オフさせるための所定のゲート電圧が配線層（図示せ
ず）を通じて印加される。

【００１０】このような電極構造において、ゲート電極
６に負バイアス電圧が印加された場合には、電極９にも
同じ電圧が印加される。このため、チャネル領域にはゲ
ート電極６からの電界がかかり、また、オフセット区間
Ｘに対応するチャネル領域４の部分には電極９からの電
界がかかることになる。オフセット区間Ｘに対応するチ
ャネル領域４の部分と電極９の間にはゲート絶縁膜５の
他に絶縁膜８があるため、その分小さい電界がかかるこ
とになる。

【００１１】このようにソース領域２およびドレイン領
域３の近傍のチャネル領域４（特にドレイン領域３近
傍）においては、ゲート電極６のゲート電圧を印加した
場合に比べ、その領域に生成される電界の集中を緩和す
ることができる。この結果、電界集中に起因するリーク
電流の発生を低減することができる。また、ｐチャネル
ＴＦＴの場合には、オフ時にゲート電極６に正バイアス
の電圧が印加されると、オフセット区間Ｘでの電圧降下
によりチャネル領域端とドレイン領域端との間の電界集
中が緩和される。そして、リーク電流の発生が低減され
る。また、ゲート電極９に正バイアス電圧を印加した場
合には、電極９にも同じ電圧が印加される。その結果、
チャネル領域４およびオフセット区間Ｘにキャリアが誘
起されて所定のオン電流を得ることができる。このよう
に、本発明の実施形態による薄膜トランジスタは、オフ
時のリーク電流を低減することによりオン／オフ比を増
大することができる。このため、トランジスタのオフ時
にゲート電極６に印加するゲート電圧と、オン時にゲー
ト電極６に印加するゲート電圧との電圧差を大きくする
ことなく必要とされるオン／オフ比を確保することがで
きる。このため、ゲート電圧の増大による消費電力の増
加をきたすことなく所望のオン／オフ比を確保すること
ができる。尚、電極配線層１１をゲート電極９と同一の
導電性材料で構成すれば、これらを単一の製造工程で形
成することが可能である。

【００１２】

【発明の効果】以上のように、本発明による薄膜トラン
ジスタでは、第１ゲート電極に加えてチャネル領域のオ
フセット区間に延出する第２ゲート電極を形成し、これ
らを電気的に接続したことにより、ゲート負バイアス時
にオフセット領域での電圧降下によりチャネル端とドレ
イン端との間の電界集中を緩和し、トランジスタのオフ
時のリーク電流を低減することができる。このため、ゲ
ート電圧の増大による消費電力の増加をきたすことなく
オン／オフ比の大きい薄膜トランジスタを実現すること
ができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る薄膜トランジスタ
の構造を示す断面図である。

【図２】従来の薄膜トランジスタの構造を示す断面図で
ある。

【符号の説明】

１…絶縁基板、２…ソース領域、３…ドレイン領域、４…チャネル領域、５…ゲート絶縁膜、６…第１ゲート電極、８…絶縁膜、９…第２ゲート電極、１０…絶縁膜、１１…電極配線層１２…半導体層。

Claims

【特許請求の範囲】

【請求項１】絶縁基板上に形成される半導体層と、前記半導体層内にチャネル領域を挟んで互いに離間され
るソースおよびドレイン領域と、前記半導体層の表面を覆うゲート絶縁膜と、前記チャネル領域上に前記ゲート絶縁膜を介して形成さ
れるゲート電極部とを備え、前記ゲート電極部は前記ゲート絶縁膜上に形成され前記
ソース領域およびドレイン領域の間隔よりも小さい幅を
有する第１ゲート電極と、前記第１ゲート電極上に層間
絶縁膜を介して積層され、前記第１ゲート電極に電気的
に接続されると共に前記第１ゲート電極の幅方向の端部
と前記ソースおよびドレイン領域の少なくとも一方の端
部との間の領域を覆うように配置された第２ゲート電極
とを有することを特徴とする薄膜トランジスタ。
【請求項２】前記ソースおよびドレイン領域は前記第２
ゲート電極と同一の導電性材料からなる電極層にそれぞ
れ接続されることを特徴とする請求項１に記載の薄膜ト
ランジスタ。
【請求項３】前記半導体層はポリシリコンで構成される
ことを特徴とする請求項１に記載の薄膜トランジスタ。