JP3190011B2 - 強誘電体記憶素子およびその製造方法 - Google Patents
強誘電体記憶素子およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】この発明は、強誘電体記憶素
子に関し、特に、強誘電体記憶素子に用いる強誘電体材
料に関する。
子に関し、特に、強誘電体記憶素子に用いる強誘電体材
料に関する。
【０００２】
【従来の技術】不揮発性メモリとして、強誘電体膜を用
いたＦＥＴ（電界効果型トランジスタ）が提案されてい
る。強誘電体膜（たとえば、ＰＺＴ（ＰbＺrxＴi1-xＯ
3））を用いたＦＥＴの一例を図１３に示す。図１３に
示すＦＥＴ１２は、ＭＦＭＩＳ（Metal Ferroelectric
Metal Insulator Silicon）構造のＦＥＴと呼ばれ、半
導体基板２のチャネル形成領域ＣＨの上に、ゲート酸化
膜４、フローティングゲート６、強誘電体膜８、コント
ロールゲート１０をこの順に形成したものである。
いたＦＥＴ（電界効果型トランジスタ）が提案されてい
る。強誘電体膜（たとえば、ＰＺＴ（ＰbＺrxＴi1-xＯ
3））を用いたＦＥＴの一例を図１３に示す。図１３に
示すＦＥＴ１２は、ＭＦＭＩＳ（Metal Ferroelectric
Metal Insulator Silicon）構造のＦＥＴと呼ばれ、半
導体基板２のチャネル形成領域ＣＨの上に、ゲート酸化
膜４、フローティングゲート６、強誘電体膜８、コント
ロールゲート１０をこの順に形成したものである。
【０００３】ＦＥＴ１２（Ｎチャンネル）の基板２を接
地し、コントロールゲート１０に正の電圧＋Ｖを与える
と強誘電体膜８は分極反転を起こす。コントロールゲー
ト１０の電圧を除去しても、強誘電体膜８の残留分極に
よりチャネル形成領域ＣＨには負の電荷が発生する。こ
れを「１」の状態とする。
地し、コントロールゲート１０に正の電圧＋Ｖを与える
と強誘電体膜８は分極反転を起こす。コントロールゲー
ト１０の電圧を除去しても、強誘電体膜８の残留分極に
よりチャネル形成領域ＣＨには負の電荷が発生する。こ
れを「１」の状態とする。
【０００４】逆に、コントロールゲート１０に負の電圧
−Ｖを与えると、強誘電体膜８は逆方向に分極反転を起
こす。コントロールゲート１０の電圧を除去しても、強
誘電体膜８の残留分極によりチャネル形成領域ＣＨには
正の電荷が発生する。これを「０」の状態とする。この
ようにして、ＦＥＴ１２に情報（「１」または「０」）
を書込む。
−Ｖを与えると、強誘電体膜８は逆方向に分極反転を起
こす。コントロールゲート１０の電圧を除去しても、強
誘電体膜８の残留分極によりチャネル形成領域ＣＨには
正の電荷が発生する。これを「０」の状態とする。この
ようにして、ＦＥＴ１２に情報（「１」または「０」）
を書込む。
【０００５】書込んだ情報を読み出すには、コントロー
ルゲート１０に読み出し電圧Ｖrを与える。読み出し電
圧Ｖrは、「１」の状態におけるＦＥＴ１２のしきい値
電圧Ｖth1と、「０」の状態におけるＦＥＴ１２のしき
い値電圧Ｖth0との間の値に設定されている。したがっ
て、コントロールゲート１０に読み出し電圧Ｖrを与え
たとき、所定のドレイン電流が流れたか否かを検出する
ことにより、書込まれた情報が「１」であったか「０」
であったかがわかる。読み出しを行なっても、書込まれ
た情報が消えることはない。
ルゲート１０に読み出し電圧Ｖrを与える。読み出し電
圧Ｖrは、「１」の状態におけるＦＥＴ１２のしきい値
電圧Ｖth1と、「０」の状態におけるＦＥＴ１２のしき
い値電圧Ｖth0との間の値に設定されている。したがっ
て、コントロールゲート１０に読み出し電圧Ｖrを与え
たとき、所定のドレイン電流が流れたか否かを検出する
ことにより、書込まれた情報が「１」であったか「０」
であったかがわかる。読み出しを行なっても、書込まれ
た情報が消えることはない。
【０００６】このように、強誘電体膜を用いたＦＥＴを
用いれば、非破壊読み出しが可能となる。また、ひとつ
の素子でひとつのメモリセルを構成することが可能とな
る。
用いれば、非破壊読み出しが可能となる。また、ひとつ
の素子でひとつのメモリセルを構成することが可能とな
る。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
ような強誘電体膜を用いたＦＥＴには、つぎのような問
題点がある。書込み時においては、ＦＥＴ１２は、強誘
電体膜８を持つコンデンサＣf（容量Ｃf）と、ゲート酸
化膜４を持つコンデンサＣox（容量Ｃox）とを直列に接
続した形になっている（図２参照）。したがって、基板
２とコントロールゲート１０との間に電圧Ｖ（＝＋Ｖま
たは−Ｖ）を与えた場合、強誘電体膜８を持つコンデン
サＣfには、次式で示す分圧Ｖf、 Ｖf＝Ｃox／（Ｃf＋Ｃox）・Ｖ がかかる。
ような強誘電体膜を用いたＦＥＴには、つぎのような問
題点がある。書込み時においては、ＦＥＴ１２は、強誘
電体膜８を持つコンデンサＣf（容量Ｃf）と、ゲート酸
化膜４を持つコンデンサＣox（容量Ｃox）とを直列に接
続した形になっている（図２参照）。したがって、基板
２とコントロールゲート１０との間に電圧Ｖ（＝＋Ｖま
たは−Ｖ）を与えた場合、強誘電体膜８を持つコンデン
サＣfには、次式で示す分圧Ｖf、 Ｖf＝Ｃox／（Ｃf＋Ｃox）・Ｖ がかかる。
【０００８】一方、書込み時に強誘電体膜８を分極反転
させるためには、上述の分圧Ｖfをある程度大きくする
必要がある。上式からわかるように、コンデンサＣoxの
容量に対するコンデンサＣfの容量をある程度小さくし
なければならない。ところが、強誘電体膜８を構成する
ＰＺＴの比誘電率（２００〜１０００）は、ゲート酸化
膜４を構成するＳiＯ2の比誘電率（３．９）に比べかな
り高い。
させるためには、上述の分圧Ｖfをある程度大きくする
必要がある。上式からわかるように、コンデンサＣoxの
容量に対するコンデンサＣfの容量をある程度小さくし
なければならない。ところが、強誘電体膜８を構成する
ＰＺＴの比誘電率（２００〜１０００）は、ゲート酸化
膜４を構成するＳiＯ2の比誘電率（３．９）に比べかな
り高い。
【０００９】このため、上式の分圧Ｖfを大きくするこ
とが困難である。したがって、書込み時に強誘電体膜８
を分極反転させることが困難である。また、ＰＺＴはＰ
bを含むため、融点が低い（８００〜９００℃）。この
ため、強誘電体膜を形成した後に加熱工程を必要とする
ＦＥＴにおいて、いったん形成した強誘電体膜に格子欠
陥が生じやすい。ビスマス（Ｂi）を用いた強誘電体材
料も、上述のＰＺＴと同様の問題がある。
とが困難である。したがって、書込み時に強誘電体膜８
を分極反転させることが困難である。また、ＰＺＴはＰ
bを含むため、融点が低い（８００〜９００℃）。この
ため、強誘電体膜を形成した後に加熱工程を必要とする
ＦＥＴにおいて、いったん形成した強誘電体膜に格子欠
陥が生じやすい。ビスマス（Ｂi）を用いた強誘電体材
料も、上述のＰＺＴと同様の問題がある。
【００１０】この発明は、このような問題点を解決し、
強誘電体記憶素子に用いる誘電率の低い強誘電体膜を提
供することを目的とする。また、強誘電体記憶素子に用
いる融点の高い強誘電体膜を提供することを目的とす
る。
強誘電体記憶素子に用いる誘電率の低い強誘電体膜を提
供することを目的とする。また、強誘電体記憶素子に用
いる融点の高い強誘電体膜を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】請求項１の強誘電体記憶
素子は、強誘電体膜を備え、強誘電体膜のヒステリシス
特性を利用して情報を記憶する強誘電体記憶素子におい
て、強誘電体膜を、次式で表わされる混晶を用い、当該
強誘電体膜のキュリー温度Ｔcが１８０℃〜６００℃と
なるように構成したこと、を特徴とする、 （Ａ１y1Ａ２y2・・・Ａｎyn）2（Ｂ１x1Ｂ２x2・・・Ｂｍxm）2Ｏ7 ただし、ｘ１＋ｘ２＋・・・＋ｘｍ＝１であり、ｙ１＋
ｙ２＋・・・＋ｙｎ＝１であり、ｘ１，ｘ２，・・・，
ｘｍ，ｙ１，ｙ２，・・・，ｙｎのいずれも、０以上
で、かつ、１以下であり、ｘ１，ｘ２，・・・，ｘｍ，
ｙ１，ｙ２，・・・，ｙｎのうち少なくとも２つは、０
を越え、かつ、１未満であり、Ａ１，Ａ２，・・・，Ａ
ｎは、下記のＡ群の元素のうちそれぞれ異なる種類の元
素であり、Ｂ１，Ｂ２，・・・，Ｂｍは、下記のＢ群の
元素のうちそれぞれ異なる種類の元素である、 Ａ群：IIa族の元素、IIIa族の元素、ランタン系列元
素、 Ｂ群：Ｔi、Ｎb、Ｔa、Ｚr、Ｈf、Ｙ 。請求項２の強誘電体記憶素子は、強誘電体膜を備え、強
誘電体膜のヒステリシス特性を利用して情報を記憶する
強誘電体記憶素子において、強誘電体膜を、次式で表わ
される混晶を用い、０．２≦ｘ１≦０．３となるように
構成したこと、を特徴とする、 （Ａ１） 2 （Ｂ１ x1 Ｂ２ x2 ） 2 Ｏ 7 ただし、ｘ１＋ｘ２＝１であり、Ａ１は、下記のＡ群の
元素のうちそれぞれ異なる種類の元素であり、Ｂ１，Ｂ
２は、下記のＢ群の元素のうちそれぞれ異なる種類の元
素である、 Ａ群：IIa族の元素、IIIa族の元素、ランタン系列元
素、 Ｂ群：Ｔi、Ｎb、Ｔa、Ｚr、Ｈf、Ｙ 。
素子は、強誘電体膜を備え、強誘電体膜のヒステリシス
特性を利用して情報を記憶する強誘電体記憶素子におい
て、強誘電体膜を、次式で表わされる混晶を用い、当該
強誘電体膜のキュリー温度Ｔcが１８０℃〜６００℃と
なるように構成したこと、を特徴とする、 （Ａ１y1Ａ２y2・・・Ａｎyn）2（Ｂ１x1Ｂ２x2・・・Ｂｍxm）2Ｏ7 ただし、ｘ１＋ｘ２＋・・・＋ｘｍ＝１であり、ｙ１＋
ｙ２＋・・・＋ｙｎ＝１であり、ｘ１，ｘ２，・・・，
ｘｍ，ｙ１，ｙ２，・・・，ｙｎのいずれも、０以上
で、かつ、１以下であり、ｘ１，ｘ２，・・・，ｘｍ，
ｙ１，ｙ２，・・・，ｙｎのうち少なくとも２つは、０
を越え、かつ、１未満であり、Ａ１，Ａ２，・・・，Ａ
ｎは、下記のＡ群の元素のうちそれぞれ異なる種類の元
素であり、Ｂ１，Ｂ２，・・・，Ｂｍは、下記のＢ群の
元素のうちそれぞれ異なる種類の元素である、 Ａ群：IIa族の元素、IIIa族の元素、ランタン系列元
素、 Ｂ群：Ｔi、Ｎb、Ｔa、Ｚr、Ｈf、Ｙ 。請求項２の強誘電体記憶素子は、強誘電体膜を備え、強
誘電体膜のヒステリシス特性を利用して情報を記憶する
強誘電体記憶素子において、強誘電体膜を、次式で表わ
される混晶を用い、０．２≦ｘ１≦０．３となるように
構成したこと、を特徴とする、 （Ａ１） 2 （Ｂ１ x1 Ｂ２ x2 ） 2 Ｏ 7 ただし、ｘ１＋ｘ２＝１であり、Ａ１は、下記のＡ群の
元素のうちそれぞれ異なる種類の元素であり、Ｂ１，Ｂ
２は、下記のＢ群の元素のうちそれぞれ異なる種類の元
素である、 Ａ群：IIa族の元素、IIIa族の元素、ランタン系列元
素、 Ｂ群：Ｔi、Ｎb、Ｔa、Ｚr、Ｈf、Ｙ 。
【００１２】請求項３の強誘電体記憶素子は、請求項１
または請求項２の強誘電体記憶素子において、前記強誘
電体膜を、次式で表わされる混晶を用いて構成したこ
と、を特徴とする、 Ｓr2（Ｔa1-xＮbx）2Ｏ7 ただし、０＜ｘ＜１である。
または請求項２の強誘電体記憶素子において、前記強誘
電体膜を、次式で表わされる混晶を用いて構成したこ
と、を特徴とする、 Ｓr2（Ｔa1-xＮbx）2Ｏ7 ただし、０＜ｘ＜１である。
【００１３】請求項４の強誘電体記憶素子は、請求項１
ないし請求項３のいずれかの強誘電体記憶素子におい
て、前記強誘電体膜のキュリー温度Ｔｃが、４１０℃〜
５２０℃であること、を特徴とする。
ないし請求項３のいずれかの強誘電体記憶素子におい
て、前記強誘電体膜のキュリー温度Ｔｃが、４１０℃〜
５２０℃であること、を特徴とする。
【００１４】請求項５の強誘電体記憶素子は、請求項１
ないし請求項４のいずれかの強誘電体記憶素子におい
て、当該強誘電体記憶素子は、前記強誘電体膜を備えた
第１のコンデンサ部と、第１のコンデンサ部と実質的に
直列に接続された第２のコンデンサ部と、を備え、直列
に接続された第１のコンデンサ部および第２のコンデン
サ部の両端に、記憶すべき情報に対応した電圧を印加す
ることにより、第１のコンデンサ部の強誘電体膜にかか
る分圧に基づいて情報を記憶すること、を特徴とする。
ないし請求項４のいずれかの強誘電体記憶素子におい
て、当該強誘電体記憶素子は、前記強誘電体膜を備えた
第１のコンデンサ部と、第１のコンデンサ部と実質的に
直列に接続された第２のコンデンサ部と、を備え、直列
に接続された第１のコンデンサ部および第２のコンデン
サ部の両端に、記憶すべき情報に対応した電圧を印加す
ることにより、第１のコンデンサ部の強誘電体膜にかか
る分圧に基づいて情報を記憶すること、を特徴とする。
【００１５】請求項６の強誘電体記憶素子は、請求項５
の強誘電体記憶素子において、当該強誘電体記憶素子
は、ソース領域と、ドレイン領域と、ソース領域とドレ
イン領域との間に設けられたチャネル形成領域と、チャ
ネル形成領域の上に形成された実質的な絶縁膜と、絶縁
膜の上方に形成された強誘電体膜と、強誘電体膜の上に
形成された上部導電体膜と、を備えたこと、を特徴とす
る。
の強誘電体記憶素子において、当該強誘電体記憶素子
は、ソース領域と、ドレイン領域と、ソース領域とドレ
イン領域との間に設けられたチャネル形成領域と、チャ
ネル形成領域の上に形成された実質的な絶縁膜と、絶縁
膜の上方に形成された強誘電体膜と、強誘電体膜の上に
形成された上部導電体膜と、を備えたこと、を特徴とす
る。
【００１６】請求項７の強誘電体記憶素子は、請求項６
の強誘電体記憶素子において、当該強誘電体記憶素子
は、前記絶縁膜と強誘電体膜との間に、下部導電体膜を
設けたこと、を特徴とする。
の強誘電体記憶素子において、当該強誘電体記憶素子
は、前記絶縁膜と強誘電体膜との間に、下部導電体膜を
設けたこと、を特徴とする。
【００１７】請求項８の強誘電体記憶素子の製造方法
は、請求項３の強誘電体記憶素子を製造する製造方法で
あって、下記の（ａ）〜（ｃ）のステップを所定回数繰
り返して所望の厚さのアモルファスを形成した後、
（ｄ）のステップを実施することにより、前記強誘電体
膜を形成すること、を特徴とする、（ａ）Ｓr、Ｔa、Ｎ
bの混合金属アルコキシドを溶媒に溶かしたものを基体
に塗布し、（ｂ）溶媒を蒸発させ、（ｃ）さらに熱処理
により有機成分を除去し、（ｄ）Ｏ2下で、結晶化温度
以上の温度で結晶化アニールを行なう。
は、請求項３の強誘電体記憶素子を製造する製造方法で
あって、下記の（ａ）〜（ｃ）のステップを所定回数繰
り返して所望の厚さのアモルファスを形成した後、
（ｄ）のステップを実施することにより、前記強誘電体
膜を形成すること、を特徴とする、（ａ）Ｓr、Ｔa、Ｎ
bの混合金属アルコキシドを溶媒に溶かしたものを基体
に塗布し、（ｂ）溶媒を蒸発させ、（ｃ）さらに熱処理
により有機成分を除去し、（ｄ）Ｏ2下で、結晶化温度
以上の温度で結晶化アニールを行なう。
【００１８】
【発明の作用および効果】請求項１および請求項３の強
誘電体記憶素子は、強誘電体膜を、次式で表わされる混
晶を用い、当該強誘電体膜のキュリー温度Ｔｃが１８０
℃〜６００℃となるように構成したことを特徴とする、
（Ａ１y1Ａ２y2・・・Ａｎyn）2（Ｂ１x1Ｂ２x2・・・
Ｂｍxm）2Ｏ7ただし、ｘ１＋ｘ２＋・・・＋ｘｍ＝１で
あり、ｙ１＋ｙ２＋・・・＋ｙｎ＝１であり、ｘ１，ｘ
２，・・・，ｘｍ，ｙ１，ｙ２，・・・，ｙｎのいずれ
も、０以上で、かつ、１以下であり、ｘ１，ｘ２，・・
・，ｘｍ，ｙ１，ｙ２，・・・，ｙｎのうち少なくとも
２つは、０を越え、かつ、１未満であり、Ａ１，Ａ２，
・・・，Ａｎは、下記のＡ群の元素のうちそれぞれ異な
る種類の元素であり、Ｂ１，Ｂ２，・・・，Ｂｍは、下
記のＢ群の元素のうちそれぞれ異なる種類の元素であ
る、Ａ群：IIa族の元素、IIIa族の元素、ランタン系列
元素、Ｂ群：Ｔi、Ｎb、Ｔa、Ｚr、Ｈf、Ｙ 。請求項２
および請求項３の強誘電体記憶素子は、強誘電体膜を、
次式で表わされる混晶を用い、０．２≦ｘ≦０．３とな
るように構成したことを特徴とする、 （Ａ１） 2 （Ｂ１ x1 Ｂ２ x2 ） 2 Ｏ 7 ただし、ｘ１＋ｘ２＝１であり、Ａ１は、下記のＡ群の
元素のうちそれぞれ異なる種類の元素であり、Ｂ１，Ｂ
２は、下記のＢ群の元素のうちそれぞれ異なる種類の元
素である、 Ａ群：IIa族の元素、IIIa族の元素、ランタン系列元
素、 Ｂ群：Ｔi、Ｎb、Ｔa、Ｚr、Ｈf、Ｙ 。
誘電体記憶素子は、強誘電体膜を、次式で表わされる混
晶を用い、当該強誘電体膜のキュリー温度Ｔｃが１８０
℃〜６００℃となるように構成したことを特徴とする、
（Ａ１y1Ａ２y2・・・Ａｎyn）2（Ｂ１x1Ｂ２x2・・・
Ｂｍxm）2Ｏ7ただし、ｘ１＋ｘ２＋・・・＋ｘｍ＝１で
あり、ｙ１＋ｙ２＋・・・＋ｙｎ＝１であり、ｘ１，ｘ
２，・・・，ｘｍ，ｙ１，ｙ２，・・・，ｙｎのいずれ
も、０以上で、かつ、１以下であり、ｘ１，ｘ２，・・
・，ｘｍ，ｙ１，ｙ２，・・・，ｙｎのうち少なくとも
２つは、０を越え、かつ、１未満であり、Ａ１，Ａ２，
・・・，Ａｎは、下記のＡ群の元素のうちそれぞれ異な
る種類の元素であり、Ｂ１，Ｂ２，・・・，Ｂｍは、下
記のＢ群の元素のうちそれぞれ異なる種類の元素であ
る、Ａ群：IIa族の元素、IIIa族の元素、ランタン系列
元素、Ｂ群：Ｔi、Ｎb、Ｔa、Ｚr、Ｈf、Ｙ 。請求項２
および請求項３の強誘電体記憶素子は、強誘電体膜を、
次式で表わされる混晶を用い、０．２≦ｘ≦０．３とな
るように構成したことを特徴とする、 （Ａ１） 2 （Ｂ１ x1 Ｂ２ x2 ） 2 Ｏ 7 ただし、ｘ１＋ｘ２＝１であり、Ａ１は、下記のＡ群の
元素のうちそれぞれ異なる種類の元素であり、Ｂ１，Ｂ
２は、下記のＢ群の元素のうちそれぞれ異なる種類の元
素である、 Ａ群：IIa族の元素、IIIa族の元素、ランタン系列元
素、 Ｂ群：Ｔi、Ｎb、Ｔa、Ｚr、Ｈf、Ｙ 。
【００１９】したがって、Ａ2Ｂ2Ｏ7型の結晶を用いて
強誘電体膜を構成することで、強誘電体膜の誘電率を小
さくすることができる。また、強誘電体膜の融点を高く
することができる。さらに、混晶とすることで、強誘電
性に関係するキュリー温度などの特性値を任意に調整す
ることができる。このため、所望の強誘電性を持つ低誘
電率、高融点の強誘電体膜を得ることができる。また、
請求項１の強誘電体記憶素子は、キュリー温度Ｔｃが１
８０℃〜６００℃であるため、使用温度が−５０〜＋１
５０℃で安定な強誘電性を示す。請求項２の強誘電体記
憶素子は、０．２≦ｘ１≦０．３であるため、使用温度
が−５０〜＋１５０℃で安定な強誘電性を示す。
強誘電体膜を構成することで、強誘電体膜の誘電率を小
さくすることができる。また、強誘電体膜の融点を高く
することができる。さらに、混晶とすることで、強誘電
性に関係するキュリー温度などの特性値を任意に調整す
ることができる。このため、所望の強誘電性を持つ低誘
電率、高融点の強誘電体膜を得ることができる。また、
請求項１の強誘電体記憶素子は、キュリー温度Ｔｃが１
８０℃〜６００℃であるため、使用温度が−５０〜＋１
５０℃で安定な強誘電性を示す。請求項２の強誘電体記
憶素子は、０．２≦ｘ１≦０．３であるため、使用温度
が−５０〜＋１５０℃で安定な強誘電性を示す。
【００２０】請求項４の強誘電体記憶素子は、強誘電体
膜のキュリー温度Ｔcが、４１０℃〜５２０℃であるこ
とを特徴とする。したがって、使用温度が−５０〜＋１
５０℃で安定な強誘電性を示す強誘電体膜を得ることが
できる。
膜のキュリー温度Ｔcが、４１０℃〜５２０℃であるこ
とを特徴とする。したがって、使用温度が−５０〜＋１
５０℃で安定な強誘電性を示す強誘電体膜を得ることが
できる。
【００２１】請求項５の強誘電体記憶素子は、直列に接
続された第１のコンデンサ部および第２のコンデンサ部
の両端に、記憶すべき情報に対応した電圧を印加するこ
とにより、第１のコンデンサ部の強誘電体膜にかかる分
圧に基づいて情報を記憶することを特徴とする。
続された第１のコンデンサ部および第２のコンデンサ部
の両端に、記憶すべき情報に対応した電圧を印加するこ
とにより、第１のコンデンサ部の強誘電体膜にかかる分
圧に基づいて情報を記憶することを特徴とする。
【００２２】したがって、低誘電率の強誘電体膜を用い
ることにより、第１のコンデンサ部にかかる分圧を大き
くすることができる。このため、書込み時に強誘電体膜
を分極反転させることが容易になる。すなわち、強誘電
体記憶素子への情報の書込みが容易になる。
ることにより、第１のコンデンサ部にかかる分圧を大き
くすることができる。このため、書込み時に強誘電体膜
を分極反転させることが容易になる。すなわち、強誘電
体記憶素子への情報の書込みが容易になる。
【００２３】請求項６および請求項７の強誘電体記憶素
子は、ソース領域と、ドレイン領域と、チャネル形成領
域と、チャネル形成領域の上に形成された実質的な絶縁
膜と、絶縁膜の上方に形成された強誘電体膜と、強誘電
体膜の上に形成された上部導電体膜とを備えたことを特
徴とする。
子は、ソース領域と、ドレイン領域と、チャネル形成領
域と、チャネル形成領域の上に形成された実質的な絶縁
膜と、絶縁膜の上方に形成された強誘電体膜と、強誘電
体膜の上に形成された上部導電体膜とを備えたことを特
徴とする。
【００２４】したがって、高融点の強誘電体膜を用いる
ことにより、強誘電体膜を形成した後に加熱工程を必要
とするＦＥＴ等において、いったん形成した強誘電体膜
に格子欠陥が生じにくい。すなわち、信頼性の高い強誘
電体記憶素子を得ることができる。
ことにより、強誘電体膜を形成した後に加熱工程を必要
とするＦＥＴ等において、いったん形成した強誘電体膜
に格子欠陥が生じにくい。すなわち、信頼性の高い強誘
電体記憶素子を得ることができる。
【００２５】請求項８の強誘電体記憶素子の製造方法
は、下記の（ａ）〜（ｃ）のステップを所定回数繰り返
して所望の厚さのアモルファスを形成した後、（ｄ）の
ステップを実施することにより、前記強誘電体膜を形成
することを特徴とする、（ａ）Ｓr、Ｔa、Ｎbの混合金
属アルコキシドを溶媒に溶かしたものを基体に塗布し、
（ｂ）溶媒を蒸発させ、（ｃ）さらに熱処理により有機
成分を除去し、（ｄ）Ｏ2下で、結晶化温度以上の温度
で結晶化アニールを行なう。
は、下記の（ａ）〜（ｃ）のステップを所定回数繰り返
して所望の厚さのアモルファスを形成した後、（ｄ）の
ステップを実施することにより、前記強誘電体膜を形成
することを特徴とする、（ａ）Ｓr、Ｔa、Ｎbの混合金
属アルコキシドを溶媒に溶かしたものを基体に塗布し、
（ｂ）溶媒を蒸発させ、（ｃ）さらに熱処理により有機
成分を除去し、（ｄ）Ｏ2下で、結晶化温度以上の温度
で結晶化アニールを行なう。
【００２６】したがって、いわゆるゾル・ゲル法を用い
て、所望の厚さの混晶を得ることができる。このため、
低誘電率、高融点、所望の強誘電性を有する強誘電体膜
を所望の厚さに形成することができる。
て、所望の厚さの混晶を得ることができる。このため、
低誘電率、高融点、所望の強誘電性を有する強誘電体膜
を所望の厚さに形成することができる。
【００２７】
【発明の実施の形態】図１に、この発明の一実施形態に
よる強誘電体記憶素子であるＭＦＭＩＳ構造のＦＥＴ２
０の構成を示す。ＦＥＴ２０は、シリコン半導体基板２
２に形成されたソース領域Ｓと、ドレイン領域Ｄとを備
えている。ソース領域Ｓとドレイン領域Ｄとの間には、
チャネル形成領域ＣＨが設けられている。
よる強誘電体記憶素子であるＭＦＭＩＳ構造のＦＥＴ２
０の構成を示す。ＦＥＴ２０は、シリコン半導体基板２
２に形成されたソース領域Ｓと、ドレイン領域Ｄとを備
えている。ソース領域Ｓとドレイン領域Ｄとの間には、
チャネル形成領域ＣＨが設けられている。
【００２８】チャネル形成領域ＣＨの上には、絶縁膜で
あるゲート酸化膜２４が形成されている。ゲート酸化膜
２４はＳiＯ2により構成されている。ゲート酸化膜２４
の上には、下部導電体膜であるフローティングゲート２
６が形成されている。フローティングゲート２６は、Ｐ
t／ＩrＯ2の積層構造を有している。
あるゲート酸化膜２４が形成されている。ゲート酸化膜
２４はＳiＯ2により構成されている。ゲート酸化膜２４
の上には、下部導電体膜であるフローティングゲート２
６が形成されている。フローティングゲート２６は、Ｐ
t／ＩrＯ2の積層構造を有している。
【００２９】フローティングゲート２６の上には後述す
る強誘電体膜２８が形成されている。強誘電体膜２８の
上には、上部導電体膜であるコントロールゲート３０が
形成されている。コントロールゲート３０はＰtにより
構成されている。
る強誘電体膜２８が形成されている。強誘電体膜２８の
上には、上部導電体膜であるコントロールゲート３０が
形成されている。コントロールゲート３０はＰtにより
構成されている。
【００３０】つぎに、図２に、書込み時におけるＦＥＴ
２０の等価回路を示す。書込み時におけるＦＥＴ２０の
等価回路は、強誘電体膜２８を持つコンデンサＣf（容
量Ｃf）と、ゲート酸化膜２４を持つコンデンサＣox
（容量Ｃox）とを直列に接続した形になっている。した
がって、シリコン半導体基板２２とコントロールゲート
３０との間に電圧Ｖ（＝＋Ｖまたは−Ｖ）を与えた場
合、強誘電体膜２８を持つコンデンサＣfには、次式で
示す分圧Ｖf、 Ｖf＝Ｃox／（Ｃf＋Ｃox）・Ｖ がかかる。
２０の等価回路を示す。書込み時におけるＦＥＴ２０の
等価回路は、強誘電体膜２８を持つコンデンサＣf（容
量Ｃf）と、ゲート酸化膜２４を持つコンデンサＣox
（容量Ｃox）とを直列に接続した形になっている。した
がって、シリコン半導体基板２２とコントロールゲート
３０との間に電圧Ｖ（＝＋Ｖまたは−Ｖ）を与えた場
合、強誘電体膜２８を持つコンデンサＣfには、次式で
示す分圧Ｖf、 Ｖf＝Ｃox／（Ｃf＋Ｃox）・Ｖ がかかる。
【００３１】コンデンサＣfの面積とコンデンサＣoxの
面積を同一に設定すると、コンデンサＣfにかかる電界
Ｅfは、 Ｅf＝εox／（εf・ｔox＋εox・ｔf）・Ｖ ・・・(1) ただし、 εf：強誘電体の比誘電率 εox：ＳiＯ2の比誘電率 ｔf：強誘電体膜の厚さ ｔox：ゲート酸化膜の厚さ となる。
面積を同一に設定すると、コンデンサＣfにかかる電界
Ｅfは、 Ｅf＝εox／（εf・ｔox＋εox・ｔf）・Ｖ ・・・(1) ただし、 εf：強誘電体の比誘電率 εox：ＳiＯ2の比誘電率 ｔf：強誘電体膜の厚さ ｔox：ゲート酸化膜の厚さ となる。
【００３２】さて、強誘電体膜２８に分極反転を起こさ
せるためには、 Ｅf＞αＥc ・・・(2) ただし、 αＥc：強誘電体の分極反転に必要な電界 α：定数 Ｅc：抗電界 でなければならない。
せるためには、 Ｅf＞αＥc ・・・(2) ただし、 αＥc：強誘電体の分極反転に必要な電界 α：定数 Ｅc：抗電界 でなければならない。
【００３３】式（１）、（２）より、 εox／（εf・ｔox＋εox・ｔf）・Ｖ＞αＥc ・・・(3) となる。
【００３４】式（３）の左辺、すなわち、コンデンサＣ
fにかかる電界Ｅfを大きくするためには、強誘電体の比
誘電率εfを小さくするか、強誘電体膜２８の厚さｔfや
ゲート酸化膜２４の厚さｔoxを薄くするかしなければな
らない。しかしながら、ゲート酸化膜２４の厚さｔoxを
薄くするのは限界がある。
fにかかる電界Ｅfを大きくするためには、強誘電体の比
誘電率εfを小さくするか、強誘電体膜２８の厚さｔfや
ゲート酸化膜２４の厚さｔoxを薄くするかしなければな
らない。しかしながら、ゲート酸化膜２４の厚さｔoxを
薄くするのは限界がある。
【００３５】図３に、ゲート酸化膜２４の厚さｔox＝１
０ｎｍに固定し、シリコン半導体基板２２とコントロー
ルゲート３０との間に与える電圧Ｖをパラメータとした
場合における、強誘電体膜２８の厚さｔfとコンデンサ
Ｃfにかかる電界Ｅfとの関係を示す。実線が強誘電体の
比誘電率εf＝１０を表わし、破線が強誘電体の比誘電
率εf＝１００を表わす。
０ｎｍに固定し、シリコン半導体基板２２とコントロー
ルゲート３０との間に与える電圧Ｖをパラメータとした
場合における、強誘電体膜２８の厚さｔfとコンデンサ
Ｃfにかかる電界Ｅfとの関係を示す。実線が強誘電体の
比誘電率εf＝１０を表わし、破線が強誘電体の比誘電
率εf＝１００を表わす。
【００３６】図３からわかるように、比誘電率εf＝１
００の場合には、強誘電体膜２８の厚さｔfを薄くして
も、電界Ｅfはあまり大きくならない。しかし、比誘電
率εf＝１０の場合には、強誘電体膜２８の厚さｔfを薄
くすると、電界Ｅfがかなり大きくなる。すなわち、電
界Ｅfを大きくするためには、強誘電体膜２８の厚さｔf
を薄くするとともに、強誘電体の比誘電率εfを低くす
る必要がある。
００の場合には、強誘電体膜２８の厚さｔfを薄くして
も、電界Ｅfはあまり大きくならない。しかし、比誘電
率εf＝１０の場合には、強誘電体膜２８の厚さｔfを薄
くすると、電界Ｅfがかなり大きくなる。すなわち、電
界Ｅfを大きくするためには、強誘電体膜２８の厚さｔf
を薄くするとともに、強誘電体の比誘電率εfを低くす
る必要がある。
【００３７】式（３）を変形すれば、 Ｖ／α＞Ｅc・εf／εox・ｔox＋ｔf≡ｋ１ ・・・(4) となる。すなわち、強誘電体膜２８に分極反転を起こさ
せるためには、式（４）を満たす必要がある。
せるためには、式（４）を満たす必要がある。
【００３８】つぎに、ゲート酸化膜２４を持つコンデン
サＣoxにかかる分圧Ｖoxに基づく電界をＥoxとすると、 Ｅox＝εf／εox・Ｅf となる。
サＣoxにかかる分圧Ｖoxに基づく電界をＥoxとすると、 Ｅox＝εf／εox・Ｅf となる。
【００３９】コンデンサＣfにかかる電界Ｅfとして、強
誘電体の分極反転に必要な電界αＥcを与えたとする
と、上式は、 Ｅox＝εf／εox・αＥc ・・・(5) となる。
誘電体の分極反転に必要な電界αＥcを与えたとする
と、上式は、 Ｅox＝εf／εox・αＥc ・・・(5) となる。
【００４０】一方、ゲート酸化膜２４が絶縁破壊を起こ
さないためには、 Ｅox＜Ｅbd ・・・(6) ただし、 Ｅbd：ゲート酸化膜２４の絶縁破壊強度 である。
さないためには、 Ｅox＜Ｅbd ・・・(6) ただし、 Ｅbd：ゲート酸化膜２４の絶縁破壊強度 である。
【００４１】式（５）、（６）より、 Ｅbd・εox／α＞Ｅc・εf≡ｋ２ ・・・(7) となる。すなわち、ゲート酸化膜２４が絶縁破壊を起こ
さないためには、式（７）を満たす必要がある。
さないためには、式（７）を満たす必要がある。
【００４２】図４Ａは、主要な強誘電体について、式
（４）のｋ１と式（７）のｋ２との関係をプロットした
図である。ただし、 ｔox＝１５ｎｍ εox＝３．９ ｔf＝２００ｎｍ としている。
（４）のｋ１と式（７）のｋ２との関係をプロットした
図である。ただし、 ｔox＝１５ｎｍ εox＝３．９ ｔf＝２００ｎｍ としている。
【００４３】いま、 Ｖ＝５．０Ｖ α＝２ Ｅbd＝８ＭＶ／ｃｍ εox＝３．９ とすると、式（４）より、 ２．５［Ｖ］＞ｋ１ ・・・(8) となる。
【００４４】また、式（７）より、 １．５６×１０9［Ｖ／ｍ］＞ｋ２ ・・・(9) となる。
【００４５】すなわち、強誘電体膜２８に分極反転を起
こさせ、かつ、ゲート酸化膜２４が絶縁破壊を起こさな
いためには、式（８）および式（９）を満たす必要があ
る。図４Ａの破線で囲った領域（ｚ）にある強誘電体
が、このような条件を満たす。領域（ｚ）の近傍の拡大
図を、図４Ｂに示す。
こさせ、かつ、ゲート酸化膜２４が絶縁破壊を起こさな
いためには、式（８）および式（９）を満たす必要があ
る。図４Ａの破線で囲った領域（ｚ）にある強誘電体
が、このような条件を満たす。領域（ｚ）の近傍の拡大
図を、図４Ｂに示す。
【００４６】さらに、図１に示すソースＳ、ドレインＤ
をセルフアラインで形成するためには、強誘電体膜２８
を形成した後に、強誘電体膜２８等をマスクとして不純
物イオンの注入を行ない、注入した不純物を熱拡散する
必要がある。このため、８００℃程度の加熱工程に耐え
得る、融点の高い強誘電体でなければならない。
をセルフアラインで形成するためには、強誘電体膜２８
を形成した後に、強誘電体膜２８等をマスクとして不純
物イオンの注入を行ない、注入した不純物を熱拡散する
必要がある。このため、８００℃程度の加熱工程に耐え
得る、融点の高い強誘電体でなければならない。
【００４７】このような条件を満たす強誘電体として、
Ｓr2Ｎb2Ｏ7を選択し、後述するゾル・ゲル法を用い
て、Ｓr2Ｎb2Ｏ7の薄膜を形成した。図５は、形成され
た素子のＸ線回折パターンを、結晶化アニール温度をパ
ラメータとして表わした図面である。図５からわかるよ
うに、結晶化アニール温度を９００℃以上とした場合に
はＳr2Ｎb2Ｏ7特有のピークが表われており、Ｓr2Ｎb2
Ｏ7が結晶化していることが分かる。
Ｓr2Ｎb2Ｏ7を選択し、後述するゾル・ゲル法を用い
て、Ｓr2Ｎb2Ｏ7の薄膜を形成した。図５は、形成され
た素子のＸ線回折パターンを、結晶化アニール温度をパ
ラメータとして表わした図面である。図５からわかるよ
うに、結晶化アニール温度を９００℃以上とした場合に
はＳr2Ｎb2Ｏ7特有のピークが表われており、Ｓr2Ｎb2
Ｏ7が結晶化していることが分かる。
【００４８】このようにして得られたＳr2Ｎb2Ｏ7の薄
膜は、比誘電率εf＝４５程度であった。しかしなが
ら、強誘電性（印加電圧と分極との関係におけるヒステ
リシス特性）を確認することはできなかった。この原因
のひとつとして、キュリー温度Ｔcが考えられる。キュ
リー温度Ｔcとは、強誘電性を示す温度と常誘電性を示
す温度との境目の温度をいう。したがって、キュリー温
度より低い温度においては、物質は強誘電性を示す。Ｓ
r2Ｎb2Ｏ7のキュリー温度Ｔc＝１３４２℃である。した
がって、結晶学的には、Ｓr2Ｎb2Ｏ7は、常温で強誘電
性を示すはずである。
膜は、比誘電率εf＝４５程度であった。しかしなが
ら、強誘電性（印加電圧と分極との関係におけるヒステ
リシス特性）を確認することはできなかった。この原因
のひとつとして、キュリー温度Ｔcが考えられる。キュ
リー温度Ｔcとは、強誘電性を示す温度と常誘電性を示
す温度との境目の温度をいう。したがって、キュリー温
度より低い温度においては、物質は強誘電性を示す。Ｓ
r2Ｎb2Ｏ7のキュリー温度Ｔc＝１３４２℃である。した
がって、結晶学的には、Ｓr2Ｎb2Ｏ7は、常温で強誘電
性を示すはずである。
【００４９】しかし、キュリー温度Ｔcがあまり高すぎ
ると、常温では格子の振動が起こらず（ソフトモードの
凍結）、このため強誘電性を示さないのではないかと考
えられる。そこで、発明者は、Ｓr2Ｎb2Ｏ7と同じ結晶
構造を持ち、かつ、キュリー温度Ｔcの低い（Ｔc＝−１
０７℃）Ｓr2Ｔa2Ｏ7に着目した。
ると、常温では格子の振動が起こらず（ソフトモードの
凍結）、このため強誘電性を示さないのではないかと考
えられる。そこで、発明者は、Ｓr2Ｎb2Ｏ7と同じ結晶
構造を持ち、かつ、キュリー温度Ｔcの低い（Ｔc＝−１
０７℃）Ｓr2Ｔa2Ｏ7に着目した。
【００５０】図６に、Ｓr2Ｎb2Ｏ7およびＳr2Ｔa2Ｏ7の
結晶学的特性および電気的特性を示す。Ｓr2Ｎb2Ｏ7お
よびＳr2Ｔa2Ｏ7は、結晶構造が類似（ともに正方晶）
している。そこで、Ｓr2Ｎb2Ｏ7とＳr2Ｔa2Ｏ7との混
晶、すなわち、 Ｓr2（Ｔa1-xＮbx）2Ｏ7 ・・・(10) ただし、 ０＜ｘ＜１、 の薄膜を作製してみた。
結晶学的特性および電気的特性を示す。Ｓr2Ｎb2Ｏ7お
よびＳr2Ｔa2Ｏ7は、結晶構造が類似（ともに正方晶）
している。そこで、Ｓr2Ｎb2Ｏ7とＳr2Ｔa2Ｏ7との混
晶、すなわち、 Ｓr2（Ｔa1-xＮbx）2Ｏ7 ・・・(10) ただし、 ０＜ｘ＜１、 の薄膜を作製してみた。
【００５１】混晶Ｓr2（Ｔa1-xＮbx）2Ｏ7は、ＮbとＴa
の混合比に応じて、結晶学的特性および電気的特性が連
続的に変化する。図７は、混晶Ｓr2（Ｔa1-xＮbx）2Ｏ7
におけるＮbの比率ｘと、混晶Ｓr2（Ｔa1-xＮbx）2Ｏ7
のキュリー温度Ｔcとの関係を表わす図面である。これ
から、たとえばキュリー温度Ｔc1を得るには、Ｎbの比
率をｘ1とすればよいことが分かる。
の混合比に応じて、結晶学的特性および電気的特性が連
続的に変化する。図７は、混晶Ｓr2（Ｔa1-xＮbx）2Ｏ7
におけるＮbの比率ｘと、混晶Ｓr2（Ｔa1-xＮbx）2Ｏ7
のキュリー温度Ｔcとの関係を表わす図面である。これ
から、たとえばキュリー温度Ｔc1を得るには、Ｎbの比
率をｘ1とすればよいことが分かる。
【００５２】そこで、式（１０）に示す混晶を、ｘ＝
０．１、０．２、０．３、０．４、０．６について作製
してみた。混晶薄膜の形成は、ゾル・ゲル（Ｓｏｌ−Ｇ
ｅｌ）法により行なった。ゾル・ゲル法による混晶薄膜
の形成過程を以下に示す。
０．１、０．２、０．３、０．４、０．６について作製
してみた。混晶薄膜の形成は、ゾル・ゲル（Ｓｏｌ−Ｇ
ｅｌ）法により行なった。ゾル・ゲル法による混晶薄膜
の形成過程を以下に示す。
【００５３】まず、Ｓr、Ｔa、Ｎbの混合金属アルコキ
シドを溶媒に溶かしたものを用意し、Ｐt／ＩrＯ2の積
層構造を有する基体（この基体は、後にパタニングされ
てフローティングゲート２６（図１参照）となる）に、
これを塗布する。溶媒として、２−メトキシエタノール
を用いた。また、塗布は、スピンコーティングにより行
なった。
シドを溶媒に溶かしたものを用意し、Ｐt／ＩrＯ2の積
層構造を有する基体（この基体は、後にパタニングされ
てフローティングゲート２６（図１参照）となる）に、
これを塗布する。溶媒として、２−メトキシエタノール
を用いた。また、塗布は、スピンコーティングにより行
なった。
【００５４】つぎに、１８０℃で溶媒を蒸発させた。
【００５５】つぎに、有機成分を除去するために、４０
０℃の乾燥した空気を用いて３０分間熱処理を行なっ
た。
０℃の乾燥した空気を用いて３０分間熱処理を行なっ
た。
【００５６】このような処理を所定回数繰り返して所望
の厚さのアモルファスを形成した。この実施形態におい
ては、上述のプロセスを４回繰り返した（４度塗り）。
なお、アモルファスの所望の厚さが薄い場合には、上述
のプロセスは必ずしも繰り返す必要はなく、１回のみで
もよい。
の厚さのアモルファスを形成した。この実施形態におい
ては、上述のプロセスを４回繰り返した（４度塗り）。
なお、アモルファスの所望の厚さが薄い場合には、上述
のプロセスは必ずしも繰り返す必要はなく、１回のみで
もよい。
【００５７】つぎに、形成されたアモルファスに対し
て、結晶化アニールを行なった。この実施形態において
は、ＲＴＡ（Rapid Thermal Annealing）法を用いて結
晶化アニールを行なった。すなわち、８５０〜１０００
℃の状態で、Ｏ2を用いて１分間、加熱処理をおこなっ
た。このようにして、式（１０）に示す混晶の薄膜を得
た。得られた薄膜の厚さｔf＝１４５ｎｍであった。
て、結晶化アニールを行なった。この実施形態において
は、ＲＴＡ（Rapid Thermal Annealing）法を用いて結
晶化アニールを行なった。すなわち、８５０〜１０００
℃の状態で、Ｏ2を用いて１分間、加熱処理をおこなっ
た。このようにして、式（１０）に示す混晶の薄膜を得
た。得られた薄膜の厚さｔf＝１４５ｎｍであった。
【００５８】なお、上述のゾル・ゲル法における、処理
温度、処理時間等はひとつの例であり、この発明はこれ
らの処理温度、処理時間等に限定されるものではない。
温度、処理時間等はひとつの例であり、この発明はこれ
らの処理温度、処理時間等に限定されるものではない。
【００５９】また、Ｓr2（Ｔa1-xＮbx）2Ｏ7の薄膜形成
方法は、ゾル・ゲル法に限定されるものではない。たと
えば、スパッタリング法、ＭＯＣＶＤ法、ＭＯＤ法、Ｉ
ＢＳ法、ＰＬＤ法など、従来の強誘電体薄膜の製法を用
いることができる。
方法は、ゾル・ゲル法に限定されるものではない。たと
えば、スパッタリング法、ＭＯＣＶＤ法、ＭＯＤ法、Ｉ
ＢＳ法、ＰＬＤ法など、従来の強誘電体薄膜の製法を用
いることができる。
【００６０】なお、得られた混晶の薄膜の上に、スパッ
タリングにより、Ｐtの層（この層は、後にパタニング
されてコントロールゲート３０（図１参照）となる）を
形成する。
タリングにより、Ｐtの層（この層は、後にパタニング
されてコントロールゲート３０（図１参照）となる）を
形成する。
【００６１】図８は、形成された素子（ｘ＝０．３）の
Ｘ線回折パターンを、結晶化アニール温度をパラメータ
として表わした図面である。図８からわかるように、結
晶化アニール温度を９５０℃以上とした場合に、Ｓr
2（Ｔa1-xＮbx）2Ｏ7特有のピークが表われており、Ｓr
2（Ｔa1-xＮbx）2Ｏ7が結晶化していることが分かる。
形成されたＳr2（Ｔa1-xＮbx）2Ｏ7薄膜の表面は、極め
て滑らかな微細結晶構造であった。
Ｘ線回折パターンを、結晶化アニール温度をパラメータ
として表わした図面である。図８からわかるように、結
晶化アニール温度を９５０℃以上とした場合に、Ｓr
2（Ｔa1-xＮbx）2Ｏ7特有のピークが表われており、Ｓr
2（Ｔa1-xＮbx）2Ｏ7が結晶化していることが分かる。
形成されたＳr2（Ｔa1-xＮbx）2Ｏ7薄膜の表面は、極め
て滑らかな微細結晶構造であった。
【００６２】なお、結晶化アニール温度８５０℃および
９００℃のときには、Ｓr2（Ｔa1-xＮbx）2Ｏ7のピーク
は見られず、代りに、Ｓr2（Ｔa1-xＮbx）10Ｏ27を示す
ピークが見られた。また、このようなＸ線回折パターン
と結晶化アニール温度との関係は、０．１≦ｘ≦０．６
の範囲においては、ｘの値に依存するものではなかっ
た。
９００℃のときには、Ｓr2（Ｔa1-xＮbx）2Ｏ7のピーク
は見られず、代りに、Ｓr2（Ｔa1-xＮbx）10Ｏ27を示す
ピークが見られた。また、このようなＸ線回折パターン
と結晶化アニール温度との関係は、０．１≦ｘ≦０．６
の範囲においては、ｘの値に依存するものではなかっ
た。
【００６３】図９は、このようにして形成されたＳr
2（Ｔa1-xＮbx）2Ｏ7の薄膜に印加される電圧と分極と
の関係を、ｘをパラメータとして表わした図面である。
電圧と分極との関係は、１ＫＨzのソーヤタワー（Sawye
r Tower）回路を用いて計測した。横軸が電圧、縦軸が
分極を表わす。薄膜に印加される電圧と分極との関係
は、０．１≦ｘ≦０．３の範囲において、ヒステリシス
特性を示していることが分かる。図７から、０．１≦ｘ
≦０．３の範囲において、キュリー温度Ｔcは、１８０
℃≧Ｔc≧６００℃の範囲にあることがわかる（図７で
は、ｘ＝０．２のときキュリー温度Ｔcが４１０℃程度
であり、ｘ＝０．３のときキュリー温度Ｔcが５２０℃
程度である）。
2（Ｔa1-xＮbx）2Ｏ7の薄膜に印加される電圧と分極と
の関係を、ｘをパラメータとして表わした図面である。
電圧と分極との関係は、１ＫＨzのソーヤタワー（Sawye
r Tower）回路を用いて計測した。横軸が電圧、縦軸が
分極を表わす。薄膜に印加される電圧と分極との関係
は、０．１≦ｘ≦０．３の範囲において、ヒステリシス
特性を示していることが分かる。図７から、０．１≦ｘ
≦０．３の範囲において、キュリー温度Ｔcは、１８０
℃≧Ｔc≧６００℃の範囲にあることがわかる（図７で
は、ｘ＝０．２のときキュリー温度Ｔcが４１０℃程度
であり、ｘ＝０．３のときキュリー温度Ｔcが５２０℃
程度である）。
【００６４】一方、ｘ＝０．４およびｘ＝０．６では、
ヒステリシス特性を示さなかった（図示せず）。これ
は、キュリー温度Ｔcが高すぎるためと考えられる（図
７では、ｘ＝０．４のときキュリー温度Ｔcが７３５℃
程度であり、ｘ＝０．６のとき、キュリー温度Ｔcが１
０００℃程度である）。
ヒステリシス特性を示さなかった（図示せず）。これ
は、キュリー温度Ｔcが高すぎるためと考えられる（図
７では、ｘ＝０．４のときキュリー温度Ｔcが７３５℃
程度であり、ｘ＝０．６のとき、キュリー温度Ｔcが１
０００℃程度である）。
【００６５】またｘが極端に小さいとキュリー温度Ｔc
が低くなりすぎるためあまり好ましくない。
が低くなりすぎるためあまり好ましくない。
【００６６】図９からわかるように、ｘ＝０．３のとき
に残留分極Ｐrが最も大きく、Ｐr＝０．５μＣ／ｃｍ2
であった。このとき、抗電界Ｅc＝４４ＫＶ／ｃｍであ
った。
に残留分極Ｐrが最も大きく、Ｐr＝０．５μＣ／ｃｍ2
であった。このとき、抗電界Ｅc＝４４ＫＶ／ｃｍであ
った。
【００６７】図１０は、形成されたＳr2（Ｔa1-xＮbx）
2Ｏ7の薄膜に印加されるバイアス電圧と容量との関係
を、ｘをパラメータとして表わした図面である。バイア
ス電圧と容量との関係は、２５ｍＶ，１００ＫＨzのＬ
ＣＲメータ（ＨＰ４２８４Ａ）を用いて計測した。横軸
がバイアス電圧、縦軸が容量を表わす。掃引レートは、
０．５Ｖ／ｓであった。この図からも、０．１≦ｘ≦
０．３の範囲において、形成された薄膜が強誘電性を示
していることがわかる。
2Ｏ7の薄膜に印加されるバイアス電圧と容量との関係
を、ｘをパラメータとして表わした図面である。バイア
ス電圧と容量との関係は、２５ｍＶ，１００ＫＨzのＬ
ＣＲメータ（ＨＰ４２８４Ａ）を用いて計測した。横軸
がバイアス電圧、縦軸が容量を表わす。掃引レートは、
０．５Ｖ／ｓであった。この図からも、０．１≦ｘ≦
０．３の範囲において、形成された薄膜が強誘電性を示
していることがわかる。
【００６８】バイアス電圧＝０のときの容量から求めた
比誘電率εrは、ｘ＝０．３のとき、５３であった。
比誘電率εrは、ｘ＝０．３のとき、５３であった。
【００６９】図１１は、形成されたＳr2（Ｔa1-xＮbx）
2Ｏ7の薄膜のリーク電流特性を、ｘをパラメータとして
表わした図面である。横軸が電圧、縦軸がリーク電流密
度を表わす。リーク電流密度は、ｘ＝０．３のとき最も
大きく、ｘ＝０．１のとき最も小さくなっているが、こ
れは測定誤差かもしれない。いずれにせよ、これらの薄
膜のリーク電流密度は、電圧３Ｖ（電界にして約２００
ＫＶ／ｃｍ）のときに６×１０-7Ａ／ｃｍ2以下であ
り、かなり小さい。
2Ｏ7の薄膜のリーク電流特性を、ｘをパラメータとして
表わした図面である。横軸が電圧、縦軸がリーク電流密
度を表わす。リーク電流密度は、ｘ＝０．３のとき最も
大きく、ｘ＝０．１のとき最も小さくなっているが、こ
れは測定誤差かもしれない。いずれにせよ、これらの薄
膜のリーク電流密度は、電圧３Ｖ（電界にして約２００
ＫＶ／ｃｍ）のときに６×１０-7Ａ／ｃｍ2以下であ
り、かなり小さい。
【００７０】なお、上述の実施形態においては、（Ａ１
y1Ａ２y2・・・Ａｎyn）2（Ｂ１x1Ｂ２x2・・・Ｂ
ｍxm）2Ｏ7で表わされる混晶のうち、Ｓr2（Ｔa1-xＮ
bx）2Ｏ7を例に説明したが、この発明はＳr2（Ｔa1-xＮ
bx）2Ｏ7に限定されるものではない。（Ａ１y1Ａ２y2・
・・Ａｎyn）2（Ｂ１x1Ｂ２x2・・・Ｂｍxm）2Ｏ7のＡ
１、Ａ２、・・・、Ａｎとして、たとえば、IIa族の元
素、IIIa族の元素、ランタン系列元素を用いることがで
きる。
y1Ａ２y2・・・Ａｎyn）2（Ｂ１x1Ｂ２x2・・・Ｂ
ｍxm）2Ｏ7で表わされる混晶のうち、Ｓr2（Ｔa1-xＮ
bx）2Ｏ7を例に説明したが、この発明はＳr2（Ｔa1-xＮ
bx）2Ｏ7に限定されるものではない。（Ａ１y1Ａ２y2・
・・Ａｎyn）2（Ｂ１x1Ｂ２x2・・・Ｂｍxm）2Ｏ7のＡ
１、Ａ２、・・・、Ａｎとして、たとえば、IIa族の元
素、IIIa族の元素、ランタン系列元素を用いることがで
きる。
【００７１】IIa族の元素としては、Ｓr以外に、たとえ
ばＭg、Ｃa、Ｂaなどを用いることができる。IIIa族の
元素としては、たとえばＳc，Ｙ，Ｌa，Ａcなどを用い
ることができる。ランタン系列元素としては、たとえば
Ｃe，Ｐr，Ｎd，Ｐm，Ｓm，Ｅu，Ｇd，Ｔb，Ｌaなどを
用いることができる。
ばＭg、Ｃa、Ｂaなどを用いることができる。IIIa族の
元素としては、たとえばＳc，Ｙ，Ｌa，Ａcなどを用い
ることができる。ランタン系列元素としては、たとえば
Ｃe，Ｐr，Ｎd，Ｐm，Ｓm，Ｅu，Ｇd，Ｔb，Ｌaなどを
用いることができる。
【００７２】（Ａ１y1Ａ２y2・・・Ａｎyn）2（Ｂ１x1
Ｂ２x2・・・Ｂｍxm）2Ｏ7のＢ１、Ｂ２、・・・、Ｂｍ
としては、Ｎb，Ｔa以外に、たとえばＴi，Ｚr，Ｈf，
Ｙなどを用いることができる。
Ｂ２x2・・・Ｂｍxm）2Ｏ7のＢ１、Ｂ２、・・・、Ｂｍ
としては、Ｎb，Ｔa以外に、たとえばＴi，Ｚr，Ｈf，
Ｙなどを用いることができる。
【００７３】すなわち、Ｓr2Ｎb2Ｏ7，Ｓr2Ｔa2Ｏ7以外
に、たとえばＣa2Ｎb2Ｏ7，Ｌa2Ｔi2Ｏ7，Ｃe2Ｔi
2Ｏ7，Ｐr2Ｔi2Ｏ7，Ｎd2Ｔi2Ｏ7，Ｓm2Ｔi2Ｏ7，Ｇd2
Ｔi2Ｏ7，Ｙ2Ｔi2Ｏ7などの混晶を用いて薄膜を形成す
ることもできる。
に、たとえばＣa2Ｎb2Ｏ7，Ｌa2Ｔi2Ｏ7，Ｃe2Ｔi
2Ｏ7，Ｐr2Ｔi2Ｏ7，Ｎd2Ｔi2Ｏ7，Ｓm2Ｔi2Ｏ7，Ｇd2
Ｔi2Ｏ7，Ｙ2Ｔi2Ｏ7などの混晶を用いて薄膜を形成す
ることもできる。
【００７４】また、上述の実施形態においては、強誘電
体膜のキュリー温度Ｔcが、１８０℃≧Ｔc≧６００℃と
なるように混晶薄膜を形成したが、この発明はこれに限
定されるものではない。使用温度に対応させて所望のキ
ュリー温度Ｔcをもつ強誘電体薄膜を形成すればよい。
体膜のキュリー温度Ｔcが、１８０℃≧Ｔc≧６００℃と
なるように混晶薄膜を形成したが、この発明はこれに限
定されるものではない。使用温度に対応させて所望のキ
ュリー温度Ｔcをもつ強誘電体薄膜を形成すればよい。
【００７５】なお、上述の実施形態においては、ＭＦＭ
ＩＳ構造のＦＥＴ２０にこの発明を適用した場合を例に
説明したが、この発明はＭＦＭＩＳ構造のＦＥＴに限定
されるものではない。たとえば、図１２Ａに示すＭＦＩ
Ｓ構造のＦＥＴ４０や、図１２Ｂに示すＭＩＦＩＳ構造
のＦＥＴ５０、図１２Ｃに示すＭＦＳ構造のＦＥＴ６０
などにも適用することができる。
ＩＳ構造のＦＥＴ２０にこの発明を適用した場合を例に
説明したが、この発明はＭＦＭＩＳ構造のＦＥＴに限定
されるものではない。たとえば、図１２Ａに示すＭＦＩ
Ｓ構造のＦＥＴ４０や、図１２Ｂに示すＭＩＦＩＳ構造
のＦＥＴ５０、図１２Ｃに示すＭＦＳ構造のＦＥＴ６０
などにも適用することができる。
【００７６】なお、ＭＦＩＳ構造のＦＥＴ４０は、書込
み時において、絶縁膜４２を備えたコンデンサと強誘電
体膜４４を備えたコンデンサとが直列に接続された形の
等価回路となる。ＭＩＦＩＳ構造のＦＥＴ５０は、書込
み時において、絶縁膜４２を備えたコンデンサ、強誘電
体膜５４を備えたコンデンサ、および絶縁膜５６を備え
たコンデンサが直列に接続された形の等価回路となる。
み時において、絶縁膜４２を備えたコンデンサと強誘電
体膜４４を備えたコンデンサとが直列に接続された形の
等価回路となる。ＭＩＦＩＳ構造のＦＥＴ５０は、書込
み時において、絶縁膜４２を備えたコンデンサ、強誘電
体膜５４を備えたコンデンサ、および絶縁膜５６を備え
たコンデンサが直列に接続された形の等価回路となる。
【００７７】また、ＭＦＳ構造のＦＥＴ６０は、書込み
時において、絶縁膜６２を備えたコンデンサと強誘電体
膜６４を備えたコンデンサとが直列に接続された形の等
価回路となる。絶縁膜６２は意図して形成したものでは
なく、シリコン半導体基板６１の上に強誘電体膜６４を
形成する工程で、シリコン半導体基板６１のシリコンの
うち強誘電体膜６４に接する部分が酸化されてＳiＯ2形
成されたものである。
時において、絶縁膜６２を備えたコンデンサと強誘電体
膜６４を備えたコンデンサとが直列に接続された形の等
価回路となる。絶縁膜６２は意図して形成したものでは
なく、シリコン半導体基板６１の上に強誘電体膜６４を
形成する工程で、シリコン半導体基板６１のシリコンの
うち強誘電体膜６４に接する部分が酸化されてＳiＯ2形
成されたものである。
【００７８】また、この発明は強誘電体膜を備えたＦＥ
Ｔに限定されるものではない。強誘電体膜を備えた第１
のコンデンサ部と、第１のコンデンサ部と実質的に直列
に接続された第２のコンデンサ部とを備えた記憶素子に
も適用することができる。さらに、この発明は、強誘電
体を用いた記憶素子全般に適用されるものである。
Ｔに限定されるものではない。強誘電体膜を備えた第１
のコンデンサ部と、第１のコンデンサ部と実質的に直列
に接続された第２のコンデンサ部とを備えた記憶素子に
も適用することができる。さらに、この発明は、強誘電
体を用いた記憶素子全般に適用されるものである。
【図１】この発明の一実施形態による強誘電体記憶素子
であるＭＦＭＩＳ構造のＦＥＴ２０の構成を示す図面で
ある。
であるＭＦＭＩＳ構造のＦＥＴ２０の構成を示す図面で
ある。
【図２】書込み時におけるＦＥＴ２０の等価回路を示す
図面である。
図面である。
【図３】強誘電体膜２８の厚さｔfとコンデンサＣfにか
かる電界Ｅfとの関係を示す図面である。
かる電界Ｅfとの関係を示す図面である。
【図４】図４Ａは、主要な強誘電体について、ｋ１とｋ
２との関係をプロットした図である。図４Ｂは、図４Ａ
に示す領域（ｚ）近傍を拡大した図面である。
２との関係をプロットした図である。図４Ｂは、図４Ａ
に示す領域（ｚ）近傍を拡大した図面である。
【図５】形成された素子のＸ線回折パターンを示す図面
である。
である。
【図６】Ｓr2Ｎb2Ｏ7およびＳr2Ｔa2Ｏ7の結晶学的特性
および電気的特性を示す図面である。
および電気的特性を示す図面である。
【図７】混晶Ｓr2（Ｔa1-xＮbx）2Ｏ7におけるＮbの比
率ｘとキュリー温度Ｔcとの関係を表わす図面である。
率ｘとキュリー温度Ｔcとの関係を表わす図面である。
【図８】形成された素子（ｘ＝０．３）のＸ線回折パタ
ーンを表わした図面である。
ーンを表わした図面である。
【図９】形成されたＳr2（Ｔa1-xＮbx）2Ｏ7の薄膜に印
加される電圧と分極との関係を表わした図面である。
加される電圧と分極との関係を表わした図面である。
【図１０】形成されたＳr2（Ｔa1-xＮbx）2Ｏ7の薄膜に
印加されるバイアス電圧と容量との関係を表わした図面
である。
印加されるバイアス電圧と容量との関係を表わした図面
である。
【図１１】形成されたＳr2（Ｔa1-xＮbx）2Ｏ7の薄膜の
リーク電流特性を表わした図面である。
リーク電流特性を表わした図面である。
【図１２】この発明の他の実施形態によるＦＥＴの構成
を示す図面である。
を示す図面である。
【図１３】従来の強誘電体膜を用いたＦＥＴの一例を示
す図面である。
す図面である。
２０・・・・・・ＦＥＴ ２２・・・・・・シリコン半導体基板 ２４・・・・・・ゲート酸化膜 ２６・・・・・・フローティングゲート ２８・・・・・・強誘電体膜 ３０・・・・・・コントロールゲート ＣＨ・・・・・・チャネル形成領域
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/105 H01L 21/8247 H01L 29/788 H01L 29/792 H01B 3/12
Claims (8)
- 【請求項１】強誘電体膜を備え、強誘電体膜のヒステリ
シス特性を利用して情報を記憶する強誘電体記憶素子に
おいて、 強誘電体膜を、次式で表わされる混晶を用い、当該強誘
電体膜のキュリー温度Ｔcが１８０℃〜６００℃となる
ように構成したこと、 を特徴とする強誘電体記憶素子、 （Ａ１y1Ａ２y2・・・Ａｎyn）2（Ｂ１x1Ｂ２x2・・・Ｂｍxm）2Ｏ7 ただし、 ｘ１＋ｘ２＋・・・＋ｘｍ＝１であり、 ｙ１＋ｙ２＋・・・＋ｙｎ＝１であり、 ｘ１，ｘ２，・・・，ｘｍ，ｙ１，ｙ２，・・・，ｙｎ
のいずれも、０以上で、かつ、１以下であり、 ｘ１，ｘ２，・・・，ｘｍ，ｙ１，ｙ２，・・・，ｙｎ
のうち少なくとも２つは、０を越え、かつ、１未満であ
り、 Ａ１，Ａ２，・・・，Ａｎは、下記のＡ群の元素のうち
それぞれ異なる種類の元素であり、 Ｂ１，Ｂ２，・・・，Ｂｍは、下記のＢ群の元素のうち
それぞれ異なる種類の元素である、 Ａ群：IIa族の元素、IIIa族の元素、ランタン系列元
素、 Ｂ群：Ｔi、Ｎb、Ｔa、Ｚr、Ｈf、Ｙ 。 - 【請求項２】 強誘電体膜を備え、強誘電体膜のヒステリ
シス特性を利用して情報を記憶する強誘電体記憶素子に
おいて、 強誘電体膜を、次式で表わされる混晶を用い、０．２≦
ｘ１≦０．３となるように構成したこと、 を特徴とする強誘電体記憶素子、 （Ａ１） 2 （Ｂ１ x1 Ｂ２ x2 ） 2 Ｏ 7 ただし、 ｘ１＋ｘ２＝１であり、 Ａ１は、下記のＡ群の元素のうちそれぞれ異なる種類の
元素であり、 Ｂ１，Ｂ２は、下記のＢ群の元素のうちそれぞれ異なる
種類の元素である、 Ａ群：IIa族の元素、IIIa族の元素、ランタン系列元
素、 Ｂ群：Ｔi、Ｎb、Ｔa、Ｚr、Ｈf、Ｙ 。 - 【請求項３】請求項１または請求項２の強誘電体記憶素
子において、 前記強誘電体膜を、次式で表わされる混晶を用いて構成
したこと、を特徴とするもの、Ｓr2（Ｔa1-xＮbx）2Ｏ7 ただし、 ０＜ｘ＜１である。 - 【請求項４】 請求項１ないし請求項３のいずれかの強誘
電体記憶素子において、 前記強誘電体膜のキュリー温度Ｔｃが、４１０℃〜５２
０℃であること、 を特徴とするもの。 - 【請求項５】 請求項１ないし請求項４のいずれかの強誘
電体記憶素子において、 当該強誘電体記憶素子は、 前記強誘電体膜を備えた第１のコンデンサ部と、 第１のコンデンサ部と実質的に直列に接続された第２の
コンデンサ部と、 を備え、 直列に接続された第１のコンデンサ部および第２のコン
デンサ部の両端に、記憶すべき情報に対応した電圧を印
加することにより、第１のコンデンサ部の強誘電体膜に
かかる分圧に基づいて情報を記憶すること、 を特徴とするもの。 - 【請求項６】 請求項５の 強誘電体記憶素子において、 当該強誘電体記憶素子は、 ソース領域と、 ドレイン領域と、 ソース領域とドレイン領域との間に設けられたチャネル
形成領域と、 チャネル形成領域の上に形成された実質的な絶縁膜と、 絶縁膜の上方に形成された強誘電体膜と、 強誘電体膜の上に形成された上部導電体膜と、 を備えたこと、 を特徴とするもの。 - 【請求項７】 請求項６の 強誘電体記憶素子において、 当該強誘電体記憶素子は、 前記絶縁膜と強誘電体膜との間に、下部導電体膜を設け
たこと、 を特徴とするもの。 - 【請求項８】 請求項３の 強誘電体記憶素子を製造する製
造方法であって、 下記の（ａ）〜（ｃ）のステップを所定回数繰り返して
所望の厚さのアモルファスを形成した後、（ｄ）のステ
ップを実施することにより、前記強誘電体膜を形成する
こと、 を特徴とする強誘電体記憶素子の製造方法、 （ａ）Ｓr、Ｔa、Ｎbの混合金属アルコキシドを溶媒に
溶かしたものを基体に塗布し、 （ｂ）溶媒を蒸発させ、 （ｃ）さらに熱処理により有機成分を除去し、 （ｄ）Ｏ2下で、結晶化温度以上の温度で結晶化アニー
ルを行なう。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13396597A JP3190011B2 (ja) | 1997-05-23 | 1997-05-23 | 強誘電体記憶素子およびその製造方法 |
| KR10-1999-7000226A KR100476867B1 (ko) | 1997-05-23 | 1998-05-18 | 강유전체기억소자 및 그 제조방법 |
| EP98919659A EP0940856B1 (en) | 1997-05-23 | 1998-05-18 | Ferroelectric memory element and method of producing the same |
| PCT/JP1998/002207 WO1998053506A1 (fr) | 1997-05-23 | 1998-05-18 | Element de memoire ferroelectrique et son procede de production |
| DE69839600T DE69839600D1 (de) | 1997-05-23 | 1998-05-18 | Ferroelektrisches speicherelement und verfahren zur herstellung |
| US09/235,714 US6097058A (en) | 1997-05-23 | 1999-01-22 | Ferroelectric memory device and a method of manufacturing thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13396597A JP3190011B2 (ja) | 1997-05-23 | 1997-05-23 | 強誘電体記憶素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10326872A JPH10326872A (ja) | 1998-12-08 |
| JP3190011B2 true JP3190011B2 (ja) | 2001-07-16 |
Family
ID=15117230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13396597A Expired - Fee Related JP3190011B2 (ja) | 1997-05-23 | 1997-05-23 | 強誘電体記憶素子およびその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6097058A (ja) |
| EP (1) | EP0940856B1 (ja) |
| JP (1) | JP3190011B2 (ja) |
| KR (1) | KR100476867B1 (ja) |
| DE (1) | DE69839600D1 (ja) |
| WO (1) | WO1998053506A1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6368919B2 (en) | 1999-01-19 | 2002-04-09 | Micron Technology, Inc. | Method and composite for decreasing charge leakage |
| EP1192648A2 (en) * | 1999-06-10 | 2002-04-03 | Symetrix Corporation | Metal oxide thin films for high dielectric constant applications |
| US6495878B1 (en) | 1999-08-02 | 2002-12-17 | Symetrix Corporation | Interlayer oxide containing thin films for high dielectric constant application |
| KR100333669B1 (ko) | 1999-06-28 | 2002-04-24 | 박종섭 | 레드니오비움지르코니움타이타니트 용액 형성 방법 및 그를 이용한 강유전체 캐패시터 제조 방법 |
| DE19946437A1 (de) * | 1999-09-28 | 2001-04-12 | Infineon Technologies Ag | Ferroelektrischer Transistor |
| US6674109B1 (en) | 1999-09-30 | 2004-01-06 | Rohm Co., Ltd. | Nonvolatile memory |
| JP4938921B2 (ja) | 2000-03-16 | 2012-05-23 | 康夫 垂井 | トランジスタ型強誘電体不揮発性記憶素子 |
| JP2002016232A (ja) * | 2000-06-27 | 2002-01-18 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びその駆動方法 |
| KR100363393B1 (ko) * | 2000-06-28 | 2002-11-30 | 한국과학기술연구원 | 비파괴판독형 불휘발성 기억소자의 메모리 셀 소자 및 그제조 방법 |
| ATE394518T1 (de) * | 2001-04-03 | 2008-05-15 | Forschungszentrum Juelich Gmbh | Wärmedämmschicht auf basis von la2 zr2 o7 für hohe temperaturen |
| JP4825373B2 (ja) * | 2001-08-14 | 2011-11-30 | ローム株式会社 | 強誘電体薄膜の製造方法およびこれを用いた強誘電体メモリの製造方法 |
| DE10214159B4 (de) * | 2002-03-28 | 2008-03-20 | Qimonda Ag | Verfahren zur Herstellung einer Referenzschicht für MRAM-Speicherzellen |
| NO326130B1 (no) * | 2002-10-08 | 2008-10-06 | Enok Tjotta | Fremgangsmate for seleksjon og testing av forbindelser som inhiberer eller stimulerer klonal cellevekst |
| JP4346919B2 (ja) * | 2003-02-05 | 2009-10-21 | 忠弘 大見 | 強誘電体膜，半導体装置及び強誘電体膜の製造装置 |
| US6912150B2 (en) * | 2003-05-13 | 2005-06-28 | Lionel Portman | Reference current generator, and method of programming, adjusting and/or operating same |
| WO2005004198A2 (en) * | 2003-06-13 | 2005-01-13 | North Carolina State University | Complex oxides for use in semiconductor devices and related methods |
| KR100655780B1 (ko) * | 2004-12-20 | 2006-12-08 | 삼성전자주식회사 | 플래시 메모리 장치 및 그 제조 방법 |
| DE102005051573B4 (de) * | 2005-06-17 | 2007-10-18 | IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik | MIM/MIS-Struktur mit Praseodymtitanat als Isolatormaterial |
| WO2008126961A1 (en) * | 2007-04-12 | 2008-10-23 | University Of Seoul Foundation Of Industry-Academic Cooperation | Mfmis-fet, mfmis-ferroelectric memory device, and methods of manufacturing the same |
| JP2009266967A (ja) * | 2008-04-23 | 2009-11-12 | Tohoku Univ | 強誘電体膜、強誘電体膜を有する半導体装置、及びそれらの製造方法 |
| JP2010062221A (ja) * | 2008-09-01 | 2010-03-18 | Sharp Corp | 強誘電体ゲート電界効果トランジスタ、それを用いたメモリ素子及び強誘電体ゲート電界効果トランジスタの製造方法 |
| EP2484794A1 (de) * | 2011-02-07 | 2012-08-08 | Siemens Aktiengesellschaft | Material mit Pyrochlorstruktur mit Tantal, Verwendung des Materials, Schichtsystem und Verfahren zur Herstellung eines Schichtsystems |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3264506B2 (ja) * | 1991-11-18 | 2002-03-11 | ローム株式会社 | 強誘電体不揮発性記憶装置 |
| JPH09213899A (ja) * | 1996-02-06 | 1997-08-15 | Toshiba Corp | 強誘電体膜を有する不揮発性メモリ装置 |
-
1997
- 1997-05-23 JP JP13396597A patent/JP3190011B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-18 WO PCT/JP1998/002207 patent/WO1998053506A1/ja not_active Ceased
- 1998-05-18 EP EP98919659A patent/EP0940856B1/en not_active Expired - Lifetime
- 1998-05-18 KR KR10-1999-7000226A patent/KR100476867B1/ko not_active Expired - Fee Related
- 1998-05-18 DE DE69839600T patent/DE69839600D1/de not_active Expired - Lifetime
-
1999
- 1999-01-22 US US09/235,714 patent/US6097058A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| WO1998053506A1 (fr) | 1998-11-26 |
| EP0940856A4 (en) | 2002-03-27 |
| EP0940856B1 (en) | 2008-06-11 |
| KR100476867B1 (ko) | 2005-03-17 |
| US6097058A (en) | 2000-08-01 |
| DE69839600D1 (de) | 2008-07-24 |
| EP0940856A1 (en) | 1999-09-08 |
| KR20000023760A (ko) | 2000-04-25 |
| JPH10326872A (ja) | 1998-12-08 |
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