JP3030229B2

JP3030229B2 - データを転送する方法及びデータ記憶システム

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Publication number: JP3030229B2
Application number: JP7115893A
Authority: JP
Inventors: ジョエル・エイチ・コード; ミカエル・ハワード・ハートング; ジョセフ・スミス・ハイド; バーノン・ジョン・レッグボルド; ウィリアム・グリスウォルド・シェーマン
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1994-06-20
Filing date: 1995-05-15
Publication date: 2000-04-10
Anticipated expiration: 2015-04-10
Also published as: US5627990A; JPH0844627A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般にデータの階層的キ
ャッシュ記憶制御に、より詳しくは直接アクセス記憶装
置(DASD)サブシステムの重複キャッシュエントリの選択
的除去に関する。

【０００２】

【従来の技術】中央処理装置(CPU) におけるアクセス遅
延を減らすために、最近の高性能データプロセッサはメ
インデータ記憶装置の前部に専用の高速なハードウェア
管理型バッファメモリを用いる。この高速バッファは、
普通はアプリケーションプログラマに対して透明である
ので "キャッシュ" と呼ばれる。一般にハードウェア速
度はハードウェアの費用と正比例するので、キャッシュ
メモリの特性は、最初のキャッシュの前部に、別のより
高速なキャッシュを付加することにより、費用効率よく
改善することができる。各CPU はその専用キャッシュに
のみ直結されるので、共用メモリ多重処理構成では、こ
のような多重レベルキャッシュ "階層" は"首尾一貫性
のある管理" の要求を生じることが知られている。即
ち、多くの別個の専用キャッシュバッファの一時的な内
容は、最新のレコードのコピーのみが基本のメインデー
タ記憶に保持されることを保証するように、何とかして
調整される必要がある。

【０００３】多重レベルデータ記憶サブシステムを用い
るシステムでも類似の問題が生じる。例えば、最近の共
用記憶多重処理システムは、ランダムアクセスメモリレ
ベルと、それに続く少なくとも１つのより大きく、より
低速の記憶レベル、例えば直接アクセス記憶装置(DASD)
及びテープライブラリサブシステムとを有する階層デー
タ記憶装置に、いくつかのキャッシュバッファレベルを
介して接続された複数のホストプロセッサを備えること
がある。このような多重レベル共用記憶階層の上方及び
下方へのデータの転送は、全体の転送効率を最適化する
ために各レベルにデータ転送制御装置を必要とする。

【０００４】IBM 3990記憶制御装置は、DASDに基づいた
記憶ライブラリ及びホストコンピュータプロセッサの間
のデータ転送を制御するために用いられた記憶制御装置
の例である。この記憶制御装置は、基本のDASD記憶サブ
システムへの又は前記サブシステムからのデータ転送を
緩衝記憶する局所キャッシュメモリを備える。IBM 3990
記憶制御サブシステムは、"IBM 3990 Storage Control
Planning, Installation and Storage Administration
Guide" (IBM Document GA32-0100-04, International B
usiness Corporation, copyright 1991)及び"IBM 3990
Storage Control Introduction" (IBM Document GA32-0
098-0, International Business Corporation, copyrig
ht 1987)に詳細に記述されている。

【０００５】典型的な(IBM 3990モデル３)記憶制御装置
はホストコンピュータからのチャネルを最大16チャネル
まで及び論理DASDを最大64まで扱う。記憶制御装置内に
は、２つの多重経路記憶デイレクタ及び４つの記憶経路
があり、２つの記憶経路は各多重経路記憶デイレクタと
関連づけられる。各多重経路記憶デイレクタはホストコ
ンピュータからの到来チャネルに最大８チャネルまで、
全部で16チャネルまで接続できる。従って、各多重経路
記憶デイレクタは 8x2スイッチとして動作する。

【０００６】DASD記憶ライブラリ技術の最近の進歩は、
今日ではこの分野で周知の低価格ディスク冗長アレイ(R
AID)技術の利用を含む。RAID DASD 技術は、各々が論理
DASD記憶ボリュームをエミュレートするように構成され
た、複数のキャッシュDASDモジュールを有するDASD記憶
システムラックの開発をもたらした。各モジュールは、
複数の特定のDASDと隣接記憶制御装置へのチャネルとの
間のデータ転送を容易にする高速キャッシュバッファメ
モリを備える。このようなモジュールは本明細書ではキ
ャッシュ記憶ドロワー(CSD) サブシステムと呼ばれる。

【０００７】この技術分野で周知のように、チャネルは
ホストコンピュータプロセッサと外部装置、例えばDASD
データ記憶サブシステムとの間の物理的リンクである。
通常、ホストコンピュータは、各々がチャネル制御マル
チプレクサ、例えばIBM 3990記憶制御装置に物理的に接
続される少数のチャネルを有する。例えば、幾つかのホ
ストコンピュータプロセッサと１つのIBM 3990-3記憶制
御装置を接続し、次いでこの制御装置を64のDASDボリュ
ームに接続することができる。データを転送するとき、
記憶制御装置は、ホストコンピュータへの及びDASDへの
複数のチャネル及び記憶経路のどれか１つを確保して一
時的な入出力トランザクションデータ経路を確定する。
ホストコンピュータとDASDサブシステムの間のこのよう
なデータ経路を２つの別個の接続間隔に分離し、各々の
接続間隔を異なる物理的なチャネル及び記憶経路により
処理しうることがIBM 3990記憶制御装置の１つの特徴で
ある。即ち、DASDアクセス要求はそれが受信される同じ
チャネルで回答されなくてもよい。この特徴は記憶制御
装置の効率を高める。なぜなら、要求と応答の間の非接
続期間中に記憶制御装置が他のタスクを自由に処理でき
るからである。

【０００８】新しいCSD RAIDタイプのDASDサブシステム
及び分散ホストプロセッサ記憶制御装置の独自の開発
は、技術的に周知のキャッシュ階層構造の新たな変化を
生じている。IBM 3990タイプの記憶制御装置は、ホスト
コンピュータとDASD記憶サブシステムの間のデータ転送
をサポートするキャッシュバッファメモリを提供する。
CSD サブシステムは、RAIDの複数のDASDへの及びRAIDの
複数のDASDからのデータ転送をサポートする内部キャッ
シュバッファメモリを提供する。従って、IBM 3990タイ
プの記憶制御装置をCSD 記憶システムに接続すること
は、記憶制御装置キャッシュ及びCSD キャッシュを含む
計画されていない２重キャッシュ階層を形成する。これ
らの２つのキャッシュの各々は、最長時間未使用(LRU)
の優先順位方式等によるキャッシュエントリのエージン
グ及び降格を含む、異なる目的のために独立的に管理さ
れる。この計画されていない２重化は、階層キャッシュ
技術でこれまで知られていない新しい問題及び機会を提
示する。

【０００９】キャッシュバッファが使用頻度の高い命令
及びデータの高速記憶を提供するランダムアクセスメモ
リ(RAM) の付属としてのキャッシュメモリの使用は最も
よく知られている。関連技術者は分散多重プロセッサシ
ステムで用いられる多重キャッシュ階層に関して多くの
重要な改善を提案している。基本的な分散システムのキ
ャッシュ管理問題は、交差質問オーバーヘッドの最小化
とキャッシュ首尾一貫性の最大化の間の対立関係を最小
化することである。最後のものを除く全てのコピーが全
てのキャッシュからフラッシュ（消去）されることを保
証するために、キャッシュデータブロックの重複コピー
を探索するとき個々のキャッシュを交差質問するプロセ
ッサタイムが要求される。このクリーニング動作は、複
数のホストプロセッサの各々が最新のバージョンのキャ
ッシュデータの行又はブロックのみにアクセスするとき
に存在する、キャッシュ "首尾一貫性" を与える。分散
システムにおける首尾一貫性のための努力は交差質問プ
ロセッサオーバーヘッドの増大を生じるので、多くの関
連技術者は首尾一貫性を低下させずに交差質問を減らす
ための改善を提案している。

【００１０】例えば、米国特許第4,574,346号では、
データ行が過渡的な状況を有するか又は恒久的な状況を
有するかにより、保持又は破棄するキャッシュデータ行
をマークすることか提案されている。過渡的なデータ行
は一時的にのみ存在し、キャッシュの基本をなす記憶レ
ベルには決して転送されない。この構成は過渡的なデー
タ行の交差質問オーバーヘッドを除去する。同様に、米
国特許第4,885.680号では、一時的に緩衝記憶できるデ
ータを、キャッシュ内での当該データの効率的な管理を
容易にするようにマークすることが提案されている。"
マークされたデータを無効にする"命令が受信される
と、キャッシュ制御機構は全キャッシュディレクトリを
掃引し、そして１回のパスで全てのマークされたキャッ
シュ行を無効にすることにより、通常のキャッシュ首尾
一貫性のための処理のオーバーヘッドを除去する。

【００１１】同様に、米国特許第5,130,922号では、
排他的割当てが適切ではないとき性能ペナルティを課す
ことなく (１つのプロセッサのキャッシュエントリをロ
ックする) キャッシュ "排他的" 状況を予想できるよう
に、キャッシュディレクトリ内に状況ビットを付加する
ことが提案されている。

【００１２】米国特許第4,442,487号では、所与のデ
ータのページがいかに用いられるべきかをメインメモリ
から専用及び共用キャッシュに通信するのに役立つ２つ
のフラグがディレクトリエントリに付加される。本質的
には、書込み且つ共用することができるページがメイン
メモリから共用のレベル２のキャッシュに、そしてそこ
から共用のレベル１のキャッシュに移動され、ホストプ
ロセッサは共用のレベル１のキャッシュからのページの
みを実行する。全ての他のページはメインメモリから要
求プロセッサの専用のレベル２及びレベル１のキャッシ
ュに移動される。従って、米国特許第4,442,487号で
は、プロセッサはその専用のキャッシュ又は共用のレベ
ル１のキャッシュからのページを実行できるので、幾つ
かのプロセッサは交差質問オーバーヘッドを必要とせず
に基本のメインメモリを共用できる。この特性のための
費用は大容量のキャッシュ空間である。

【００１３】米国特許第4,471,429号では、関連した
キャッシュ装置内のキャッシュディレクトリの内容を反
映する二重のディレクトリを用いるキャッシュ消去シス
テムが開示されている。メインメモリ内の情報セグメン
トに影響するコマンドがシステム制御装置により二重の
ディレクトリの各々に転送され、影響を受けた情報セグ
メントが関連キャッシュメモリに記憶されているかを判
定し、それが記憶されている場合、二重のディレクトリ
はシステム制御装置により "消去" コマンドを出し、関
連キャッシュ装置から情報セグメントを消去してキャッ
シュフラッシング効率を改善する。

【００１４】また、米国特許第4,322,795号では、別
のプロセッサによりメインメモリ内の対応するデータが
変更されたためにキャッシュ内のデータが陳腐化された
場合に、多重プロセッサシステム内のキャッシュの選択
的な消去のための類似の二重のディレクトリ構成が開示
され、キャッシュミスに応答してメインメモリから検索
されたデータの記憶ロケーションを選択するためのLRU
方式が提案されている。この方式はより高いキャッシュ
ヒット率を与えるので、二重のディレクトリ構成から得
られるフラッシング効率を改善する。

【００１５】これらの参考文献から現在の技術は主に複
数の独立したキャッシュの首尾一貫性問題に焦点を合わ
せており且つ階層的に接続される２つの独立的に管理さ
れる高速キャッシュバッファメモリを利用する方式は開
示も提案もされてはいないことが明白である。CSD デー
タ記憶ライブラリサブシステムが少なくとも１つのキャ
ッシュ記憶制御装置により複数の分散ホストプロセッサ
に接続されるときは、キャッシュデータブロックの重複
の減少により改善されたキャッシュ効率を与える階層キ
ャッシュ管理手法が必要であることが技術的に明白であ
る。関連した未解決の技術的に明白な欠点は以下に説明
するように本発明により解決される。

【００１６】

【発明が解決しようとする課題】本発明の第１の目的
は、組合わされたキャッシュメモリ内のデータ重複を減
少させて有効なキャッシュメモリヒット率を増すことに
より、記憶サブシステムの性能を高めるシステムを提供
することにある。本発明の第２の目的は、条件付き除去
手順をDASDハードウェアの動作レベルに適応させること
により本発明のキャッシュ最適化手順から起きる好まし
くないハードウェア動作を最小にするシステムを提供す
ることにある。

【００１７】

【課題を解決するための手段】本発明は、下位のキャッ
シュ記憶ドロワー(CSD) サブシステム及び上位の記憶制
御装置(SC)キャッシュ内の不要なデータの重複を減少さ
せ、それによってより高い有効なキャッシュヒット率を
可能にし、全記憶サブシステムの性能をより高くする。
これは、本明細書では "ドメイン要求セット" と呼ばれ
るCSD アクセスに対するSC要求に２つの新しいパラメー
タを加えることにより達成される。第１のパラメータ
は、SCが要求の完了を肯定応答するのを中断せずに、指
定されたドメイン (少なくとも１つの連続するトラッ
ク) をDASDからCSD キャッシュにステージするようにCS
D に指示する "意図事前通知（pre-notify intent）"
パラメータである。第２のパラメータは、関連DASDの物
理的な動作が所定のしきい値よりも低い場合、指定され
たドメインを、CSD キャッシュ "フリーリスト" の最下
位のLRU 優先順位に降格するようにCSD に指示する "条
件付き除去（conditional purge）" パラメータであ
る。DASD活動度が高すぎる場合、ドメイン降格は無視さ
れ、それに代わってドメインはCSD キャッシュのために
維持された最長時間未使用(LRU) リストの最上位にある
通常の最短時間未使用(MRU) の位置を割り当てられる。

【００１８】従って、ハードウェア活動レベルが高すぎ
ない場合、重複キャッシュトラックが (条件付き除去モ
ードにより) 下位のCSD キャッシュから除去され、そし
て後に同じトラックの上位のSCキャッシュコピーのデス
テージング即ち降格が予想されたとき (意図事前通知モ
ードにより) 再ステージされる。また、SCによるCSDの
アクセスでは、読取り又は書込みのどちらの意図であっ
ても、要求されたデータが既にCSD キャッシュ内にある
場合、CSD からの作動可能信号を待つための通常の切離
しが行われずに、即時データ転送のための接続が維持さ
れる。

【００１９】

【実施例】図１は大型分散ホストデータ処理システム20
の簡略化された機能ブロック図である。この開示に関す
るシステム20の特定の素子は、多重ホストコンピュータ
システム22、記憶制御装置(SC)24及び記憶ライブラリラ
ック (以下、CSD ラックと呼ぶ) 26である。このラック
は複数のキャッシュ記憶ドロワー(CSD) を含み、前記ド
ロワーは更に図４及び５に関連して後に説明する。記憶
制御装置24は本明細書ではできればIBM 3990モデル３タ
イプ制御装置であることが望ましい。この制御装置は前
に引用したIBM の文書に詳細に記述されている。多重ホ
ストコンピュータシステム22の各々は典型的には、当分
野で既知のIBM 3090、ES9000モデルのコンピュータ又は
それに匹敵するシステムのようなメインフレームシステ
ムである。ホストチャネル28で例示されたような複数の
データチャネルにより多重ホストコンピュータシステム
22が記憶制御装置24に接続される。データを直列又は並
列に転送するようにチャネル28を構成することができ
る。データ経路30で例示されたような４つのデータ経路
により記憶制御装置24がラック26に接続される。

【００２０】図２は記憶制御装置24をより詳細に示す。
記憶制御装置24は２つの記憶クラスタ32及び34を備え
る。クラスタの各々はホストコンピュータと論理DASDの
間に選択的な接続を与える。記憶クラスタ32及び34はど
ちらもホストチャネル28で例示されたホストチャネルに
より多重ホストコンピュータシステム22の一部又は全部
に接続される。従って、全てのホストコンピュータシス
テムはデータの記憶及び検索のために論理DASDのどれか
にアクセスする。１つのホストコンピュータが少なくと
も２つのホストチャネルにより接続されると、各１つの
チャネルが記憶クラスタ32及び34に接続される。同様
に、４つのチャネルが設けられる場合、２つのチャネル
が記憶クラスタ32に接続され、そして他の２つのチャネ
ルが記憶クラスタ34に接続される。記憶制御装置24はホ
ストコンピュータからの要求を同じホストコンピュータ
に接続されたホストチャネルの１つにより受信し、そし
て同じか又は別のホストチャネルの１つにより前記要求
に応答できる。即ち、記憶制御装置24は、要求が受信さ
れた同じ物理チャネルで応答しなくてもよい。１つのホ
ストコンピュータと関連づけられたホストチャネルは本
明細書では "経路グループ" と呼ばれ、その情報はホス
トコンピュータシステム22から記憶制御装置24に転送さ
れる。

【００２１】４つのデータ経路30、36〜40は記憶制御装
置24をCSD ラック26に接続する。データ経路30、36〜40
の各々は単一の専用記憶経路プロセッサ42〜48の各々と
それぞれ関連づけられる。データ経路30、36〜40の各々
はCSD ラック26の全ての論理記憶素子に接続されるが、
任意の時点で特定の論理記憶素子をアクセスするのは前
記データ経路の１つだけである。DASD装置の回転位置に
基づいて記憶装置とホストコンピュータの間の切離し及
び再接続を同期させるように記憶制御装置24が動作する
ので、記憶制御装置24は本質的にはデータ転送トラフィ
ックマネジャであるとみなしてもよい。このようなトラ
フィック管理方式はホストチャネルにより受信されたア
ドレス指定データ要求にできるだけ迅速に応答せねばな
らないので、ホストコンピュータシステム22及びCSD ラ
ック26の間を移動するデータにより記憶経路プロセッサ
42〜48を完全に占有する状態を維持するように記憶制御
装置24が構成される。

【００２２】記憶クラスタ32及び34に加えて、記憶制御
装置24は制御装置キャッシュメモリ(CCM) 50及び不揮発
性記憶装置52を備える。CCM 50は、均衡のとれたキャッ
シュ書込み及びキャッシュ読取りの応答時間を与えるた
めに、頻繁にアクセスされるデータの記憶及び緩衝記憶
を提供する。不揮発性記憶装置52は、CCM 50に書込み中
のデータの一時記憶を、前記データがCSD ラック26内の
永続記憶装置に記憶されるまで提供する。不揮発性記憶
装置52内への記憶を確約することにより、記憶制御装置
24は、実際の永続記憶媒体へのデステージングがたとえ
未実施であっても、アドレス指定されたデータ書込み要
求が論理的に完了されることをホストコンピュータシス
テム22に保証することができる。

【００２３】記憶クラスタ32及び34が提供する同一の機
能特性を、記憶クラスタ32に関してだけ以下に説明す
る。記憶クラスタ32は多重経路記憶デイレクタ54を備え
る。これはホストチャネルと記憶経路プロセッサ46及び
48の間で4x2 又は8x2 スイッチとして動作する。記憶ク
ラスタ32は共用制御アレイ56も備える。共用制御アレイ
56は記憶クラスタ34内の共用制御アレイ58の内容を複製
する。共用制御アレイ56及び58は、CSD ラック26内の論
理 DASD に対する経路グループ情報及び制御ブロックを
記憶し、そしてCCM 50を制御し且つ後述の本発明の方法
の実行に用いられるデータ構造は一部分を記憶すること
もできる。前記データ構造はCCM 50に記憶することもで
きる。

【００２４】図３は記憶経路プロセッサ48をより詳細に
示す。プロセッサ48は上部ポート60により多重経路記憶
デイレクタ54に接続され、そして下部データ経路40によ
りCSD ラック26に接続される。多重経路記憶デイレクタ
54と CSD ラック26内の論理DASD記憶装置の間のデータ
転送は、必要により速度変更バッファ64によりサポート
される自動データ転送回路62で同期化される。速度変更
バッファ64はCSD ラック26と、通常はより高速のホスト
チャネル28との間のデータ転送速度差を補償する。ポー
トアダプタ66はCCM 50、不揮発性記憶装置52及びデータ
経路40の間のデータ転送を制御する。ポートアダプタ66
はCCM 50及び上部ポート60の間のデータ転送も制御す
る。CCM 50及び不揮発性記憶装置52は、部分的に、関連
した記憶ディスクの回転の物理的な同期を待たずに、ア
ドレス指定されたデータ書込み要求を論理的に完了する
ように動作する。記憶経路プロセッサ48の全ての動作が
マイクロプロセッサ68により制御される。CCM 50は２つ
のポート70及び72を有する。ポート70はポートアダプタ
66により上部ポート60に接続され、そしてポート72はポ
ートアダプタ66及び自動データ転送回路62によりデータ
経路40に接続される。ポートアダプタ66は２つのポート
により自動データ転送回路62に接続されるので、記憶経
路プロセッサ48の関連素子により上部ポート60又はデー
タ経路40からCCM 50への同時データフローを可能にす
る。

【００２５】図４はCSD 26の簡単な概要構成図を示す。
ラック26はCSD 74により例示された16個のCSD を備え
る。16個のCSD の各々は２つのGPDAインタフェース回路
76及び78に接続される。GPDAインタフェース回路の各々
は４つのデータ経路30、36〜40の２つをサポートする。
これらの素子の各々は更に詳細に図５に示される。

【００２６】図５はGPDAインタフェース回路76及び78に
よりデータ経路30、36〜40に接続されたCSD 74の機能を
示す。GPDAアセンブリ80は、CSD ラック26内の16個のCS
D のうちの選択されたCSD を、４つのデータ経路30、36
〜40に接続するデータスイッチとして動作する。説明
上、アセンブリ80とCSD 74との接続のみが示されている
が、それぞれのCSD 内で一度に最大４つの異なる論理DA
SDをアセンブリ80によりデータ経路30、36〜40に論理的
に接続でき、CSD 74はHDA 82により例示された４つのヘ
ッドディスクアセンブリ(HDA) を備える。各HDA は周知
の方法でSCSI-IIインタフェース84に、そしてそこから
ドロワーキャッシュメモリ(DCM) 86に接続される。図３
で説明したCCM 50のように、DCM 86は、インタフェース
84により複数のHDA 間のデータフロー、及びPDADインタ
フェース88とGPDAアセンブリ80により上方の記憶制御装
置24へのデータフローを可能にする二重ポートモジュー
ルを含む。記憶制御装置24からのアドレス指定されたデ
ータ要求が機械的なHDA でのディスク位置で待つことな
くサービスされるように、DCM 86は、CCM 50のように、
複数のHDA からデータブロックをアップステージする機
能を有する。また、本発明の記述には関連しないが、DC
M 86は固定ブロックアーキテクチャ(FBA) 及びカウント
キーデータ(CKD) レコードフォーマットの間のデータフ
ォーマット変換及びエミュレーションを提供する。図５
に例示された実施例では、HDA 82により例示された４つ
のHDA は２つの論理DASD記憶ボリュームを記憶制御装置
24に提示するように構成される。従って、最大２つの同
時に論理的に独自にアドレス指定されたデータ要求をCS
D 74に提示することができる。また、複数のHDA は耐障
害のためにできればRAID (低価格ディスクの冗長アレ
イ) として構成されることが望ましい。RAID理論はPatt
erson et al. ("A Case for Redundant Arrays of Inex
pensive Disks", Proc. ACM SIGMOD Conf., Chicago, I
l., June 1988)に記載されているが、本発明の説明とは
特に関連しない。

【００２７】ラック26内の各CSD は、記憶制御装置24及
び特定のドロワー内のRAIDハードウェアの間でデータブ
ロックを (通常はトラック増分する際に) アップステー
ジ又はダウンステージするために用いられる大型高速DC
M (ドロワー当り4〜128 MBのRAM)を備え、キャッシュデ
ータブロックの多くの不要な重複がDCM 86及びCCM 50の
双方に起きる。これは典型的な読取り動作の簡単な例を
考慮することにより理解できる。図１で、ホストコンピ
ュータシステム22はホストチャネル28により記憶制御装
置24に "読取り要求" を出す。記憶制御装置24は読取り
要求によりアドレス指定された特定のデータを見つける
ためにCCD 50 (図２及び３) を探索する。これらのデー
タが見つからないとき、記憶制御装置24は、要求された
データを発見できる論理DASD記憶装置を収容している正
確なCSD を計算し、そしてこの情報を読取り要求ととも
にCSD ラック26に引渡す。アセンブリ80 (図５) は、そ
れが読取り要求及びDASD情報を受信すると、適切なCSD
(例えば、CSD 74)と接続してDCM 86でデータを探す。DC
M 86でデータが見つからない場合、そのデータは物理HD
A からトラック増分でアップステージされてDCM 86に記
憶される。DCM 86でデータが見つかった後、それらが検
索され、そして記憶制御装置24に戻される。CCM 50に記
憶の後、記憶制御装置24はホストチャネルの１つでホス
トコンピュータシステム22に読取り要求を速やかに回答
する。このプロセスは、読取り要求によりアドレス指定
されたデータを含むデータトラック又はブロックの２つ
のキャッシュコピーを必ず生ずることが明白である。こ
れらのコピーの１つはDCM 86に残り、そして他の１つは
CCM 50に残る。

【００２８】アドレス指定されたデータ書込み要求によ
り起きる類似の状況は、下記のキャッシュ書込み動作の
説明により更によく理解することができる。通常のキャ
ッシュシステムでは、３つの異なる重要なキャッシュモ
ード: 読取り専用キャッシュ動作、DASD高速書込み動作
及びキャッシュ高速書込み動作がある。読取り専用キャ
ッシュ動作はDASD及びキャッシュ高速書込み動作の両者
の事前要求である。読取り専用キャッシュ動作により、
CCM 50から読取り要求のみがサービスされる。DASD高速
書込み及びキャッシュ高速書込み動作により、ホストチ
ャネル28で受信された書込み要求にサービスする際にCC
M 50も援助する。２つのキャッシュメモリ、DCM 86及び
CCM 50の間の全対話は、周知のキャッシュメモリ動作原
理の簡単な復習 (ここでは記述しない) により更によく
理解することができる。

【００２９】読取り専用キャッシュ動作では、読取り要
求の受信時にアドレス指定されたデータを含むブロック
のコピーがキャッシュ内にある場合、本明細書では、キ
ャッシュで "読取りヒット" を構成すると言われ、記憶
制御装置はキャッシュメモリから所望のデータをチャネ
ルに転送する。アドレス指定されたデータを含むブロッ
クのコピーがキャッシュ内にない場合、本明細書では、
"読取りミス" と呼ばれ、そして記憶制御装置は要求さ
れたデータを基本記憶装置からチャネルに直に送信し、
同時に、予想される将来の使用のために、同じデータ
を、残りのデータブロック及びトラックとともにキャッ
シュメモリに書込む。そして当該ブロックの最初の要求
データから順次に続くレコードの将来の要求は "読取り
ヒット" としてキャッシュから読取られる。

【００３０】基本キャッシュ書込み動作では、アドレス
指定されたデータを含むブロック又はトラックのコピー
が書込み要求受信時にキャッシュ内にある場合、本明細
書では、 "書込みヒット" を構成すると言われ、記憶制
御装置はデータを直にCSD 74に書込み、同時に、同じデ
ータをキャッシュメモリに書込む。これは、キャッシュ
内に既存のレコードを、それを反復して参照できるよう
に更新する。しかしながら、記憶制御装置が動作の終了
を通知できる前に、HDA 82へのレコードの良好な "デス
テージング" を確認する必要がある。同時に、レコード
はキャッシュメモリ及び基本記憶装置 (例えばCSD 74)
に書込まれ、終了時に "装置終了" 信号が返送される。
CSD 74への書込みは、CCM 50及びCSD 74内のコピーが同
一であるのでデータの完全性を保証する。

【００３１】更新されるレコードがキャッシュメモリ内
で見つからないとき、その状態は、本明細書では、 "書
込みミス" と呼ばれ、そのレコードは直に基本データ記
憶装置に書込まれるが、基本キャッシュ書込み動作では
キャッシュには書込まれない。しかしながら、高速書込
み動作では、キャッシュにもレコードを書込むことがで
きる。

【００３２】DASD及びキャッシュ高速書込み機能の両者
のキャッシュ管理手順は同じである。それらは、それら
が呼出される方法、及びDASD高速書込みが、電源故障に
対する保護を与えるために、不揮発性記憶装置 (例えば
NVS 52) を用いることで異なるが、両動作は読取り及び
書込みヒット及びミスを同じように処理する。

【００３３】大抵の書込み動作は "書込みヒット" であ
る。なぜなら、典型的なアプリケーションは最初にレコ
ードを、それを更新する前に読取り、又は書込み動作自
身は、本明細書では "フォーマット書込み" と呼ばれ
る、新しいレコードを生成する。フォーマット書込み動
作では、新しいレコードが書込まれ、そして残りのブロ
ック又はトラックは新しいデータのために書式化され
る。従って、キャッシュ書込みを許可する前にトラック
上のデータを検査する必要はない。フォーマット書込み
はキャッシュヒットとみなされる。DASD又はキャッシュ
高速書込み動作では、書込み要求受信時にアドレス指定
されたデータのコピーがキャッシュ内にない場合、又は
動作がフォーマット書込みではない場合、記憶制御装置
はデータをキャッシュメモリ及び基本記憶装置の双方に
書込み、そして残りのトラックは記憶装置からキャッシ
ュにアップステージされる。DASD高速書込みでは、ホス
トチャネルからキャッシュメモリへの全ての書込みヒッ
トは不揮発性記憶装置にも記憶される。

【００３４】DASD高速書込みは記憶サブシステムの性能
を改善する。なぜなら、基本記憶装置 (例えばCSD 74)
の即時アクセスは書込みヒット及び完全トラックフォー
マット書込みでは必要とされないからである。DASD高速
書込みヒット動作は、アプリケーションの変更なしに、
キャッシュ内及びNVS 内に同時にデータを記憶し且つユ
ーザに透明である。基本データ記憶装置のアクセスは、
書込みヒットのDASD高速書込み動作の完了には必要では
ない。アドレス指定されたデータのコピーはNVS に記憶
されるので、記憶デイレクタはデータ転送の終了でチャ
ネル終了及び装置終了状況信号を一緒にキャッシュ及び
NVS に返送する。これは、基本記憶装置にデータがデス
テージされるのを待たずに、ホストシステムが処理を続
行することを可能にする。キャッシュ又はNVS 内の空間
を空けるために論理DASDにデステージされるまで、デー
タはキャッシュ内及び不揮発性記憶装置内に留まる。大
抵の書込み動作は、基本DASDに行かずに、キャッシュに
直に動作し、読取りヒット動作と同じ動作を生じる。

【００３５】キャッシュ高速書込は、特別な種類のデー
タ、例えば作業ファイルとして生成された一時データと
ともに用いる任意の設計である。一定のアプリケーショ
ンでは、中間作業ファイルがキャッシュメモリ内に一時
的に保持され、そしてデータを基本データ記憶装置に書
込まなくてもよい。キャッシュにのみデータが書込まれ
且つNVS に記憶する必要がないとき、チャネルプログラ
ムは完全な満足が得られる。

【００３６】上記のキャッシュ動作に関する概略の説明
は、DCM 86が完全に不揮発性であるのでキャッシュ書込
み及び高速書込み手順を用いないことを除いて、CCM 50
(図３) 及びDCM 86 (図５) の両者に当てはまる。下記
のキャッシュアルゴリズムの概略説明もCCM 50及びDCM
86の双方に当てはまる。

【００３７】幾つかのキャッシュアルゴリズムが、特殊
なタイプの動作についてキャッシュを管理する方法を決
定する。典型的なキャッシュアルゴリズムは通常の、順
次の、バイパスキャッシュを含み且つキャッシュローデ
ィングを禁止する。前記アルゴリズムは１つの入出力要
求の持続期間に用いられる。

【００３８】キャッシュメモリは、ソフトウェアにより
指示されない限り、通常のキャッシュアルゴリズムを用
いる。通常のキャッシュ動作は、読取り要求でアドレス
指定されるデータをキャッシュにステージし、前記デー
タは、最長時間未使用(LRU)アルゴリズムが他のデータ
によりそれらが重ね書きされるのを可能にするまでキャ
ッシュメモリ内に留まる。通常のキャッシュ動作は２つ
の読取り動作及び２つのタイプの高速書込み動作に当て
はまる。

【００３９】DCM 86及びCCM 50の両者はトラックアドレ
スのLRU リスト及びフリーリストの双方を維持する。LR
U リストの最下部にある、変更されないデータ (即ち、
既に基本データ記憶装置に確約されている任意の変更さ
れたデータ) を含むデータトラックアドレスは、フリー
リスト上のデータトラックの数が所定の定数(ｍ)を越え
ない限り、フリーリストの最上部にシフトされる。キャ
ッシュメモリはフリーリストの最下部からトラックスロ
ット即ちビンを割振る。簡略化のため、フリーリストは
単に、長いLRU リストの最下部から "ｍ" 位置にあるト
ラックアドレスとみなされる。従って、トラックは "フ
リーリスト" 上にあるけれども、それが新しい領域に再
割振りされるまで、キャッシュヒットとして参照され
(且つそれによりLRU リストの最上部に昇格され) 続け
ることがある。DCM 86からデステージされる変更された
データを有するトラックは通常はDCM 86から除去されな
いが、代わりにDCM LRU リスト上にその位置を保持する
(それは書込み要求によりアクセスされたとき最上位の
優先順位に昇格された)。

【００４０】順次アクセス方法は順次キャッシュアルゴ
リズムを用いて最もよく実現される。順次キャッシュ動
作は、順次にステージされたデータをキャッシュからホ
スト要求の背後に降格させると同時にホストの読取り要
求の前方に留まるように試みる順次手順を用いる。例え
ば、順次キャッシュ動作中、複数の順次トラックが同時
にキャッシュに記憶されるように、予想されたデータを
事前ステージすることができる。順次制限手順は限定さ
れた複数のトラックだけが各領域のキャッシュメモリに
常駐することを可能にする。バイパスキャッシュ手順は
キャッシュメモリを用いないが入出力要求を基本データ
記憶装置に直に引用する。キャッシュローディング禁止
手順は既存のデータブロックのコピーをそれらがキャッ
シュメモリ内で見つかった場合に用いるが、新しいトラ
ックはどれもキャッシュメモリにロードしない。このモ
ードの目的は、利点がないとき、例えば近い将来にこれ
らのトラックが再びアクセスされる見込みがないとき、
トラック昇格から生じるオーバーヘッドを必ず回避する
ことにある。

【００４１】上記のキャッシュ動作の概略説明から分か
るように、当分野で知られたキャッシュ動作は、CSD ラ
ック26を記憶制御装置24に接続させることにより生成さ
れた二重階層を管理することを意図していない。しかし
ながら、通常のキャッシュ動作手順に本発明の要素を付
加することにより、本発明の新しい階層キャッシュ動作
方法がここに説明するように開発されている。

【００４２】既存のシステムでは、記憶制御装置24は、
キャッシュミスに出会うと、I/O 要求によりアドレス指
定されたデータの "ドメインセット要求" によりCSD ラ
ック26をアクセスする。これらのデータが既にDCM 86内
にある場合、ドメインセット要求は速やかにレコード使
用可能行を記憶制御装置24に格上げする。そして記憶制
御装置24はCSD 74に再接続され、そして要求されたトラ
ックをDCM 86からCCM50にステージする。要求されたト
ラックがDCM 86内にない場合、CSD 74は前記トラックを
複数のHDA からDCM 86にアップステージし、そしてアン
ダーランを阻止するのに十分にデータがDCM 86内にある
とき、レコード使用可能行を記憶制御装置24に格上げす
る。この後者の状況は "ドロワーアクセスミス" であ
る。全ての場合に、記憶制御装置24は、ドロワーキャッ
シュミスの確認を待たずに、レコード使用可能を待つた
めにCSD ラック26から直ちに切離される。いずれの場合
も、ひとたびデータがDCM 86からCCM 50にステージされ
れば、これらのトラックはキャッシュメモリ内に常駐し
且つ重複キャッシュデータを表わす。

【００４３】本発明の手順は、このDCM-CCM キャッシュ
階層を提供する新たな要素を導入する。これらは "急速
選択" 手順、 "意図事前通知" 手順及び "条件付き除
去" 手順である。これらの３つの要素は相互依存的に対
話する。以下、これらについて説明する。

【００４４】急速選択手順は、任意のドロワーアクセス
で、意図が読取りであっても書込みであっても、要求さ
れたデータが既にDCM 86内にある場合、 (選択された)
ホストチャネル28にCSD 74が接続されたままであり、そ
してCSD 26の "選択" を待たずに、記憶制御装置24とホ
ストチャネル28の接続直後にデータ転送が開始されるよ
うに、CSD ラック26の記憶制御装置アクセスを変更す
る。転送されるデータの正確なタイプはドメインセット
要求の意図による。ドロワー読取りヒットでは、キャッ
シュI/O の "分岐ステージ" でデータはCCM 50とそして
直にホストチャネル28にステージされ、さもなければ、
データは直にホストチャネル28にステージされる。DASD
又はキャッシュ高速書込みドメインセット要求の前に、
データはDCM 86に記憶され、そしてCCM 50に送られる。
従って、DCM 86に対する読取り又は書込みヒットは高性
能のデータ転送を生じ、ホストチャネル28からのCSD ラ
ック26の選択解除から起きる遅延を回避する。さもなけ
れば、記憶制御装置24はCSD74を選択解除し、そして要
求されたデータはCSD 74内で対応するHDA からDCM 86に
ステージされる。読取り又は書込みでは、ひとたび十分
なデータがアンダーランなしにSC 24 にサービスするド
ロワー内にあれば、レコード使用可能割込みがCSD 74に
より格上げされる。本明細書で用いられるとき、 "選
択" はドロワー及び記憶制御装置の間の論理的な接続を
指すのに対し、 "接続" はホストチャネル及び記憶制御
装置の間の論理的な接続を指す。

【００４５】本発明の意図事前通知及び条件付き除去パ
ラメータは記憶制御装置24からCSDラック26へのドメイ
ンセット要求(SDR) に含まれる。意図事前通知パラメー
タは、SDR 内の既に使用された読取り又は書込み意図パ
ラメータと結合されると、指定されたデータブロックを
基本HDA からDCM 86にステージするようにCSD 74に命令
する。通常、この指定されたドメインは複数の隣接する
トラックである。意図事前通知パラメータにより、レコ
ード使用可能行は、DCM 86へのステージングが開始する
と格上げされない。換言すれば、SC 24 は、CSD 74に意
図事前通知コマンドを出し、その後、SC 24 への通知な
しにDCM 86への所要のステージングが完了するとの暗黙
の仮定の下に、CSD 74から切離される。

【００４６】条件付き除去パラメータもドメインセット
要求に含まれる。そしてこのパラメータは、論理的な目
標ボリュームを含むHDA の活動レベルが所与のしきい値
よりも低い場合、CCM 50へのドメインアップステージン
グの完了後、指定されたドメイン (連続するトラックア
ドレス) をDCM 86フリーリストの最上部に置くようにCS
D 74に命令する。これは指定されたドメインをドロワー
キャッシュメモリ86のLRU リストから条件付き除去する
ことを表わす。HDA 活動が所与のしきい値よりも高い場
合、条件付き除去パラメータは無視され、そして指定さ
れたドメインはDCM LRU リスト上の最短時間未使用 (即
ち、最低優先順位位置に代わる最高優先順位位置) に置
かれる。

【００４７】本発明で用いられるとき、HDA 活動レベル
は、HDA アクセス時間を特定のHDAの全経過時間で除し
た移動平均比として定義される。例えば、HDA が過去の
100ミリ秒にわたり累積的に15ミリ秒間アクセスされる
場合、HDA 活動は指数は15％に等しい。本発明の方法で
用いられるHDA の利用しきい値は経験的に決定され、そ
して発明者は30％のしきい値が有用であることを発見し
ている。

【００４８】本発明はキャッシュ非順次のCCM 読取りミ
スから起きるキャッシュ重複の改善に最も役立つ。順次
読取り及び書込み要求は、定義範囲パラメータでセット
された "順次モード" 及びドメインセット要求でセット
された "順次意図" を有するものである。要求されたデ
ータはCCM 50及びDCM 86で既に "順次に制限" されてい
るので、順次要求が本発明の手順による影響を受けない
から、どちらも過度のキャッシュメモリ空間を消費しな
い。本発明で用いられるとき、 "順次制限" は、同じド
メインのトラックのアドレス(n-1) が、キャッシュメモ
リにあるトラック(ｎ)内のデータのアクセスに応答して
LRU リストの最下部に降格されることを意味する。この
手順は、順次アクセス要求では、前のブロックは直ぐに
は要求されないと仮定して、前のトラック又はブロック
を降格する。従って、キャッシュ重複のそれ以上の制限
は殆どメリットがない。

【００４９】非順次読取り及び書込み要求は本発明のプ
ロセスで異なる扱いを受ける。非順次書込み要求、CSD
74へのSC 24 書込み要求では、非高速書込み、DASD高速
書込み又はキャッシュ高速書込み動作のどれであって
も、各々は、セットされた "書込み意図" を有するが、
本発明の条件付き除去パラメータを有しないドメインセ
ット要求を必要とする。指定されたドメイントラック
は、SC 24 からの次のデステージングをサービスするた
めにDCM 86に常駐する必要がある。ドメインセット要求
は、対応するHDA からDCM 86にアップステージされるド
メインを定義し、そしてSC確約時にRAIDパリティ更新を
実行できるようにデータトラックのコピーを作成し且つ
関連RAIDパリティトラックをステージすることをインタ
フェース88に通知する。これらの動作を考慮して、本発
明の方法は重複キャッシュメモリエントリの除去を試み
ない。なぜなら、前記除去は全体として非生産的である
からである。

【００５０】DASD高速書込み及びキャッシュ高速書込み
動作では、SC 24 は記憶及び転送アルゴリズムを用い
る。デステージ時点で、DCM 86内の変更されたデータの
全てが関連HDA にデステージさせられる確約要求がCSD
へのSCデステージに続く。確約動作のためにCSD からク
リーンなキャッシュメモリ状況を受信すると、削除され
たデータがNVS から降格・除去される。キャッシュデー
タコピーはそのLRU 優先順位を保持する。DASD高速書込
みの場合、トラックイメージのLRU 降格がしばしばHDA
へのデステージングに続き、そしてもし降格が起きれ
ば、システム内に残るデステージされたトラックのコピ
ーのみがDCM 86に常駐する。従って、これらのイメージ
の条件付き除去は、それが同じトラックイメージのDCM
86への次の再ステージングの堅い要求を生じるので非生
産的であり、それにより基本HDA の動作レベルを不必要
に高める。キャッシュ高速書込み動作の場合には、LRU
デステージがCCM 50で生じ、トラックイメージをCCM 50
から除去し、且つキャッシュ内に残る唯一のコピーとし
てDCM トラックを保持する同じ要求に導く。

【００５１】非DASD高速書込み又は非キャッシュ高速書
込み要求 (通常は希である) の場合、DCM 80へのCCM 50
デステージに更に基本HDA へのデステージングが続く。
これはあらゆるCKD 書込みの後に又はあらゆる局所レコ
ード／局所レコード拡張セットのECKD書込み要求の後に
起きる。そして、記憶制御装置24もトラックイメージの
揮発性コピーを持ちうるけれども、CSD 74はトラックイ
メージの唯一の不揮発性キャッシュコピーを含む。それ
ゆえ、問題のトラックは新たな書込み要求を受信するこ
とがあるので、デステージされたトラックはDCM 86 LRU
優先順位で降格されない。よって、新しい書込み要求に
応答して逆に基本HDA からDCM 86への同じトラックの起
こりうる再ステージが回避される。

【００５２】従って、本発明の方法から得られる最も重
要な改善は、制御装置キャッシュメモリを "ミス" する
非順次読取り要求であることが分かる。本発明の方法は
非順次CCM 読取りミスに関係した４つの重要な特性を提
供する。

【００５３】第１の特性はCCM 50内の非順次読取りミス
に応答してSC 24 による"読取り"意図及び"条件付き除
去モード"を有するドメインセット要求の生成である。
このSDR はCSD 74に送信され、CSD 74は指定されたドメ
インを基本HDA からDCM 86にステージすることにより応
答する。CSD ステージング手順は、SDR 内のパラメータ
により、ECKD及びCKD の間で異なるが、この変化は本発
明の方法に影響を及ぼさない。

【００５４】第２の特性は、DCM 86が読取りヒットを持
続するか読取りミスを持続するかにかかわらず、ひとた
びCCM 50へのステージが完了すれば、CSD 74は本発明の
条件付き除去手順を活動化する。この手順は指定された
ドメインをフリーリストの最上部 (大域DCM LRU リスト
の最下部の上の "ｍ" 個の位置) に降格する。フリーリ
スト上のトラックが再び参照されない場合、キャッシュ
エントリは新しいドメインに速やかに割振られ、そして
トラックの重複(DCM) キャッシュコピーがDCM-CCM 二重
キャッシュ階層から除去される。従って、この方法によ
り、非重複データの新たなDCM 空間が速やかに使用可能
にされる。HDA 動作しきい値が越えられる場合、条件付
き除去プロセスは実行されず、重複トラックコピーはDC
M LRU リスト優先順位を通常の方法で保持することに注
目されたい。

【００５５】第３の特性は、CCM 読取りミスに応答して
最初にCCM 50にステージされたCCMLRU 優先順位内のト
ラックを記憶制御装置24が降格するとき、記憶制御装置
24は、読取り意図及び意図事前通知を有するドメインセ
ット要求をCSD 74に出すことにより、トラックの１つの
コピーをDCM 86に保存する。このSDR 事前通知に応答し
て、CSD 74は問題の全トラックを基本HDA からDCM 74に
ステージし、それにより、CCM 50からの同じトラックイ
メージの除去を予想して、最初にDCM 86から除去された
コピーを置き換える。SDR 事前通知を出した後、記憶制
御装置24はCSD74からの接続を選択解除する (切離す)
が、レコード使用可能信号を待つこともなく、DCM 86へ
の事前ステージングを指示する (エラーのない) 応答が
CSD 74から送られることもない。前記の場合、条件付き
除去モードがSDR でセットされないのは、DCM 86内の新
しいトラックイメージがもはやCCM 50内のトラックイメ
ージの複製として扱われないことによるだけである。こ
の動作の結果として、トラックの１つのキャッシュコピ
ーは、そのロケーションがこの時点でCCM 50からDCM 86
に変えられても、存在し続ける。トラックイメージ内の
データの要求が、その未使用のためにDCM 86から脱落す
る前に、受信される場合、CSD 74は記憶制御装置キャッ
シュミスに応答してその要求に速やかにサービスするこ
とができる。HDA 動作しきい値が越えられる場合、事前
通知手順は実行されず、そして降格されたトラックはDC
M 86に再ステージされないことに注目されたい。

【００５６】最後に、第４の特性は、記憶制御装置キャ
ッシュメモリ50内の高速書込みヒットに応答するDCM ト
ラックイメージの再ステージングである。非順次CCM 読
取りミスの結果としてCCM 50にステージされたトラック
に対する最初のDASD又はキャッシュ高速書込みヒットの
際に、記憶制御装置24はCSD 74への書込み意図及び意図
事前通知を含むドメインセット要求を出す。このSDR 事
前通知により、CSD 74は後の時点で続くと予想されるCC
M 50からのデステージについて準備させられる。この準
備は (RAIDのために) DCM 86へのパリティデータの事前
ステージング及びDCM 86でのもう１つのデータトラック
のコピーの生成を含む。条件付き除去モードはこれらの
書込み要求ではSDR 内にはセットされず、そしてHDA 動
作しきい値は無視される。なぜなら、HDA 動作レベルに
関係なく後続のSC 24 デステージの準備でトラックがDC
M 86にステージされる必要があるからである。

【００５７】本発明の方法の特性に関する上記の説明に
ついて、図６〜１０を参照して更に詳細に説明する。

【００５８】図６はCSD"Y"内の論理装置"N" に置かれた
ドメインを指定するホストチャネル28からの非順次読取
り要求を処理する流れ図を示す。図６のステップ90で、
最初に制御装置キャッシュメモリ内のヒットについて非
順次読取り要求が検査される。要求は、CCM 50からのサ
ービスを受けることができる場合、ステップ92で処理さ
れ、ステップ94で手順は終了する。要求が記憶制御装置
読取りミスである場合、記憶制御装置24はステップ96で
論理装置(N:Y) を含むCSD を選択し接続する。ステップ
98でドロワーＹに領域セットコマンドが出され、ステッ
プ100 でアドレス指定されたデータがDCM 86で使用可能
かどうかを判定する検査を行う。要求は、ドロワーキャ
ッシュメモリヒットを生じる場合、ステップ102 でDCM
86から処理され、そして記憶制御装置24はステップ104
でドロワーから切離され、記憶制御装置の手順を終了す
る。しかしながら、ステップ106 で、CSD は条件付き除
去手順を続行する。最初に、ステップ106 で、動作レベ
ルRA(N:Y) が固定しきい値に対して検査される。動作レ
ベルがしきい値を越える場合、ステップ108 で、参照さ
れたトラックが通常の方法でDCM LRU リストの最上部に
昇格され、そしてステップ110 で手順が終了する。関連
動作レベルRA(N:Y) が所定のしきい値よりも低い場合に
のみ、参照されたトラックがステップ112 でフリーリス
トに降格される。これは上述の重複トラックイメージの
"条件付き除去" を構成する。

【００５９】ステップ100 で、読取り要求がDCM ミスを
表わす場合、記憶制御装置24及びCSD 74の間の接続がス
テップ114 で終了し、ステップ116 で、複数の基本HDA
からドロワーキャッシュメモリへの要求されたデータの
アップステージングを待つ間、記憶制御装置は他の業務
を続行できる。CSD で十分な量のデータ転送のアップス
テージングの完了後、レコード使用可能行がステップ11
8 で格上げされ、要求されたデータがDCM 86内で現在速
やかにレコード使用可能であることを記憶制御装置に知
らせる。レコード使用可能信号に応答して、記憶制御装
置24はステップ120 でCSD を選択し接続して、上記のよ
うにステップ102 に進む。図６の手順は本発明の急速選
択特性 (ステップ96〜104)及び本発明の条件付き除去特
性 (ステップ106〜112) の両者を示す。

【００６０】図７はCSD 74内の各HDA の動作レベルを追
跡する手順を示す簡単な流れ図を示す。この手順はステ
ップ120 でｉ番目のHDA のアクセス要求をキューに入れ
ることより始まる。この要求がステップ122 で選択され
ると、ステップ124 で、 "クロック記憶" コマンドが実
行され、開始クロックテーブル(SCi) 内のｉ番目のロケ
ーションに現在のクロックタイムを記憶する。この要求
はステップ126 で処理され、それが終了すると、もう１
つの "クロック記憶" コマンドがステップ128で実行さ
れ、新たに読取られたクロックを終了クロックテーブル
(ECi) 内のｉ番目のロケーションに記憶する。ステップ
130 で、下記の簡単な計算式が実行され、実行時間テー
ブル(RTi) 内のｉ番目のロケーションを更新する。

【数１】ＲＴ(i)＝ＲＴ(i)＋ＥＣ(i)−ＳＣ(i)

【００６１】図８は連続的に移動するウィンドウ上の動
作レベルを計算する良好な方法の簡単な流れ図を示す。
初期マイクロコードロード(IML) で、アクセス速度テー
ブル(RA)内のｉ番目のロケーションがステップ132 で０
にセットされる。ステップ134 で、システムは時間間隔
TIのあいだ待機する。TIは "平滑化間隔" 即ち各HDAの
平均アクセス速度の生成に用いられる "移動ウィンド
ウ" を表わす。ステップ136 で、RTi の新しい値を、時
間間隔TIで割り且つその結果をRA(i) の前の値と平滑化
することによりRAi の値が更新される。これは下記の式
で表わされる。そして実行時間はステップ138 で０にセ
ットされ、プロセスはステップ134 に戻る。図７及び８
に示された手順の組合せはCSD 74内の各HDA のアクセス
速度の連続更新値を与える。

【数２】ＲＡ(i)＝[ＲＡ(i)＋(ＲＴ(i)／ＴＩ)]／２

【００６２】図９はCCM 50内のトラックの１つのコピー
のLRU 降格に応答して除去されたトラックの再ステージ
ングの簡単な流れ図を示す。プロセスはステップ140 で
始まり、記憶制御装置キャッシュメモリはステップ142
でLRU 候補データブロックを見つけることによりフリー
リスト補充要求に応答する。ステップ144 で、候補デー
タブロックを変更すべきかどうかを検査し、それが "汚
染" されている場合、デステージ要求がステップ146 で
生成される。ステップ146 で、変更されたデータブロッ
クは通常の方法でCSD 74にデステージされる。デステー
ジングの後、ブロックはステップ148 でCCM LRU リスト
内で降格される。ステップ146 での最新のデステージン
グによりコピーはCSD 74のDCM 86内に留まることが分か
る。

【００６３】ステップ144 でデータブロックの変更を要
しない場合、記憶制御装置はステップ152 で読取り意図
を有する事前通知コマンドを出す。ステップ154〜158
で、記憶制御装置はCSD へのドメインセットコマンドを
選択して出し、そして１つの急速プロセスで全てを選択
解除する。そして記憶制御装置は上記のステップ148 に
進むが、選択解除の後、CSD はステップ160 で関連HDA
の動作レベルを検査する。目標HDA ハードウェアの動作
速度が所定のしきい値を越える場合、手順は単にステッ
プ162 で終了する。動作レベルが所定のしきい値よりも
低い場合、そしてそのときだけ、ステップ164 で、記憶
制御装置の通知なしに、要求されたデータのDCM 86への
ステージングが実行される。ステップ164 の後、ステッ
プ162 で手順は終了する。

【００６４】図１０はホストチャネル28上の高速書込み
要求に応答してDCM へのステージングの良好な手順を示
す。ステップ166 で高速書込み要求が受信されると、最
初にステップ168 で制御装置キャッシュメモリ50で要求
が満たされたかどうかが検査される。満たされた場合
は、要求されたデータがステップ170 でCCM 50に書込ま
れ、そしてステップ172 でそれが特定のデータブロック
又はトラックに書込まれた最初のデータであるかどうか
を判定する検査が行われる。その結果がノーである場
合、手順はステップ174 で終了する。なぜなら、意図事
前通知は既にドロワーに出されているからである。これ
がこのデータブロックへの最初の書込みである場合、ス
テップ176 でドロワー "Ｙ" 内の装置 "Ｎ" が選択・接
続され、ステップ178 でドメインセット要求が "事前通
知" 及び "書込み意図" とともに出され、そしてステッ
プ180 でCSD が選択解除される。SC切離しの後、CSD は
DCM キャッシュヒットを検査し、そしてDCM 86でドメイ
ンが見つかる場合、ステップ184 は満足され、手順はス
テップ174 で終了する。トラックが早期にDCM から除去
されている場合、記憶制御装置24への通知なしに、デー
タトラックのパリティデータ及びもう１つのコピーがス
テップ184 で基本HDA から再ステージされ、そして手順
はステップ174 で終了する。従って、ステップ168 で要
求がCCM 50内で満たされても、トラックイメージ及びパ
リティデータは後に予想されるCCM 50からのデステージ
ングのためにDCM 86に事前ステージされる。

【００６５】ステップ168 で最初の要求がCCM 50で満た
されない場合、記憶制御装置はステップ186 でCSD に接
続し、そしてステップ188 でドメインセット要求を出
す。ドメインセット要求により、ステップ190 でCSD は
データブロックをCSD からCCM50に事前ステージし、そ
ののちステップ192 で記憶制御装置はCSD を選択解除す
る。そしてSCはステップ170 に進み、アドレス指定され
たデータを上記のようにホストチャネルからCCM に書込
む。もちろん、新たなDCM 事前ステージングは必要とし
ない。図１０の手順は、本質的には、CCM から下方への
高速書込みデステージングを予想して、DCM 内の除去さ
れたドメインのコピーを置き換える。

【００６６】本発明の方法は、キャッシュされたデータ
の重複を減少させて全キャッシュメモリのヒット率を高
めることにより、組合わされたキャッシュメモリサブシ
ステムの性能を高める。本発明は (基本HDA からのステ
ージングにより) ドロワーキャッシュに都合よく "プッ
シュダウン" し、そして記憶制御装置LRU キャッシュア
ルゴリズムにより記憶制御装置メモリから降格されたデ
ータを、DCM 内で (MRU を行うことにより) 昇格する。
この方法の代替方法は記憶制御装置キャッシュがLRU ト
ラックを直にCSD にデステージすることであるに注目さ
れたい。しかしながら、これは幾つかの理由により柔軟
な方法ではなく、主たる理由は、基本HDA がFBA レコー
ドフォーマットを必要とするので、記憶制御装置デステ
ージングが起こりうる前に、CSD でFBA フォーマットの
トラックイメージを使用できる必要があることである。

【００６７】本発明は、要求に対してDCM から直にサー
ビスできる場合に、ドロワーからの通常の即時記憶制御
装置切離しを回避することにより、DCM ヒットの高速処
理も可能にする。本発明の方法は基本HDA からDCM への
ステージング動作を増すことにより基本HDA の動作レベ
ルを高めるけれども、これは、他の記憶制御装置及びCS
D 動作に関して、HDA ステージングの非同期文字によっ
て、そして本発明により提供されたHDA 動作しきい値に
よっても緩和され、基本HDA が使用中になると条件付き
除去及び再ステージング事前通知手順の実行を停止す
る。

【００６８】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００６９】(１) 制御装置キャッシュメモリ（CCM）
最長時間未使用(LRU) 優先順位リストにより順序付けら
れた複数のデータブロックを記憶する制御装置キャッシ
ュメモリ(CCM) を有する記憶制御装置(SC)に接続された
ホストコンピュータチャネルを備え、前記 SC が少なく
とも１つのキャッシュ記憶ドロワー（CSD）に接続さ
れ、各 CSD がドロワーキャッシュメモリ（DCM）LRU 優
先順位リストにより順序付けられた複数のデータブロッ
クを記憶するために少なくとも１つのドロワーキャッシ
ュメモリ(DCM) に接続された複数の直接アクセス記憶装
置(DASD)を有するデータ記憶システムにおいて、ホスト
コンピュータチャネル及び前記複数のDASDの間で、前記
ホストコンピュータチャネルからのアドレス指定された
データ要求に応答してデータを転送する方法であって、
(a) 読取り要求に応答し、アドレス指定されたデータが
前記 CCM に記憶されている場合、それを前記CCM から
のCCM読取りヒットとして転送するか、さもなければ、
前記アドレス指定されたデータを含むデータブロックが
前記 DCM に記憶されている場合、それをCCM 読取りミ
スとして前記対応するDCM から前記CCM にステージし、
さもなければ、DCM 読取りミスとして前記データブロッ
クを対応する前記複数のDASDから前記対応するDCM にス
テージするステップと、(b) CCM 非順次読取りミスとし
てDCM から前記CCM へのデータブロックの非順次ステー
ジングに応答して、前記DCM で前記データブロックを対
応する前記DCM LRU リスト内の最低の優先順位に降格す
るステップと、(c) CCM 順次読取りミスとしてDCM から
前記CCM への第１のデータブロックの順次ステージング
に応答して、前記DCM で順次に前記第１のデータブロッ
クに先立つ第２のデータブロックを対応する前記DCM LR
U リスト内の最低の優先順位に降格するステップと、
(d) CCM 非順次読取りミスとして前記CCM にステージさ
れ、前記CCM に記憶されたデータブロックに含まれる書
込み要求アドレス指定データに応答し、前記データブロ
ックが前記対応するDCM にまだ記憶されていない場合、
対応する前記複数のDASDから前記データブロックを対応
する前記DCM に再ステージするステップと、(e) CCM 非
順次読取りミスとして前記CCM にステージされたデータ
ブロックのCCM LRU 優先順位の降格に応答して、前記降
格されたデータブロックを対応する前記複数のDASDから
対応する前記DCM に再ステージするステップとを含む方
法。 (２) (f) アクセス時間と所定の時間間隔にわたって平
均された全時間との比を表わす活動指数を前記DASD毎に
決定するステップと、(g) 前記活動指数が前記降格され
たデータブロックの任意の部分を含む前記DASDの各々の
所定のしきい値よりも小さいときにのみ前記降格するス
テップ(b) を実行するステップとを更に含む、上記(１)
に記載の方法。 (３) (h) 前記活動指数が前記降格されたデータブロッ
クの任意の部分を含む前記DASDの各々の所定のしきい値
よりも小さいときにのみ前記再ステージするステップ
(e) を実行するステップを更に含む、上記(２)に記載の
方法。 (４) CCM ミスに応答して前記SCがCSD とのデータ接続
を生じ、そしてもし前記データブロックが前記対応する
DCM 内に記憶されていれば、対応する前記DCMから前記C
CM への前記データブロックのステージングを通じて前
記データ接続が中断なしに続き、さもなければ、対応す
る前記複数のDASDから前記対応するDCMへの前記データ
ブロックのステージングの前に、前記データ接続が終了
する、上記(３)に記載の方法。 (５) CCM ミスに応答して前記SCがCSD とのデータ接続
を生じ、そしてもし前記データブロックが前記対応する
DCM 内に記憶されていれば、対応する前記DCMから前記C
CM への前記データブロックのステージングを通じて前
記データ接続が中断なしに続き、さもなければ、対応す
る前記複数のDASDから前記対応するDCMへの前記データ
ブロックのステージングの前に、前記データ接続が終了
する、上記(２)に記載の方法。 (６) (f) アクセス時間と所定の時間間隔にわたって平
均された全時間との比を表わす活動指数を前記DASD毎に
決定するステップと、(g) 前記活動指数が前記降格され
たデータブロックの任意の部分を含む前記DASDの各々の
所定のしきい値よりも小さいときのみ前記再ステージン
グするステップ(e) を実行するステップとを更に含む、
上記(１)に記載の方法。 (７) CCM ミスに応答して前記SCがCSD とのデータ接続
を生じ、そしてもし前記データブロックが前記対応する
DCM 内に記憶されていれば、対応する前記DCMから前記C
CM への前記データブロックのステージングを通じて前
記データ接続が中断なしに続き、さもなければ、対応す
る前記複数のDASDから前記対応するDCMへの前記データ
ブロックのステージングの前に、前記データ接続が終了
する、上記(１)に記載の方法。 (８) アドレス指定されたデータを指定する要求の各々
を受信するホストコンピュータチャネルと、前記ホスト
コンピュータチャネルとデータ記憶手段の間のデータ転
送を制御するために前記ホストコンピュータチャネルに
接続された記憶制御装置(SC)と、制御装置キャッシュメ
モリ（CCM）最長時間未使用(LRU) 優先順位リストによ
り順序付けられた複数のデータブロックを記憶する、前
記SC内の制御装置キャッシュメモリ(CCM) と、データを
記憶するために前記SCに接続された前記データ記憶手段
内の少なくとも１つのキャッシュ記憶ドロワー(CSD)
と、データを記憶するための前記CSD 内の複数の直接ア
クセス記憶装置(DASD)と、ドロワーキャッシュメモリ
（DCM）LRU 優先順位リストにより順序付けられた複数
のデータブロックを記憶するために前記複数のDASDに接
続された、前記CSD 内のドロワーキャッシュメモリ(DC
M) と、CCM 読取りミスに応答して、前記アドレス指定
されたデータを含むデータブロックを前記DCM から前記
CCM に転送する、前記SC及び前記CSD に接続された第１
のステージング手段と、DCM 読取りミスに応答して、前
記アドレス指定されたデータを含むデータブロックを前
記複数のDASDから前記DCM に転送する、前記CSD 内の第
２のステージング手段と、CCM 非順次読取りミスに応答
して、前記データブロックが前記CCM にステージされた
のちデータブロックをDCM LRU リストの最低の優先順位
に降格する、前記CSD 内の除去手段とを備えるシステ
ム。 (９) 第１のデータブロックに続く第２のデータブロッ
クが前記DCM から前記CCM にステージされた後に前記第
１のデータブロックをDCM LRU リストの最低の優先順位
に降格する、前記 DCM 内の第１の順次制限手段と、前
記第１のデータブロックに続く前記第２のデータブロッ
クに含まれるアドレス指定されたデータが前記CCM から
前記ホストコンピュータチャネルに転送された後に前記
第１のデータブロックを CCM LRU リストの最低の優先
順位に降格する、前記 CCM 内の第２の順次制限手段と
を更に備える、上記(８)に記載のシステム。 (１０) CCM 非順次読取りミスに応答して前記CSD から
前記CCM にデータブロックが早期にステージされたと
き、前記データブロックに含まれた書込み要求アドレス
指定データに応答して前記データブロックを前記複数の
DASDから前記DCMにステージさせる、前記 SC 内の書込
み事前通知手段を更に備える、上記(９)に記載のシステ
ム。 (１１) CCM 非順次読取りミスに応答して前記CSD から
前記CCM に早期にステージされたデータブロックの CCM
LRU 優先順位における降格に応答して前記複数のDASD
から前記DCM に前記データブロックを再ステージするリ
コピー手段を更に備える、上記(１０)に記載のシステ
ム。 (１２) アクセス時間と所定の時間間隔にわたって平均
された全経過時間との比を表わす活動指数を前記DASD毎
に生成する、前記 CSD 内のDASD動作監視手段と、前記
活動指数と所定のしきい値を比較し、前記降格されたデ
ータブロックの任意の部分を含むDASDの前記活動指数が
前記所定のしきい値を越えるとき前記除去手段及び前記
リコピー手段の両者を使用禁止する、前記 CSD 内の動
作しきい値手段とを備える、上記(１１)に記載のシステ
ム。 (１３) CCM 非順次読取りミスに応答してデータブロッ
クが前記CSD から前記CCM に早期にステージされたと
き、前記データブロックに含まれた書込み要求アドレス
指定データに応答して、前記複数のDASDから前記DCM に
前記データブロックをステージさせる、前記 SC 内の書
込み事前通知手段を更に備える、上記(８)に記載のシス
テム。 (１４) CCM 非順次読取りミスに応答して前記CSD から
前記CCM に早期にステージされたデータブロックのCCM
LRU 優先順位の降格に応答して前記データブロックを前
記複数のDASDから前記DCM に再ステージする、前記 CSD
内のリコピー手段を更に備える、上記(１３)に記載の
システム。 (１５) アクセス時間と所定の時間間隔にわたって平均
された全経過時間との比を表わす活動指数を前記DASD毎
に生成する、前記 CSD 内のDASD動作監視手段と、前記
活動指数と所定のしきい値を比較し、前記降格されたデ
ータブロックの任意の部分を含むDASDの前記活動指数が
前記所定のしきい値を越えるとき前記除去手段及び前記
リコピー手段の両者を使用禁止する、前記 CSD 内の動
作しきい値手段とを更に備える、上記(１４)に記載のシ
ステム。 (１６) CCM 非順次読取りミスに応答して前記CSD から
前記CCM に早期にステージされたデータブロックのCCM
LRU 優先順位の降格に応答して前記データブロックを前
記複数のDASDから前記DCM に再ステージする、前記 CSD
内のリコピー手段を更に備える、上記(８)に記載のシ
ステム。 (１７) アクセス時間と所定の時間間隔にわたって平均
された全経過時間との比を表わす活動指数を前記DASD毎
に生成する、前記 CSD 内のDASD動作監視手段と、前記
活動指数と所定のしきい値を比較し、前記降格されたデ
ータブロックの任意の部分を含むDASDの前記活動指数が
前記所定のしきい値を越えるとき前記除去手段及び前記
リコピー手段の両者を使用禁止する、前記 CSD 内の動
作しきい手段とを更に備える、上記(１６)に記載のシス
テム。

【００７０】

【発明の効果】本発明は下位のキャッシュ記憶ドロワー
(CSD) サブシステム及び上位の記憶制御装置(SC)キャッ
シュ内の不要なデータの重複を減少させ、それによって
より高い有効なキャッシュヒット率を可能にし、全記憶
サブシステムの性能をより高くする。ハードウェア動作
レベルが高すぎない場合、重複キャッシュトラックが
(条件付き除去モードにより) 下位のCSD キャッシュか
ら除去され、そして後に同じトラックの上位のSCキャッ
シュコピーのデステージング即ち降格が予想されたとき
(意図事前通知モードにより) 再ステージされる。ま
た、SCによるCSD のアクセスでは、読取り又は書込みの
どちらの意図でも、要求されたデータが既にCSD キャッ
シュ内にある場合、CSD からの作動可能信号を待つため
の通常の切離しが行われずに、即時データ転送のための
接続が維持される。このように、条件付き除去手順を、
DASDハードウェアの動作レベルに適応させることによ
り、本発明のキャッシュ最適化手順から起きる好ましく
ないハードウェア動作が最小化される。

【図面の簡単な説明】

【図１】本発明のシステムの実現に適した分散データ処
理システムの機能ブロック図である。

【図２】図１のシステムの記憶制御装置(SC)の機能ブロ
ック図である。

【図３】図２のSCの記憶経路プロセッサの機能ブロック
図である。

【図４】１つの直接アクセス記憶装置(DASD)記憶サブシ
ステムのラック内に配置された16個のキャッシュ記憶ド
ロワー (CSD) を示す図である。

【図５】図１のシステムの１つのCSD の機能ブロック図
である。

【図６】本発明の "急速選択" 及び "条件付き除去" 手
順を示す機能ブロック図である。

【図７】本発明のハードウェア動作監視方法を示す機能
ブロック図である。

【図８】本発明のハードウェアのデューティサイクルリ
フレッシュ方法を示す機能ブロック図である。

【図９】本発明の "意図事前通知" CSD 書込み事前設定
方法を示す機能ブロック図である。

【図１０】本発明の "意図事前通知" SCデステージング
方法を示す機能ブロック図である。

【符号の説明】

20 分散ホストデータ処理システム 22 多重ホストコンピュータシステム 24 記憶制御装置(SC) 26 CSD ラック 28 ホストチャネル 30 データ経路 32 記憶クラスタ 34 記憶クラスタ 36 データ経路 38 データ経路 40 データ経路 42 記憶経路プロセッサ 44 記憶経路プロセッサ 46 記憶経路プロセッサ 48 記憶経路プロセッサ 50 制御装置キャッシュメモリ(CCM) 52 不揮発性記憶装置(NVS) 54 多重経路記憶デイレクタ 56 共用制御アレイ 58 共用制御アレイ 60 上部ポート 62 自動データ転送回路 64 速度変更バッファ 66 ポートアダプタ 68 マイクロプロセッサ 70 ポート 72 ポート 74 CSD 76 GPDAインタフェース回路 78 GPDAインタフェース回路 80 GPDAアセンブリ 82 HDA 84 SCSI-II インタフェース 86 ドロワーキャッシュメモリ(DCM) 88 PDADインタフェース

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＧ０６Ｆ 12/08 ３２０Ｇ０６Ｆ 12/08 ３２０ (72)発明者ミカエル・ハワード・ハートングアメリカ合衆国アリゾナ州、ツーソン、イースト・アルテザ 8040 (72)発明者ジョセフ・スミス・ハイドアメリカ合衆国アリゾナ州、ツーソン、イースト・ミラマー・ドライブ 6230 (72)発明者バーノン・ジョン・レッグボルドアメリカ合衆国アリゾナ州、ツーソン、ノース・アヴェニダ・エンパルム 2710 (72)発明者ウィリアム・グリスウォルド・シェーマンアメリカ合衆国アリゾナ州、ツーソン、イースト・ビック・グラド 6916 (56)参考文献特開平４−17045（ＪＰ，Ａ) 特開平５−216760（ＪＰ，Ａ) 特開平４−365153（ＪＰ，Ａ) 特開平６−52056（ＪＰ，Ａ) 特開平７−73107（ＪＰ，Ａ) 特開平６−290108（ＪＰ，Ａ) 特開平１−220047（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/08 G06F 12/12 G06F 3/06

Claims

(57)【特許請求の範囲】

【請求項１】制御装置キャッシュメモリ（CCM）最長時
間未使用(LRU) 優先順位リストにより順序付けられた複
数のデータブロックを記憶する制御装置キャッシュメモ
リ(CCM) を有する記憶制御装置(SC)に接続されたホスト
コンピュータチャネルを備え、前記 SC が少なくとも１
つのキャッシュ記憶ドロワー（CSD）に接続され、各CSD
がドロワーキャッシュメモリ（DCM）LRU 優先順位リス
トにより順序付けられた複数のデータブロックを記憶す
るために少なくとも１つのドロワーキャッシュメモリ(D
CM) に接続された複数の直接アクセス記憶装置(DASD)を
有するデータ記憶システムにおいて、ホストコンピュー
タチャネル及び前記複数のDASDの間で、前記ホストコン
ピュータチャネルからのアドレス指定されたデータ要求
に応答してデータを転送する方法であって、 (a) 読取り要求に応答し、アドレス指定されたデータが
前記CCMに記憶されている場合、それを前記CCM からのC
CM 読取りヒットとして転送するか、さもなければ、前
記アドレス指定されたデータを含むデータブロックが前
記DCMに記憶されている場合、それをCCM 読取りミスと
して前記対応するDCM から前記CCM にステージし、さも
なければ、DCM 読取りミスとして前記データブロックを
対応する前記複数のDASDから前記対応するDCM にステー
ジするステップと、 (b) CCM 非順次読取りミスとしてDCM から前記CCM への
データブロックの非順次ステージングに応答して、前記
DCM で前記データブロックを対応する前記DCMLRU リス
ト内の最低の優先順位に降格するステップと、 (c) CCM 順次読取りミスとしてDCM から前記CCM への第
１のデータブロックの順次ステージングに応答して、前
記DCM で順次に前記第１のデータブロックに先立つ第２
のデータブロックを対応する前記DCM LRU リスト内の最
低の優先順位に降格するステップと、 (d) CCM 非順次読取りミスとして前記CCM にステージさ
れ、前記CCM に記憶されたデータブロックに含まれる書
込み要求アドレス指定データに応答し、前記データブロ
ックが前記対応するDCM にまだ記憶されていない場合、
対応する前記複数のDASDから前記データブロックを対応
する前記DCM に再ステージするステップと、 (e) CCM 非順次読取りミスとして前記CCM にステージさ
れたデータブロックのCCM LRU 優先順位の降格に応答し
て、前記降格されたデータブロックを対応する前記複数
のDASDから対応する前記DCM に再ステージするステップ
とを含む方法。
【請求項２】(f) アクセス時間と所定の時間間隔にわた
って平均された全時間との比を表わす活動指数を前記DA
SD毎に決定するステップと、 (g) 前記活動指数が前記降格されたデータブロックの任
意の部分を含む前記DASDの各々の所定のしきい値よりも
小さいときにのみ前記降格するステップ(b) を実行する
ステップとを更に含む、請求項１に記載の方法。
【請求項３】(h) 前記活動指数が前記降格されたデータ
ブロックの任意の部分を含む前記DASDの各々の所定のし
きい値よりも小さいときにのみ前記再ステージするステ
ップ(e) を実行するステップを更に含む、請求項２に記
載の方法。
【請求項４】CCM ミスに応答して前記SCがCSD とのデー
タ接続を生じ、そしてもし前記データブロックが前記対
応するDCM 内に記憶されていれば、対応する前記DCM か
ら前記CCM への前記データブロックのステージングを通
じて前記データ接続が中断なしに続き、さもなければ、
対応する前記複数のDASDから前記対応するDCM への前記
データブロックのステージングの前に、前記データ接続
が終了する、請求項３に記載の方法。
【請求項５】CCM ミスに応答して前記SCがCSD とのデー
タ接続を生じ、そしてもし前記データブロックが前記対
応するDCM 内に記憶されていれば、対応する前記DCM か
ら前記CCM への前記データブロックのステージングを通
じて前記データ接続が中断なしに続き、さもなければ、
対応する前記複数のDASDから前記対応するDCM への前記
データブロックのステージングの前に、前記データ接続
が終了する、請求項２に記載の方法。
【請求項６】(f) アクセス時間と所定の時間間隔にわた
って平均された全時間との比を表わす活動指数を前記DA
SD毎に決定するステップと、 (g) 前記活動指数が前記降格されたデータブロックの任
意の部分を含む前記DASDの各々の所定のしきい値よりも
小さいときのみ前記再ステージングするステップ(e) を
実行するステップとを更に含む、請求項１に記載の方
法。
【請求項７】CCM ミスに応答して前記SCがCSD とのデー
タ接続を生じ、そしてもし前記データブロックが前記対
応するDCM 内に記憶されていれば、対応する前記DCM か
ら前記CCM への前記データブロックのステージングを通
じて前記データ接続が中断なしに続き、さもなければ、
対応する前記複数のDASDから前記対応するDCM への前記
データブロックのステージングの前に、前記データ接続
が終了する、請求項１に記載の方法。
【請求項８】アドレス指定されたデータを指定する要求
の各々を受信するホストコンピュータチャネルと、前記ホストコンピュータチャネルとデータ記憶手段の間
のデータ転送を制御するために前記ホストコンピュータ
チャネルに接続された記憶制御装置(SC)と、制御装置キャッシュメモリ（CCM）最長時間未使用(LRU)
優先順位リストにより順序付けられた複数のデータブ
ロックを記憶する、前記SC内の制御装置キャッシュメモ
リ(CCM) と、データを記憶するために前記SCに接続された前記データ
記憶手段内の少なくとも１つのキャッシュ記憶ドロワー
(CSD) と、データを記憶するための前記CSD 内の複数の直接アクセ
ス記憶装置(DASD)と、ドロワーキャッシュメモリ（DCM） LRU 優先順位リスト
により順序付けられた複数のデータブロックを記憶する
ために前記複数のDASDに接続された、前記CSD内のドロ
ワーキャッシュメモリ(DCM) と、 CCM 読取りミスに応答して、前記アドレス指定されたデ
ータを含むデータブロックを前記DCM から前記CCM に転
送する、前記SC及び前記CSD に接続された第１のステー
ジング手段と、 DCM 読取りミスに応答して、前記アドレス指定されたデ
ータを含むデータブロックを前記複数のDASDから前記DC
M に転送する、前記CSD 内の第２のステージング手段
と、 CCM 非順次読取りミスに応答して、前記データブロック
が前記CCM にステージされたのちデータブロックをDCM
LRU リストの最低の優先順位に降格する、前記CSD 内の
除去手段とを備えるシステム。
【請求項９】第１のデータブロックに続く第２のデータ
ブロックが前記DCM から前記CCM にステージされた後に
前記第１のデータブロックをDCM LRU リストの最低の優
先順位に降格する、前記 DCM 内の第１の順次制限手段
と、前記第１のデータブロックに続く前記第２のデータブロ
ックに含まれるアドレス指定されたデータが前記CCM か
ら前記ホストコンピュータチャネルに転送された後に前
記第１のデータブロックを CCM LRU リストの最低の優
先順位に降格する、前記 CCM 内の第２の順次制限手段
とを更に備える、請求項８に記載のシステム。
【請求項１０】CCM 非順次読取りミスに応答して前記CS
D から前記CCM にデータブロックが早期にステージされ
たとき、前記データブロックに含まれた書込み要求アド
レス指定データに応答して前記データブロックを前記複
数のDASDから前記DCM にステージさせる、前記 SC 内の
書込み事前通知手段を更に備える、請求項９に記載のシ
ステム。
【請求項１１】CCM 非順次読取りミスに応答して前記CS
D から前記CCM に早期にステージされたデータブロック
の CCM LRU 優先順位における降格に応答して前記複数
のDASDから前記DCM に前記データブロックを再ステージ
するリコピー手段を更に備える、請求項１０に記載のシ
ステム。
【請求項１２】アクセス時間と所定の時間間隔にわたっ
て平均された全経過時間との比を表わす活動指数を前記
DASD毎に生成する、前記 CSD 内の DASD 動作監視手段
と、前記活動指数と所定のしきい値を比較し、前記降格され
たデータブロックの任意の部分を含むDASDの前記活動指
数が前記所定のしきい値を越えるとき前記除去手段及び
前記リコピー手段の両者を使用禁止する、前記 CSD 内
の動作しきい値手段とを備える、請求項１１に記載のシ
ステム。
【請求項１３】CCM 非順次読取りミスに応答してデータ
ブロックが前記CSD から前記CCM に早期にステージされ
たとき、前記データブロックに含まれた書込み要求アド
レス指定データに応答して、前記複数のDASDから前記DC
M に前記データブロックをステージさせる、前記 SC 内
の書込み事前通知手段を更に備える、請求項８に記載の
システム。
【請求項１４】CCM 非順次読取りミスに応答して前記CS
D から前記CCM に早期にステージされたデータブロック
のCCM LRU 優先順位の降格に応答して前記データブロッ
クを前記複数のDASDから前記DCM に再ステージする、前
記 CSD 内のリコピー手段を更に備える、請求項１３に
記載のシステム。
【請求項１５】アクセス時間と所定の時間間隔にわたっ
て平均された全経過時間との比を表わす活動指数を前記
DASD毎に生成する、前記 CSD 内のDASD動作監視手段
と、前記活動指数と所定のしきい値を比較し、前記降格され
たデータブロックの任意の部分を含むDASDの前記活動指
数が前記所定のしきい値を越えるとき前記除去手段及び
前記リコピー手段の両者を使用禁止する、前記 CSD 内
の動作しきい手段とを更に備える、請求項１４に記載の
システム。
【請求項１６】CCM 非順次読取りミスに応答して前記CS
D から前記CCM に早期にステージされたデータブロック
のCCM LRU 優先順位の降格に応答して前記データブロッ
クを前記複数のDASDから前記DCM に再ステージする、前
記 CSD 内のリコピー手段を更に備える、請求項８に記
載のシステム。
【請求項１７】アクセス時間と所定の時間間隔にわたっ
て平均された全経過時間との比を表わす活動指数を前記
DASD毎に生成する、前記 CSD 内のDASD動作監視手段
と、前記活動指数と所定のしきい値を比較し、前記降格され
たデータブロックの任意の部分を含むDASDの前記活動指
数が前記所定のしきい値を越えるとき前記除去手段及び
前記リコピー手段の両者を使用禁止する、前記 CSD 内
の動作しきい手段とを更に備える、請求項１６に記載の
システム。