JP3018985B2 - 誘電体薄膜の形成方法 - Google Patents
誘電体薄膜の形成方法Info
- Publication number
- JP3018985B2 JP3018985B2 JP8167282A JP16728296A JP3018985B2 JP 3018985 B2 JP3018985 B2 JP 3018985B2 JP 8167282 A JP8167282 A JP 8167282A JP 16728296 A JP16728296 A JP 16728296A JP 3018985 B2 JP3018985 B2 JP 3018985B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- dielectric thin
- forming
- ferroelectric
- recess
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000010409 thin film Substances 0.000 title claims description 102
- 238000000034 method Methods 0.000 title claims description 25
- 239000000758 substrate Substances 0.000 claims description 20
- 239000013078 crystal Substances 0.000 claims description 19
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 15
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 13
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 claims description 2
- 239000002344 surface layer Substances 0.000 claims description 2
- 239000010408 film Substances 0.000 description 28
- 230000007547 defect Effects 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 241000257465 Echinoidea Species 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000003980 solgel method Methods 0.000 description 1
- 229910052712 strontium Inorganic materials 0.000 description 1
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Crystals, And After-Treatments Of Crystals (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子などの
製造に用いられる誘電体薄膜の形成方法に関する。
製造に用いられる誘電体薄膜の形成方法に関する。
【０００２】
【従来の技術】ＳｉＯ2に代わって強誘電体または高誘
電体を絶縁膜とした半導体素子の開発が急がれている。
前者は不揮発性メモリとしての用途、後者は微細化に伴
うＤＲＡＭ等のメモリ容量不足をカバーする用途として
注目されている。
電体を絶縁膜とした半導体素子の開発が急がれている。
前者は不揮発性メモリとしての用途、後者は微細化に伴
うＤＲＡＭ等のメモリ容量不足をカバーする用途として
注目されている。
【０００３】こうした強誘電体薄膜または高誘電体薄膜
の成膜方法には、ゾル・ゲル法、有機金属溶液堆積法、
レーザーアブレーション法、スパッタ法、有機金属ガス
を用いる化学気相成長法（ＭＯＣＶＤ）等がある。強誘
電特性や高誘電特性は結晶膜で得られ、ＳｉＯ2のよう
な非晶質膜では得られない。そのため、強誘電体や高誘
電体の結晶膜を成膜する必要があるが、多結晶膜は、単
結晶薄膜に比べて表面モフォロジーが悪い、特性にバラ
ツキが出やすい、電流・電圧特性が劣化する等の問題が
ある。したがって、強誘電特性や高誘電特性を持つ絶縁
膜として単結晶膜が望まれている。
の成膜方法には、ゾル・ゲル法、有機金属溶液堆積法、
レーザーアブレーション法、スパッタ法、有機金属ガス
を用いる化学気相成長法（ＭＯＣＶＤ）等がある。強誘
電特性や高誘電特性は結晶膜で得られ、ＳｉＯ2のよう
な非晶質膜では得られない。そのため、強誘電体や高誘
電体の結晶膜を成膜する必要があるが、多結晶膜は、単
結晶薄膜に比べて表面モフォロジーが悪い、特性にバラ
ツキが出やすい、電流・電圧特性が劣化する等の問題が
ある。したがって、強誘電特性や高誘電特性を持つ絶縁
膜として単結晶膜が望まれている。
【０００４】単結晶の強誘電体薄膜を得るために、格子
定数の近い基板を用いてヘテロエピタキシャル成長を行
う方法などが試みられている（第５６回応用物理学会学
術講演会予稿集、１９９５年、ｐ３９９）。
定数の近い基板を用いてヘテロエピタキシャル成長を行
う方法などが試みられている（第５６回応用物理学会学
術講演会予稿集、１９９５年、ｐ３９９）。
【０００５】
【発明が解決しようとする課題】しかしながら、強誘電
体あるいは高誘電体と格子定数の近い材料としてＭｇＯ
等が用いられているが該材料は潮解性があり不安定であ
る。
体あるいは高誘電体と格子定数の近い材料としてＭｇＯ
等が用いられているが該材料は潮解性があり不安定であ
る。
【０００６】また、一般に、強誘電体薄膜や高誘電体薄
膜を容量素子として半導体素子に用いる場合には、Ｓｉ
基板上にＳｉＯ2を配し、この上に下部電極を形成した
上で強誘電体薄膜あるいは高誘電体薄膜を形成して容量
素子が作製される。しかし、ＳｉＯ2は非晶質であるた
め、この上の金属は結晶化するものの、上述したＭｇＯ
等の単結晶膜を形成することは困難であり、強誘電体ま
たは高誘電体の基板とすることは望めない。
膜を容量素子として半導体素子に用いる場合には、Ｓｉ
基板上にＳｉＯ2を配し、この上に下部電極を形成した
上で強誘電体薄膜あるいは高誘電体薄膜を形成して容量
素子が作製される。しかし、ＳｉＯ2は非晶質であるた
め、この上の金属は結晶化するものの、上述したＭｇＯ
等の単結晶膜を形成することは困難であり、強誘電体ま
たは高誘電体の基板とすることは望めない。
【０００７】さらに、ヘテロエピタキシャル成長により
形成された膜には、一般に、格子定数の差から生じる歪
みや欠陥が存在し、良好な電気特性は得られない場合が
多い。
形成された膜には、一般に、格子定数の差から生じる歪
みや欠陥が存在し、良好な電気特性は得られない場合が
多い。
【０００８】すなわち、単結晶の強誘電体薄膜や高誘電
体薄膜をヘテロエピタキシャル成長によって形成するこ
とには多くの困難がある。また、例えヘテロエピタキシ
ャル成長が可能だとしても、この基板となるＭｇＯ等の
材料は潮解性があり、半導体素子に適用することは難し
い。さらに、一般にへテロエピタキシャル成長により形
成される膜には格子定数の差から生じる歪みや欠陥が存
在するため、良好な電気特性を望めない。
体薄膜をヘテロエピタキシャル成長によって形成するこ
とには多くの困難がある。また、例えヘテロエピタキシ
ャル成長が可能だとしても、この基板となるＭｇＯ等の
材料は潮解性があり、半導体素子に適用することは難し
い。さらに、一般にへテロエピタキシャル成長により形
成される膜には格子定数の差から生じる歪みや欠陥が存
在するため、良好な電気特性を望めない。
【０００９】そこで本発明の目的は、上記問題を解決
し、歪みや欠陥の少ない良好な電気特性を有し且つ安定
な単結晶の誘電体薄膜を形成することである。
し、歪みや欠陥の少ない良好な電気特性を有し且つ安定
な単結晶の誘電体薄膜を形成することである。
【００１０】
【課題を解決するための手段】本発明者は、上記の目的
を達成するために種々の検討を重ねた結果、本発明を完
成した。
を達成するために種々の検討を重ねた結果、本発明を完
成した。
【００１１】第１の発明は、基板上の積層薄膜の表面層
に、後の強誘電体あるいは高誘電体薄膜形成時に凹部内
で成長核の配向が下地と側面から制限を受けて定まるよ
うに、凹部を形成して該凹部内に下層の一部を露出さ
せ、次いで、該凹部を有する表面上に強誘電体あるいは
高誘電体薄膜を形成し、該凹部内にグラフォエピタキシ
ャル成長により単結晶の強誘電体あるいは高誘電体薄膜
を形成することを特徴とする誘電体薄膜の形成方法に関
する。
に、後の強誘電体あるいは高誘電体薄膜形成時に凹部内
で成長核の配向が下地と側面から制限を受けて定まるよ
うに、凹部を形成して該凹部内に下層の一部を露出さ
せ、次いで、該凹部を有する表面上に強誘電体あるいは
高誘電体薄膜を形成し、該凹部内にグラフォエピタキシ
ャル成長により単結晶の強誘電体あるいは高誘電体薄膜
を形成することを特徴とする誘電体薄膜の形成方法に関
する。
【００１２】第２の発明は、基板上に金属薄膜を形成す
る工程と、該金属薄膜上に誘電体薄膜を形成する工程
と、該誘電体薄膜に、後の強誘電体あるいは高誘電体薄
膜形成時に凹部内で成長核の配向が下地と側面から制限
を受けて定まるように、凹部を形成して該凹部内に前記
金属薄膜の一部を露出させる工程と、該凹部を有する表
面上に強誘電体あるいは高誘電体薄膜を形成し、該凹部
内にグラフォエピタキシャル成長により単結晶の強誘電
体あるいは高誘電体薄膜を形成する工程を含むことを特
徴とする誘電体薄膜の形成方法に関する。
る工程と、該金属薄膜上に誘電体薄膜を形成する工程
と、該誘電体薄膜に、後の強誘電体あるいは高誘電体薄
膜形成時に凹部内で成長核の配向が下地と側面から制限
を受けて定まるように、凹部を形成して該凹部内に前記
金属薄膜の一部を露出させる工程と、該凹部を有する表
面上に強誘電体あるいは高誘電体薄膜を形成し、該凹部
内にグラフォエピタキシャル成長により単結晶の強誘電
体あるいは高誘電体薄膜を形成する工程を含むことを特
徴とする誘電体薄膜の形成方法に関する。
【００１３】第３の発明は、凹部の段差が１０〜５０ｎ
ｍである第１又は第２の発明の誘電体薄膜の形成方法に
関する。
ｍである第１又は第２の発明の誘電体薄膜の形成方法に
関する。
【００１４】第４の発明は、凹部の積層薄膜面内の一辺
が０．１〜５μｍである第１、第２又は第３の発明の誘
電体薄膜の形成方法に関する。
が０．１〜５μｍである第１、第２又は第３の発明の誘
電体薄膜の形成方法に関する。
【００１５】第５の発明は、強誘電体あるいは高誘電体
薄膜の形成を有機金属を用いる化学気相成長法によって
行う第１〜第４のいずれかの発明の誘電体薄膜の形成方
法に関する。
薄膜の形成を有機金属を用いる化学気相成長法によって
行う第１〜第４のいずれかの発明の誘電体薄膜の形成方
法に関する。
【００１６】第６の発明は、誘電体薄膜の主成分がＳｉ
Ｏ2或いはＳｉ3Ｎ4である第１〜第５のいずれかの発明
の誘電体薄膜の形成方法に関する。
Ｏ2或いはＳｉ3Ｎ4である第１〜第５のいずれかの発明
の誘電体薄膜の形成方法に関する。
【００１７】本発明においては結晶性の誘電体薄膜が凹
凸上に形成される。その際、凹部内部に形成される膜
は、下地からだけではなく側面からも配向の制限を受け
るため配向が定まりグラフォエピタキシの原理で単結晶
成長が可能となる。また、下地の格子定数を引き継いだ
単結晶成長ではないため、その不整合に起因する界面近
傍の歪みや欠陥が無く良好な電気特性を得ることができ
る。
凸上に形成される。その際、凹部内部に形成される膜
は、下地からだけではなく側面からも配向の制限を受け
るため配向が定まりグラフォエピタキシの原理で単結晶
成長が可能となる。また、下地の格子定数を引き継いだ
単結晶成長ではないため、その不整合に起因する界面近
傍の歪みや欠陥が無く良好な電気特性を得ることができ
る。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を挙げ
て図面を参照しながら詳細に説明する。
て図面を参照しながら詳細に説明する。
【００１９】まず、図１（ａ）に示すように、基板
（１）上に第一の誘電体薄膜（２）、金属薄膜（３）及
び第二の誘電体薄膜（４）を形成する。
（１）上に第一の誘電体薄膜（２）、金属薄膜（３）及
び第二の誘電体薄膜（４）を形成する。
【００２０】その後、通常半導体プロセスで用いられる
リソグラフィ手段により、図１（ｂ）に示すように第二
の誘電体薄膜を局所的に除去する。この結果、表面には
凹部が生じる。
リソグラフィ手段により、図１（ｂ）に示すように第二
の誘電体薄膜を局所的に除去する。この結果、表面には
凹部が生じる。
【００２１】次に、強誘電体薄膜または高誘電体薄膜を
ＭＯＣＶＤ法で形成する。成膜ガスは、金属薄膜上には
非常に付着し難いのに対して誘電体膜上には付着し易い
ため、第二の誘電体膜が露出した面に強誘電体薄膜また
は高誘電体薄膜が形成される。特に、該誘電体薄膜がＳ
ｉＯ2又はＳｉ3Ｎ4を主成分に含む場合に成膜ガスは吸
着しやすい。従って、図１（ｃ）に示すように、初期成
長核（５）は第二の誘電体膜（４）上および凹部内の側
面位置に形成される。
ＭＯＣＶＤ法で形成する。成膜ガスは、金属薄膜上には
非常に付着し難いのに対して誘電体膜上には付着し易い
ため、第二の誘電体膜が露出した面に強誘電体薄膜また
は高誘電体薄膜が形成される。特に、該誘電体薄膜がＳ
ｉＯ2又はＳｉ3Ｎ4を主成分に含む場合に成膜ガスは吸
着しやすい。従って、図１（ｃ）に示すように、初期成
長核（５）は第二の誘電体膜（４）上および凹部内の側
面位置に形成される。
【００２２】上記凹部内の側面に形成される強誘電体ま
たは高誘電体の成長核の配向は、側面と同時に下地から
制限を受けるため配向が定まり、凹部内には単結晶の強
誘電体または高誘電体薄膜（６）が形成される。一方、
凹部の外の第二の誘電体薄膜（４）の主表面ではそのよ
うな制限がないため、多結晶の強誘電体または高誘電体
薄膜（７）が形成される（図１（ｄ））。
たは高誘電体の成長核の配向は、側面と同時に下地から
制限を受けるため配向が定まり、凹部内には単結晶の強
誘電体または高誘電体薄膜（６）が形成される。一方、
凹部の外の第二の誘電体薄膜（４）の主表面ではそのよ
うな制限がないため、多結晶の強誘電体または高誘電体
薄膜（７）が形成される（図１（ｄ））。
【００２３】上記の強誘電体あるいは高誘電体薄膜の形
成には、被覆性、選択性および組成制御性が必要であ
り、これらの条件を満たす方法としてはＭＯＣＶＤ法が
望ましい。
成には、被覆性、選択性および組成制御性が必要であ
り、これらの条件を満たす方法としてはＭＯＣＶＤ法が
望ましい。
【００２４】凹部の寸法が増大すると、凹部内の結晶の
体積エネルギーが増加し、単結晶性の維持が困難になり
再現性が低下するため、上述の方法による単結晶膜の形
成では、誘電体膜に形成する凹部の膜面内の一辺を０．
１〜５μｍにすることが望ましい。この凹部の膜面内の
形状は矩形形状であることが望ましい。
体積エネルギーが増加し、単結晶性の維持が困難になり
再現性が低下するため、上述の方法による単結晶膜の形
成では、誘電体膜に形成する凹部の膜面内の一辺を０．
１〜５μｍにすることが望ましい。この凹部の膜面内の
形状は矩形形状であることが望ましい。
【００２５】また、凹部内の側面における結晶核のラン
ダムな発生を抑制し多結晶化を抑制するため、凹部の段
差は１０〜５０ｎｍであることが望ましい。
ダムな発生を抑制し多結晶化を抑制するため、凹部の段
差は１０〜５０ｎｍであることが望ましい。
【００２６】上記の結晶成長は、基板の格子定数に左右
されるものでないため、Ｓｉ基板やＧａＡｓ基板などの
基板材料の選択に制約を与えるものでは無いことは言う
までもない。
されるものでないため、Ｓｉ基板やＧａＡｓ基板などの
基板材料の選択に制約を与えるものでは無いことは言う
までもない。
【００２７】また、金属薄膜にも特別な制約は無く、強
誘電体容量や高誘電体容量が使われている素子によく用
いられるＰｔ、Ｐｔ／Ｔｉ、Ａｕ、ＲｕＯx、ＩｒＯx等
の電極材料の全てが適用可能である。
誘電体容量や高誘電体容量が使われている素子によく用
いられるＰｔ、Ｐｔ／Ｔｉ、Ａｕ、ＲｕＯx、ＩｒＯx等
の電極材料の全てが適用可能である。
【００２８】第一の誘電体薄膜には、ＳｉＯ2やＳｉ3Ｎ
4等の半導体産業で通常用いられている誘電体の全てが
適用可能である。なお、第一の誘電体薄膜は必要に応じ
て設けられる。
4等の半導体産業で通常用いられている誘電体の全てが
適用可能である。なお、第一の誘電体薄膜は必要に応じ
て設けられる。
【００２９】第二の誘電体薄膜は、有機金属ガスの吸着
の容易なＳｉＯ2又はＳｉ3Ｎ4を主成分とする誘電体薄
膜が望ましい。
の容易なＳｉＯ2又はＳｉ3Ｎ4を主成分とする誘電体薄
膜が望ましい。
【００３０】強誘電体や高誘電体には、通常、強誘電体
や高誘電体が使用される素子に用いられているものの全
てが適用可能である。例えば、ＢａＴｉＯ3、Ｂａ1-xＳ
ｒxＴｉＯ3等のバリウム系強誘電体、ＰｂＴｉＯ3、Ｐ
ｂＺｒ1-xＴｉxＯ3、Ｐｂ（Ｌａ1-yＺｒy）1-xＴｉxＯ3
等の鉛系強誘電体、ＳｒＢｉ2Ｔｉ2Ｏ9等のビスマス系
強誘電体、ＳｒＴｉＯ3等のストロンチウム系高誘電体
などが挙げられる。
や高誘電体が使用される素子に用いられているものの全
てが適用可能である。例えば、ＢａＴｉＯ3、Ｂａ1-xＳ
ｒxＴｉＯ3等のバリウム系強誘電体、ＰｂＴｉＯ3、Ｐ
ｂＺｒ1-xＴｉxＯ3、Ｐｂ（Ｌａ1-yＺｒy）1-xＴｉxＯ3
等の鉛系強誘電体、ＳｒＢｉ2Ｔｉ2Ｏ9等のビスマス系
強誘電体、ＳｒＴｉＯ3等のストロンチウム系高誘電体
などが挙げられる。
【００３１】
【実施例】以下、本発明を実施例によりさらに説明する
が、本発明はこれらに限定するものではない。
が、本発明はこれらに限定するものではない。
【００３２】まず、図２（ａ）に示すように、Ｓｉ酸化
膜基板（１１）上にスパッタ法でＰｔ／Ｔｉ薄膜（１
３）をＰｔ膜厚２０００Å、Ｔｉ膜厚５００Åに形成し
た後、ＳｉＯ2薄膜（１４）をＣＶＤ法により膜厚４０
００Åに形成した。
膜基板（１１）上にスパッタ法でＰｔ／Ｔｉ薄膜（１
３）をＰｔ膜厚２０００Å、Ｔｉ膜厚５００Åに形成し
た後、ＳｉＯ2薄膜（１４）をＣＶＤ法により膜厚４０
００Åに形成した。
【００３３】その後、通常のリソグラフィ技術を用い
て、図２（ｂ）のようにＳｉＯ2薄膜を局所的に除去し
て３×３μｍ2の凹部（膜面内の形状は矩形形状）を形
成した。
て、図２（ｂ）のようにＳｉＯ2薄膜を局所的に除去し
て３×３μｍ2の凹部（膜面内の形状は矩形形状）を形
成した。
【００３４】次に、ＰｂＺｒxＴｉ1-xＯ3薄膜（ＰＺＴ
薄膜）をＭＯＣＶＤ法で形成した。成膜ガスにＰｂ（Ｃ
11Ｈ19Ｏ2）2、Ｚｒ（Ｃ11Ｈ19Ｏ2）4及びＴｉ（ｉ-Ｏ
Ｃ3Ｈ 7）4を用い、ガス流量はそれぞれ１０〜５０scc
m、１０〜５０sccm、１〜５sccm、基板温度は４５０〜
６５０℃、成膜圧力は１〜１０Torrに制御した。成膜ガ
スは、Ｐｔ／Ｔｉ薄膜上には付着しにくいため、ＳｉＯ
2薄膜上に選択的に付着する。従って、図２（ｃ）に示
すように、ＰＺＴ初期成長核（１５）はＳｉＯ2薄膜
（１４）上および凹部内の側面位置に形成される。
薄膜）をＭＯＣＶＤ法で形成した。成膜ガスにＰｂ（Ｃ
11Ｈ19Ｏ2）2、Ｚｒ（Ｃ11Ｈ19Ｏ2）4及びＴｉ（ｉ-Ｏ
Ｃ3Ｈ 7）4を用い、ガス流量はそれぞれ１０〜５０scc
m、１０〜５０sccm、１〜５sccm、基板温度は４５０〜
６５０℃、成膜圧力は１〜１０Torrに制御した。成膜ガ
スは、Ｐｔ／Ｔｉ薄膜上には付着しにくいため、ＳｉＯ
2薄膜上に選択的に付着する。従って、図２（ｃ）に示
すように、ＰＺＴ初期成長核（１５）はＳｉＯ2薄膜
（１４）上および凹部内の側面位置に形成される。
【００３５】上記条件下でＰＺＴを、凹部を有しないＳ
ｉＯ2薄膜とＰｔ／Ｔｉ薄膜の平面上に堆積する場合、
初期成長核は（１００）面配向する。しかし、本発明で
はＰｔ／Ｔｉ薄膜が露出した箇所では成長核がＳｉＯ2
薄膜とＰｔ／Ｔｉ薄膜の境界にのみ形成され、その時配
向は下地と側面の両方から制限を受けて一つに定まる。
そのため、Ｐｔ／Ｔｉ薄膜が露出した面内には単結晶の
ＰＺＴ薄膜（１６）が形成される。一方、ＳｉＯ2薄膜
（１４）で被覆された箇所では面内回転に対する制限が
ないため（１００）面内で回転した多結晶ＰＺＴ薄膜
（１７）が形成される（図２（ｄ））。
ｉＯ2薄膜とＰｔ／Ｔｉ薄膜の平面上に堆積する場合、
初期成長核は（１００）面配向する。しかし、本発明で
はＰｔ／Ｔｉ薄膜が露出した箇所では成長核がＳｉＯ2
薄膜とＰｔ／Ｔｉ薄膜の境界にのみ形成され、その時配
向は下地と側面の両方から制限を受けて一つに定まる。
そのため、Ｐｔ／Ｔｉ薄膜が露出した面内には単結晶の
ＰＺＴ薄膜（１６）が形成される。一方、ＳｉＯ2薄膜
（１４）で被覆された箇所では面内回転に対する制限が
ないため（１００）面内で回転した多結晶ＰＺＴ薄膜
（１７）が形成される（図２（ｄ））。
【００３６】
【発明の効果】以上の説明から明らかなように本発明に
よれば、へテロエピタキシャルのように新たな格子整合
用基板を持ち込むことなく、グラフォエピタキシャル成
長により薄膜形成を行うため、特別に工夫することなく
Ｓｉ基板を用いることができる。そのため、容易に薄膜
形成ができるとともに、特別な材料を用いる必要がない
ため安定な薄膜を形成することができる。
よれば、へテロエピタキシャルのように新たな格子整合
用基板を持ち込むことなく、グラフォエピタキシャル成
長により薄膜形成を行うため、特別に工夫することなく
Ｓｉ基板を用いることができる。そのため、容易に薄膜
形成ができるとともに、特別な材料を用いる必要がない
ため安定な薄膜を形成することができる。
【００３７】また、ヘテロエピタキシャルで得られる膜
に比べて、界面の歪みや欠陥を抑制できる。その理由
は、ヘテロエピタキシャル成長は、基板側と原子配列や
格子定数が近いことを利用して成長させるため微小な格
子不整合が生じ、そのため歪みや欠陥が生じるのに対
し、グラフォエピタキシャル成長は、基板側との界面エ
ネルギーによる配向を利用しており、上記のような微小
な格子不整合に起因する歪みや欠陥は生じないためであ
る。これによりＩ−Ｖ特性が大幅に改善され、リーク電
流が５Ｖで１０-8Ａ／ｃｍ2程度に抑えられ、さらに再
現性良く成膜ことができる。
に比べて、界面の歪みや欠陥を抑制できる。その理由
は、ヘテロエピタキシャル成長は、基板側と原子配列や
格子定数が近いことを利用して成長させるため微小な格
子不整合が生じ、そのため歪みや欠陥が生じるのに対
し、グラフォエピタキシャル成長は、基板側との界面エ
ネルギーによる配向を利用しており、上記のような微小
な格子不整合に起因する歪みや欠陥は生じないためであ
る。これによりＩ−Ｖ特性が大幅に改善され、リーク電
流が５Ｖで１０-8Ａ／ｃｍ2程度に抑えられ、さらに再
現性良く成膜ことができる。
【図１】本発明の誘電体薄膜の形成方法の工程断面図で
ある。
ある。
【図２】本発明の誘電体薄膜の形成方法の工程断面図で
ある。
ある。
１ 基板 ２ 第一の誘電体薄膜 ３ 金属薄膜 ４ 第二の誘電体薄膜 ５ 初期成長核 ６ 単結晶の強誘電体あるいは高誘電体薄膜 ７ 多結晶の強誘電体あるいは高誘電体薄膜 １１ Ｓｉ酸化膜基板 １３ Ｐｔ／Ｔｉ薄膜 １４ ＳｉＯ2薄膜 １５ ＰＺＴ初期成長核 １６ 単結晶ＰＺＴ薄膜 １７ 多結晶ＰＺＴ薄膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10 451 H01L 21/8242 H01L 21/8247 H01L 27/108 H01L 29/788
Claims (6)
- 【請求項１】 基板上の積層薄膜の表面層に、後の強誘
電体あるいは高誘電体薄膜形成時に凹部内で成長核の配
向が下地と側面から制限を受けて定まるように、凹部を
形成して該凹部内に下層の一部を露出させ、次いで、該
凹部を有する表面上に強誘電体あるいは高誘電体薄膜を
形成し、該凹部内にグラフォエピタキシャル成長により
単結晶の強誘電体あるいは高誘電体薄膜を形成すること
を特徴とする誘電体薄膜の形成方法。 - 【請求項２】 基板上に金属薄膜を形成する工程と、該
金属薄膜上に誘電体薄膜を形成する工程と、該誘電体薄
膜に、後の強誘電体あるいは高誘電体薄膜形成時に凹部
内で成長核の配向が下地と側面から制限を受けて定まる
ように、凹部を形成して該凹部内に前記金属薄膜の一部
を露出させる工程と、該凹部を有する表面上に強誘電体
あるいは高誘電体薄膜を形成し、該凹部内にグラフォエ
ピタキシャル成長により単結晶の強誘電体あるいは高誘
電体薄膜を形成する工程を含むことを特徴とする誘電体
薄膜の形成方法。 - 【請求項３】 凹部の段差が１０〜５０ｎｍである請求
項１又は２記載の誘電体薄膜の形成方法。 - 【請求項４】 凹部の積層薄膜面内の一辺が０．１〜５
μｍである請求項１、２又は３記載の誘電体薄膜の形成
方法。 - 【請求項５】 強誘電体あるいは高誘電体薄膜の形成を
有機金属を用いる化学気相成長法によって行う請求項１
〜４のいずれか１項に記載の誘電体薄膜の形成方法。 - 【請求項６】 誘電体薄膜の主成分がＳｉＯ2或いはＳ
ｉ3Ｎ4である請求項１〜５のいずれか１項に記載の誘電
体薄膜の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8167282A JP3018985B2 (ja) | 1996-06-27 | 1996-06-27 | 誘電体薄膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8167282A JP3018985B2 (ja) | 1996-06-27 | 1996-06-27 | 誘電体薄膜の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1017397A JPH1017397A (ja) | 1998-01-20 |
| JP3018985B2 true JP3018985B2 (ja) | 2000-03-13 |
Family
ID=15846869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8167282A Expired - Lifetime JP3018985B2 (ja) | 1996-06-27 | 1996-06-27 | 誘電体薄膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3018985B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5330931A (en) | 1993-09-22 | 1994-07-19 | Northern Telecom Limited | Method of making a capacitor for an integrated circuit |
-
1996
- 1996-06-27 JP JP8167282A patent/JP3018985B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5330931A (en) | 1993-09-22 | 1994-07-19 | Northern Telecom Limited | Method of making a capacitor for an integrated circuit |
| US5452178A (en) | 1993-09-22 | 1995-09-19 | Northern Telecom Limited | Structure and method of making a capacitor for an intergrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1017397A (ja) | 1998-01-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3188179B2 (ja) | 強誘電体薄膜素子の製造方法及び強誘電体メモリ素子の製造方法 | |
| EP0747937B1 (en) | Method of forming a substrate coated with a ferroelectric thin film | |
| US5508226A (en) | Low temperature process for fabricating layered superlattice materialsand making electronic devices including same | |
| US6420740B1 (en) | Lead germanate ferroelectric structure with multi-layered electrode | |
| US6072207A (en) | Process for fabricating layered superlattice materials and making electronic devices including same | |
| JP4439020B2 (ja) | 半導体記憶装置及びその製造方法 | |
| KR100378276B1 (ko) | 절연 재료, 절연막 피복 기판, 그 제조 방법 및 박막 소자 | |
| JP3125425B2 (ja) | 薄膜コンデンサとその製造方法 | |
| JP4573009B2 (ja) | 金属酸化物誘電体膜の気相成長方法 | |
| JPH10200059A (ja) | 強誘電体薄膜素子及びその製造方法 | |
| JP3608459B2 (ja) | 薄膜積層体、強誘電体薄膜素子およびそれらの製造方法 | |
| JPH0812494A (ja) | 酸化物結晶薄膜の製造方法及び薄膜素子 | |
| JP3346994B2 (ja) | キャパシタ及びその製造方法 | |
| JP3381969B2 (ja) | 強誘電体薄膜作製方法 | |
| JP3018985B2 (ja) | 誘電体薄膜の形成方法 | |
| JP2004153006A (ja) | 容量素子の製造方法 | |
| JP3292795B2 (ja) | 半導体メモリ素子の製造方法 | |
| JP3366212B2 (ja) | 強誘電体薄膜素子の製造方法、強誘電体薄膜素子及び強誘電体メモリ装置 | |
| JP2002334875A (ja) | 金属酸化物誘電体膜の気相成長方法 | |
| JP3604253B2 (ja) | 半導体記憶装置 | |
| JP4315676B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH1012833A (ja) | 強誘電体膜被覆基体及びその用途 | |
| JPH1197630A (ja) | 強誘電体薄膜の製造方法及び強誘電体メモリ素子 | |
| JP2001028426A (ja) | 半導体装置およびその製造方法 | |
| KR100490174B1 (ko) | Pzt박막의 강유전 특성이 향상된 반도체 소자와 그 제조방법 |