JP3085391B2 - 通信装置 - Google Patents
通信装置Info
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- JP3085391B2 JP3085391B2 JP15523190A JP15523190A JP3085391B2 JP 3085391 B2 JP3085391 B2 JP 3085391B2 JP 15523190 A JP15523190 A JP 15523190A JP 15523190 A JP15523190 A JP 15523190A JP 3085391 B2 JP3085391 B2 JP 3085391B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3009—Header conversion, routing tables or routing tags
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/25—Routing or path finding in a switch fabric
- H04L49/252—Store and forward routing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、LANフレームやパケットフレーム等のバー
スト形の転送情報（又はメッセージ）を単一あるいは複
数の固定長パケットに分割し、伝送路上で複数のパケッ
トを多重化して転送するようにした伝送システムのため
の通信装置に関し、特に、受信したパケットを元の転送
情報に再組立するための装置構造とリアセンブリング方
法に関する。
スト形の転送情報（又はメッセージ）を単一あるいは複
数の固定長パケットに分割し、伝送路上で複数のパケッ
トを多重化して転送するようにした伝送システムのため
の通信装置に関し、特に、受信したパケットを元の転送
情報に再組立するための装置構造とリアセンブリング方
法に関する。
端末装置で発生する転送情報あるいはメッセージをLA
Nノードで１つ、あるいは複数の固定長のデータブロッ
クに分割（セグメンティング）し、該データブロックを
含む固定長のパケット（以下、セルと言う）伝送路に送
出し、一方、LAN伝送路から受信したセルを元のメッセ
ージにリアセンブルする技術は、例えば、アイ・イ・イ
・イー，ジャーナル オン セレクテッド エリアズ，
エス，エー，シー3,1985,815頁から824頁（IEEE,Journa
l on Selected Areas,Vol.SAC−3,No.6,1985,pp.815−8
24）に記載されているようなスロッテドリングLANにお
いて不可欠である。スロッテッドリングLANは、LAN伝送
路に接続されている各ノードに、空き状態にあるスロッ
トの自由な使用を許容することにより、同時に複数のノ
ード間通信を可能にする。各LANノードは、LAN伝送路か
ら受信される自ノード宛のセルを、セルに付された送信
元アドレス別に一時的にバッファリングしておき、メッ
セージの最後のセルが受信された時、バッファリングし
てある上記最終セルと同一送信元からの複数のセルを１
つのメッセージにリアセンブルして、これを該ノードに
収容されている端末装置あるいは支線LANに送出する。
Nノードで１つ、あるいは複数の固定長のデータブロッ
クに分割（セグメンティング）し、該データブロックを
含む固定長のパケット（以下、セルと言う）伝送路に送
出し、一方、LAN伝送路から受信したセルを元のメッセ
ージにリアセンブルする技術は、例えば、アイ・イ・イ
・イー，ジャーナル オン セレクテッド エリアズ，
エス，エー，シー3,1985,815頁から824頁（IEEE,Journa
l on Selected Areas,Vol.SAC−3,No.6,1985,pp.815−8
24）に記載されているようなスロッテドリングLANにお
いて不可欠である。スロッテッドリングLANは、LAN伝送
路に接続されている各ノードに、空き状態にあるスロッ
トの自由な使用を許容することにより、同時に複数のノ
ード間通信を可能にする。各LANノードは、LAN伝送路か
ら受信される自ノード宛のセルを、セルに付された送信
元アドレス別に一時的にバッファリングしておき、メッ
セージの最後のセルが受信された時、バッファリングし
てある上記最終セルと同一送信元からの複数のセルを１
つのメッセージにリアセンブルして、これを該ノードに
収容されている端末装置あるいは支線LANに送出する。
１つのLANノードに異なる送信元から送出されたセル
が集中した場合でも正常な通信ができるようにするため
には、各ノードに、リアセンブル動作が完了する迄の
間、全ての受信セルを一時的にストアできるだけの充分
な容量をもつバッファメモリを用意しておく必要があ
る。例えば、ｎ個のノードからなるLANにおいて、各ノ
ードが端末装置からの受信メッセージを１メッセージず
つLANに送信動作すると仮定した場合、各ノードが同時
に受信するメッセージの最大個数は（ｎ−１）となる。
が集中した場合でも正常な通信ができるようにするため
には、各ノードに、リアセンブル動作が完了する迄の
間、全ての受信セルを一時的にストアできるだけの充分
な容量をもつバッファメモリを用意しておく必要があ
る。例えば、ｎ個のノードからなるLANにおいて、各ノ
ードが端末装置からの受信メッセージを１メッセージず
つLANに送信動作すると仮定した場合、各ノードが同時
に受信するメッセージの最大個数は（ｎ−１）となる。
端末装置から送信されるメッセージの最大長をＭとす
ると、他の全ノードから同時に送信される最大長メッセ
ージのパケットを漏れなく受信するためには、少なくと
も（ｎ−１）×Ｍのメモリ容量が必要となる。この場
合、各メッセージの先頭のパケットを受信する毎に、長
さＭのバッファメモリ領域を確保し、同一メッセージを
構成する後続の受信パケットをメッセージ対応のバッフ
ァメモリ領域に格納する方法を採用すると、１つのメッ
セージの最後のパケットが受信された後も、上記バッフ
ァメモリ領域から１メッセージ分の受信パケットの全て
の読出し処理（リアセンブル）が終了するまでは、該バ
ッファメモリ領域を次のメッセージのパケット受信用に
使用することができない。従って、メッセージ毎に最大
長のバッファメモリ領域を割当てる方式で、バッファメ
モリからのパケットデータ読出し動作中に受信されるパ
ケットも漏れなくバッファメモリに格納するためには、
（ｎ−１）×Ｍ×２に近いメモリ容量を用意しておく必
要がある。
ると、他の全ノードから同時に送信される最大長メッセ
ージのパケットを漏れなく受信するためには、少なくと
も（ｎ−１）×Ｍのメモリ容量が必要となる。この場
合、各メッセージの先頭のパケットを受信する毎に、長
さＭのバッファメモリ領域を確保し、同一メッセージを
構成する後続の受信パケットをメッセージ対応のバッフ
ァメモリ領域に格納する方法を採用すると、１つのメッ
セージの最後のパケットが受信された後も、上記バッフ
ァメモリ領域から１メッセージ分の受信パケットの全て
の読出し処理（リアセンブル）が終了するまでは、該バ
ッファメモリ領域を次のメッセージのパケット受信用に
使用することができない。従って、メッセージ毎に最大
長のバッファメモリ領域を割当てる方式で、バッファメ
モリからのパケットデータ読出し動作中に受信されるパ
ケットも漏れなくバッファメモリに格納するためには、
（ｎ−１）×Ｍ×２に近いメモリ容量を用意しておく必
要がある。
電子情報通信学会春季全国大会予稿（1989年）のＢ−
486には、スロッテッドリング LANに、トークンによる
送信権調停方法を採用したデータ通信方式が提案されて
いる。上記データ通信方式では、LAN伝送路上のマルチ
フレームに対して、各フレーム毎にトークンとデータ転
送領域とを割当て、トークンを獲得したノードだけがデ
ータ転送領域にデータを送出できるようにしている。ま
た、各ノードには予めユニークなトークン番号が割当て
てあり、送信元ノードは宛先ノードに対応した特定のト
ークンを獲得しない限り、通信できないようにしてあ
る。従って、各ノードには同時に複数のメッセージが到
着することはなく、メッセージのリアセンブルのための
バッファメモリの容量が少なくて済む。しかしながら、
この方式では、各ノードは宛先ノードに対応したトーク
ンを獲得しない限りデータを送信できないため、１つの
ノードから長いメッセージが送信された場合、他のノー
ドでの送信待ち時間が長くなり、実時間でのデータ送信
を必要とする音声や画像などの情報の送信と、一般のデ
ータの送信とを同一のLAN上で行なうマルチメディア通
信には最適とは言い難い。
486には、スロッテッドリング LANに、トークンによる
送信権調停方法を採用したデータ通信方式が提案されて
いる。上記データ通信方式では、LAN伝送路上のマルチ
フレームに対して、各フレーム毎にトークンとデータ転
送領域とを割当て、トークンを獲得したノードだけがデ
ータ転送領域にデータを送出できるようにしている。ま
た、各ノードには予めユニークなトークン番号が割当て
てあり、送信元ノードは宛先ノードに対応した特定のト
ークンを獲得しない限り、通信できないようにしてあ
る。従って、各ノードには同時に複数のメッセージが到
着することはなく、メッセージのリアセンブルのための
バッファメモリの容量が少なくて済む。しかしながら、
この方式では、各ノードは宛先ノードに対応したトーク
ンを獲得しない限りデータを送信できないため、１つの
ノードから長いメッセージが送信された場合、他のノー
ドでの送信待ち時間が長くなり、実時間でのデータ送信
を必要とする音声や画像などの情報の送信と、一般のデ
ータの送信とを同一のLAN上で行なうマルチメディア通
信には最適とは言い難い。
本発明の目的は、受信パケットを格納するためのバッ
ファメモリを有効に利用でき、メモリ領域不足による受
信パケットの廃棄が発生しないようにした受信パケット
をメッセージにリアセンブルするための通信装置を提供
することにある。
ファメモリを有効に利用でき、メモリ領域不足による受
信パケットの廃棄が発生しないようにした受信パケット
をメッセージにリアセンブルするための通信装置を提供
することにある。
本発明の他の目的は、各通信装置が送信メッセージを
固定長のパケット（セル）の形で宛先装置に送信し、宛
先装置では混在して到達する送信元の異なる複数のセル
を順次に受信してメッセージに再組立するようにしたネ
ットワークに適した受信セルのメッセージへの再組立装
置を提供することにある。
固定長のパケット（セル）の形で宛先装置に送信し、宛
先装置では混在して到達する送信元の異なる複数のセル
を順次に受信してメッセージに再組立するようにしたネ
ットワークに適した受信セルのメッセージへの再組立装
置を提供することにある。
上記目的を達成するために、本発明では、各通信装置
（以下、単にノードと言う）が、各受信セルの全体デー
タ、または、該受信セルの１部であるメッセージ情報ブ
ロックを含む領域（以下、メッセージ情報領域という）
を、バッファメモリ内の空き状態にある１つのメモリブ
ロックに格納する。上記メモリブロックには、同一メッ
セージの次の情報ブロックをメッセージ情報領域に含む
セルのデータが格納されるべきメモリブロックを指すア
ドレスを、次アドレスポインタとして記憶しておく。バ
ッファメモリ内の空きメモリブロックを指すアドレス
は、例えば、FIFO形式の第１のメモリに記憶してあり、
メッセージの先頭の情報ブロックを含むセル（FIRSTセ
ル）、あるいはメッセージの全体情報を含むセル（SING
LEセル）が受信された時は、上記第１メモリから読み出
されたアドレスが指すメモリブロックにセルデータが格
納される。後続セルをもたないSINGLEセルのデータが格
納されているメモリブロックには、次アドレスポインタ
の書込みは不要である。FIRSTセルのデータが格納され
るメモリブロックには、セルデータの次のメモリ領域
に、上記第１メモリから読み出したもう１つのアドレス
が次アドレスポインタとして書込まれる。
（以下、単にノードと言う）が、各受信セルの全体デー
タ、または、該受信セルの１部であるメッセージ情報ブ
ロックを含む領域（以下、メッセージ情報領域という）
を、バッファメモリ内の空き状態にある１つのメモリブ
ロックに格納する。上記メモリブロックには、同一メッ
セージの次の情報ブロックをメッセージ情報領域に含む
セルのデータが格納されるべきメモリブロックを指すア
ドレスを、次アドレスポインタとして記憶しておく。バ
ッファメモリ内の空きメモリブロックを指すアドレス
は、例えば、FIFO形式の第１のメモリに記憶してあり、
メッセージの先頭の情報ブロックを含むセル（FIRSTセ
ル）、あるいはメッセージの全体情報を含むセル（SING
LEセル）が受信された時は、上記第１メモリから読み出
されたアドレスが指すメモリブロックにセルデータが格
納される。後続セルをもたないSINGLEセルのデータが格
納されているメモリブロックには、次アドレスポインタ
の書込みは不要である。FIRSTセルのデータが格納され
るメモリブロックには、セルデータの次のメモリ領域
に、上記第１メモリから読み出したもう１つのアドレス
が次アドレスポインタとして書込まれる。
本発明では、上記アドレスポインタとして用いられた
アドレスをメッセージ対応に記憶しておくための第２の
メモリと、FIRSTセルのデータを格納したメモリブロッ
クを指すアドレスをメッセージ対応に記憶するための第
３のメモリと、再組立が可能となったメッセージの最初
のセルデータが格納されているメモリブロックを指すア
ドレスを登録するための第４のメモリとを用いる。セル
とメッセージとの対応関係は、各セルに含まれる送信元
ノードアドレスにより判断できる。１つのメッセージの
最後の情報ブロックを含むセル（LASTセル）、あるい
は、１つのメッセージの最初の情報ブロックから最後の
情報ブロックまでの間にあるいずれかの情報ブロックを
含むセル（NEXTセル）が受信された時は、上記第２のメ
モリから読み出したポインタアドレスが指すメモリブロ
ックにセルデータが格納される。受信セルがNEXTセルの
場合は、FIRSTセルの場合と同様に、第１メモリから読
み出した１つのアドレスが、次ポインタアドレスとし
て、上記メモリブロックおよび第２のメモリに記憶され
る。受信セルがLASTセルの場合は、FIRSTセルの場合と
同様、メモリブロックと第２メモリへの次アドレスポイ
ンタの記憶は不要である。LASTセルが受信された時、こ
のLASTセルと対応したFIRSTセルのデータを格納してい
るメモリブロックを指すアドレスが第３メモリから第４
メモリに移される。SINGLEセルが受信された時は、第１
メモリから読出されたアドレスが直接、あるいは、第３
メモリを介して上記第４メモリに移される。
アドレスをメッセージ対応に記憶しておくための第２の
メモリと、FIRSTセルのデータを格納したメモリブロッ
クを指すアドレスをメッセージ対応に記憶するための第
３のメモリと、再組立が可能となったメッセージの最初
のセルデータが格納されているメモリブロックを指すア
ドレスを登録するための第４のメモリとを用いる。セル
とメッセージとの対応関係は、各セルに含まれる送信元
ノードアドレスにより判断できる。１つのメッセージの
最後の情報ブロックを含むセル（LASTセル）、あるい
は、１つのメッセージの最初の情報ブロックから最後の
情報ブロックまでの間にあるいずれかの情報ブロックを
含むセル（NEXTセル）が受信された時は、上記第２のメ
モリから読み出したポインタアドレスが指すメモリブロ
ックにセルデータが格納される。受信セルがNEXTセルの
場合は、FIRSTセルの場合と同様に、第１メモリから読
み出した１つのアドレスが、次ポインタアドレスとし
て、上記メモリブロックおよび第２のメモリに記憶され
る。受信セルがLASTセルの場合は、FIRSTセルの場合と
同様、メモリブロックと第２メモリへの次アドレスポイ
ンタの記憶は不要である。LASTセルが受信された時、こ
のLASTセルと対応したFIRSTセルのデータを格納してい
るメモリブロックを指すアドレスが第３メモリから第４
メモリに移される。SINGLEセルが受信された時は、第１
メモリから読出されたアドレスが直接、あるいは、第３
メモリを介して上記第４メモリに移される。
上述した次アドレスポインタの利用により、バッファ
メモリ上では、１つのメッセージの構成要素となる情報
ブロックを記憶した複数のメモリブロックが、次アドレ
スポインタにより連鎖された形となる。
メモリ上では、１つのメッセージの構成要素となる情報
ブロックを記憶した複数のメモリブロックが、次アドレ
スポインタにより連鎖された形となる。
本発明では、受信セルのデータをバッファメモリに書
込む動作期間と、バッファメモリからのセルデータの読
出し動作期間とを交互に設ける。第４メモリにアドレス
が登録されていれば、第１メモリから読出した１つのア
ドレスに基づいて、バッファメモリ内の１のメモリブロ
ックからセルデータと次アドレスポインタを読み出す。
読出されセルデータがSINGLセルあるいはLASTセルのも
のであれば、次の読出しサイクルは、再び第４メモリか
ら読出したアドレスに基づいてバッファメモリがアクセ
スされる。バッファメモリから読出したセルデータが、
FIRSTセルあるいはNEXTセルのものであれば、バッファ
メモリから読出された次のアドレスポインタが指すメモ
リブロックに対して、次の読出しサイクルでのセルデー
タの読出しが行なわれる。これらの各読出しサイクルに
おいて、セルデータの読出しが終ったメモリブロックは
他のセルデータの書込みのために解放され、上記メモリ
ブロックを指すアドレスが第１のメモリに登録される。
込む動作期間と、バッファメモリからのセルデータの読
出し動作期間とを交互に設ける。第４メモリにアドレス
が登録されていれば、第１メモリから読出した１つのア
ドレスに基づいて、バッファメモリ内の１のメモリブロ
ックからセルデータと次アドレスポインタを読み出す。
読出されセルデータがSINGLセルあるいはLASTセルのも
のであれば、次の読出しサイクルは、再び第４メモリか
ら読出したアドレスに基づいてバッファメモリがアクセ
スされる。バッファメモリから読出したセルデータが、
FIRSTセルあるいはNEXTセルのものであれば、バッファ
メモリから読出された次のアドレスポインタが指すメモ
リブロックに対して、次の読出しサイクルでのセルデー
タの読出しが行なわれる。これらの各読出しサイクルに
おいて、セルデータの読出しが終ったメモリブロックは
他のセルデータの書込みのために解放され、上記メモリ
ブロックを指すアドレスが第１のメモリに登録される。
本発明によれば、１つのメッセージを構成する全ての
セルデータの読出しが完了する前に、読出し動作の完了
したメモリブロックをセル単位で解放するようにしてい
るためメモリ領域を効率よく使うことができる。例え
ば、各ノードが端末装置、あるいは支線LANからの受信
メッセージを１メッセージずつ送信処理した場合、宛先
ノードでは、１つの送信元ノードにつき、最大値をもつ
１メッセージ分（必要個数の次アドレスポインタを含
む）のメモリ容量を用意すればよい。なぜなら、１つの
送信元ノードから送出された次のメッセージについての
セルの受信と並行してバッファメモリからは前のメッセ
ージのセルデータの読出しが行なわれることになるた
め、次々と生れる空きブロックに受信セルのデータを格
納することができる。
セルデータの読出しが完了する前に、読出し動作の完了
したメモリブロックをセル単位で解放するようにしてい
るためメモリ領域を効率よく使うことができる。例え
ば、各ノードが端末装置、あるいは支線LANからの受信
メッセージを１メッセージずつ送信処理した場合、宛先
ノードでは、１つの送信元ノードにつき、最大値をもつ
１メッセージ分（必要個数の次アドレスポインタを含
む）のメモリ容量を用意すればよい。なぜなら、１つの
送信元ノードから送出された次のメッセージについての
セルの受信と並行してバッファメモリからは前のメッセ
ージのセルデータの読出しが行なわれることになるた
め、次々と生れる空きブロックに受信セルのデータを格
納することができる。
以下、本発明の実施例について図面を参照して詳細に
説明する。
説明する。
第１図は、本発明を適用するデータ伝送システムの１
例を示す図であり、伝送路100と、該伝送路100によりリ
ング状に接続された複数のノード（通信装置）200A〜20
0Fにより基幹LANが構成される。基幹LANでは、リング周
回遅延/125μsecで決まる個数のフレームＦが周回して
おり、各ノードは上記フレームＦを利用して互いに通信
する。この実施例では、１つのノード、例えば200Aがマ
スタノードとして機能し、他のノード200B〜200Fがスレ
ーブノードとして機能する。各ノードは、例えば支線LA
N210（210D〜210F）や、通信制御装置220（220B〜220
C）や、構内交換機PBX230（230A〜230C）などの外部装
置を接続するための１つ、あるいは複数の接続ポートを
備える。211〜216は支線LAN210D〜210Fに接続された端
末装置である。或る支線LANに収容されている端末装置
が、他の支線LANに収容されている他の端末装置、ある
いは通信制御装置220に接続されているホスト計算機221
〜222と通信する場合は、通信データを伝送路100上でパ
ケット多重するパケット交換方式により、データが伝送
される。各PBX230は電話機や低速のデータ端末を収容し
ており、これらの装置からの送信データ（音声情報）
は、回線交換方式により、伝送路100上で時分割多重さ
れる。
例を示す図であり、伝送路100と、該伝送路100によりリ
ング状に接続された複数のノード（通信装置）200A〜20
0Fにより基幹LANが構成される。基幹LANでは、リング周
回遅延/125μsecで決まる個数のフレームＦが周回して
おり、各ノードは上記フレームＦを利用して互いに通信
する。この実施例では、１つのノード、例えば200Aがマ
スタノードとして機能し、他のノード200B〜200Fがスレ
ーブノードとして機能する。各ノードは、例えば支線LA
N210（210D〜210F）や、通信制御装置220（220B〜220
C）や、構内交換機PBX230（230A〜230C）などの外部装
置を接続するための１つ、あるいは複数の接続ポートを
備える。211〜216は支線LAN210D〜210Fに接続された端
末装置である。或る支線LANに収容されている端末装置
が、他の支線LANに収容されている他の端末装置、ある
いは通信制御装置220に接続されているホスト計算機221
〜222と通信する場合は、通信データを伝送路100上でパ
ケット多重するパケット交換方式により、データが伝送
される。各PBX230は電話機や低速のデータ端末を収容し
ており、これらの装置からの送信データ（音声情報）
は、回線交換方式により、伝送路100上で時分割多重さ
れる。
本実施例では、基幹LANの伝送路100における情報伝送
速度を、公衆網におけるCCITT（国際電信電話諮問委員
会）の標準伝送速度である155.52Mbpsと、ANSI（Americ
an National Standart Institute）準拠のLANの伝送速
度である100Mbpsとの公倍数に近い155.52×ｎ（ｎは偶
数）に設計し、例えば、125μsecの期間毎に、第２図に
示す270バイト×９カラムからなる16個のSONET（Synchr
onous Optical NET−Work）フレームＦを１バイト単位
で多重化することにより、155.52Mbps×16の伝送速度と
する。この場合、物理的１本の伝送路100上に、論理的
な16本の伝送路が形成され、各伝送路上に125μsecに１
個の割合でSONETフレームＦが伝送されることになる。
速度を、公衆網におけるCCITT（国際電信電話諮問委員
会）の標準伝送速度である155.52Mbpsと、ANSI（Americ
an National Standart Institute）準拠のLANの伝送速
度である100Mbpsとの公倍数に近い155.52×ｎ（ｎは偶
数）に設計し、例えば、125μsecの期間毎に、第２図に
示す270バイト×９カラムからなる16個のSONET（Synchr
onous Optical NET−Work）フレームＦを１バイト単位
で多重化することにより、155.52Mbps×16の伝送速度と
する。この場合、物理的１本の伝送路100上に、論理的
な16本の伝送路が形成され、各伝送路上に125μsecに１
個の割合でSONETフレームＦが伝送されることになる。
SONETフレームＦは、各カラムが、９バイトのセクシ
ョン・オーバヘッド（SOH）領域11と、261バイトのバー
チャル・コンテナ４（VC−４）領域12とからなる。上記
SOH領域11は、例えば、フレーム同期パターンや、155.5
2Mbps単位の識別子（SONETフレームID）や、各ノードが
送信する情報が実際に位置する領域であるコンテナの先
頭位置を示すAUポインタなどのノード間通信制御情報を
含んでいる。CCITT勧告草案G.707〜709に記載されてい
るSONET形式によれば、上記VC−４領域12には、公衆網
の多重化装置で用いる制御情報を記憶するための１バイ
トのパスオーバヘッド（POH）領域12′が割り当てられ
ているが、この実施例では、上記POH領域を含むVC−４
領域の全体を固定長パケット（セル）転送のための領域
として利用する。
ョン・オーバヘッド（SOH）領域11と、261バイトのバー
チャル・コンテナ４（VC−４）領域12とからなる。上記
SOH領域11は、例えば、フレーム同期パターンや、155.5
2Mbps単位の識別子（SONETフレームID）や、各ノードが
送信する情報が実際に位置する領域であるコンテナの先
頭位置を示すAUポインタなどのノード間通信制御情報を
含んでいる。CCITT勧告草案G.707〜709に記載されてい
るSONET形式によれば、上記VC−４領域12には、公衆網
の多重化装置で用いる制御情報を記憶するための１バイ
トのパスオーバヘッド（POH）領域12′が割り当てられ
ているが、この実施例では、上記POH領域を含むVC−４
領域の全体を固定長パケット（セル）転送のための領域
として利用する。
この実施例では、各セルは69バイトの長さを有し、１
つのSONETフレームのVC−４領域12に合計34個のセル（C
ELL−１〜CELL34）が配置され、残余の領域13は無効領
域となる。また、各セルは５バイトのセルヘッダ14と、
64バイトの情報部とからなり、上記情報部は、２バイト
のアダプテーションヘッダ（AH）領域15と、60バイトの
ユーザ情報領域（INFO）16と、２バイトの情報チェック
シーケンス（ICS）領域17とからなっている。INFO領域1
6の長さは、セルの長さに応じて変わる。
つのSONETフレームのVC−４領域12に合計34個のセル（C
ELL−１〜CELL34）が配置され、残余の領域13は無効領
域となる。また、各セルは５バイトのセルヘッダ14と、
64バイトの情報部とからなり、上記情報部は、２バイト
のアダプテーションヘッダ（AH）領域15と、60バイトの
ユーザ情報領域（INFO）16と、２バイトの情報チェック
シーケンス（ICS）領域17とからなっている。INFO領域1
6の長さは、セルの長さに応じて変わる。
ヘッダ14は、例えば１バイトのアクセスコントロール
領域（ACF）14Aと、４バイトのアドレス領域14Bとから
なり、上記ACF14Aの最上位の１ビット（Ｂ）141はセル
が使用中（Ｂ＝“1"）か未使用中（Ｂ＝“0"）かを示
し、次の２ビット（Ｓ）142は上記情報部に書き込まれ
ている情報の種別を示す。例えば、Ｓが“00"の場合は
時分割多重を要求する情報、“10"はパケット多重を要
求する情報であることを示している。各ノードは、Ｂビ
ットが“0"の未使用セルを用いて情報ブロックを転送
し、Ｂビットが“1"に書き替えられている上記セルがリ
ング伝送路100を１巡して戻って来た時、上記Ｂビット
を“0"に戻す、というスロッテドリングで従来一般に用
いられてきたアクセス方法で情報の送受信を行なう。
領域（ACF）14Aと、４バイトのアドレス領域14Bとから
なり、上記ACF14Aの最上位の１ビット（Ｂ）141はセル
が使用中（Ｂ＝“1"）か未使用中（Ｂ＝“0"）かを示
し、次の２ビット（Ｓ）142は上記情報部に書き込まれ
ている情報の種別を示す。例えば、Ｓが“00"の場合は
時分割多重を要求する情報、“10"はパケット多重を要
求する情報であることを示している。各ノードは、Ｂビ
ットが“0"の未使用セルを用いて情報ブロックを転送
し、Ｂビットが“1"に書き替えられている上記セルがリ
ング伝送路100を１巡して戻って来た時、上記Ｂビット
を“0"に戻す、というスロッテドリングで従来一般に用
いられてきたアクセス方法で情報の送受信を行なう。
ACF14Aの第４ビット（Ｍ）143は、使用中の状態とな
っているセルがリング伝送路を異常周回していることを
検知するためのモニタビットであり、ACFの残余のビッ
ト144はリザーブ（予備）領域となっている。マスタノ
ード200Aは、伝送路上を流れるＢビット＝“1"の全ての
セルについて、Ｍビットを“1"に書き替える。送信元の
各ノードは、自分が使用したセルがリングを１周して戻
ってきた時、該セルのＭビットを“0"に書き替える。
っているセルがリング伝送路を異常周回していることを
検知するためのモニタビットであり、ACFの残余のビッ
ト144はリザーブ（予備）領域となっている。マスタノ
ード200Aは、伝送路上を流れるＢビット＝“1"の全ての
セルについて、Ｍビットを“1"に書き替える。送信元の
各ノードは、自分が使用したセルがリングを１周して戻
ってきた時、該セルのＭビットを“0"に書き替える。
マスタノードと送信元の各ノードとが正常に動作して
いる限り、マスタノードを通過する全てのセルはＭ＝
“0"となっているはずであり、送信元ノードにはＭ＝
“1"のセルが戻って来るはずである。マスタノードは、
（B,M）＝（1,1）のセルを受信すると、発信元のノード
に異常が生じたものと判断し、上記受信セルのB,Mビッ
トをそれぞれ“0"にリセットする。一方、各発信元ノー
ドは、自分が使用したセルが（B,M）＝（1,0）の状態で
戻って来た場合、マスタノードの動作に異常があったと
判断する。この場合、各発信元ノードは、マスタノード
異常動作の継続時間をモニタし、これが或る閾値時間を
越して継続した時、マスタノードを交代するための手順
を実行する。
いる限り、マスタノードを通過する全てのセルはＭ＝
“0"となっているはずであり、送信元ノードにはＭ＝
“1"のセルが戻って来るはずである。マスタノードは、
（B,M）＝（1,1）のセルを受信すると、発信元のノード
に異常が生じたものと判断し、上記受信セルのB,Mビッ
トをそれぞれ“0"にリセットする。一方、各発信元ノー
ドは、自分が使用したセルが（B,M）＝（1,0）の状態で
戻って来た場合、マスタノードの動作に異常があったと
判断する。この場合、各発信元ノードは、マスタノード
異常動作の継続時間をモニタし、これが或る閾値時間を
越して継続した時、マスタノードを交代するための手順
を実行する。
ヘッダ14のアドレス領域14Bは、セルの宛先となるノ
ードのアドレス（DA）を示す領域145と、セルの送信元
ノードのアドレス（SA）を示す領域146と、ヘッダの誤
りを検出するためのヘッダチェックシーケンス（HCS）
を示す領域147とからなっている。また、情報部のヘッ
ダであるAH15は、INFO領域16に含まれる情報ブロックが
送信メッセージのどの位置の分割ブロックに相当してい
るかを示す２ビットの分割位置情報（ST）15Aと、リザ
ーブ領域15Bとからなっている。送信メッセージの長さ
が60バイト以内の場合は、該メッセージは単１のセルで
送信を完了できる。送信メッセージの長さが60バイトを
超える場合は、60バイト単位の複数の情報ブロックに分
割して送信される。ST15Aには、例えばINFO領域16に含
まれる情報が複数に分割されたメッセージの先頭の情報
ブロック（FIRST）の場合は“10"、最後の情報ブロック
（LAST）の場合は“01"、途中の情報ブロック（NEXT）
の場合は、“00"、単１の情報ブロック（SINGLE）の場
合は“11"がセットされる。
ードのアドレス（DA）を示す領域145と、セルの送信元
ノードのアドレス（SA）を示す領域146と、ヘッダの誤
りを検出するためのヘッダチェックシーケンス（HCS）
を示す領域147とからなっている。また、情報部のヘッ
ダであるAH15は、INFO領域16に含まれる情報ブロックが
送信メッセージのどの位置の分割ブロックに相当してい
るかを示す２ビットの分割位置情報（ST）15Aと、リザ
ーブ領域15Bとからなっている。送信メッセージの長さ
が60バイト以内の場合は、該メッセージは単１のセルで
送信を完了できる。送信メッセージの長さが60バイトを
超える場合は、60バイト単位の複数の情報ブロックに分
割して送信される。ST15Aには、例えばINFO領域16に含
まれる情報が複数に分割されたメッセージの先頭の情報
ブロック（FIRST）の場合は“10"、最後の情報ブロック
（LAST）の場合は“01"、途中の情報ブロック（NEXT）
の場合は、“00"、単１の情報ブロック（SINGLE）の場
合は“11"がセットされる。
第３図は、通信制御装置220に接続されたCPU221〜22
2、あるいは支線LAN210に接続された端末装置211〜216
が送出するメッセージフレーム30のフォーマットの１例
を示す。このメッセージフレームは、IEEEのLAN標準化
委員会制定の802.5に準拠したものであり、プリアンブ
ル領域31,開始デリミタ（SD）領域32、フレーム制御（F
C）領域33、宛先装置アドレス（DA）領域34、発信元装
置アドレス（SA）領域35、情報領域36、フレームチェッ
クシーケンス（FCS）領域37、終了デリミタ（ED）領域3
8、およびフレームステータス（FS）領域39からなる。
上記メッセージフレーム30のうち、幹線LAN100で転送す
べき情報は、FC領域33からFCS領域37までの情報であ
り、その長さは情報領域36によって異なり、一般的に
は、最大で4Kバイト、平均で200バイト程度である。
2、あるいは支線LAN210に接続された端末装置211〜216
が送出するメッセージフレーム30のフォーマットの１例
を示す。このメッセージフレームは、IEEEのLAN標準化
委員会制定の802.5に準拠したものであり、プリアンブ
ル領域31,開始デリミタ（SD）領域32、フレーム制御（F
C）領域33、宛先装置アドレス（DA）領域34、発信元装
置アドレス（SA）領域35、情報領域36、フレームチェッ
クシーケンス（FCS）領域37、終了デリミタ（ED）領域3
8、およびフレームステータス（FS）領域39からなる。
上記メッセージフレーム30のうち、幹線LAN100で転送す
べき情報は、FC領域33からFCS領域37までの情報であ
り、その長さは情報領域36によって異なり、一般的に
は、最大で4Kバイト、平均で200バイト程度である。
第１図に示したネットワークにおいて、通信制御装置
220を介してホスト計算機を収容しているノード200Bと2
00C、および支線LAN210D〜210Fを介して端末装置211〜2
16を収容しているノード200D〜200Fは、支線LANあるい
は通信制御装置から受信したメッセージ30が他のノード
に属する装置宛となっている場合、これらのメッセージ
を後述する送信フレームバッファに一旦バッファリング
した後、これを60バイト単位の情報ブロックに分割（セ
グメンテーション）する。これらの情報ブロックは、セ
ルヘッダ14、アダプテーションヘッダ15およびICS17を
追加して所定フォーマットのセルに変換された後、SONE
Tフレーム中の空きセル領域を利用して、パケット多重
で幹線リング伝送路100に送出される。一方、伝送路100
から受信されたSONETフレーム中のセル情報は、宛先ノ
ードアドレスDA145により自ノードで受信処理（リアセ
ンブリング）すべきものか否かを判断し、もし自ノード
宛のセルであれば、該セルに含まれる送信元ノードアド
レスSA146に対応させた形でバッファリングを行なう。
すなわち、１つのノード宛に他の複数のノードが同時に
メッセージを送信した場合、宛先ノードには異なるSA14
6をもつセルが混在して次々と受信されるため、各ノー
ドは、受信セルのSAに基づいて、受信セルがどのメッセ
ージの構成要素かを判断しながら、受信セルのバッファ
リングを行ない、１つのメッセージを構成する全ての情
報ブロックの受信が完了した時点で、メッセージの組立
てと、組立てられたメッセージの支線LANあるいは通信
制御装置への転送動作を行なう。
220を介してホスト計算機を収容しているノード200Bと2
00C、および支線LAN210D〜210Fを介して端末装置211〜2
16を収容しているノード200D〜200Fは、支線LANあるい
は通信制御装置から受信したメッセージ30が他のノード
に属する装置宛となっている場合、これらのメッセージ
を後述する送信フレームバッファに一旦バッファリング
した後、これを60バイト単位の情報ブロックに分割（セ
グメンテーション）する。これらの情報ブロックは、セ
ルヘッダ14、アダプテーションヘッダ15およびICS17を
追加して所定フォーマットのセルに変換された後、SONE
Tフレーム中の空きセル領域を利用して、パケット多重
で幹線リング伝送路100に送出される。一方、伝送路100
から受信されたSONETフレーム中のセル情報は、宛先ノ
ードアドレスDA145により自ノードで受信処理（リアセ
ンブリング）すべきものか否かを判断し、もし自ノード
宛のセルであれば、該セルに含まれる送信元ノードアド
レスSA146に対応させた形でバッファリングを行なう。
すなわち、１つのノード宛に他の複数のノードが同時に
メッセージを送信した場合、宛先ノードには異なるSA14
6をもつセルが混在して次々と受信されるため、各ノー
ドは、受信セルのSAに基づいて、受信セルがどのメッセ
ージの構成要素かを判断しながら、受信セルのバッファ
リングを行ない、１つのメッセージを構成する全ての情
報ブロックの受信が完了した時点で、メッセージの組立
てと、組立てられたメッセージの支線LANあるいは通信
制御装置への転送動作を行なう。
尚、各ノードが、支線LANあるいは通信制御装置から
の受信メッセージを、その受信順序に従って、１メッセ
ージずつセグメンテーション処理した場合、宛先ノード
では、上述したように、受信セルの発信元アドレスSAだ
けでメッセージの同一性を判断できる。しかしながら、
もし送信元のノードが、２以上のメッセージを並列的に
セグメンテーション処理し、異なるメッセージに属する
セルを混在させて幹線LANへの送出動作を行なうように
した場合、各セルにはSA145の他にメッセージ識別のた
めの特定のID（MID）を付しておく必要がある。この場
合、MIDを、第２図に示したアダプテーションヘッダAH
にあるリザーブ領域15Bに設定し、宛先ノードで、受信
セルに含まれるSA146とMIDの組み合せにより、該受信セ
ルがどのメッセージの構成要素となるかを判断するよう
にすればよい。
の受信メッセージを、その受信順序に従って、１メッセ
ージずつセグメンテーション処理した場合、宛先ノード
では、上述したように、受信セルの発信元アドレスSAだ
けでメッセージの同一性を判断できる。しかしながら、
もし送信元のノードが、２以上のメッセージを並列的に
セグメンテーション処理し、異なるメッセージに属する
セルを混在させて幹線LANへの送出動作を行なうように
した場合、各セルにはSA145の他にメッセージ識別のた
めの特定のID（MID）を付しておく必要がある。この場
合、MIDを、第２図に示したアダプテーションヘッダAH
にあるリザーブ領域15Bに設定し、宛先ノードで、受信
セルに含まれるSA146とMIDの組み合せにより、該受信セ
ルがどのメッセージの構成要素となるかを判断するよう
にすればよい。
PBXを収容しているノード200A〜200Cは、SONETフレー
ム中のＳビット＝“00"のセルを利用して、時分割多重
でPBX間通信のための情報の送受信動作を行なう。Ｓビ
ットへの“00"の設定は、マスタノード200Aが、PBX間通
信に必要となる伝送帯域に応じた個数のセルについて、
予め行なっておく。これによって、幹線LANのSONETフレ
ームを時分割多重とパケット多重の両方に共用した通信
ができる。
ム中のＳビット＝“00"のセルを利用して、時分割多重
でPBX間通信のための情報の送受信動作を行なう。Ｓビ
ットへの“00"の設定は、マスタノード200Aが、PBX間通
信に必要となる伝送帯域に応じた個数のセルについて、
予め行なっておく。これによって、幹線LANのSONETフレ
ームを時分割多重とパケット多重の両方に共用した通信
ができる。
第４図は、上述したSONETフレームを利用して時分割
多重通信とパケット多重通信の両機能を備えたノード20
0の構成の１例を示す。ノード200は、幹線LAN伝送路100
から受信される155.52×16Mbpsの信号を16チャネルに分
割し、各チャネル毎に再生されるSONETフレームから抽
出したセル情報を信号線CI−１〜CI−16を介してスイッ
チユニット20に送り込むための分離ユニット21と、スイ
ッチユニット20から信号線CO−１〜CO−16に出力された
セル情報をチャネル毎のSONETフレームに組み立てると
共に、16個のSONETフレームの構成情報を１バイト単位
で時分割多重して伝送路100に送出する多重化ユニット2
2と、PBX230に代表される同期系装置を収容するための
同期ポート27と、支線LAN210に代表される非同期システ
ムを収容するための非同期ポート28と、155.52MHz±320
ppmの基本クロックを発生するパルス発信器35とから構
成される。
多重通信とパケット多重通信の両機能を備えたノード20
0の構成の１例を示す。ノード200は、幹線LAN伝送路100
から受信される155.52×16Mbpsの信号を16チャネルに分
割し、各チャネル毎に再生されるSONETフレームから抽
出したセル情報を信号線CI−１〜CI−16を介してスイッ
チユニット20に送り込むための分離ユニット21と、スイ
ッチユニット20から信号線CO−１〜CO−16に出力された
セル情報をチャネル毎のSONETフレームに組み立てると
共に、16個のSONETフレームの構成情報を１バイト単位
で時分割多重して伝送路100に送出する多重化ユニット2
2と、PBX230に代表される同期系装置を収容するための
同期ポート27と、支線LAN210に代表される非同期システ
ムを収容するための非同期ポート28と、155.52MHz±320
ppmの基本クロックを発生するパルス発信器35とから構
成される。
スイッチユニット20は、信号線CI−１〜CI−16から入
力されるセルのうち、自ノード宛の時分割多重セル（Ｓ
＝“00"）は信号線25Aを介して同期ポート27に、自ノー
ド宛のパケット多重セル（Ｓ＝“10"）は信号線26Aを介
して非同期ポート28に出力し、それ以外のセルは入力信
号線CI−１〜CI−16と対応した出力信号線CO−１〜CO−
16に出力する。また、同期ポート27から信号線25Bを介
して入力された同期情報セル、および非同期ポート28か
ら信号線26Bを介して入力された非同期情報セルを、そ
れぞれ宛先ノードに応じた出力信号線CO−１〜CO−16に
出力する。尚、25C,26Cはそれぞれスイッチユニット20
とポート27,28との間のデータ送受信制御のための信号
線、90は非同期ポートに接続された支線LANアクセス用
のインタフェース・ユニットを示す。
力されるセルのうち、自ノード宛の時分割多重セル（Ｓ
＝“00"）は信号線25Aを介して同期ポート27に、自ノー
ド宛のパケット多重セル（Ｓ＝“10"）は信号線26Aを介
して非同期ポート28に出力し、それ以外のセルは入力信
号線CI−１〜CI−16と対応した出力信号線CO−１〜CO−
16に出力する。また、同期ポート27から信号線25Bを介
して入力された同期情報セル、および非同期ポート28か
ら信号線26Bを介して入力された非同期情報セルを、そ
れぞれ宛先ノードに応じた出力信号線CO−１〜CO−16に
出力する。尚、25C,26Cはそれぞれスイッチユニット20
とポート27,28との間のデータ送受信制御のための信号
線、90は非同期ポートに接続された支線LANアクセス用
のインタフェース・ユニットを示す。
上記第４図に示したノードの構造と動作についての詳
細は、本出願人による特願昭63−218310号、および特願
平１−13910号の明細書に記述してあるため、ここでの
詳細説明は省略する。
細は、本出願人による特願昭63−218310号、および特願
平１−13910号の明細書に記述してあるため、ここでの
詳細説明は省略する。
第５図は、非同期ポート28の構成を示すブロック図で
ある。非同期ポートは、スイッチユニット20から信号線
26Aを介して入力される受信セルをメッセージに組み立
てるためのリアセンブルユニット51と、上記リアンセン
ブルユニットから出力される受信メッセージを一時的に
ストアする受信フレームバッファ52と、支線LANアクセ
スユニット90から入力される送信フレームを一時的にス
トアする送信フレームバッファ53と、上記送信フレーム
バッファから順次に取り出した送信メッセージを60バイ
ト単位に分割し、第２図に示したフォーマットのセルを
形成して信号線26Bに出力するためのセグメンテーショ
ンユニット54とからなる。
ある。非同期ポートは、スイッチユニット20から信号線
26Aを介して入力される受信セルをメッセージに組み立
てるためのリアセンブルユニット51と、上記リアンセン
ブルユニットから出力される受信メッセージを一時的に
ストアする受信フレームバッファ52と、支線LANアクセ
スユニット90から入力される送信フレームを一時的にス
トアする送信フレームバッファ53と、上記送信フレーム
バッファから順次に取り出した送信メッセージを60バイ
ト単位に分割し、第２図に示したフォーマットのセルを
形成して信号線26Bに出力するためのセグメンテーショ
ンユニット54とからなる。
第６図に、本発明によるリアセンブルユニットの１実
施例を示す。
施例を示す。
スイッチユニット20から８ビット単位で送り出される
セルデータは、信号線26Aを介してセル受信ユニットに
順次に入力された後、パス幅変換回路62と、ヘッダ処理
ユニット63に入力される。上記セル受信ユニット61は、
セルデータの入力に同期して、制御信号R/W、CL、TW0〜
TW15およびENを発生する。制御信号ENは、INFO領域16を
構成するセルデータがパス幅変換回路62に供給されてい
る間に“1"となる信号であり、パス幅変換回路62は、上
記制御信号ENが“1"の期間に供給される８ビット（１バ
イト）のセルデータを取り込み、４バイト（32ビット）
単位のセルデータをファーストイン・ファーストアウト
（FIFO）バッファ64に送り込む。ヘッダ処理ユニット63
は、入力されたセルデータから、SE領域146とST領域15A
とを抽出し、送信元ノードアドレスSAとと、情報ブロッ
クの位置を示す信号Ｓ（Single）、Ｆ（First）、Ｎ（N
ext）、Ｌ（Last）を発生する。
セルデータは、信号線26Aを介してセル受信ユニットに
順次に入力された後、パス幅変換回路62と、ヘッダ処理
ユニット63に入力される。上記セル受信ユニット61は、
セルデータの入力に同期して、制御信号R/W、CL、TW0〜
TW15およびENを発生する。制御信号ENは、INFO領域16を
構成するセルデータがパス幅変換回路62に供給されてい
る間に“1"となる信号であり、パス幅変換回路62は、上
記制御信号ENが“1"の期間に供給される８ビット（１バ
イト）のセルデータを取り込み、４バイト（32ビット）
単位のセルデータをファーストイン・ファーストアウト
（FIFO）バッファ64に送り込む。ヘッダ処理ユニット63
は、入力されたセルデータから、SE領域146とST領域15A
とを抽出し、送信元ノードアドレスSAとと、情報ブロッ
クの位置を示す信号Ｓ（Single）、Ｆ（First）、Ｎ（N
ext）、Ｌ（Last）を発生する。
FIFO64に格納されたセルデータは、バッファメモリ66
のリードサイクル（Ｒ＝“1"の期間）に順次に読出さ
れ、R/W信号で制御されるスイッチ65を介してバッファ
メモリ66に書込まれる。
のリードサイクル（Ｒ＝“1"の期間）に順次に読出さ
れ、R/W信号で制御されるスイッチ65を介してバッファ
メモリ66に書込まれる。
上記バッファメモリ66は、例えば第7A図に示す如く、
ブロックアドレスB0〜Bnで指定される32ビット幅のｎ個
のブロック66−１〜66−ｎに分割され、各ブロックは、
第7B図に示す如く、ブロック内アドレスA00〜A15をもつ
16個の記憶領域6600〜6615からなっている。ここで、先
頭のブロック内アドレスA00は、任意のブロックアドレ
スBiと同一の記憶領域6600を指している。
ブロックアドレスB0〜Bnで指定される32ビット幅のｎ個
のブロック66−１〜66−ｎに分割され、各ブロックは、
第7B図に示す如く、ブロック内アドレスA00〜A15をもつ
16個の記憶領域6600〜6615からなっている。ここで、先
頭のブロック内アドレスA00は、任意のブロックアドレ
スBiと同一の記憶領域6600を指している。
本実施例では、１つのメッセージから分割された情報
ブロックを含むセルを受信した時、該受信セルのデータ
を記憶するバッファメモリ内の１つのブロックの最後の
記憶領域6615に、上記メッセージから分割された次の情
報ブロックを含む次の受信セルのデータを記憶するため
の空きブロックを示す次アドレスポインタ（ブロックア
ドレス）を記憶しておくことを特徴とする。バッファメ
モリ66の書込みアドレスは書込みアドレス発生回路70か
ら与えられ、バッファメモリの読出しアドレスは読出し
アドレス発生回路71から与えられ、これらのアドレスの
切替えは、R/W信号で制御されるスイッチ69により行な
われる。
ブロックを含むセルを受信した時、該受信セルのデータ
を記憶するバッファメモリ内の１つのブロックの最後の
記憶領域6615に、上記メッセージから分割された次の情
報ブロックを含む次の受信セルのデータを記憶するため
の空きブロックを示す次アドレスポインタ（ブロックア
ドレス）を記憶しておくことを特徴とする。バッファメ
モリ66の書込みアドレスは書込みアドレス発生回路70か
ら与えられ、バッファメモリの読出しアドレスは読出し
アドレス発生回路71から与えられ、これらのアドレスの
切替えは、R/W信号で制御されるスイッチ69により行な
われる。
上述したメッセージ対応の次アドレスポインタの管理
を行なうために、本実施例では、セル発信元のノードア
ドレスSAに対応して次アドレスポインタとなるブロック
アドレスを記憶しておくためのレジスタ（SA−TABL レ
ジスタ）80と、上記ノードアドレスSAに対応して、メッ
セージの先頭のセルが格納されているブロックアドレス
を記憶しておくためのレジスタ（FA−TABLレジスタ）81
と、バッファメモリ66内の空き状態にあるブロックアド
レスを記憶しておくためのメモリ（Ｖ−CHAINメモリ）8
3と、バッファメモリ66への全てのセルデータの格納が
完了し、リアセンブリングのための読出が可能となった
メッセージの先頭セルが格納されているブロックのアド
レスを記憶しておくためのメモリ（RA−QUEUE メモ
リ）84とを用いる。上記メモリ83と84は、FIFO形式で空
きアドレスまたは読出しアドレスを記憶している。
を行なうために、本実施例では、セル発信元のノードア
ドレスSAに対応して次アドレスポインタとなるブロック
アドレスを記憶しておくためのレジスタ（SA−TABL レ
ジスタ）80と、上記ノードアドレスSAに対応して、メッ
セージの先頭のセルが格納されているブロックアドレス
を記憶しておくためのレジスタ（FA−TABLレジスタ）81
と、バッファメモリ66内の空き状態にあるブロックアド
レスを記憶しておくためのメモリ（Ｖ−CHAINメモリ）8
3と、バッファメモリ66への全てのセルデータの格納が
完了し、リアセンブリングのための読出が可能となった
メッセージの先頭セルが格納されているブロックのアド
レスを記憶しておくためのメモリ（RA−QUEUE メモ
リ）84とを用いる。上記メモリ83と84は、FIFO形式で空
きアドレスまたは読出しアドレスを記憶している。
メモリバッファ66へのセルデータの書込み動作は次の
ようにして行なわれる。
ようにして行なわれる。
スイッチングユニット20から、１つのセルを構成する
セルデータが８ビット単位でリアセンブルユニット51に
順次に供給されると、このうちのINFO領域16を構成する
セルデータが、パス幅変換回路62を介してFIFOに入力さ
れる。また、受信セルのSA領域146およびST領域15Aが、
ヘッダ処理ユニットによりデコードされ、メッセージ中
で上記受信セルのINFO領域に含まれる情報ブロックが占
める位置に応じた制御信号S,F,N,またはＬと、送信元ノ
ードアドレス信号SAが出力される。
セルデータが８ビット単位でリアセンブルユニット51に
順次に供給されると、このうちのINFO領域16を構成する
セルデータが、パス幅変換回路62を介してFIFOに入力さ
れる。また、受信セルのSA領域146およびST領域15Aが、
ヘッダ処理ユニットによりデコードされ、メッセージ中
で上記受信セルのINFO領域に含まれる情報ブロックが占
める位置に応じた制御信号S,F,N,またはＬと、送信元ノ
ードアドレス信号SAが出力される。
受信セルがSINGLまたはFIRSTの情報ブロックを含む場
合（以下、単にSINGLセル、FIRSTセルと言う）制御信号
ＦまたはＳが“1"となり、書込みサイクルの最初に発生
する制御パルスTW0のタイミングでＶ−CHAINメモリ83か
ら空きアドレスBiが読出される。ゲート85〜87からなる
回路は、Ｖ−CHAINメモリの読出し制御回路である。
合（以下、単にSINGLセル、FIRSTセルと言う）制御信号
ＦまたはＳが“1"となり、書込みサイクルの最初に発生
する制御パルスTW0のタイミングでＶ−CHAINメモリ83か
ら空きアドレスBiが読出される。ゲート85〜87からなる
回路は、Ｖ−CHAINメモリの読出し制御回路である。
上記空きアドレスBiは、ANDゲート91を介して書込み
アドレス発生回路70に入力されると共に、FA−TABLレジ
スタ81内のSAに対応したエントリに記憶される。上記書
込みアドレス発生回路70は、書込みサイクルにおいて、
上記アドレスBiを初期値として、バッファメモリ66の書
込みアドレスWAとなる前述のブロック内アドレスA00〜A
15を、クロックCLに同期して順次に発生する。書込みア
ドレスWAと、制御信号R/W,CL,TW0の関係は、第８図のよ
うになっている。
アドレス発生回路70に入力されると共に、FA−TABLレジ
スタ81内のSAに対応したエントリに記憶される。上記書
込みアドレス発生回路70は、書込みサイクルにおいて、
上記アドレスBiを初期値として、バッファメモリ66の書
込みアドレスWAとなる前述のブロック内アドレスA00〜A
15を、クロックCLに同期して順次に発生する。書込みア
ドレスWAと、制御信号R/W,CL,TW0の関係は、第８図のよ
うになっている。
受信セルがFIRSTセルの場合は、内部アドレスA15の発
生と同期したパルスTW15のタイミングで、Ｖ−CHAINメ
モリ83から次アドレスポインタとなるべき空アドレスが
読み出され、ANDゲート93を介してSA−TABLレジスタ80
内のSAに対応したエントリーに記憶される。また、上記
次アドレスポインタは、ANDゲート94とスイッチ65を介
して、バッファメモリ66のデータ入力線に供給され、ブ
ロックBiの最後の記憶領域に書込まれる。Ｖ−CHAINメ
モリ83から読出した次アドレスポインタのバッファメモ
リ66への書込み動作と、SA−TABLレジスタ80への記憶動
作は、受信セルがNEXTセルの場合も上記と同様に行なわ
れる。受信セルが、次のセルへのチェインを必要としな
いSINGLEセル、またはLASTセルの場合は、Ｖ−CHAINメ
モリ83からの次アドレスポインタの読出しは行なわれ
ず、その代りに、零アドレス発生回路98から発生した零
アドレス値がANDゲート95を介してバッファメモリ66に
入力され、アドレスA15のメモリ領域に書込まれる。ま
た、受信セルがSINGLEセル、またはLASTセルの場合、パ
ルスTW15のタイミングで、FA−TABLメモリ81内のSAに対
応したエントリーから、セルデータの書出し開始位置を
示すアドレスが読み出され、RA−QUEUEメモリ84に登録
される。
生と同期したパルスTW15のタイミングで、Ｖ−CHAINメ
モリ83から次アドレスポインタとなるべき空アドレスが
読み出され、ANDゲート93を介してSA−TABLレジスタ80
内のSAに対応したエントリーに記憶される。また、上記
次アドレスポインタは、ANDゲート94とスイッチ65を介
して、バッファメモリ66のデータ入力線に供給され、ブ
ロックBiの最後の記憶領域に書込まれる。Ｖ−CHAINメ
モリ83から読出した次アドレスポインタのバッファメモ
リ66への書込み動作と、SA−TABLレジスタ80への記憶動
作は、受信セルがNEXTセルの場合も上記と同様に行なわ
れる。受信セルが、次のセルへのチェインを必要としな
いSINGLEセル、またはLASTセルの場合は、Ｖ−CHAINメ
モリ83からの次アドレスポインタの読出しは行なわれ
ず、その代りに、零アドレス発生回路98から発生した零
アドレス値がANDゲート95を介してバッファメモリ66に
入力され、アドレスA15のメモリ領域に書込まれる。ま
た、受信セルがSINGLEセル、またはLASTセルの場合、パ
ルスTW15のタイミングで、FA−TABLメモリ81内のSAに対
応したエントリーから、セルデータの書出し開始位置を
示すアドレスが読み出され、RA−QUEUEメモリ84に登録
される。
受信セルがNEXTセル、またはLASTセルの場合、セルデ
ータを書込むべきブロックのアドレスは、既にSA−TABL
レジスタ80に記憶されている。従って、この場合はパル
スTW0のタイミングでSA−TABLレジスタ80から読出され
た次アドレスポインタの値が、ブロックアドレスBiとし
て書込みアドレス発生回路70に入力され、該ブロックア
ドレスBiを初期値としたブロック内アドレスA00〜A15が
順次に発生する。
ータを書込むべきブロックのアドレスは、既にSA−TABL
レジスタ80に記憶されている。従って、この場合はパル
スTW0のタイミングでSA−TABLレジスタ80から読出され
た次アドレスポインタの値が、ブロックアドレスBiとし
て書込みアドレス発生回路70に入力され、該ブロックア
ドレスBiを初期値としたブロック内アドレスA00〜A15が
順次に発生する。
バッファメモリ66からのセルデータの読出しは、読出
しサイクル（Ｒ＝“1"の期間）において次のように行な
われる。
しサイクル（Ｒ＝“1"の期間）において次のように行な
われる。
受信メッセージの全てのセルデータがバッファメモリ
66に格納済の状態、即ち、SINGLセルまたはLASTセルの
セルデータがバッファメモリに格納済みであれば、上記
メッセージの先頭のセルデータのアドレスBiはRA−QUEU
Eメモリに登録されている。ANDゲート97はRA−QUEUEメ
モリの読出し制御を行なう。読出しサイクルで、制御信
号74が“0"、且つRE−QUEUEメモリにデータ（アドレスB
i）が存在する場合、FIFO形式でアドレスBiが読み出さ
れ、読出しアドレス発生回路71に入力される。また、該
アドレスBiは、その後のセルデータの書込み動作に使用
できるようにＶ−CHAINメモリ83に登録される。
66に格納済の状態、即ち、SINGLセルまたはLASTセルの
セルデータがバッファメモリに格納済みであれば、上記
メッセージの先頭のセルデータのアドレスBiはRA−QUEU
Eメモリに登録されている。ANDゲート97はRA−QUEUEメ
モリの読出し制御を行なう。読出しサイクルで、制御信
号74が“0"、且つRE−QUEUEメモリにデータ（アドレスB
i）が存在する場合、FIFO形式でアドレスBiが読み出さ
れ、読出しアドレス発生回路71に入力される。また、該
アドレスBiは、その後のセルデータの書込み動作に使用
できるようにＶ−CHAINメモリ83に登録される。
読出しアドレス発生回路71は、書込みアドレス発生回
路70と同様に、読出しサイクルの期間中に、ブロックア
ドレスBjを初期値として、読出しアドレスWAとなるブロ
ック内アドレスA00〜A15を順次に発生する。従って、読
出しサイクルでは、バッファメモリ66内のアドレスA00
〜A15で指定されるメモリ領域の内容が順次に信号線67
に読み出され、パス幅変換回路72と次アドレス抽出回路
73に入力される。パス幅変換回路72は、TW0〜TW14の期
間（信号R1では指示される）に入力される32ビットの各
セルデータを８ビット単位で次々と受信フレームバッフ
ァ52に出力する。次アドレス抽出回路73は、読出しサイ
クル（Ｒ＝“1"）で信号線67に出力されるデータを監視
しており、パルスTW15のタイミングで入力される次アド
レスポインタの値が零アドレスでない場合、RA−QUEUE
メモリ84からのアドレスBjの読み出しを禁止するための
制御信号を信号線74に出力すると共に、上記次アドレス
ポインタの値を、読出しアドレス発生回路71とＶ−CHAI
Nメモリ83に入力する。上記構成により、次の読出しサ
イクルでは、次アドレスポインタが示すブロックからセ
ルデータが読み出される。１つのメッセージの最後のデ
ータ（SINGLEセル、またはLASTセル）を格納しているメ
モリブロックの読出しサイクルでは、次アドレスポイン
タの値が零となっている。この場合、次アドレス抽出回
路73は、信号線74に、RA−QUEUEメモリ84の読出しを可
能にする信号を出力するから、次の読出しサイクルで
は、RA−QUEUEメモリ84から読出された新たなブロック
アドレスBjに基づいて、次のメッセージを構成するセル
データの読出し動作が繰り返されることになる。
路70と同様に、読出しサイクルの期間中に、ブロックア
ドレスBjを初期値として、読出しアドレスWAとなるブロ
ック内アドレスA00〜A15を順次に発生する。従って、読
出しサイクルでは、バッファメモリ66内のアドレスA00
〜A15で指定されるメモリ領域の内容が順次に信号線67
に読み出され、パス幅変換回路72と次アドレス抽出回路
73に入力される。パス幅変換回路72は、TW0〜TW14の期
間（信号R1では指示される）に入力される32ビットの各
セルデータを８ビット単位で次々と受信フレームバッフ
ァ52に出力する。次アドレス抽出回路73は、読出しサイ
クル（Ｒ＝“1"）で信号線67に出力されるデータを監視
しており、パルスTW15のタイミングで入力される次アド
レスポインタの値が零アドレスでない場合、RA−QUEUE
メモリ84からのアドレスBjの読み出しを禁止するための
制御信号を信号線74に出力すると共に、上記次アドレス
ポインタの値を、読出しアドレス発生回路71とＶ−CHAI
Nメモリ83に入力する。上記構成により、次の読出しサ
イクルでは、次アドレスポインタが示すブロックからセ
ルデータが読み出される。１つのメッセージの最後のデ
ータ（SINGLEセル、またはLASTセル）を格納しているメ
モリブロックの読出しサイクルでは、次アドレスポイン
タの値が零となっている。この場合、次アドレス抽出回
路73は、信号線74に、RA−QUEUEメモリ84の読出しを可
能にする信号を出力するから、次の読出しサイクルで
は、RA−QUEUEメモリ84から読出された新たなブロック
アドレスBjに基づいて、次のメッセージを構成するセル
データの読出し動作が繰り返されることになる。
上記の実施例では、バッファメモリ66のメモリ容量を
利用するために、各セルの構成要素のうちINFO領域16だ
けをバッファメモリに格納したが、セルヘッダ14、アダ
プテーションヘッダ15、あるいはICS17など、INFO領域
以外のセルデータもバッファメモリ66に一旦格納してお
き、これらを読出した時点で不要なセルデータを除去す
るようにしてもよい。また、上記実施例では読出しサイ
クルでSINGLEセルとLASTセルを他のセル（FIRSTセル、N
EXTセル）と識別するために、SINGLEセルまたはLASTセ
ルを格納するメモリブロックの次アドレスポインタ領域
に零アドレスを書き込むようにしたが、各受信セルに含
まれているST領域15AをINFO領域16と共にバッファメモ
リ66に格納しておき、読出しサイクルで上記ST領域の値
により１つのメッセージの最後のデータブロックか否か
を判断するようにしてもよい。
利用するために、各セルの構成要素のうちINFO領域16だ
けをバッファメモリに格納したが、セルヘッダ14、アダ
プテーションヘッダ15、あるいはICS17など、INFO領域
以外のセルデータもバッファメモリ66に一旦格納してお
き、これらを読出した時点で不要なセルデータを除去す
るようにしてもよい。また、上記実施例では読出しサイ
クルでSINGLEセルとLASTセルを他のセル（FIRSTセル、N
EXTセル）と識別するために、SINGLEセルまたはLASTセ
ルを格納するメモリブロックの次アドレスポインタ領域
に零アドレスを書き込むようにしたが、各受信セルに含
まれているST領域15AをINFO領域16と共にバッファメモ
リ66に格納しておき、読出しサイクルで上記ST領域の値
により１つのメッセージの最後のデータブロックか否か
を判断するようにしてもよい。
第９図は本発明によるリアセンブルユニット51の他の
実施例を示す図である。
実施例を示す図である。
この実施例は、セルが受信されている都度、該セルを
書込むためのメモリブロックの空アドレスBiをＶ−CHAI
Nメモリ83から取り出し、該アドレスBiを、既にバッフ
ァメモリにセルデータが書込み済みとなっている先行セ
ルのメモリブロックに次アドレスポインタとして追加す
るようにした点に特徴がある。
書込むためのメモリブロックの空アドレスBiをＶ−CHAI
Nメモリ83から取り出し、該アドレスBiを、既にバッフ
ァメモリにセルデータが書込み済みとなっている先行セ
ルのメモリブロックに次アドレスポインタとして追加す
るようにした点に特徴がある。
この実施例では、FIRSTセル、またはSINGLEセルが受
信された時点では、メモリブロックにセルデータのみを
書込み、次アドレスポインタ領域には何も書込まない。
メモリブロックのアドレスBiは、SINGLE,FIRST,NEXT,LA
STのいずれの場合も、Ｖ−CHAINメモリ83から読み出し
た空きアドレスを用いる。受信セルが、FIRSTセルまた
はNEXTセルの場合は、後続するNEXTセルまたはLASTセル
の受信時に、該後続セルのブロックアドレスを次アドレ
スポインタとして追加書込みする。本実施例では、SA−
TABLレジスタ80が、上記次アドレスポインタを書込むべ
きバッファメモリ上のアドレスを記憶するために用いら
れる。すなわち、FIRSTセルまたはNEXTセルが受信され
た時、Ｖ−CHAINメモリ83から読み出されたメモリブロ
ックアドレスBiが、ANDゲート93を介して、定数加算回
路98に入力される。定数加算回路98の出力は、上記メモ
リブロック内の次アドレスポインタ格納領域のアドレス
（A15）となっており、これがSA−TABL80内のSAに対応
したエントリーに記憶される。但し、SA−TABLレジスタ
80にブロックアドレスBiをそのまま記憶しておき、該レ
ジスタから読み出されたアドレス値に定数を加算するよ
うにしてもよい。
信された時点では、メモリブロックにセルデータのみを
書込み、次アドレスポインタ領域には何も書込まない。
メモリブロックのアドレスBiは、SINGLE,FIRST,NEXT,LA
STのいずれの場合も、Ｖ−CHAINメモリ83から読み出し
た空きアドレスを用いる。受信セルが、FIRSTセルまた
はNEXTセルの場合は、後続するNEXTセルまたはLASTセル
の受信時に、該後続セルのブロックアドレスを次アドレ
スポインタとして追加書込みする。本実施例では、SA−
TABLレジスタ80が、上記次アドレスポインタを書込むべ
きバッファメモリ上のアドレスを記憶するために用いら
れる。すなわち、FIRSTセルまたはNEXTセルが受信され
た時、Ｖ−CHAINメモリ83から読み出されたメモリブロ
ックアドレスBiが、ANDゲート93を介して、定数加算回
路98に入力される。定数加算回路98の出力は、上記メモ
リブロック内の次アドレスポインタ格納領域のアドレス
（A15）となっており、これがSA−TABL80内のSAに対応
したエントリーに記憶される。但し、SA−TABLレジスタ
80にブロックアドレスBiをそのまま記憶しておき、該レ
ジスタから読み出されたアドレス値に定数を加算するよ
うにしてもよい。
バッファメモリ66の書込みアドレスWAは、第６図の実
施例と同様に、書込みアドレス発生回路から出力される
が、受信セルがNEXTセル、またはLASTセルの場合、次ア
ドレスポインタを先行セルのメモリブロックに追加書込
みするために、セルデータの書込みが終了した時点（T
W15）で、SA−TABL80から上記先行セルのアドレス
（A15）を読出し、書込みアドレス発生回路70に入力す
る。セル受信時にＶ−CHAINメモリから読み出されたア
ドレスBiは、ラッチ回路99に保持してあり、書込みアド
レス発生回路70からアドレスA15が出力される時点で、
上記ラッチ回路99のアドレスBiがANDゲート94を介して
バッファメモリ66に入力される。
施例と同様に、書込みアドレス発生回路から出力される
が、受信セルがNEXTセル、またはLASTセルの場合、次ア
ドレスポインタを先行セルのメモリブロックに追加書込
みするために、セルデータの書込みが終了した時点（T
W15）で、SA−TABL80から上記先行セルのアドレス
（A15）を読出し、書込みアドレス発生回路70に入力す
る。セル受信時にＶ−CHAINメモリから読み出されたア
ドレスBiは、ラッチ回路99に保持してあり、書込みアド
レス発生回路70からアドレスA15が出力される時点で、
上記ラッチ回路99のアドレスBiがANDゲート94を介して
バッファメモリ66に入力される。
この実施例では、セルデータ読出しサイクルにおける
メッセージの最終データブロックの判定のために、STコ
ードを利用する。すなわち、セルデータ受信ユニット61
に、AH領域15とINFO領域16のデータ受信期間に制御信号
EN′を“1"にさせることにより、STコードを含むAH領域
15のセルデータINFO領域16のセルデータとバッファメモ
リ66に格納されるようにする。この場合、各セルのINFO
領域16の長さを、第１実施例の場合よりAH領域の長さ
（２バイト）だけを短かい58バイトにすると、ブロック
内アドレスの発生は第１実施例と同一でよく、メモリ空
間を無駄なく利用できる。但し、ブロックアドレスBiの
複雑化や、各ブロック内におけるメモリ領域の多少の無
駄使いを許容すれば、各セルの上記INFO領域のサイズは
任意に設定できる。
メッセージの最終データブロックの判定のために、STコ
ードを利用する。すなわち、セルデータ受信ユニット61
に、AH領域15とINFO領域16のデータ受信期間に制御信号
EN′を“1"にさせることにより、STコードを含むAH領域
15のセルデータINFO領域16のセルデータとバッファメモ
リ66に格納されるようにする。この場合、各セルのINFO
領域16の長さを、第１実施例の場合よりAH領域の長さ
（２バイト）だけを短かい58バイトにすると、ブロック
内アドレスの発生は第１実施例と同一でよく、メモリ空
間を無駄なく利用できる。但し、ブロックアドレスBiの
複雑化や、各ブロック内におけるメモリ領域の多少の無
駄使いを許容すれば、各セルの上記INFO領域のサイズは
任意に設定できる。
セルデータの読出しサイクル（Ｒ＝“1"期間）でバッ
ファメモリ66から信号線67に読出された32ビットのデー
タはパス幅変換回路72により８ビット幅に変換された
後、領域抽出回路75に入力され、先頭の２バイトのセル
データ（AH領域）が除去され、その後に入力される58バ
イトのセルデータ（INFO領域）が受信フレームバッファ
52に送られる。一方、信号線67上の32ビットデータは次
アドレス抽出回路73′にも入力される。上記次アドレス
抽出回路73′は、リードサイクルの最初に入力されるデ
ータに含まれるSTコードがFIRSTセルまたはNEXTセルを
示す場合は、信号線74をオンにし、SINGLセルまたはLAS
Tセルを示す場合は信号線74をオフにする。次アドレス
抽出回路73′のその他の機能は第１実施例と同様であ
る。
ファメモリ66から信号線67に読出された32ビットのデー
タはパス幅変換回路72により８ビット幅に変換された
後、領域抽出回路75に入力され、先頭の２バイトのセル
データ（AH領域）が除去され、その後に入力される58バ
イトのセルデータ（INFO領域）が受信フレームバッファ
52に送られる。一方、信号線67上の32ビットデータは次
アドレス抽出回路73′にも入力される。上記次アドレス
抽出回路73′は、リードサイクルの最初に入力されるデ
ータに含まれるSTコードがFIRSTセルまたはNEXTセルを
示す場合は、信号線74をオンにし、SINGLセルまたはLAS
Tセルを示す場合は信号線74をオフにする。次アドレス
抽出回路73′のその他の機能は第１実施例と同様であ
る。
以上の説明から明らかな如く、本発明によれば、バッ
ファメモリ66の空きメモリブロックにセルデータを次々
と格納するようにし、各メモリブロックに、同一のメッ
セージに属する後続セルデータが格納されるブロックア
ドレスを示す次アドレスポインタを記憶すると共に、各
メッセージ毎に先頭セルのデータが格納されているブロ
ックアドレスをFA−TABLレジスタに記憶しておき、１つ
のメッセージの最後のセルのデータがバッファメモリに
格納された後は、該メッセージの先頭セルデータを格納
しているメモリブロックアドレスを読出しアドレス・キ
ュー（RA−QUEUE）に登録するようにしている。また、
１セル分のセルデータのバッファメモリへの書込みサイ
クルと、１セル分のセルデータの読出しサイクルとを交
互に設け、１つのメッセージについてのセルデータの読
出しは、最初のサイクルではRA−QUEUEから読出したア
ドレスに基づいてセルデータを読出し、それ以後のサイ
クルでは、バッファメモリから前読出サイクルで読出さ
れた次アドレスポインタに基づいてセルデータを読出す
ようし、セルデータが読出されたメモリブロックを示す
アドレスは、空きアドレスとしてその後に受信されるセ
ルデータの書込み動作用に解放するようにしている。
ファメモリ66の空きメモリブロックにセルデータを次々
と格納するようにし、各メモリブロックに、同一のメッ
セージに属する後続セルデータが格納されるブロックア
ドレスを示す次アドレスポインタを記憶すると共に、各
メッセージ毎に先頭セルのデータが格納されているブロ
ックアドレスをFA−TABLレジスタに記憶しておき、１つ
のメッセージの最後のセルのデータがバッファメモリに
格納された後は、該メッセージの先頭セルデータを格納
しているメモリブロックアドレスを読出しアドレス・キ
ュー（RA−QUEUE）に登録するようにしている。また、
１セル分のセルデータのバッファメモリへの書込みサイ
クルと、１セル分のセルデータの読出しサイクルとを交
互に設け、１つのメッセージについてのセルデータの読
出しは、最初のサイクルではRA−QUEUEから読出したア
ドレスに基づいてセルデータを読出し、それ以後のサイ
クルでは、バッファメモリから前読出サイクルで読出さ
れた次アドレスポインタに基づいてセルデータを読出す
ようし、セルデータが読出されたメモリブロックを示す
アドレスは、空きアドレスとしてその後に受信されるセ
ルデータの書込み動作用に解放するようにしている。
本発明によれば、１つのメモリブロックのデータ読出
しが終る毎に、これを次の書込みサイクルで利用するこ
とができるため、メモリバッファのメモリ容量を、（最
大長メッセージに要するメモリブロック数）×（セル送
信元ノード数）に設計しておけば、メモリ領域不足によ
る受信セルの廃棄を起すことなく、メッセージのリアセ
ンブルを行なうことができる。
しが終る毎に、これを次の書込みサイクルで利用するこ
とができるため、メモリバッファのメモリ容量を、（最
大長メッセージに要するメモリブロック数）×（セル送
信元ノード数）に設計しておけば、メモリ領域不足によ
る受信セルの廃棄を起すことなく、メッセージのリアセ
ンブルを行なうことができる。
また、バッファメリ66のメモリ容量を上記計算値より
も大きく設計しておけば、バッファメモリ66からのセル
データの読出しを、支線LANアクセス装置90からの読出
し要求に応じて行なわせることができ、これにより、受
信フレームバッファ52のメモリ容量を小さくすることが
可能となる。
も大きく設計しておけば、バッファメモリ66からのセル
データの読出しを、支線LANアクセス装置90からの読出
し要求に応じて行なわせることができ、これにより、受
信フレームバッファ52のメモリ容量を小さくすることが
可能となる。
第１図は本発明を適用するネットワークシステムの１例
を示す図、第２図は、上記ネットワークシステムにおけ
る幹線LAN伝送路上の通信フレームの形式とセル（固定
長パケット）のフォーマットの１例を説明するための
図、第３図は、上記ネットワークシステムにおける支線
LAN上の通信フレーム（メッセージ）のフォーマットの
１例を説明するための図、第４図は第１図におけるノー
ド200の構成の１例を示す図、第５図は、第４図におけ
る非同期ポート28の構成の１例を示す図、第６図は、本
発明を適用した第５図におけるリアセンブル・ユニット
51の構成の１例を示す図、第7A図と第7B図は、第６図に
おけるバッファメモリ66のアドレスと、記憶内容を説明
するための図、第８図は、上記バッファメモリ66をアク
セスするための主要な制御信号を説明するための図、第
９図は、本発明を適用したリアセンブル・ユニット51の
他の実施例を示す図である。 符号の説明 200（200A〜200F）……通信装置（ノード）、21……分
離ユニット、22……多重化ユニット、20……スイッチユ
ニット、27……同期ポート、28……非同期ポート、51…
…リアセンブルユニット、52……受信フレームバッフ
ァ、53……送信フレームバッファ、54……セグメンテー
ションユニット、66……バッファメモリ、70……書込み
アドレス発生回路、71……読出しアドレス発生回路、80
……SA−TABLレジスタ、81……FA−TABLレジスタ、83…
…Ｖ−CHAINメモリ、84……RA−QUEUEメモリ。
を示す図、第２図は、上記ネットワークシステムにおけ
る幹線LAN伝送路上の通信フレームの形式とセル（固定
長パケット）のフォーマットの１例を説明するための
図、第３図は、上記ネットワークシステムにおける支線
LAN上の通信フレーム（メッセージ）のフォーマットの
１例を説明するための図、第４図は第１図におけるノー
ド200の構成の１例を示す図、第５図は、第４図におけ
る非同期ポート28の構成の１例を示す図、第６図は、本
発明を適用した第５図におけるリアセンブル・ユニット
51の構成の１例を示す図、第7A図と第7B図は、第６図に
おけるバッファメモリ66のアドレスと、記憶内容を説明
するための図、第８図は、上記バッファメモリ66をアク
セスするための主要な制御信号を説明するための図、第
９図は、本発明を適用したリアセンブル・ユニット51の
他の実施例を示す図である。 符号の説明 200（200A〜200F）……通信装置（ノード）、21……分
離ユニット、22……多重化ユニット、20……スイッチユ
ニット、27……同期ポート、28……非同期ポート、51…
…リアセンブルユニット、52……受信フレームバッフ
ァ、53……送信フレームバッファ、54……セグメンテー
ションユニット、66……バッファメモリ、70……書込み
アドレス発生回路、71……読出しアドレス発生回路、80
……SA−TABLレジスタ、81……FA−TABLレジスタ、83…
…Ｖ−CHAINメモリ、84……RA−QUEUEメモリ。
フロントページの続き (72)発明者 中村 和則 東京都小平市上水本町５丁目22番１号 日立マイクロコンピュータエンジニアリ ング株式会社内 (72)発明者 高田 治 神奈川県川崎市麻生区王禅寺1099番地 株式会社日立製作所システム開発研究所 内 (72)発明者 山鹿 光弘 神奈川県秦野市堀山下１番地 株式会社 日立製作所神奈川工場内 (72)発明者 重左 秀彦 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 小林 直哉 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 平山 悟 東京都小平市上水本町５丁目22番１号 日立マイクロコンピュータエンジニアリ ング株式会社内 (72)発明者 飯山 竜任 東京都小平市上水本町５丁目22番１号 日立マイクロコンピュータエンジニアリ ング株式会社内 (56)参考文献 特開 昭62−175053（ＪＰ，Ａ) 特開 昭62−14551（ＪＰ，Ａ) 特開 昭63−232544（ＪＰ，Ａ) 特開 昭62−145451（ＪＰ，Ａ) 特開 昭60−91745（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/28 H04L 13/08 H04L 12/56
Claims (8)
- 【請求項１】それぞれ１つのメッセージから分割された
情報ブロックを含む順序付けられた複数のセルを受信
し，それらから上記メッセージを再組立てする通信装置
であって， 複数のブロックに分割され，上記複数のセルに格納され
ていたデータが書き込まれるバッファメモリと， 上記バッファメモリの空きブロックのアドレス情報を保
持する第１のメモリと， 第２のメモリと， 第３のメモリと， 第４のメモリとを有し， 上記メッセージの最初のセルの受信を検出した際，上記
第１のメモリに保持されている情報に基づき，上記メッ
セージの最初のセルに格納されているデータが上記バッ
ファメモリの空きブロックに書き込まれ，上記第３のメ
モリにそのアドレス情報が保持されると共に，上記第１
のメモリに保持されている情報に基づき，上記最初のセ
ルに後続するセルに格納されているデータを書き込むべ
き空きブロックのアドレスを示すアドレス情報が上記第
２のメモリ及び上記バッファメモリに保持され， 上記最初のセルに後続するセルを受信した際，上記第２
のメモリに保持されている情報に基づき，そのセルに格
納されているデータが上記バッファメモリの空きブロッ
クに書き込まれると共に，上記第１のメモリに保持され
ている情報に基づき，そのセルに後続するセルに格納さ
れているデータを書き込むべき空きブロックのアドレス
を示すアドレス情報が上記第２のメモリ及び上記バッフ
ァメモリに保持され，以後，上記メッセージの最後のセ
ルを受信するまで，この処理が繰り返され， 上記メッセージの最後のセルの受信を検出した際，その
セルの直前のセルに格納されていたデータが上記バッフ
ァの空きブロックに書き込まれた際に上記第２のメモリ
に保持されたアドレス情報に基づき，上記最後のセルに
格納されていたデータが上記バッファの空きブロックに
書き込まれると共に，上記第３のメモリに保持されてい
る情報を上記第４のメモリに保持させ， 上記最後のセルに格納されていたデータが上記バッファ
に書き込まれた後，上記第４のメモリに保持されている
アドレス情報及び上記バッファメモリに保持されている
アドレス情報に基づき，上記最初のセルに格納されてい
るデータから上記最後のセルに格納されていたデータま
でが順次上記バッファから読み出されて上記メッセージ
の再組立が開始され， 上記最初のセルに格納されていたデータが上記バッファ
から読み出されると，それが書き込まれていたブロック
のアドレス情報を上記第１のメモリに保持させ，上記メ
ッセージに後続するメッセージの最初のセルに格納され
ていたデータがそのブロックに書き込まれることを特徴
とする。 - 【請求項２】それぞれ１つのメッセージから分割された
情報ブロックを含む順序付けられた複数のセルを受信
し，それらから上記メッセージを再組立てする通信装置
であって， 複数のブロックに分割され，上記複数のセルに格納され
ていたデータが書き込まれるバッファメモリと， 上記バッファメモリの空きブロックのアドレス情報を保
持する第１のメモリと， 第２のメモリと， 第３のメモリとを有し， 上記メッセージの最初のセルの受信を検出した際，上記
第１のメモリに保持されている情報に基づき，上記メッ
セージの最初のセルに格納されているデータが上記バッ
ファメモリの空きブロックに書き込まれ，上記第３のメ
モリにそのアドレス情報が保持されると共に，上記第１
のメモリに保持されている情報に基づき，上記最初のセ
ルに後続するセルに格納されているデータを書き込むべ
き空きブロックのアドレスを示すアドレス情報が上記第
２のメモリに保持され， 上記最初のセルに後続するセルを受信した際，上記第２
のメモリに保持されている情報に基づき，そのセルに格
納されているデータが上記バッファメモリの空きブロッ
クに書き込まれると共に，上記第１のメモリに保持され
ている情報に基づき，そのセルに後続するセルに格納さ
れているデータを書き込むべき空きブロックのアドレス
を示すアドレス情報が上記第２のメモリに保持され，以
後，上記メッセージの最後のセルを受信するまで，この
処理が繰り返され， 上記メッセージの最後のセルの受信を検出した際，その
セルの直前のセルに格納されていたデータが上記バッフ
ァの空きブロックに書き込まれた際に上記第２のメモリ
に保持されたアドレス情報に基づき，上記最後のセルに
格納されていたデータが上記バッファの空きブロックに
書き込まれ， 上記最後のセルに格納されていたデータが上記バッファ
に書き込まれた後，上記第３のメモリに保持されている
情報に基づき上記最初のセルに格納されているデータが
読み出され，以後上記最後のセルに格納されていたデー
タまでが順次上記バッファから読み出されて上記メッセ
ージの再組立が開始され， 上記最初のセルに格納されていたデータが上記バッファ
から読み出されると，それが書き込まれていたブロック
のアドレス情報を上記第１のメモリに保持させ，上記メ
ッセージに後続するメッセージの最初のセルに格納され
ていたデータがそのブロックに書き込まれることを特徴
とする。 - 【請求項３】それぞれ１つのメッセージから分割された
情報ブロックを含む順序付けられた複数のセルを受信
し，それらから上記メッセージを再組立てする通信装置
であって， 複数のブロックに分割され，上記複数のセルに格納され
ていたデータが書き込まれるバッファメモリと， 上記バッファメモリの空きブロックのアドレス情報を保
持する第１のメモリと， 第２のメモリと， 第３のメモリとを有し， 上記メッセージの最初のセルの受信を検出した際，上記
第１のメモリに保持されている情報に基づき，上記メッ
セージの最初のセルに格納されているデータが上記バッ
ファメモリの空きブロックに書き込まれ，上記第３のメ
モリにそのアドレス情報が保持されると共に，上記第１
のメモリに保持されている情報に基づき，上記最初のセ
ルに後続するセルに格納されているデータを書き込むべ
き空きブロックのアドレスを示すアドレス情報が上記第
２のメモリ及び上記バッファメモリに保持され， 上記最初のセルに後続するセルを受信した際，上記第２
のメモリに保持されている情報に基づき，そのセルに格
納されているデータが上記バッファメモリの空きブロッ
クに書き込まれると共に，上記第１のメモリに保持され
ている情報に基づき，そのセルに後続するセルに格納さ
れているデータを書き込むべき空きブロックのアドレス
を示すアドレス情報が上記第２のメモリ及び上記バッフ
ァメモリに保持され，以後，上記メッセージの最後のセ
ルを受信するまで，この処理が繰り返され， 上記メッセージの最後のセルの受信を検出した際，その
セルの直前のセルに格納されていたデータが上記バッフ
ァの空きブロックに書き込まれた際に上記第２のメモリ
に保持されたアドレス情報に基づき，上記最後のセルに
格納されていたデータが上記バッファの空きブロックに
書き込まれ， 上記最後のセルに格納されていたデータが上記バッファ
に書き込まれた後，上記第３のメモリに保持されている
アドレス情報及び上記バッファメモリに保持されている
アドレス情報に基づき，上記最初のセルに格納されてい
るデータから上記最後のセルに格納されていたデータま
でが順次上記バッファから読み出されて上記メッセージ
の再組立が開始され， 上記最初のセルに格納されていたデータが上記バッファ
から読み出されると，それが書き込まれていたブロック
のアドレス情報を上記第１のメモリに保持させ，上記メ
ッセージに後続するメッセージの最初のセルに格納され
ていたデータがそのブロックに書き込まれることを特徴
とする。 - 【請求項４】それぞれ１つのメッセージから分割された
情報ブロックを含む順序付けられた複数のセルを受信
し，それらから上記メッセージを再組立てする通信装置
であって， 複数のブロックに分割され，上記複数のセルに格納され
ていたデータが書き込まれるバッファメモリと， 上記バッファメモリの空きブロックのアドレス情報を保
持する第１のメモリと， 第２のメモリと， 第３のメモリと， 制御部とを有し， 上記制御部は，上記メッセージの最初のセルの受信を検
出した際，上記第１のメモリに保持されている情報に基
づき，上記メッセージの最初のセルに格納されているデ
ータを上記バッファメモリの空きブロックに書き込み，
上記第３のメモリにそのアドレス情報を保持させる共
に，上記第１のメモリに保持されている情報に基づき，
上記最初のセルに後続するセルに格納されているデータ
を書き込むべき空きブロックのアドレスを示すアドレス
情報を上記第２のメモリに保持させ， 上記最初のセルに後続するセルを受信した際，上記第２
のメモリに保持されている情報に基づき，そのセルに格
納されているデータを上記バッファメモリの空きブロッ
クに書き込むと共に，上記第１のメモリに保持されてい
る情報に基づき，そのセルに後続するセルに格納されて
いるデータを書き込むべき空きブロックのアドレスを示
すアドレス情報を上記第２のメモリに保持させ，以後，
上記メッセージの最後のセルを受信するまで，この処理
が繰り返し， 上記メッセージの最後のセルの受信を検出した際，その
セルの直前のセルに格納されていたデータが上記バッフ
ァの空きブロックに書き込まれた際に上記第２のメモリ
に保持されたアドレス情報に基づき，上記最後のセルに
格納されていたデータを上記バッファの空きブロックに
書き込み， 上記最後のセルに格納されていたデータが上記バッファ
に書き込まれた後，上記第３のメモリに保持されている
情報に基づき，上記最初のセルに格納されているデータ
を上記バッファから読み出し，以後上記最後のセルに格
納されていたデータまでを順次上記バッファから読み出
して上記メッセージの再組立を開始し， 上記最初のセルに格納されていたデータが上記バッファ
から読み出されると，それが書き込まれていたブロック
のアドレス情報を上記第１のメモリに保持させ，上記メ
ッセージに後続するメッセージの最初のセルに格納され
ていたデータをそのブロックに書き込むように制御する
ことを特徴とする。 - 【請求項５】それぞれ１つのメッセージから分割された
情報ブロックを含む順序付けられた複数のセルを受信
し，それらから上記メッセージを再組立てする通信装置
であって， 複数のブロックに分割され，上記複数のセルに格納され
ていたデータが書き込まれるバッファメモリと， 上記バッファメモリの空きブロックのアドレス情報を保
持する第１のメモリと， 第２のメモリと， 第３のメモリと， 制御部とを有し， 上記制御部は，上記メッセージの最初のセルの受信を検
出した際，上記第１のメモリに保持されている情報に基
づき，上記メッセージの最初のセルに格納されているデ
ータを上記バッファメモリの空きブロックに書き込み，
上記第３のメモリにそのアドレス情報を保持させる共
に，上記第１のメモリに保持されている情報に基づき，
上記最初のセルに後続するセルに格納されているデータ
を書き込むべき空きブロックのアドレスを示すアドレス
情報を上記第２のメモリ及び上記バッファメモリに保持
させ， 上記最初のセルに後続するセルを受信した際，上記第２
のメモリに保持されている情報に基づき，そのセルに格
納されているデータを上記バッファメモリの空きブロッ
クに書き込むと共に，上記第１のメモリに保持されてい
る情報に基づき，そのセルに後続するセルに格納されて
いるデータを書き込むべき空きブロックのアドレスを示
すアドレス情報を上記第２のメモリ及び上記バッファメ
モリに保持させ，以後，上記メッセージの最後のセルを
受信するまで，この処理が繰り返し， 上記メッセージの最後のセルの受信を検出した際，その
セルの直前のセルに格納されていたデータが上記バッフ
ァの空きブロックに書き込まれた際に上記第２のメモリ
に保持されたアドレス情報に基づき，上記最後のセルに
格納されていたデータを上記バッファの空きブロックに
書き込み， 上記最後のセルに格納されていたデータが上記バッファ
に書き込まれた後，上記第３のメモリに保持されている
アドレス情報及び上記バッファメモリに保持されている
アドレス情報に基づき，上記最初のセルに格納されてい
るデータから上記最後のセルに格納されていたデータま
でを順次上記バッファから読み出して上記メッセージの
再組立を開始し， 上記最初のセルに格納されていたデータが上記バッファ
から読み出されると，それが書き込まれていたブロック
のアドレス情報を上記第１のメモリに保持させ，上記メ
ッセージに後続するメッセージの最初のセルに格納され
ていたデータをそのブロックに書き込むように制御する
ことを特徴とする。 - 【請求項６】請求項２乃至５の何れかに記載の通信装置
であって， 上記複数のセルの各セルは送信元情報を含むヘッダが付
加されており， 上記第２のメモリ及び上記第３のメモリは送信元情報毎
に情報を管理することを特徴とする。 - 【請求項７】複数のブロックに分割されているバッファ
メモリと，上記バッファメモリの空きブロックのアドレ
ス情報を管理し，その空きブロックへの情報の書き込み
と，上記バッファメモリに書き込まれた情報の読み出し
とを制御する制御部とを有する通信装置において，それ
ぞれ１つのメッセージから分割された情報ブロックを含
む順序付けられた複数のセルを受信して上記バッファメ
モリに書き込み，上記複数のセルから上記メッセージに
再組立てして出力する方法であって， 上記メッセージの最初のセルの受信を検出した際，上記
バッファメモリの空きブロックに上記最初のセルに格納
されていたデータを書き込み，その書き込まれたブロッ
クのアドレス情報を上記制御部に保持させると共に，上
記最初のセルの次に上記バッファメモリに書き込まれる
べきセルを書き込む空きブロックを示すアドレス情報を
保持し， 上記最初のセルの次に書き込むべきセルを受信した際，
上記アドレス情報に基づき，そのセルに格納されていた
データを上記バッファメモリの空きブロックに書き込む
と共に，そのセルの次に上記バッファメモリに書き込ま
れるべきセルを書き込む空きブロックを示すアドレス情
報を保持し，以後，上記メッセージの最後のセルを受信
するまで，この処理を繰り返し， 上記メッセージの最後のセルの受信を検出した際，その
セルの直前のセルに格納されていたデータが上記バッフ
ァメモリの空きブロックに書き込まれた際に保持された
アドレス情報に基づき，上記最後のセルに格納されてい
たデータを上記バッファメモリの空きブロックに書き込
み， 上記最後のセルに格納されていたデータが上記バッファ
メモリに書き込まれた後，保持されている上記最初のセ
ルに格納されていたデータが書き込まれたブロックのア
ドレス情報に基づき上記最初のセルに格納されているデ
ータを読み出し，以後上記最後のセルに格納されていた
データまでを順次上記バッファメモリから読み出して上
記メッセージの再組立を開始し， 上記最初のセルに格納されていたデータが上記バッファ
メモリから読み出されると，それが書き込まれていたブ
ロックを空きブロックとして解放し，上記メッセージに
後続するメッセージの最初のセルに格納されていたデー
タをそのブロックに書き込むことを特徴とする。 - 【請求項８】複数のブロックに分割されているバッファ
メモリと，上記バッファメモリの空きブロックのアドレ
ス情報を管理し，その空きブロックへの情報の書き込み
と，上記バッファメモリに書き込まれた情報の読み出し
とを制御する制御部とを有する通信装置において，それ
ぞれ１つのメッセージから分割された情報ブロックを含
む順序付けられた複数のセルを受信して上記バッファメ
モリに書き込み，上記複数のセルから上記メッセージに
再組立てして出力する方法であって， 上記メッセージの最初のセルの受信を検出した際，上記
バッファメモリの空きブロックに上記最初のセルに格納
されていたデータを書き込み，その書き込まれたブロッ
クのアドレス情報を保持する共に，上記最初のセルの次
に上記バッファメモリに書き込まれるべきセルを書き込
む空きブロックを示すアドレス情報を上記制御部及び上
記バッファメモリに保持し， 上記最初のセルの次に書き込むべきセルを受信した際，
上記アドレス情報に基づき，そのセルに格納されていた
データを上記バッファメモリの空きブロックに書き込む
と共に，そのセルの次に上記バッファメモリに書き込ま
れるべきセルを書き込む空きブロックを示すアドレス情
報を上記制御部及び上記バッファメモリに保持し，以
後，上記メッセージの最後のセルを受信するまで，この
処理を繰り返し， 上記メッセージの最後のセルの受信を検出した際，その
セルの直前のセルに格納されていたデータが上記バッフ
ァメモリの空きブロックに書き込まれた際に保持された
アドレス情報に基づき，上記最後のセルに格納されてい
たデータを上記バッファメモリの空きブロックに書き込
み， 上記最後のセルに格納されていたデータが上記バッファ
メモリに書き込まれた後，上記制御部に保持されている
上記最初のセルに格納されていたデータが書き込まれた
ブロックのアドレス情報と，上記バッファメモリに保持
されているアドレス情報とに基づき，上記最初のセルに
格納されているデータから上記最後のセルに格納されて
いたデータまでを順次上記バッファメモリから読み出し
て上記メッセージの再組立を開始し， 上記最初のセルに格納されていたデータが上記バッファ
メモリから読み出されると，それが書き込まれていたブ
ロックを空きブロックとして解放し，上記メッセージに
後続するメッセージの最初のセルに格納されていたデー
タをそのブロックに書き込むことを特徴とする。
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1990
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