JP2978501B2 - 論理回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は論理回路に関し、特にMOSトランジスタとバ
イポーラトランジスタとを組合せて構成した論理回路の
レイアウトに関する。

（従来の技術） 一般に、LSI論理回路のレイアウト設計においては、
多大な工数を必要としているので、従来一定の高さを有
する複数種類の基本論理ゲートを予めレイアウト設計し
ておき、これらの多数の基本論理ゲートを自動レイアウ
トツールを用いて配置および配線を行なうスタンダード
セル等のレイアウト手法が、多く利用されている。

また一方、最近ではLSIの速度性能を高めるために、M
OSトランジスタとバイポーラトランジスタを組合せたBi
CMOSの基本論理ゲートが注目されている。かかるBiCMOS
ゲートはＮチャネル型およびＰチャネル型の一対のMOS
トランジスタからなるCMOSゲートの低消費電力性と、バ
イポーラトランジスタの高速性とを兼ね備えているた
め、今後のLSIに有望な論理ゲートである。

例えば、かかる従来のBiCMOSゲートで構築されたスタ
ンダードセルにおいては、CMOS部の上部あるいは下部に
バイポーラ部を付加した構成が特開昭61−171150号公報
に記載されている。

（発明が解決しようとする課題） 上述した従来のBiCMOSゲートは、多数の論理ゲートや
長い配線等の大負荷容量を駆動する場合、CMOSゲートに
比べ高速駆動が可能であるが、小さな負荷容量の駆動に
対してはCMOSゲートに比べ低速駆動である。また、一般
にLSI内部の大部分の論理ゲートは1mm以下の短い配線に
より二，三のわずかの論理ゲートとしか接続されていな
い。このため、全ての論理ゲートをBiCMOSゲートで構成
すると、十分な速度性能を得られないという問題があ
る。そこでこの問題を解決し高速化をはかるために、従
来は大きなファンアウト数や長い配線長を有する論理回
路のみをBiCMOSゲートで構成し、しかも残りの大部分の
論理回路をCMOSゲートで構成する方法が有利である。

しかしながら、従来のBiCMOSゲートによるスタンダー
ドセルはCMOS部の上部にバイポーラ部を付加した構成に
なっているので、かかるBiCMOSゲートとCMOSゲートのス
タンダード・セルを混在して配置したときには、高さが
そろわず且つ未使用領域が増大し、チップサイズの増大
を招くという欠点があり、しかも従来のBiCMOSゲートの
レイアウト方法によれば、チップサイズの増大による価
格上昇をもたらすという欠点がある。

本発明の目的は、かかるCMOSゲートとBiCMOSゲートを
混在して配置する際の未使用領域を減少させ、LSIのチ
ップサイズを縮小させるとともに低価格でレイアウトす
ることのできる論理回路を提供することにある。

（課題を解決するための手段） 本発明は、MOSトランジスタおよびバイポーラトラン
ジスタにより構成される論理回路において、第一および
第二の一対の電源配線ラインを平行に配置し、前記一対
の電源配線ライン間の領域内で且つ前記第一の電源配線
ライン側に第一極性のMOSトランジスタを配置するとと
もに、前記第二の電源配線ライン側に第二極性のMOSト
ランジスタを配置し、前記バイポーラトランジスタを前
記一対の電源配線ライン間の領域内で且つ前記一対の電
源配線ラインの長さ方向に配置することを特徴としてい
る。

また、本発明は、MOSトランジスタとバイポーラトラ
ンジスタとにより構成される論理回路において、第一お
よび第二の一対の電源配線ラインを平行に配置し、前記
一対の電源配線ライン間の領域内で且つ前記第一の電源
配線ライン側に第一極性のMOSトランジスタを配置する
とともに、前記第二の電源配線ライン側に第二極性のMO
Sトランジスタを配置し、長方形コンタクトの長さが異
なる複数の前記バイポーラトランジスタを、前記長方形
コンタクトの長さ方向が前記一対の電源配線ラインと平
行にして且つ前記一対の電源配線間の領域内に配置する
ことを特徴としている。

（作用） 本発明の論理回路は、CMOSゲートとBiCMOSゲートのス
タンダードセルを同一の高さにすることにより、自動レ
イアウトでスタンダードセルの配置、配線を行なった場
合、CMOSゲートとBiCMOSゲートでの凹凸が無くなり、未
使用領域が少なくなる。

また、バイポーラ部のコンタクトの長さ方向を電源ラ
インと平行になるように配置することにより、バイポー
ラ部の駆動能力を高める場合、コンタクトを電源ライン
と平行に延長すれば良いため、高さを変えずに駆動能力
の高いBiCMOSゲートを実現することになる。

（実施例） 次に、本発明の実施例について図面を参照して説明す
る。

第１図は本発明の一実施例を説明するための論理回路
の基本的なレイアウト図である。

第１図に示すように、本実施例におけるBiCMOSゲート
は相互に平行に引かれた第一の電源配線１と第二の電源
配線２とを設け、この第一の電源配線１と第二の電源配
線２との間にCMOS部３とバイポーラ部４が設けられる。
通常、この第一の電源配線１には5V（ボルト）が印加さ
れ、第二の電源配線２はグランドとして用いられる。

このように配置されたBiCMOSゲートは、CMOSゲートと
同じ高さであるため、BiCMOSゲートとCMOSゲートを混在
して配置しても、第一の電源配線１と第二の電源配線２
とを平行に引くことができる。従って、複数の論理ゲー
トを接続した場合、未使用領域が少なくなり、チップサ
イズを縮小することができる。

第２図は第１図に示すレイアウトで表わされる論理回
路の構成図、また第３図は第１図および第２図における
論理回路の具体的レイアウト図である。

以下、第２図および第３図を用い、本実施例について
詳細に説明する。

第２図に示すように、本実施例の論理回路は、Ｐチャ
ネル型の第一のMOSトランジスタ５およびＮチャネル型
の第二のMOSトランジスタ６からなるCMOSインバータ
と、Ｎチャネル型の第三のMOSトランジスタ７およびNPN
型のバイポーラトランジスタ８からなるBiCMOSインバー
タ回路とを入力端子９および出力端子10間に接続して構
成したものである。

この論理回路において、入力端子９に高電位が印加さ
れると、第二および第三のMOSトランジスタ6,7が導通
し、出力端子10は低電位となる。一方、入力端子９に低
電位が印加されると、第一のMOSトランジスタ５と共に
バイポーラトランジスタ８が導通し、出力端子10は高電
位となる。すなわち、出力端子10は低い導通抵抗を有す
るバイポーラトラジスタ８を介して電源端子Ｖに接続さ
れる。従って、かかる論理回路を用いれば、大容量負荷
に対しても高速駆動が可能になる。

第３図に示すように、上述した論理回路を構成するト
ランジスタは第一の電源配線11と第二の電源配線12との
間に配置されている。まず、Ｐ型拡散層13とゲート電極
14は、第２図で前述した第一のMOSトランジスタ５を形
成し、Ｎ型拡散層15とゲート電極14は、同様に第二のMO
Sトランジスタ６と第三のMOSトランジスタ７を形成す
る。次に、第一乃至第五のコンタクト16A〜16Eは、それ
ぞれＰ型拡散層13と第一の電源配線11、Ｎ型拡散層15と
第二の電源配線12、Ｐ型拡散層13と第一層メタル配線1
7、Ｎ型拡散層15と第一層メタル配線17、Ｎ型拡散層15
と第一層メタル配線17とを接続している。また、第三お
よび第四のコンタクト16C、16Dとバイポーラトランジス
タのベースコンタクト18は第一層メタル配線17で接続さ
れ、バイポーラトランジスタのコレクタコンタクト19は
第一の電源配線11と接続される。さらに、バイポーラト
ランジスタのエミッタコンタクト20は第一層メタル配線
17と第五のコンタクト16Eおよびスルーホールコンタク
ト21を介してＮ型拡散層15および第二層メタル配線22と
接続されている。従って、上述したゲート電極14が第２
図に示す入力端子９となり、第二層メタル配線22が出力
端子10となる。

このように、第一電源配線11および第二の電源配線12
の間にトランジスタを形成しコンタクト16A〜16Eおよび
18〜21を介して接続することにより、第２図に示した論
理回路を実現することができる。

上述したように、ベースコンタクト18、コレクタコン
タクト19およびエミッタコンタクト20で表現されるバイ
ポーラトランジスタはＰ型拡散層13の横に配置されてい
る。このため、BiCMOSゲートの高さをCMOSゲートの高さ
と同じにすることができるので、未使用領域が減少し、
チップサイズの縮小を可能にする。

一方、かかるバイポーラトランジスタの導通抵抗は長
方形コンタクト（ベースコンタクト18、コレクトタコン
タクト19、エミッタコンタクト20）の長さを延ばすこと
により、小さくすることができる、すなわち、この導通
抵抗を小さくできれば、バイポーラトランジスタの駆動
能力を高めることができる。本実施例は、第３図に示し
たように、長方形コンタクト18〜20の長さ方向の第一の
電源配線11と平行になるように配置することにより、Bi
CMOSゲートの高さを変えずに長方形コンタクト18〜20の
長さを延ばすことが可能になる。要するに、種々の駆動
能力を有するBiCMOSゲートをCMOSゲートの高さと同一の
高さで実現できる。

（発明の効果） 以上説明したように、本発明の論理回路は、CMOSゲー
トと同じ高さのBiCMOSゲートを実現することができ、ま
た、バイポーラトランジスタのコンタクトの長さ方向を
電源ラインと平行に配置することにより、種々の駆動能
力を有するBiCMOSゲートをCMOSと同じ高さで実現するこ
とができるので、CMOSゲートとBiCMOSゲートを混在して
配置した場合、未使用領域を減少させ且つLSIのチップ
サイズの縮小すなわち低価格化を達成することができる
という効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を説明するための論理回路の
基本的なレイアウト図、第２図は第１図に示すレイアウ
トで形成される論理回路の構成図、第３図は第１図およ
び第２図における論理回路の具体的なレイアウト図であ
る。 1,11……第一の電源配線、 2,12……第二の電源配線、３……CMOS部、 ４……バイポーラ部、 ５〜７……MOSトランジスタ、 ８……バイポーラトランジスタ、９……入力端子、 10……出力端子、13……Ｐ型拡散層、 14……ゲート電極、15……Ｎ型拡散層、 16A〜16E……コンタクト、 17……第一層メタル配線、 18……ベースコンタクト、 19……コレクタコンタクト、 20……エミッタコンタクト、 21……スルーホールコンタクト、 22……第二層メタル配線。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】CMOSゲートとBiCMOSゲートとが混在し、平
   行に配置された第一および第二の一対の電源配線ライン
   の電源配線間隔がCMOSゲート回路で決定される論理回路
   のBiCMOSゲート回路において、前記一対の電源配線ライ
   ン間の領域内で且つ前記第１の電源配線ライン側に第一
   極性のMOSトランジスタを配置するとともに、前記第２
   の電源配線ライン側に第二極性のMOSトランジスタを配
   置し、長方形コンタクトの長さが異なる複数のバイポー
   ラトランジスタを、前記長方形コンタクトの長さ方向が
   前記一対の電源配線ラインと平行にして且つ前記一対の
   電源配線間領域内に配置することを特徴とする論理回
   路。