JP2000332120A

JP2000332120A - 半導体集積回路

Info

Publication number: JP2000332120A
Application number: JP11144099A
Authority: JP
Inventors: Kazuhisa Okada; 和久岡田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1999-05-24
Filing date: 1999-05-24
Publication date: 2000-11-30

Abstract

(57)【要約】【課題】複数の電界効果トランジスタを列状に配置
し、それらを配線接続して論理回路を構成する半導体集
積回路において、各電界効果トランジスタを電源配線や
接地配線に接続する際に、短い配線長で配線層を変更す
ることなく簡単に接続でき、配線抵抗の低減と回路構成
の簡素化を図ることができ、回路の信頼性の向上及び動
作の安定化と高速化を図ることができる半導体集積回路
を提供する。【解決手段】複数の電界効果トランジスタを列状に配
置し、それらを配線接続して論理回路を構成する半導体
集積回路において、並行する第１の電界効果トランジス
タ列４及び第２の電界効果トランジスタ列５と、第１の
電界効果トランジスタ列４と第２の電界効果トランジス
タ列５との間に配置された第１の配線１と、第１の電界
効果トランジスタ列４を挟んで、第１の配線１に並行す
る第２の配線２と、第２の電界効果トランジスタ列５を
挟んで、第１の配線１に並行する第３の配線３とを備
え、第１の配線１が第１の電位であり、第２の配線２及
び第３の配線３が第２の電位である構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の電界効果ト
ランジスタを列状に配置し、それらを配線接続して論理
回路を構成する半導体集積回路に関する。

【０００２】

【従来の技術】大規模集積回路を設計する際、スタンダ
ードセル方式を用いて設計することが多い。従来のスタ
ンダードセルは、全てのセルで高さを一定にして設計さ
れる。このため、図６に示すように、複数のスタンダー
ドセル６３からなるスタンダードセル列６１を配置する
領域と配線領域６２とが明確に分離でき、ＣＡＤによる
自動設計が容易となる。この場合、セル内は、図７に示
すように、上から電源配線７１、ＰチャネルＭＯＳＦＥ
Ｔ（ＰＭＯＳ）列７２、ＮチャネルＭＯＳＦＥＴ（ＮＭ
ＯＳ）列７３、及び接地配線７４がこの順で配置され、
セル内に電源を接続し供給できるようにしている（従来
例１）。

【０００３】より詳しくは、拡散層からなるＰＭＯＳ列
７２の各ＰＭＯＳは、コンタクト領域７６を介して１層
目の金属層からなる電源配線支線７５により１層目の金
属層からなる電源配線７１に接続され、拡散層からなる
ＮＭＯＳ列７３の各ＮＭＯＳは、コンタクト領域７８を
介して１層目の金属層からなる電源配線支線７７により
１層目の金属層からなる接地配線７４に接続されてお
り、各ＰＭＯＳ及びＮＭＯＳには多結晶シリコンからな
る入力線７９が接続されている。

【０００４】特開平８−２１３４７０号公報には、スタ
ンダードセル方式のレイアウトの電源配線の他の例が示
されており、セル内を、図１０に示すように、上からＰ
ＭＯＳ列１０２、電源配線１０１、接地配線１０４、及
びＮＭＯＳ列１０３をこの順で配置することにより、図
９に示すように、スタンダードセル９３を同一の高さで
設計しなくても電源を接続し供給できるようにしてお
り、スタンダードセル列９１の上下の凹凸により生じる
隙間領域９４を従来の配線領域９２に加えて配線領域と
して用いる構成をとる（従来例２）。

【０００５】より詳しくは、図１０に示すように、拡散
層からなるＰＭＯＳ列１０２の各ＰＭＯＳは、コンタク
ト領域１０６を介して１層目の金属層からなる電源配線
支線１０５により１層目の金属層からなる電源配線１０
１に接続され、拡散層からなるＮＭＯＳ列１０３の各Ｎ
ＭＯＳは、コンタクト領域１０８を介して１層目の金属
層からなる接地配線支線１０７により１層目の金属層か
らなる接地配線１０４に接続されており、ＰＭＯＳ列１
０２及びＮＭＯＳ列１０３には多結晶シリコンからなる
入力線１０９が接続されている。隙間領域１１０は、配
線領域として用いられ、例えば、金属層からなる配線１
１１は、コンタクト領域１１２を介してＰＭＯＳ１０２
に接続されている。

【０００６】特開平９−１９９６０８号公報には、ゲー
トアレイ方式のレイアウトの電源配線の他の例が示され
ており、セル内を、図１２に示すように、ＰＭＯＳ列１
２２中に電源配線１２１を配置すると共に、ＮＭＯＳ列
１２３中に接地配線１２４を配置しており、未使用のＰ
ＭＯＳのゲートや拡散層を接地配線１２４に接続すると
共に、未使用のＮＭＯＳのゲートや拡散層を電源配線１
２１に接続する構成をとることにより、電源配線１２１
及び接地配線１２４に生じる電圧値の変動を抑制するこ
とを可能とするものである（従来例３）。

【０００７】より詳しくは、図１２に示すように、拡散
層からなるＰＭＯＳ列１２２の各ＰＭＯＳは、コンタク
ト領域１２６を介して１層目の金属層からなる電源配線
支線１２５により１層目の金属層からなる電源配線１２
１に接続され、拡散層からなるＮＭＯＳ列１２３の各Ｎ
ＭＯＳは、コンタクト領域１２８を介して１層目の金属
層からなる電源配線支線１２７により１層目の金属層か
らなる接地配線１２４に接続されており、各ＰＭＯＳ及
びＮＭＯＳには多結晶シリコンからなる入力線１２９が
接続されている。

【０００８】ゲートアレイにおいては、未使用となるＭ
ＯＳの割合が小さく、仮に未使用のＭＯＳを電源配線又
は接地配線に接続しなくとも回路の動作に致命的な影響
はないため、ゲートアレイの動作を安定させるという目
的において有効な配線方法である。

【０００９】

【発明が解決しようとする課題】通常のＰＭＯＳは、ゲ
ート電圧を接地電圧である０ボルトとした時にオン状態
となり、ソース電圧を電源電圧であるＶボルトとした
時、ドレイン電圧はＶボルトとなるが、図１４に示すよ
うに、ソース電圧を０ボルトとした時は、ドレイン電圧
はＭＯＳのスレッシュ電圧であるＶｔｈボルトよりも下
げることができなくなる。

【００１０】同様に、通常のＮＭＯＳは、ゲート電圧を
Ｖボルトとした時にオン状態となり、ソース電圧を０ボ
ルトとした時、ドレイン電圧は０ボルトとなるが、図１
５に示すように、ソース電圧をＶボルトとした時は、ド
レイン電圧は（Ｖ−Ｖｔｈ）ボルトより上げることがで
きなくなる。通常スレッシュ電圧Ｖｔｈは０．３ボルト
から０．５ボルト程度である。

【００１１】上述した電圧の変化が生じないように、通
常のＣＭＯＳ回路などでは、ＰＭＯＳは電源のみと接続
し、ＮＭＯＳは接地のみと接続する。例えば、図１８
は、Ｙ＝Ａ＋ＢのＣＭＯＳ論理回路を示しており、ＰＭ
ＯＳ１８１、１８２、１８３は電源Ｖｄｄのみに接続さ
れ、ＮＭＯＳ１８４、１８５、１８６は接地Ｖｓｓのみ
に接続されている。

【００１２】通常のＭＯＳに対し、ＤＴＭＯＳ（Ｄｙｎ
ａｍｉｃＴｈｒｅｓｈｏｕｌｄＭＯＳ）は、バックゲ
ートの電圧を制御することで、スレッシュ電圧Ｖｔｈを
動的に制御することを可能としたＭＯＳである。

【００１３】より詳しくは、ＤＴＭＯＳは、各トランジ
スタ毎にウエルが分離して形成されており、そのウエル
と、対応するトランジスタのゲートが結線された構成か
らなる。通常、電源電圧が０Ｖ〜５Ｖ位で使われ、この
構成によれば、バックゲート効果によりバックゲート電
圧が制御され、ＤＴＭＯＳトランジスタのＯＮ時とＯＦ
Ｆ時で、スレッシュ電圧Ｖｔｈが変わるため、見かけ
上、トランジスタのドレイン電極でのスレッシュ電圧Ｖ
ｔｈ分の電位降下がなくなる。

【００１４】ここで、ＭＯＳとＤＴＭＯＳを比較して特
性の相違を説明する。

【００１５】まず、図２０を用いて、ＭＯＳ特性がバッ
クゲート電圧Ｖｂｇに依存する点について説明する。

【００１６】バックゲート電圧Ｖｂｇ＝０Ｖの場合と、
バックゲート電圧Ｖｂｇ＝０．５Ｖの場合では、ＭＯＳ
のゲート電圧Ｖｇとドレイン電流Ｉｄの関係が、図２０
（ａ）に示すようになり、各スレッシュ電圧Ｖｔｈ
（０）、Ｖｔｈ（０．５）が異なり、Ｖｔｈ（０．５）
は０Ｖ以下になる。

【００１７】図２０（ｃ）に示すように、ＭＯＳのソー
ス電圧Ｖｓ＝Ｖｄｄとした時は、ドレイン電圧Ｖｄ＝Ｖ
ｄｄ−Ｖｔｈ（０）になると、Ｖｄ＝Ｖｔｈ（０）とな
り、ドレイン電流Ｉｄ＝０となる。このため、ドレイン
電圧Ｖｄは、Ｖｄｄ−Ｖｔｈより上げることができなく
なる。

【００１８】これに対し、ＤＴＭＯＳの場合は、図２０
（ｄ）に示すように、ゲート電圧Ｖｇ＝Ｖｄｄの時、バ
ックゲート電圧Ｖｂｇ＝Ｖｄｄとなる。従って、図２０
（ａ）に示すように、バックゲート電圧Ｖｂｇを０．５
Ｖ程度にコントロールすれば、スレッシュ電圧Ｖｔｈ
（０．５）が０Ｖ以下になり、スレッシュダウンは起き
ない。図２０（ｅ）に示すように、ゲート電圧Ｖｇ＝０
の時は、ＤＴＭＯＳは通常ＭＯＳと同一特性となり、リ
ーク電流の心配はない。

【００１９】すなわち、ＤＴＭＯＳであるＮＭＯＳは、
図１６に示すように、ソース電圧を０ボルトとした時、
ドレイン電圧は変動せず０ボルトとなる。ＤＴＭＯＳで
あるＰＭＯＳは、図１７に示すように、ソース電圧をＶ
ボルトにした時、ドレイン電圧はＶボルトとなる。この
ため、ＤＴＭＯＳを用いた回路では、上記した通常ＭＯ
Ｓの時のような接続上の制約はなくなり、ＰＭＯＳ及び
ＮＭＯＳを電源又は接地のどちらに接続しても問題が生
じない。

【００２０】例えば、図１９は、図１８と同じＹ＝Ａ＋
Ｂの論理回路を、ＤＴＭＯＳにより構成する例を示して
おり、この場合にはＰＭＯＳ及びＮＭＯＳを電源又は接
地のどちらにでも接続することが可能なため、ＰＭＯＳ
１９１及びＮＭＯＳ１９４を電源Ｖｄｄに接続し、ＰＭ
ＯＳ１９２及びＮＭＯＳ１９３を接地Ｖｓｓに接続する
構成をとることができる。これにより、同一の論理回路
を構成するのに、図１８に示す通常ＭＯＳによる回路で
は６個のＭＯＳが必要であったのが、図１９に示すＤＴ
ＭＯＳによる回路では４個のＭＯＳで構成することが可
能となる。

【００２１】上記従来例１による場合には、図７に示す
ように、電源配線７１とＰＭＯＳ７２、及び接地配線７
４とＮＭＯＳ７３は隣接している。

【００２２】通常ＭＯＳの回路においては、ＰＭＯＳは
電源配線と、ＮＭＯＳは接地配線とのみ接続するため、
短い配線でそれぞれを接続することができる。

【００２３】しかしながら、ＤＴＭＯＳを用いた回路で
は、ＰＭＯＳ及びＮＭＯＳは共に電源配線にも接地配線
にも接続される。このため、ＰＭＯＳを接地配線に接続
する場合には、図８に示すように、接地配線７４に長い
接地配線支線８３を設けてコンタクト領域８４を介して
ＰＭＯＳ７２に接続する必要がある。同様に、ＮＭＯＳ
を電源配線に接続する場合には、電源配線７１に長い電
源配線支線８１を設けてコンタクト領域８２を介してＮ
ＭＯＳ７３に接続する必要がある。従って、ＤＴＭＯＳ
を用いた回路では、長い配線が必要となるため、回路の
動作が遅くなったり不安定になったりする。また、他の
配線を行なう障害にもなる。

【００２４】上記従来例２による場合には、通常ＭＯＳ
の回路においては、上記従来例１の場合と同様に、短い
配線で、ＰＭＯＳを電源配線に、ＮＭＯＳを接地配線に
接続することができる。

【００２５】ＤＴＭＯＳを用いた回路では、図１１に示
すように、ＰＭＯＳを接地配線に接続する場合やＮＭＯ
Ｓを電源配線に接続する場合でも、上記従来例１に比べ
金属層の配線長を比較的短くすることができる。

【００２６】しかしながら、ＰＭＯＳを接地配線に接続
する場合には、ＰＭＯＳ列１０２と接地配線１０４の間
に電源配線１０１があるため、配線層を変更する必要が
あり、具体的には、２層目の金属層からなる配線１１６
を設け、スルーホール１１７、１１８を介してＰＭＯＳ
列１０２のＰＭＯＳと接地配線１０４を接続する。この
ため、全体としての配線が長くなり、スルーホール１１
７、１１８による寄生抵抗も増加するため、回路の動作
が遅くなったり不安定になったりする。また、他の配線
を行なう障害にもなる。

【００２７】同様に、ＮＭＯＳを電源配線に接続する場
合には、ＮＭＯＳ列１０３と電源配線１０１の間に接地
配線１０４があるため、配線層を変更する必要があり、
具体的には、２層目の金属層からなる配線１１３を設
け、スルーホール１１４、１１５を介してＮＭＯＳ列１
０３のＮＭＯＳと電源配線１０１を接続する。このた
め、全体としての配線が長くなり、スルーホール１１
４、１１５による寄生抵抗も増加するため、回路の動作
が遅くなったり不安定になったりする。また、他の配線
を行なう障害にもなる。

【００２８】上記従来例３による場合には、通常ＭＯＳ
を用いた回路においては、図１２に示すように、ＰＭＯ
Ｓ列１２２のＰＭＯＳを接地配線１２４に、ＮＭＯＳ列
１２３のＮＭＯＳを電源配線１２１に短い配線で接続す
ることができる。

【００２９】ＤＴＭＯＳを用いた回路においては、有効
に使用されるＰＭＯＳとＮＭＯＳをそれぞれ接地配線と
電源配線に接続しなければ回路は動作しなくなってしま
う。しかも、電源配線や接地配線に接続するＭＯＳの数
が多く、上下に隣合うＰＭＯＳとＮＭＯＳの両方を接地
配線と電源配線に同時に接続しなければならない。

【００３０】図１３に示すように、ＰＭＯＳ列１２２の
ＰＭＯＳを接地配線１２４に、ＮＭＯＳ列１２３のＮＭ
ＯＳを電源配線１２１に上下で同時に接続する場合に
は、図１１に示す上記従来例２の場合と同様に、配線層
を変更しなければならない。

【００３１】具体的には、ＰＭＯＳ列１２２のＰＭＯＳ
が、１層目の金属層からなる接地配線１２４に対し、こ
の接地配線１２４から分岐した接地配線支線１２７とコ
ンタクト領域１２８を介して接続されている。このた
め、上下に隣合うＮＭＯＳ列１２３のＮＭＯＳを電源配
線１２１に同時に接続する場合には、図１３に示すよう
に、２層目の金属層からなる配線１３１を設け、スルー
ホール１３２、１３３を介してＮＭＯＳ１２３と電源配
線１２１を接続する。

【００３２】その結果、配線が長くなり、スルーホール
１３２、１３３による寄生抵抗も増加するため、回路の
動作が遅くなったり不安定になったりする。また、他の
配線を行なう障害にもなる。

【００３３】本発明は、こうした従来技術の課題を解決
するものであり、複数の電界効果トランジスタを列状に
配置し、それらを配線接続して論理回路を構成する半導
体集積回路において、各電界効果トランジスタを電源配
線や接地配線に接続する際に、短い配線長で配線層を変
更することなく簡単に接続でき、配線抵抗の低減と回路
構成の簡素化を図ることができ、回路の信頼性の向上及
び動作の安定化と高速化を図ることができる半導体集積
回路を提供することを目的とする。

【００３４】

【課題を解決するための手段】本発明の半導体集積回路
は、複数の電界効果トランジスタを列状に配置し、それ
らを配線接続して論理回路を構成する半導体集積回路に
おいて、並行する第１の電界効果トランジスタ列及び第
２の電界効果トランジスタ列と、該第１の電界効果トラ
ンジスタ列と該第２の電界効果トランジスタ列との間に
配置された第１の配線と、該第１の電界効果トランジス
タ列を挟んで、該第１の配線に並行する第２の配線と、
該第２の電界効果トランジスタ列を挟んで、該第１の配
線に並行する第３の配線とを備え、該第１の配線が第１
の電位であり、該第２の配線及び該第３の配線が第２の
電位であり、そのことにより上記目的が達成される。

【００３５】前記第２の配線及び前記第３の配線が前記
第１の配線より配線の断面積が小さい構成とすることが
できる。

【００３６】本発明の半導体集積回路は、複数の電界効
果トランジスタを列状に配置し、それらを配線接続して
論理回路を構成する半導体集積回路において、並行する
第１の電界効果トランジスタ列及び第２の電界効果トラ
ンジスタ列と、該第１の電界効果トランジスタ列と該第
２の電界効果トランジスタ列との間に配置された第１の
配線と、該第１の電界効果トランジスタ列を挟んで、該
第１の配線に並行する第２の配線と、該第２の電界効果
トランジスタ列を挟んで、該第１の配線に並行する第３
の配線とからなる断面構造が、該第２の配線及び該第３
の配線のうちの少なくとも一方を共有化して、連続的に
複数配置されており、該第１の配線が第１の電位であ
り、該第２の配線及び該第３の配線が第２の電位であ
り、そのことにより上記目的が達成される。

【００３７】本発明の半導体集積回路は、複数の電界効
果トランジスタを列状に配置し、それらを配線接続して
論理回路を構成する半導体集積回路において、並行する
第１の電界効果トランジスタ列及び第２の電界効果トラ
ンジスタ列と、該第１の電界効果トランジスタ列と該第
２の電界効果トランジスタ列との間に配置された第１の
配線と、該第１の電界効果トランジスタ列の上に配置さ
れ、該第１の配線に並行する第２の配線と、該第２の電
界効果トランジスタ列の上に配置され、該第１の配線に
並行する第３の配線とを備え、該第１の配線が第１の電
位であり、該第２の配線及び該第３の配線が第２の電位
であり、そのことにより上記目的が達成される。

【００３８】前記第１の電界効果トランジスタ列と前記
第２の電界効果トランジスタ列が、異なる極性からなる
構成とすることができる。

【００３９】前記第１の電界効果トランジスタ列及び前
記第２の電界効果トランジスタ列が、異なる極性の混合
からなる構成とすることができる。

【００４０】前記電界効果トランジスタがＤＴＭＯＳで
ある構成とすることができる。

【００４１】以下に、本発明の作用について説明する。

【００４２】上記構成によれば、並行する第１の電界効
果トランジスタ列と第２の電界効果トランジスタ列との
間に、第１の電位である第１の配線が配置され、第２の
電位である第２の配線が第１の電界効果トランジスタ列
を挟んで並設され、第２の電位である第３の配線が、第
２の電界効果トランジスタ列を挟んで並設される。

【００４３】このため、第１の電界効果トランジスタ列
が、第１の配線及び第２の配線の両方に隣接し、第２の
電界効果トランジスタ列が、第１の配線及び第３の配線
の両方に隣接する状態となるので、各トランジスタを各
配線に接続する際に、１つの配線層を用いて短い配線長
で接続することが可能となり、配線抵抗を低減し回路構
成を簡素化できる。よって、回路の信頼性の向上及び動
作の安定化と高速化を図ることが可能となる。

【００４４】特に、ＤＴＭＯＳを用いた回路において
は、有効に使用されるＰＭＯＳとＮＭＯＳをそれぞれ接
地配線と電源配線に接続しなければ回路は動作しなくな
ってしまう。しかも、電源配線や接地配線に接続するＭ
ＯＳの数が多い。これに対し、上記構成をとれば、上下
に隣合うＰＭＯＳとＮＭＯＳの両方を接地配線と電源配
線に同時に接続することができるので、本発明は、電界
効果トランジスタとしてＤＴＭＯＳを用いた回路に適用
する場合に、顕著な効果を奏する。

【００４５】第２の配線及び第３の配線が第１の配線よ
り配線の断面積が小さい構成とすると、半導体集積回路
の小型化を図ることが可能となる。これは、上記構成を
とる場合に、第２の配線及び第３の配線の内の１本の配
線に接続される電界効果トランジスタの数が、第１の配
線に接続される電界効果トランジスタの数の半分程度で
あることに着目し、各配線を必要な信号伝達能力に応じ
た断面積とするものである。

【００４６】第２の電位である第２の配線、第１の電界
効果トランジスタ列、第１の電位である第１の配線、第
２の電界効果トランジスタ列、及び第２の電位である第
３の配線が並行する断面構造が、第２の配線及び第３の
配線のうちの少なくとも一方を共有化して、連続的に複
数配置された構成にすると、各トランジスタを各配線に
接続する際に、１つの配線層を用いて短い配線長で接続
できることに加えて、配線の共有化により半導体集積回
路の小型化を図ることが可能となる。

【００４７】並行する第１の電界効果トランジスタ列と
第２の電界効果トランジスタ列との間に、第１の電位で
ある第１の配線が配置され、第２の電位である第２の配
線が第１の電界効果トランジスタ列の上に並設され、第
２の電位である第３の配線が、第２の電界効果トランジ
スタ列の上に並設される構成にすると、各トランジスタ
を各配線に接続する際に、第１の電界効果トランジスタ
列及び第２の電界効果トランジスタ列が第１の配線に隣
接しているので、１つの配線層を用いて短い配線長で接
続することが可能となり、更に第２の配線が第１の電界
効果トランジスタ列の上に並設され、第３の配線が第２
の電界効果トランジスタ列の上に並設されているので、
各トランジスタの拡散領域にコンタクト領域を設けるだ
けで、各トランジスタを各配線に接続することが可能と
なる。これにより、配線支線をなくすことができ、その
分だけ配線長を短くすることができ、配線抵抗を低減し
回路構成を簡素化できる。よって、更に回路の信頼性の
向上及び動作の安定化と高速化を図ることが可能とな
る。

【００４８】第１の電界効果トランジスタ列と第２の電
界効果トランジスタ列が異なる極性からなる構成として
も、又第１の電界効果トランジスタ列及び第２の電界効
果トランジスタ列が、異なる極性の混合からなる構成と
しても、同様に上記した作用効果を奏する。

【００４９】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。

【００５０】（実施形態１）図１は、本発明の実施形態
１による半導体集積回路の構成例を示しており、複数の
電界効果トランジスタを列状に配置し、それらを配線接
続して論理回路を構成する半導体集積回路において、並
行する第１の電界効果トランジスタ列４及び第２の電界
効果トランジスタ列５と、これらの第１の電界効果トラ
ンジスタ列４と第２の電界効果トランジスタ列５との間
に配置された第１の配線１と、第１の電界効果トランジ
スタ列４を挟んで、第１の配線４に並行する第２の配線
２と、該第２の電界効果トランジスタ列５を挟んで、第
１の配線１に並行する第３の配線３とを備え、第１の配
線１が第１の電位であり、第２の配線２及び第３の配線
３が第２の電位である構成からなる。

【００５１】尚、上記第１の電界効果トランジスタ列４
と第２の電界効果トランジスタ列５が、異なる極性から
なる構成とすることができ、又上記第１の電界効果トラ
ンジスタ列４及び第２の電界効果トランジスタ列５が、
異なる極性の混合からなる構成とすることもできる。

【００５２】より具体的には、例えば、図１に示すよう
に、半導体集積回路の構成が、拡散層からなるＭＯＳが
上下２段に並んだ構造を有しており、上段は３つのＰＭ
ＯＳ４１、４２、４３が並んだＰＭＯＳ列４で、下段は
３つのＮＭＯＳ５１、５２、５３が並んだＮＭＯＳ列５
であり、ＰＭＯＳ列４とＮＭＯＳ列５の間に１層目の金
属層からなる接地配線１を配し、ＰＭＯＳ列４の上に１
層目の金属層からなる電源配線２を配し、ＮＭＯＳ列５
の下に１層目の金属層からなる電源配線３を配した構造
とすることができる。ＰＭＯＳ４１、４２、４３及びＮ
ＭＯＳ５１、５２、５３には、それぞれ多結晶シリコン
からなる入力線６が接続されている。

【００５３】この構造によれば、ＰＭＯＳ４１、４２、
４３を、短い配線で配線層を変更することなく、電源配
線２又は接地配線１に接続することができる。具体的に
は、図１に示すように、ＰＭＯＳ４１の拡散領域は、接
地配線支線１１を用いてコンタクト領域２１を介して接
地配線１に接続することができ、ＰＭＯＳ４２の拡散領
城は、電源配線支線１２を用いてコンタクト領域２２を
介して電源配線２に接続することができ、ＰＭＯＳ４３
の拡散領城は、接地配線支線１３を用いてコンタクト領
域２３を介して接地配線１に接続することができる。

【００５４】同様に、ＮＭＯＳ５１、５２、５３を、短
い配線で配線層を変更することなく、電源配線３又は接
地配線１に接続することができる。具体的には、図１に
示すように、ＮＭＯＳ５１の拡散領域は、接地配線支線
１４を用いてコンタクト領域２４を介して接地配線１に
接続することができ、ＮＭＯＳ５２の拡散領城は、電源
配線支線１５を用いてコンタクト領域２５を介して電源
配線３に接続することができ、ＮＭＯＳ５３の拡散領城
は、電源配線支線１６を用いてコンタクト領域２６を介
して電源配線３に接続することができる。

【００５５】ここで、上下に隣接するＰＭＯＳ４３とＮ
ＭＯＳ５３に着目すると、ＰＭＯＳ４３を接地配線１
に、ＮＭＯＳ５３を電源配線３に短い配線で配線層を変
更することなく同時に接続できることがわかる。

【００５６】電界効果トランジスタとしてＤＴＭＯＳを
用いた回路においては、有効に使用されるＰＭＯＳとＮ
ＭＯＳをそれぞれ接地配線と電源配線に接続しなければ
回路は動作しなくなってしまう。しかも、電源配線や接
地配線に接続するＭＯＳの数が多く、上下に隣合うＰＭ
ＯＳとＮＭＯＳの両方を接地配線と電源配線に同時に接
続しなければならない。従って、上記した実施形態１
は、ＤＴＭＯＳを用いた回路に適用する場合に、顕著な
効果を奏する。

【００５７】尚、上記した実施形態１の具体例では、接
地配線をＰＭＯＳ列とＮＭＯＳ列の間に配し、ＰＭＯＳ
列の上及びＮＭＯＳ列の下に電源配線を配する例を示し
たが、本発明はこれに限定されるものではなく、電源配
線をＰＭＯＳ列とＮＭＯＳ列の間に配し、ＰＭＯＳ列の
上及びＮＭＯＳ列の下に接地配線を配してもよい。

【００５８】（実施形態２）図２は、本発明の実施形態
２による半導体集積回路の構成例を示しており、上述し
た実施形態１に対し、第２の配線２Ｂ及び第３の配線３
Ｂが第１の配線１より配線の断面積が小さい構成からな
る点で相違し、その他の構成を、実施形態１の場合を同
様とするものである。

【００５９】具体的には、例えば、図２に示すように、
半導体集積回路の構成が、拡散層からなるＭＯＳが上下
２段に並んだ構造を有しており、上段は２つのＰＭＯＳ
４４、４５が並んだＰＭＯＳ列４で、下段は２つのＮＭ
ＯＳ５４、５５が並んだＮＭＯＳ列５であり、ＰＭＯＳ
列４とＮＭＯＳ列５の間に１層目の金属層からなる接地
配線１を配し、ＰＭＯＳ列４の上に１層目の金属層から
なり、接地配線１より配線の断面積が小さい電源配線２
Ｂを配し、ＮＭＯＳ列５の下に１層目の金属層からな
り、接地配線１より配線の断面積が小さい電源配線３Ｂ
を配した構造とすることができる。ＰＭＯＳ４４、４５
及びＮＭＯＳ５４、５５には、それぞれ多結晶シリコン
からなる入力線６が接続されている。

【００６０】この実施形態２の構成では、上下２本の電
源配線２Ｂ、３Ｂの内の１本の電源配線に接続されるＭ
ＯＳの数が、接地配線１に接続されるＭＯＳの数の半分
程度であることに着目し、各電源配線２Ｂ、３Ｂの断面
積を接地配線１の断面積より小さくすることで、図１に
示す実施形態１の構成に比べて、半導体集積回路の小型
化を図っている。

【００６１】この実施形態２の構成でも、上記実施形態
１の場合を同様に、ＰＭＯＳ４４、４５を、短い配線で
配線層を変更することなく、電源配線２Ｂ又は接地配線
１に接続することができる。具体的には、図２に示すよ
うに、ＰＭＯＳ４４の拡散領域は、電源配線支線３１を
用いてコンタクト領域３５を介して電源配線２Ｂに接続
することができ、ＰＭＯＳ４５の拡散領城は、接地配線
支線３２を用いてコンタクト領域３６を介して接地配線
１に接続することができる。

【００６２】同様に、ＮＭＯＳ５４、５５を、短い配線
で配線層を変更することなく、電源配線３Ｂ又は接地配
線１に接続することができる。具体的には、図２に示す
ように、ＮＭＯＳ５４の拡散領城は、電源配線支線３３
を用いてコンタクト領域３７を介して電源配線３Ｂに接
続することができ、ＮＭＯＳ５５の拡散領域は、接地配
線支線３４を用いてコンタクト領域３８を介して接地配
線１に接続することができる。

【００６３】（実施形態３）図３は、本発明の実施形態
３による半導体集積回路の構成例を示しており、複数の
電界効果トランジスタを列状に配置し、それらを配線接
続して論理回路を構成する半導体集積回路において、並
行する第１の電界効果トランジスタ列（４−１）及び第
２の電界効果トランジスタ列（５−１）と、これらの第
１の電界効果トランジスタ列（４−１）と第２の電界効
果トランジスタ列（５−１）との間に配置された第１の
配線（１−１）と、第１の電界効果トランジスタ列（４
−１）を挟んで、第１の配線（１−１）に並行する第２
の配線（２−１）と、第２の電界効果トランジスタ列
（５−１）を挟んで、第１の配線（１−１）に並行する
第３の配線（３−１）とからなる断面構造Ａ₁が、第２
の配線（２−１）及び第３の配線（３−１）のうちの少
なくとも一方を共有化して、共通する断面構造Ａ₂、
Ａ₃、・・・、Ａ_nとして、連続的に複数配置されてお
り、第１の配線（１−ｎ）が第１の電位であり、第２の
配線（２−ｎ）及び第３の配線（３−ｎ）が第２の電位
である構成からなる。

【００６４】具体的には、例えば、図３に示すように、
ＰＭＯＳ列（４−１）、（４−２）、・・・、（４−
ｎ）とＮＭＯＳ列（５−１）、（５−２）、・・・、
（５−ｎ）が交互に繰り返して配置される構成をとる場
合に、各ＰＭＯＳ列とＮＭＯＳ列の間に交互に電源配線
と接地配線を配置する。

【００６５】この構成によれば、上記実施形態１及び実
施形態２の場合を同様に、各ＰＭＯＳ及びＮＭＯＳを、
短い配線で配線層を変更することなく、電源配線又は接
地配線に接続することができることに加えて、電源配線
又は接地配線を共有化することで、半導体集積回路の小
型化を図ることができる。

【００６６】（実施形態４）図４は、本発明の実施形態
４による半導体集積回路の構成例を示しており、複数の
電界効果トランジスタを列状に配置し、それらを配線接
続して論理回路を構成する半導体集積回路において、並
行する第１の電界効果トランジスタ列７及び第２の電界
効果トランジスタ列８と、これらの第１の電界効果トラ
ンジスタ列７と第２の電界効果トランジスタ列８との間
に配置された第１の配線１と、第１の電界効果トランジ
スタ列７を挟んで、第１の配線４に並行する第２の配線
２と、該第２の電界効果トランジスタ列８を挟んで、第
１の配線１に並行する第３の配線３とを備え、第１の配
線１が第１の電位であり、第２の配線２及び第３の配線
３が第２の電位であり、第１の電界効果トランジスタ列
７及び第２の電界効果トランジスタ列８が、異なる極性
の混合からなる構成をとる。

【００６７】具体的には、例えば、図４に示すように、
ＰＭＯＳ４６とＮＭＯＳ５６が混合したようなＭＯＳ列
７と、ＰＭＯＳ４７とＮＭＯＳ５７が混合したようなＭ
ＯＳ列８の間に接地配線１を配置し、ＭＯＳ列７を挟ん
で接地配線１に並行する電源配線２と、ＭＯＳ列８を挟
んで接地配線１に並行する電源配線３を配置すること
で、図１〜図３に示す上記実施形態１〜実施形態３の場
合と同様の効果が得られる。

【００６８】（実施形態５）図５は、本発明の実施形態
５による半導体集積回路の構成例を示しており、複数の
電界効果トランジスタを列状に配置し、それらを配線接
続して論理回路を構成する半導体集積回路において、並
行する第１の電界効果トランジスタ列４及び第２の電界
効果トランジスタ列５と、これらの第１の電界効果トラ
ンジスタ列４と第２の電界効果トランジスタ列５との間
に配置された第１の配線１と、第１の電界効果トランジ
スタ列４の上に配置され、第１の配線１に並行する第２
の配線２Ｃと、第２の電界効果トランジスタ列５の上に
配置され、第１の配線１に並行する第３の配線３Ｃとを
備え、第１の配線１が第１の電位であり、第２の配線２
Ｃ及び第３の配線３Ｃが第２の電位である構成からな
る。

【００６９】具体的には、例えば、図５に示すように、
ＰＭＯＳ４８、４９からなるＰＭＯＳ列４と、ＮＭＯＳ
５８、５９からなるＮＭＯＳ列５と、ＰＭＯＳ列４とＮ
ＭＯＳ列５の間に配置された接地配線１と、ＭＯＳ列４
の上に配置され接地配線１に並行する電源配線２Ｃと、
ＭＯＳ列８の上に配置され接地配線１に並行する電源配
線３Ｃを備える構成とすることができる。

【００７０】この構成によれば、ＰＭＯＳ４８の拡散領
域にコンタクト領域２７を設けるだけで、ＰＭＯＳ４８
を電源配線２Ｃに接続することができる。同様に、ＮＭ
ＯＳ５８の拡散領域にコンタクト領域２８を設けるだけ
で、ＮＭＯＳ５８を電源配線３Ｃに接続することができ
る。従って、上記実施形態１〜実施形態４において各Ｍ
ＯＳを電源配線に接続する場合に必要であった電源配線
支線をなくすことができ、その分だけ配線長を短くする
ことができ、配線抵抗を低減し回路構成を簡素化でき
る。よって、更に回路の信頼性の向上及び動作の安定化
と高速化を図ることができる。尚、電源配線と接地配線
を逆の配置関係としても同様の効果を奏する。

【００７１】この実施形態５においても、図１〜図４に
示す上記実施形態１〜実施形態４の場合と同様の効果が
得られる。

【００７２】尚、本発明の半導体集積回路は、図１〜図
５を用いて説明した上記実施形態１〜実施形態５の具体
的構成に限定されるものではない。

【００７３】

【発明の効果】以上説明したように、本発明の半導体集
積回路によれば、複数の電界効果トランジスタを列状に
配置し、それらを配線接続して論理回路を構成する半導
体集積回路において、各電界効果トランジスタを電源配
線や接地配線に接続する際に、１つの配線層を用いて短
い配線長で接続することができ、配線抵抗を低減し回路
構成を簡素化できる。よって、回路の信頼性の向上と、
安定した電源供給により動作の安定化と高速化を図るこ
とができる。加えて、電源配線が他の信号配線を妨害す
ることがなくなるため、他の信号配線も短くすることが
でき、回路の高速動作が可能となる。更には、配線領域
を小さくできるため、チップ面積を小さくできる。しか
も、電源を短い配線で接続でき、配線層を変更する必要
もないため、回路設計が容易になるという効果もある。

【００７４】より詳しくは、並行する第１の電界効果ト
ランジスタ列と第２の電界効果トランジスタ列との間
に、第１の電位である第１の配線が配置され、第２の電
位である第２の配線が第１の電界効果トランジスタ列を
挟んで並設され、第２の電位である第３の配線が、第２
の電界効果トランジスタ列を挟んで並設される構成にす
ると、第１の電界効果トランジスタ列が、第１の配線及
び第２の配線の両方に隣接し、第２の電界効果トランジ
スタ列が、第１の配線及び第３の配線の両方に隣接する
状態となるので、各トランジスタを各配線に接続する際
に、１つの配線層を用いて短い配線長で接続することが
でき、配線抵抗を低減し回路構成を簡素化できる。よっ
て、回路の信頼性の向上及び動作の安定化と高速化を図
ることができる。

【００７５】特に、ＤＴＭＯＳを用いた回路において
は、上下に隣合うＰＭＯＳとＮＭＯＳの両方を接地配線
と電源配線に同時に接続することができるので、本発明
は、電界効果トランジスタとしてＤＴＭＯＳを用いた回
路に適用する場合に、顕著な効果を奏する。

【００７６】第２の配線及び第３の配線が第１の配線よ
り配線の断面積が小さい構成とすると、半導体集積回路
の小型化を図ることができる。

【００７７】第２の電位である第２の配線、第１の電界
効果トランジスタ列、第１の電位である第１の配線、第
２の電界効果トランジスタ列、及び第２の電位である第
３の配線が並行する断面構造が、第２の配線及び第３の
配線のうちの少なくとも一方を共有化して、連続的に複
数配置された構成にすると、各トランジスタを各配線に
接続する際に、１つの配線層を用いて短い配線長で接続
できることに加えて、配線の共有化により半導体集積回
路の小型化を図ることができる。

【００７８】並行する第１の電界効果トランジスタ列と
第２の電界効果トランジスタ列との間に、第１の電位で
ある第１の配線が配置され、第２の電位である第２の配
線が第１の電界効果トランジスタ列の上に並設され、第
２の電位である第３の配線が、第２の電界効果トランジ
スタ列の上に並設される構成にすると、各トランジスタ
を各配線に接続する際に、第１の電界効果トランジスタ
列及び第２の電界効果トランジスタ列が第１の配線に隣
接しているので、１つの配線層を用いて短い配線長で接
続することができ、更に第２の配線が第１の電界効果ト
ランジスタ列の上に並設され、第３の配線が第２の電界
効果トランジスタ列の上に並設されているので、各トラ
ンジスタの拡散領域にコンタクト領域を設けるだけで、
各トランジスタを各配線に接続することができる。これ
により、配線支線をなくすことができ、その分だけ配線
長を短くすることができ、配線抵抗を低減し回路構成を
簡素化できる。よって、更に回路の信頼性の向上及び動
作の安定化と高速化を図ることができる。

【００７９】第１の電界効果トランジスタ列と第２の電
界効果トランジスタ列が異なる極性からなる構成として
も、又第１の電界効果トランジスタ列及び第２の電界効
果トランジスタ列が、異なる極性の混合からなる構成と
しても、同様に上記した作用効果を奏する。

【図面の簡単な説明】

【図１】本発明の実施形態１による半導体集積回路の構
成例を示す図である。

【図２】本発明の実施形態２による半導体集積回路の構
成例を示す図である。

【図３】本発明の実施形態３による半導体集積回路の構
成例を示す図である。

【図４】本発明の実施形態４による半導体集積回路の構
成例を示す図である。

【図５】本発明の実施形態５による半導体集積回路の構
成例を示す図である。

【図６】従来例１によるスタンダードセル方式の半導体
集積回路のレイアウト図である。

【図７】従来例１による半導体集積回路の構成例を示す
図である。

【図８】従来例１による半導体集積回路における問題を
説明するための図である。

【図９】従来例２によるスタンダードセル方式の半導体
集積回路のレイアウト図である。

【図１０】従来例２による半導体集積回路の構成例を示
す図である。

【図１１】従来例２による半導体集積回路における問題
を説明するための図である。

【図１２】従来例３による半導体集積回路の構成例を示
す図である。

【図１３】従来例３による半導体集積回路における問題
を説明するための図である。

【図１４】通常ＰＭＯＳの特性を説明するための図であ
る。

【図１５】通常ＮＭＯＳの特性を説明するための図であ
る。

【図１６】ＤＴＭＯＳであるＰＭＯＳの特性を説明する
ための図である。

【図１７】ＤＴＭＯＳであるＮＭＯＳの特性を説明する
ための図である。

【図１８】通常ＭＯＳを用いた論理回路の構成例を示す
図である。

【図１９】ＤＴＭＯＳを用いた論理回路の構成例を示す
図である。

【図２０】ＭＯＳ特性のバックゲート電圧依存性を説明
するための図である。

【符号の説明】

１接地配線２、２Ｂ、２Ｃ、３、３Ｂ、３Ｃ電源配線４ＰＭＯＳ列５ＮＭＯＳ列６入力線７、８ＭＯＳ列１１、１３、１４、１７、１８、３２、３４接地配線
支線１２、１５、１６、３１、３３電源配線支線２１〜２８、３５〜３８コンタクト領域４１〜４９ＰＭＯＳ５１〜５９ＮＭＯＳ

Claims

【特許請求の範囲】

【請求項１】複数の電界効果トランジスタを列状に配
置し、それらを配線接続して論理回路を構成する半導体
集積回路において、並行する第１の電界効果トランジスタ列及び第２の電界
効果トランジスタ列と、該第１の電界効果トランジスタ列と該第２の電界効果ト
ランジスタ列との間に配置された第１の配線と、該第１の電界効果トランジスタ列を挟んで、該第１の配
線に並行する第２の配線と、該第２の電界効果トランジスタ列を挟んで、該第１の配
線に並行する第３の配線とを備え、該第１の配線が第１の電位であり、該第２の配線及び該
第３の配線が第２の電位である半導体集積回路。
【請求項２】前記第２の配線及び前記第３の配線が前
記第１の配線より配線の断面積が小さい請求項１記載の
半導体集積回路。
【請求項３】複数の電界効果トランジスタを列状に配
置し、それらを配線接続して論理回路を構成する半導体
集積回路において、並行する第１の電界効果トランジスタ列及び第２の電界
効果トランジスタ列と、該第１の電界効果トランジスタ
列と該第２の電界効果トランジスタ列との間に配置され
た第１の配線と、該第１の電界効果トランジスタ列を挟
んで、該第１の配線に並行する第２の配線と、該第２の
電界効果トランジスタ列を挟んで、該第１の配線に並行
する第３の配線とからなる断面構造が、該第２の配線及び該第３の配線のうちの少なくとも一方
を共有化して、連続的に複数配置されており、該第１の
配線が第１の電位であり、該第２の配線及び該第３の配
線が第２の電位である半導体集積回路。
【請求項４】複数の電界効果トランジスタを列状に配
置し、それらを配線接続して論理回路を構成する半導体
集積回路において、並行する第１の電界効果トランジスタ列及び第２の電界
効果トランジスタ列と、該第１の電界効果トランジスタ列と該第２の電界効果ト
ランジスタ列との間に配置された第１の配線と、該第１の電界効果トランジスタ列の上に配置され、該第
１の配線に並行する第２の配線と、該第２の電界効果トランジスタ列の上に配置され、該第
１の配線に並行する第３の配線とを備え、該第１の配線が第１の電位であり、該第２の配線及び該
第３の配線が第２の電位である半導体集積回路。
【請求項５】前記第１の電界効果トランジスタ列と前
記第２の電界効果トランジスタ列が、異なる極性からな
る請求項１〜請求項４のいずれかに記載の半導体集積回
路。
【請求項６】前記第１の電界効果トランジスタ列及び
前記第２の電界効果トランジスタ列が、異なる極性の混
合からなる請求項１〜請求項４のいずれかに記載の半導
体集積回路。
【請求項７】前記電界効果トランジスタがＤＴＭＯＳ
である請求項１〜請求項６のいずれかに記載の半導体集
積回路。