JP2950025B2 - 絶縁ゲート型バイポーラトランジスタ - Google Patents
絶縁ゲート型バイポーラトランジスタInfo
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- JP2950025B2 JP2950025B2 JP4175430A JP17543092A JP2950025B2 JP 2950025 B2 JP2950025 B2 JP 2950025B2 JP 4175430 A JP4175430 A JP 4175430A JP 17543092 A JP17543092 A JP 17543092A JP 2950025 B2 JP2950025 B2 JP 2950025B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/50—Physical imperfections
- H10D62/53—Physical imperfections the imperfections being within the semiconductor body
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、高耐圧，大電流のパワ
ースイッチング素子として用いる絶縁ゲート型バイポー
ラトランジスタ（以下、ＩＧＢＴと記す）に関する。
ースイッチング素子として用いる絶縁ゲート型バイポー
ラトランジスタ（以下、ＩＧＢＴと記す）に関する。
【０００２】
【従来の技術】ＩＧＢＴはパワーＭＯＳＦＥＴと類似の
構造を有するが、ドレイン領域にｐｎ接合を設ける事に
より動作時に高抵抗ドレイン層に導電率変調を起こさ
せ、パワーＭＯＳＦＥＴでは不可能な高耐圧と低オン抵
抗の両立が達成できる。
構造を有するが、ドレイン領域にｐｎ接合を設ける事に
より動作時に高抵抗ドレイン層に導電率変調を起こさ
せ、パワーＭＯＳＦＥＴでは不可能な高耐圧と低オン抵
抗の両立が達成できる。
【０００３】しかしながら、通常高耐圧化手段として用
いられる素子外周部のガードリング構造部の耐圧は、ｎ
チャネルＩＧＢＴを例にとると、内在ｐｎｐ３層構造の
ブレークダウン動作により耐圧が決まり、ｐｎ２層構造
のブレークダウンで耐圧が決まるパワーＭＯＳＦＥＴと
比較すると、同じ抵抗率と厚さの高抵抗ドレイン層を有
する場合、オン抵抗は格段に小さいが耐圧が低くなる。
これに対し特開昭６２−２１９６６７号公報によれば、
ＩＧＢＴ素子の外周部の高抵抗ドレイン層３表面にｎ+
ベース領域１５を設け、このｎ+ ベース領域１５と基板
ｐ+ 領域２を外部配線により電気的にショートする構造
を提案している（図４参照）。
いられる素子外周部のガードリング構造部の耐圧は、ｎ
チャネルＩＧＢＴを例にとると、内在ｐｎｐ３層構造の
ブレークダウン動作により耐圧が決まり、ｐｎ２層構造
のブレークダウンで耐圧が決まるパワーＭＯＳＦＥＴと
比較すると、同じ抵抗率と厚さの高抵抗ドレイン層を有
する場合、オン抵抗は格段に小さいが耐圧が低くなる。
これに対し特開昭６２−２１９６６７号公報によれば、
ＩＧＢＴ素子の外周部の高抵抗ドレイン層３表面にｎ+
ベース領域１５を設け、このｎ+ ベース領域１５と基板
ｐ+ 領域２を外部配線により電気的にショートする構造
を提案している（図４参照）。
【０００４】しかし、この従来構成ではｎ+ ベース領域
１５とｐ+ ドレイン層２を電気的にショートするための
ワイヤボンディング用電極パッド１４を表面ｎ+ ベース
領域１５に設ける必要があり、素子の電流通路となる有
効面積が減少する。また高耐圧化の効果が大きくないと
いう問題がある。
１５とｐ+ ドレイン層２を電気的にショートするための
ワイヤボンディング用電極パッド１４を表面ｎ+ ベース
領域１５に設ける必要があり、素子の電流通路となる有
効面積が減少する。また高耐圧化の効果が大きくないと
いう問題がある。
【０００５】
【発明が解決しようとする課題】本発明は上記の問題を
鑑みなされたもので、ＩＧＢＴ素子に新たな電極パッド
を必要とせず、かつオン抵抗の犠牲無しにガードリング
部の耐圧を向上させる構造を提供するものである。
鑑みなされたもので、ＩＧＢＴ素子に新たな電極パッド
を必要とせず、かつオン抵抗の犠牲無しにガードリング
部の耐圧を向上させる構造を提供するものである。
【０００６】
【課題を解決するための手段】ＩＧＢＴは、ドレイン電
極側から第１導電型の第１半導体層、この上にキャリア
注入により導電率変調を起こす第２導電型の第２半導体
層が形成され、この第２半導体層の表面に選択的に第１
導電型の第３半導体層が形成され、この第３半導体層の
表面に選択的に第２導電型の第４半導体層が形成され、
第２半導体層と第４半導体層の間の第３半導体層表面に
ゲート絶縁膜を介してゲート電極が形成され、第３半導
体層表面から第４半導体層表面に渡ってソース電極が形
成されている。
極側から第１導電型の第１半導体層、この上にキャリア
注入により導電率変調を起こす第２導電型の第２半導体
層が形成され、この第２半導体層の表面に選択的に第１
導電型の第３半導体層が形成され、この第３半導体層の
表面に選択的に第２導電型の第４半導体層が形成され、
第２半導体層と第４半導体層の間の第３半導体層表面に
ゲート絶縁膜を介してゲート電極が形成され、第３半導
体層表面から第４半導体層表面に渡ってソース電極が形
成されている。
【０００７】上記目的を実現すべく、本発明のＩＧＢＴ
は、前記第３及び第４半導体層が複数配置された領域
（以下Ａ領域と呼ぶ）の縁端から第２半導体層の周端に
至る領域（以下Ｂ領域）の第２半導体層に対して形成さ
れたガードリング耐圧構造を含む周辺領域においての
み、選択的に該第２半導体層の少数キャリアの寿命を短
縮させる手段を備えることを特徴としている。
は、前記第３及び第４半導体層が複数配置された領域
（以下Ａ領域と呼ぶ）の縁端から第２半導体層の周端に
至る領域（以下Ｂ領域）の第２半導体層に対して形成さ
れたガードリング耐圧構造を含む周辺領域においての
み、選択的に該第２半導体層の少数キャリアの寿命を短
縮させる手段を備えることを特徴としている。
【０００８】より具体的には、Ｂ領域の第２半導体層内
に少数キャリアの寿命を短縮する事を目的に、結晶欠陥
を形成するものである。また、別の構成は、Ｂ領域の第
２半導体層と第１半導体層の境界面あるいはその近傍に
第２半導体層よりも高濃度の不純物を含む第２導電型の
第６半導体層を設けるようにしているものである。
に少数キャリアの寿命を短縮する事を目的に、結晶欠陥
を形成するものである。また、別の構成は、Ｂ領域の第
２半導体層と第１半導体層の境界面あるいはその近傍に
第２半導体層よりも高濃度の不純物を含む第２導電型の
第６半導体層を設けるようにしているものである。
【０００９】さらに本発明の別の構成は、Ｂ領域の第２
半導体層中に結晶欠陥を形成するとともに、第２半導体
層と第１半導体層の境界面あるいはその近傍に第２導電
型の第６半導体層を設けるようにしているものである。
半導体層中に結晶欠陥を形成するとともに、第２半導体
層と第１半導体層の境界面あるいはその近傍に第２導電
型の第６半導体層を設けるようにしているものである。
【００１０】
【作用および効果】上記構成により達成される作用およ
び効果について以下に説明する。ドレイン電極とソース
電極の間に電圧が印加され、第３半導体層と第２半導体
層とからなるｐｎ接合が逆バイアス状態になり、高抵抗
の第２半導体層に空乏層が広がる状況を考える。ここで
Ａ領域においては隣合う第３半導体層およびその間に位
置する第２半導体層領域では、隣合う第３半導体層から
その間に位置する第２半導体層に空乏層が伸び互いに重
なる事により電界の緩和が達成される。そして第３半導
体層の底部のｐｎ接合部で最大の電界値ＥA をとる。一
方、第３半導体層の繰り返し配置が終わるＡ領域の縁端
では上記電界緩和効果がなくなり、縁端の第３半導体層
のコーナー部ないし第３半導体層近傍の第２半導体層表
面で最大電界値ＥB をとる。ここで一般にＥA ＜ＥB と
なるため、Ａ領域よりＢ領域で雪崩降状が先に発生し、
素子の耐圧はＢ領域の耐圧で決定される。そこで素子の
耐圧を高くするため、Ｂ領域の最大電界ＥB を小さくす
べく、繰り返し配置された第３半導体層の縁端から第２
半導体層の周端に至るＢ領域において耐圧構造が設けら
れる。一般的に素子耐圧の向上にはガードリング構造が
使われるが、ここでＩＧＢＴのガードリング耐圧は、Ａ
領域縁端部のソース電極−第３半導体層−第２半導体層
−第１半導体層−ドレイン電極によって内在されるバイ
ポーラトランジスタの耐圧ＢＶCEO となる。このため第
３半導体層−第２半導体層からなるｐｎ接合の耐圧ＢＶ
CBO よりも低い耐圧になる。この現象は次式により説明
される。
び効果について以下に説明する。ドレイン電極とソース
電極の間に電圧が印加され、第３半導体層と第２半導体
層とからなるｐｎ接合が逆バイアス状態になり、高抵抗
の第２半導体層に空乏層が広がる状況を考える。ここで
Ａ領域においては隣合う第３半導体層およびその間に位
置する第２半導体層領域では、隣合う第３半導体層から
その間に位置する第２半導体層に空乏層が伸び互いに重
なる事により電界の緩和が達成される。そして第３半導
体層の底部のｐｎ接合部で最大の電界値ＥA をとる。一
方、第３半導体層の繰り返し配置が終わるＡ領域の縁端
では上記電界緩和効果がなくなり、縁端の第３半導体層
のコーナー部ないし第３半導体層近傍の第２半導体層表
面で最大電界値ＥB をとる。ここで一般にＥA ＜ＥB と
なるため、Ａ領域よりＢ領域で雪崩降状が先に発生し、
素子の耐圧はＢ領域の耐圧で決定される。そこで素子の
耐圧を高くするため、Ｂ領域の最大電界ＥB を小さくす
べく、繰り返し配置された第３半導体層の縁端から第２
半導体層の周端に至るＢ領域において耐圧構造が設けら
れる。一般的に素子耐圧の向上にはガードリング構造が
使われるが、ここでＩＧＢＴのガードリング耐圧は、Ａ
領域縁端部のソース電極−第３半導体層−第２半導体層
−第１半導体層−ドレイン電極によって内在されるバイ
ポーラトランジスタの耐圧ＢＶCEO となる。このため第
３半導体層−第２半導体層からなるｐｎ接合の耐圧ＢＶ
CBO よりも低い耐圧になる。この現象は次式により説明
される。
【００１１】
【数１】ＢＶCEO ＝ＢＶCBO ／（１＋β）1/n
【００１２】
【数２】β＝γ・αT ／（１−γ・αT ） なお、数１，数２は、“半導体デバイスの基礎”、（マ
グロウヒル社発行、垂井康夫 監訳）、Ｐ２５９および
Ｐ２４４より抜粋したものである。
グロウヒル社発行、垂井康夫 監訳）、Ｐ２５９および
Ｐ２４４より抜粋したものである。
【００１３】数１より、ブレークダウン時の内在バイポ
ーラトランジスタの動作により、バイポーラトランジス
タの電流増幅率βの影響でガードリングの雪崩降状によ
るブレークダウン電圧ＢＶCEO は、ｐｎ接合の雪崩降状
によるブレークダウン電圧ＢＶCBO よりさらに低下する
現象が起こる。ここでＢ領域の内在バイポーラトランジ
スタのβ値を小さくする事によりＢＶCEO をＢＶCBO に
近づけガードリング耐圧を向上する事ができる。
ーラトランジスタの動作により、バイポーラトランジス
タの電流増幅率βの影響でガードリングの雪崩降状によ
るブレークダウン電圧ＢＶCEO は、ｐｎ接合の雪崩降状
によるブレークダウン電圧ＢＶCBO よりさらに低下する
現象が起こる。ここでＢ領域の内在バイポーラトランジ
スタのβ値を小さくする事によりＢＶCEO をＢＶCBO に
近づけガードリング耐圧を向上する事ができる。
【００１４】本発明では、Ａ領域縁端からＢ領域におい
て、第２半導体層内部に少数キャリアの寿命を短縮する
結晶欠陥を形成する。これによりガードリング領域の内
在バイポーラトランジスタの少数キャリアの到達率αT
（輸送効率とも言う）が小さくなり、それにより数２で
示される様に、β値は小さくなり、その結果ＢＶCEOの
値が増加する。
て、第２半導体層内部に少数キャリアの寿命を短縮する
結晶欠陥を形成する。これによりガードリング領域の内
在バイポーラトランジスタの少数キャリアの到達率αT
（輸送効率とも言う）が小さくなり、それにより数２で
示される様に、β値は小さくなり、その結果ＢＶCEOの
値が増加する。
【００１５】次に本発明の別の構成による作用と効果を
説明する。Ｂ領域の第２半導体層と第１半導体層の境界
面あるいはその近傍に第２半導体層よりも高濃度の不純
物を含む第２導電型の第６半導体層を設ける事により内
在バイポーラトランジスタの第１半導体層からの少数キ
ャリアの注入が抑制される。すなわち内在バイポーラト
ランジスタの注入効率γが減少し数２で示される様に、
電流増幅率βは小さくなりその結果ＢＶCEO が増加す
る。
説明する。Ｂ領域の第２半導体層と第１半導体層の境界
面あるいはその近傍に第２半導体層よりも高濃度の不純
物を含む第２導電型の第６半導体層を設ける事により内
在バイポーラトランジスタの第１半導体層からの少数キ
ャリアの注入が抑制される。すなわち内在バイポーラト
ランジスタの注入効率γが減少し数２で示される様に、
電流増幅率βは小さくなりその結果ＢＶCEO が増加す
る。
【００１６】さらにもう１つの構成である、Ｂ領域の第
２半導体層中の結晶欠陥の形成と、第２半導体層と第１
半導体層の境界面あるいはその近傍の第６半導体層の形
成を複合して行えば、Ｂ領域の内在バイポーラトランジ
スタの到達率αT と注入効率γの両者を減少させる事に
より電流増幅率βは相剰的に小さくなり、より一層ＢＶ
CEO の増加が達成される。
２半導体層中の結晶欠陥の形成と、第２半導体層と第１
半導体層の境界面あるいはその近傍の第６半導体層の形
成を複合して行えば、Ｂ領域の内在バイポーラトランジ
スタの到達率αT と注入効率γの両者を減少させる事に
より電流増幅率βは相剰的に小さくなり、より一層ＢＶ
CEO の増加が達成される。
【００１７】以上述べた構成においては、素子表面に新
たな電極パッドを形成しセル領域であるＡ領域の面積を
減少させる必要は無く、さらにＢ領域の内在バイポーラ
トランジスタの電流増幅率βを減少させるのみで、Ａ領
域の内在バイポーラトランジスタの電流増幅率の減少は
一切ないため、オン状態での抵抗の増加は無い。従って
素子のオン抵抗の増加なしにガードリング耐圧を向上す
ることができる。
たな電極パッドを形成しセル領域であるＡ領域の面積を
減少させる必要は無く、さらにＢ領域の内在バイポーラ
トランジスタの電流増幅率βを減少させるのみで、Ａ領
域の内在バイポーラトランジスタの電流増幅率の減少は
一切ないため、オン状態での抵抗の増加は無い。従って
素子のオン抵抗の増加なしにガードリング耐圧を向上す
ることができる。
【００１８】
【実施例】以下、本発明を図に示す実施例に基づいて説
明する。実施例では、第１導電型としてｐ型、第２導電
型としてｎ型を用いたｎチャネルＩＧＢＴの場合を説明
する。
明する。実施例では、第１導電型としてｐ型、第２導電
型としてｎ型を用いたｎチャネルＩＧＢＴの場合を説明
する。
【００１９】図１は、本発明の第１実施例を適用したＩ
ＧＢＴ素子の単位セル部（Ａ領域）及びガードリング部
（Ｂ領域）の断面図である。これを製造工程に従って説
明する。
ＧＢＴ素子の単位セル部（Ａ領域）及びガードリング部
（Ｂ領域）の断面図である。これを製造工程に従って説
明する。
【００２０】まず、半導体基板であるｐ+ ドレイン層２
（第１半導体層）を用意し、この上に気相成長法あるい
はウェハ直接接合法等により高抵抗のｎ- ドレイン層３
（第２半導体層）を所定の不純物濃度ＮD と厚さｔe で
形成する。次に３〜６μｍの深さにｐウェル層４ａ（第
３半導体層の一部をなす）、ｐ層１０及びｐ層４′を選
択拡散法により同時に形成する。ここでｐ層１０は高耐
圧化の目的で形成したガードリングであり、ｐ層４′は
ソース電極へ余剰キャリアを抜きとる抜きとり層であ
る。更にｐ層４ａと重なるようにｐチャネル層４ｂ、お
よびこのｐウェル層４ａ，ｐチャネル層４ｂからなるｐ
層（第３半導体層）内にｎ+ ソース層５（第４半導体
層）を形成する。なお、以上の製造工程において、ｎ-
ドレイン層３の表面を酸化して形成されたゲート酸化膜
６の上に形成されたゲート電極７をマスクとして、いわ
ゆるＤＳＡ技術（Ｄｉｆｆｕｓｉｏｎ Ｓｅｌｆ Ａｌ
ｉｇｎｍｅｎｔ）によりｐチャネル層１４ｂとｎ+ ソー
ス層５が自己整合的に形成され、これによりチャネルが
形成される。
（第１半導体層）を用意し、この上に気相成長法あるい
はウェハ直接接合法等により高抵抗のｎ- ドレイン層３
（第２半導体層）を所定の不純物濃度ＮD と厚さｔe で
形成する。次に３〜６μｍの深さにｐウェル層４ａ（第
３半導体層の一部をなす）、ｐ層１０及びｐ層４′を選
択拡散法により同時に形成する。ここでｐ層１０は高耐
圧化の目的で形成したガードリングであり、ｐ層４′は
ソース電極へ余剰キャリアを抜きとる抜きとり層であ
る。更にｐ層４ａと重なるようにｐチャネル層４ｂ、お
よびこのｐウェル層４ａ，ｐチャネル層４ｂからなるｐ
層（第３半導体層）内にｎ+ ソース層５（第４半導体
層）を形成する。なお、以上の製造工程において、ｎ-
ドレイン層３の表面を酸化して形成されたゲート酸化膜
６の上に形成されたゲート電極７をマスクとして、いわ
ゆるＤＳＡ技術（Ｄｉｆｆｕｓｉｏｎ Ｓｅｌｆ Ａｌ
ｉｇｎｍｅｎｔ）によりｐチャネル層１４ｂとｎ+ ソー
ス層５が自己整合的に形成され、これによりチャネルが
形成される。
【００２１】その後、層間絶縁膜８を形成して、続いて
ｐ層４及びｎ+ 層５にオーミック接触を形成するため
に、ゲート酸化膜６と層間絶縁膜８にコンタクト孔を開
口し、アルミニウムを数μｍ蒸着し、選択エッチングす
ることにより、ソース電極９及びゲート電極パッド（図
示せず）を形成する。そして、ｐ+ ドレイン層２の裏面
に金属膜を蒸着して、ドレイン電極１を形成する。
ｐ層４及びｎ+ 層５にオーミック接触を形成するため
に、ゲート酸化膜６と層間絶縁膜８にコンタクト孔を開
口し、アルミニウムを数μｍ蒸着し、選択エッチングす
ることにより、ソース電極９及びゲート電極パッド（図
示せず）を形成する。そして、ｐ+ ドレイン層２の裏面
に金属膜を蒸着して、ドレイン電極１を形成する。
【００２２】さらに金属マスク（たとえばステンレスマ
スク）を用いガードリング領域（Ｂ領域）に選択的に、
イオン打ち込み法によりたとえばヘリウムイオンを打ち
込み、領域（斜線にて図示）１３の少なくとも１部に結
晶欠陥を形成する。さらに素子の電気特性安定化のため
の熱処理を行う。
スク）を用いガードリング領域（Ｂ領域）に選択的に、
イオン打ち込み法によりたとえばヘリウムイオンを打ち
込み、領域（斜線にて図示）１３の少なくとも１部に結
晶欠陥を形成する。さらに素子の電気特性安定化のため
の熱処理を行う。
【００２３】このように構成されたＩＧＢＴ素子のガー
ドリング領域において、内在バイポーラトランジスタの
エミッタ領域（基板ｐ+ 層２）から注入される少数キャ
リアのうちベース領域（ｎ- 領域３）を経由してコレク
タ領域（ｐ+ 層１０）に到達する量が減少し、それによ
り上述の数２に示すように、電流増幅率βが減少し、そ
の結果ガードリング領域のブレークダウン電圧ＢＶCEO
が向上する。
ドリング領域において、内在バイポーラトランジスタの
エミッタ領域（基板ｐ+ 層２）から注入される少数キャ
リアのうちベース領域（ｎ- 領域３）を経由してコレク
タ領域（ｐ+ 層１０）に到達する量が減少し、それによ
り上述の数２に示すように、電流増幅率βが減少し、そ
の結果ガードリング領域のブレークダウン電圧ＢＶCEO
が向上する。
【００２４】尚、結晶欠陥の形成は上述のＨｅ+ の他、
Ａｒイオン、Ｈ+ イオンの打ち込み、電子線あるいは中
性子線の照射によっても可能である。図２に第２実施例
の構造を示す。図１と異なる点は、ガードリング領域
（Ｂ領域）の基板ｐｎ接合１２の近傍に選択的にｎ+ 層
１１を形成した事である。ｎ+層１１は、半導体基板で
あるｐ+ 層２の表面に不純物を選択拡散するか、あるい
はｐ+ 層の表面にｎ- 層をある厚さ形成した後その表面
に不純物を選択拡散し、その後図１で示した製造工程を
施すことにより、基板ｐｎ接合１２の近傍に形成するこ
とができる。
Ａｒイオン、Ｈ+ イオンの打ち込み、電子線あるいは中
性子線の照射によっても可能である。図２に第２実施例
の構造を示す。図１と異なる点は、ガードリング領域
（Ｂ領域）の基板ｐｎ接合１２の近傍に選択的にｎ+ 層
１１を形成した事である。ｎ+層１１は、半導体基板で
あるｐ+ 層２の表面に不純物を選択拡散するか、あるい
はｐ+ 層の表面にｎ- 層をある厚さ形成した後その表面
に不純物を選択拡散し、その後図１で示した製造工程を
施すことにより、基板ｐｎ接合１２の近傍に形成するこ
とができる。
【００２５】このように構成されたＩＧＢＴ素子のガー
ドリング領域において、内在バイポーラトランジスタの
エミッタ領域（基板ｐ+ 層２）からベース領域（ｎ- 層
３）への少数キャリア（正孔）の注入が抑制され、上述
のように数２に示す電流増幅率βが減少し、その結果ガ
ードリング領域のブレークダウン電圧ＢＶCEO が増加す
る。
ドリング領域において、内在バイポーラトランジスタの
エミッタ領域（基板ｐ+ 層２）からベース領域（ｎ- 層
３）への少数キャリア（正孔）の注入が抑制され、上述
のように数２に示す電流増幅率βが減少し、その結果ガ
ードリング領域のブレークダウン電圧ＢＶCEO が増加す
る。
【００２６】また、図３に示す第３実施例のように上記
第１，第２実施例を複合するようにしてもよい。本実施
例によれば、ガードリング領域（Ｂ領域）における内在
バイポーラトランジスタのエミッタ領域（基板ｐ+ 層
２）から注入される少数キャリアのうちベース領域（ｎ
- 領域３）を経由してコレクタ領域（ｐ+ 層１０）に到
達する量が減少するのに加えて、エミッタ領域（基板ｐ
+ 層２）からベース領域（ｎ- 層３）への少数キャリア
（正孔）の注入が抑制され、その結果上述の数２に示す
電流増幅率βが激減し、ガードリング領域のブレークダ
ウン電圧ＢＶCEOをさらに増加させることができる。
第１，第２実施例を複合するようにしてもよい。本実施
例によれば、ガードリング領域（Ｂ領域）における内在
バイポーラトランジスタのエミッタ領域（基板ｐ+ 層
２）から注入される少数キャリアのうちベース領域（ｎ
- 領域３）を経由してコレクタ領域（ｐ+ 層１０）に到
達する量が減少するのに加えて、エミッタ領域（基板ｐ
+ 層２）からベース領域（ｎ- 層３）への少数キャリア
（正孔）の注入が抑制され、その結果上述の数２に示す
電流増幅率βが激減し、ガードリング領域のブレークダ
ウン電圧ＢＶCEOをさらに増加させることができる。
【００２７】なお、上記種々の実施例では、第１導電型
としてｐ型、第２導電型としてｎ型を用いた例を説明し
たが、これらの導電型を逆にしたｐチャネル型のＩＧＢ
Ｔにおいても本発明は有効である。
としてｐ型、第２導電型としてｎ型を用いた例を説明し
たが、これらの導電型を逆にしたｐチャネル型のＩＧＢ
Ｔにおいても本発明は有効である。
【図１】本発明第１実施例のＩＧＢＴのセル領域と外周
部ガードリング領域の断面構造図である。
部ガードリング領域の断面構造図である。
【図２】本発明第２実施例のＩＧＢＴのセル領域と外周
部ガードリング領域の断面構造図である。
部ガードリング領域の断面構造図である。
【図３】本発明第３実施例のＩＧＢＴのセル領域と外周
部ガードリング領域の断面構造図である。
部ガードリング領域の断面構造図である。
【図４】従来のＩＧＢＴ素子のセル領域と外周部ガード
リング領域の断面構造図である。
リング領域の断面構造図である。
１ ドレイン電極 ２ Ｐ+ 層（第１半導体層） ３ ｎ- 層（第２半導体層） ４ ｐ層（第３半導体層） ５ ｎ+ 層（第４半導体層） ６ ゲート絶縁膜 ７ ゲート電極 ９ ソース電極 １０ ｐ層（第５半導体層） １１ ｎ+ 層（第６半導体層） １２ 基板ｐｎ接合部 １３ ライフタイムキラー形成領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/265
Claims (5)
- 【請求項１】 第１導電型の第１ドレイン層と、 この第１ドレイン層の上面に接する第２導電型の第２ド
レイン層と、 この第２ドレイン層の一領域に形成され、該第２ドレイ
ン層表面に形成された第１導電型半導体層および、この
第１導電型半導体層内に形成された第２導電型半導体層
を各々チャネル層，ソース層とする絶縁ゲート構造と、 前記第２ドレイン層の一領域を囲む周辺領域において形
成された第１導電型のガードリング構造と、 前記周辺領域においてのみ選択的に設定され、該周辺領
域の第１，第２ドレイン層およびガードリング構造から
なるバイポーラトランジスタの電流増幅率を小さくする
手段とを備えることを特徴とする絶縁ゲート型バイポー
ラトランジスタ。 - 【請求項２】 第１導電型の第１半導体層と、 この第１半導体層に接する第２導電型の第２半導体層
と、 この第２半導体層内に形成されるとともに、前記第２半
導体層表面に接合部が終端するように部分的に形成され
た第１導電型の第３半導体層と、 この第３半導体層内に形成されるとともに、前記第３半
導体層表面に接合部が終端するように部分的に形成され
た第２導電型の第４半導体層と、 前記第２半導体層と第４半導体層間の前記第３半導体層
をチャネル領域として、少なくともこのチャネル領域上
にゲート絶縁膜を介して形成されたゲート電極と、 前記第３半導体層と前記第４半導体層の両方に接触部を
有するソース電極と、 前記第３及び第４半導体層が複数配置された領域の外側
の第２半導体層において、該第２半導体層に形成された
第１導電型の第５半導体層からなるガードリング構造を
含む周辺領域と、 前記第１半導体層を介してドレイン電流を供給するドレ
イン電極とを備えてなる絶縁ゲート型バイポーラトラン
ジスタにおいて、 繰り返し配置された前記第３及び第４半導体層の縁端部
から前記第２半導体層の周端部に至る第２半導体層内部
あるいはその近傍に選択的に形成され、第２半導体層へ
の少数キャリアの注入量を制限するか、第２半導体層内
の少数キャリアの寿命を短縮する手段を備えることを特
徴とする絶縁ゲート型バイポーラトランジスタ。 - 【請求項３】 上記第２半導体層への少数キャリアの注
入量を制限する手段は、イオン打ち込みにより形成され
た欠陥であることを特徴とする請求項２に記載の絶縁ゲ
ート型バイポーラトランジスタ。 - 【請求項４】 上記第２半導体層への少数キャリアの注
入量を制限する手段は、前記第３及び第４半導体層の縁
端部から前記第２半導体層の周端部に至り、第２半導体
層と第１半導体層の接合面あるいはその近傍に形成され
た、前記第２半導体層よりも高い不純物濃度の第２導電
型の第６半導体層であることを特徴とする請求項２に記
載の絶縁ゲート型バイポーラトランジスタ。 - 【請求項５】 上記第２半導体層への少数キャリアの注
入量を制限する手段は、前記第３及び第４半導体層の縁
端部から前記第２半導体層の周端部に至り、第２半導体
層と第１半導体層の接合面あるいはその近傍に形成され
た、前記第２半導体層よりも高い不純物濃度の第２導電
型の第６半導体層であることを特徴とする請求項３に記
載の絶縁ゲート型バイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175430A JP2950025B2 (ja) | 1992-07-02 | 1992-07-02 | 絶縁ゲート型バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175430A JP2950025B2 (ja) | 1992-07-02 | 1992-07-02 | 絶縁ゲート型バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621358A JPH0621358A (ja) | 1994-01-28 |
| JP2950025B2 true JP2950025B2 (ja) | 1999-09-20 |
Family
ID=15995971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4175430A Expired - Lifetime JP2950025B2 (ja) | 1992-07-02 | 1992-07-02 | 絶縁ゲート型バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2950025B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1992
- 1992-07-02 JP JP4175430A patent/JP2950025B2/ja not_active Expired - Lifetime
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| US7399999B2 (en) | 2003-12-19 | 2008-07-15 | Sanyo Electric Co., Ltd. | Semiconductor device |
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|---|---|
| JPH0621358A (ja) | 1994-01-28 |
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