JP2873632B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2873632B2 JP2873632B2 JP7678591A JP7678591A JP2873632B2 JP 2873632 B2 JP2873632 B2 JP 2873632B2 JP 7678591 A JP7678591 A JP 7678591A JP 7678591 A JP7678591 A JP 7678591A JP 2873632 B2 JP2873632 B2 JP 2873632B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- semiconductor device
- film
- liquid crystal
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
- H10D30/6739—Conductor-insulator-semiconductor electrodes
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/13624—Active matrix addressed cells having more than one switching element per pixel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/441—Interconnections, e.g. scanning lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/13624—Active matrix addressed cells having more than one switching element per pixel
- G02F1/136245—Active matrix addressed cells having more than one switching element per pixel having complementary transistors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の利用分野】本発明は、薄膜トランジスタ（以
下、ＴＦＴという）を使用した半導体装置および、ＴＦ
Ｔを駆動用スイッチング素子として使用した電気光学装
置に関するものである。
下、ＴＦＴという）を使用した半導体装置および、ＴＦ
Ｔを駆動用スイッチング素子として使用した電気光学装
置に関するものである。
【０００２】
【従来の技術】ＴＦＴを用いた様々な半導体装置、例え
ば、アクテイブマトリクス型の液晶電気光学装置等、が
知られている。アクティブマトリクス型の液晶電気光学
装置の場合、ＴＦＴにはアモルファスまたは多結晶型の
半導体を用い、１つの画素にＰ型またはＮ型のいずれか
一方のみのタイプのＴＦＴを用いたものである。即ち、
一般にはＮチャネル型ＴＦＴ（ＮＴＦＴという）を画素
に直列に連結している。その代表例を図２に示す。
ば、アクテイブマトリクス型の液晶電気光学装置等、が
知られている。アクティブマトリクス型の液晶電気光学
装置の場合、ＴＦＴにはアモルファスまたは多結晶型の
半導体を用い、１つの画素にＰ型またはＮ型のいずれか
一方のみのタイプのＴＦＴを用いたものである。即ち、
一般にはＮチャネル型ＴＦＴ（ＮＴＦＴという）を画素
に直列に連結している。その代表例を図２に示す。
【０００３】図２は液晶電気光学装置の等価回路を概略
的に示したものであり、２２は一つの画素の液晶部分を
示している。それに直列に連結してＮＴＦＴ２１が設け
られている。このような画素をマトリックス配列せしめ
たものである。一般には６４０×４８０または１２６０
×９６０と非常に多くの画素を有するが、この図面では
それと同意味で単純に２×２のマトリックス配列を描い
ている。このそれぞれの画素に対し周辺回路２６、２７
より信号を加え、所定の画素を選択的にオンとし、他の
画素をＯＦＦとするとこのＴＦＴのＯＮ、ＯＦＦ特性が
一般には良好な場合、時分割駆動により、高デューティ
ーの場合でもコントラストの大きい液晶電気光学装置を
実現することができる。また、図１のように、ＮＴＦＴ
とＰＴＦＴ１つずつによって構成されたＣＴＦＴを２つ
用いた回路を画素に設けてもよい。
的に示したものであり、２２は一つの画素の液晶部分を
示している。それに直列に連結してＮＴＦＴ２１が設け
られている。このような画素をマトリックス配列せしめ
たものである。一般には６４０×４８０または１２６０
×９６０と非常に多くの画素を有するが、この図面では
それと同意味で単純に２×２のマトリックス配列を描い
ている。このそれぞれの画素に対し周辺回路２６、２７
より信号を加え、所定の画素を選択的にオンとし、他の
画素をＯＦＦとするとこのＴＦＴのＯＮ、ＯＦＦ特性が
一般には良好な場合、時分割駆動により、高デューティ
ーの場合でもコントラストの大きい液晶電気光学装置を
実現することができる。また、図１のように、ＮＴＦＴ
とＰＴＦＴ１つずつによって構成されたＣＴＦＴを２つ
用いた回路を画素に設けてもよい。
【０００４】
【発明が解決しようとする課題】液晶電気光学装置に限
らず、一般にＴＦＴを用いた半導体装置では、ＯＮ時の
ドレイン電流を大きくすること（すなわち、大きな移動
度と同等である）が求められていた。例えば、液晶電気
光学装置において、液晶材料が強誘電性液晶であると、
注入電流を大きくする必要がある。しかしながら、ＴＦ
Ｔでは、単結晶シリコンを用いたＭＯＳトランジスタに
比較して、この点で大きく劣っていた。その対策として
は、ＴＦＴの素子寸法（特にチャネル幅）を大きくして
電流マージンを大きくとることも考えられるが、言うま
でもなく、素子の高集積化の流れに反するものである。
らず、一般にＴＦＴを用いた半導体装置では、ＯＮ時の
ドレイン電流を大きくすること（すなわち、大きな移動
度と同等である）が求められていた。例えば、液晶電気
光学装置において、液晶材料が強誘電性液晶であると、
注入電流を大きくする必要がある。しかしながら、ＴＦ
Ｔでは、単結晶シリコンを用いたＭＯＳトランジスタに
比較して、この点で大きく劣っていた。その対策として
は、ＴＦＴの素子寸法（特にチャネル幅）を大きくして
電流マージンを大きくとることも考えられるが、言うま
でもなく、素子の高集積化の流れに反するものである。
【０００５】これに代わる方法としては、ソース、ドレ
イン電極間の距離を短くし、チャネル領域の近くに給電
点を設けることが有効であった。というのも、ＴＦＴで
は、ソース、ドレイン領域のシート抵抗が、単結晶シリ
コンに比較して高いためである。また、意図的にソー
ス、ドレインを含む半導体層のシート抵抗を高くする場
合もあった。
イン電極間の距離を短くし、チャネル領域の近くに給電
点を設けることが有効であった。というのも、ＴＦＴで
は、ソース、ドレイン領域のシート抵抗が、単結晶シリ
コンに比較して高いためである。また、意図的にソー
ス、ドレインを含む半導体層のシート抵抗を高くする場
合もあった。
【０００６】しかしながら、ソース、ドレイン電極をチ
ャネル領域に近づけるということはソース、ドレインの
リードをゲイト電極に近づけることでもあり、ソース、
ドレイン電極とゲイト電極・リードのショートによる、
不良の発生確率が高まることは言うまでもない。１つの
パネル中に２０万〜５００万個の画素を有する液晶表示
装置においては、ＴＦＴも同様に存在するため、前述の
ような不良発生確率が、少しでも増加すると、著しく歩
留まりが低下してしまう。
ャネル領域に近づけるということはソース、ドレインの
リードをゲイト電極に近づけることでもあり、ソース、
ドレイン電極とゲイト電極・リードのショートによる、
不良の発生確率が高まることは言うまでもない。１つの
パネル中に２０万〜５００万個の画素を有する液晶表示
装置においては、ＴＦＴも同様に存在するため、前述の
ような不良発生確率が、少しでも増加すると、著しく歩
留まりが低下してしまう。
【０００７】仮に、完全なショートでないにしても、相
互の絶縁性・耐圧が弱い状態は信頼性の低下をもたら
す。例えば、図２の液晶２２として、ＴＮ（ツイステッ
ドネマティック）液晶を用いた場合、配向のためにはそ
れぞれの電極上にラビングした配向膜を設ける。このラ
ビング処理のため発生する静電気により、上記のような
絶縁性の弱い部分が破壊されることがある。本発明はこ
のような問題に鑑みてなされたもので、ソース、ドレイ
ン電極・リードをチャネルに近づけても不良発生の確率
を低減できる構造を有する半導体装置およびそれを利用
した電気光学装置を提供するものである。
互の絶縁性・耐圧が弱い状態は信頼性の低下をもたら
す。例えば、図２の液晶２２として、ＴＮ（ツイステッ
ドネマティック）液晶を用いた場合、配向のためにはそ
れぞれの電極上にラビングした配向膜を設ける。このラ
ビング処理のため発生する静電気により、上記のような
絶縁性の弱い部分が破壊されることがある。本発明はこ
のような問題に鑑みてなされたもので、ソース、ドレイ
ン電極・リードをチャネルに近づけても不良発生の確率
を低減できる構造を有する半導体装置およびそれを利用
した電気光学装置を提供するものである。
【０００８】
【問題を解決するための手段】本発明は、ゲイト電極と
して、アルミニウムやその他の金属材料、シリコン等を
用い、その周囲を陽極酸化することによって、選択的に
耐圧の高い絶縁膜を形成することにより、ゲイト電極と
ソース、ドレイン電極・配線との絶縁性を高め、ソー
ス、ドレイン電極・リードをチャネルに近づけても、ゲ
イト電極とのショート等が問題とならないことを特徴と
する。
して、アルミニウムやその他の金属材料、シリコン等を
用い、その周囲を陽極酸化することによって、選択的に
耐圧の高い絶縁膜を形成することにより、ゲイト電極と
ソース、ドレイン電極・配線との絶縁性を高め、ソー
ス、ドレイン電極・リードをチャネルに近づけても、ゲ
イト電極とのショート等が問題とならないことを特徴と
する。
【０００９】本発明の第１は、絶縁表面上に形成され、
直列に接続されたた少なくとも１組のＴＦＴからなり、
該ＴＦＴは、少なくともソースとドレイン領域の間のチ
ャネル形成領域と、チャネル形成領域上に形成されたゲ
イト絶縁膜と、ゲイト絶縁膜上に形成されたゲイト電極
とを有し、このＴＦＴの対においてはソースとドレイン
の一方を共有し、かつ、ＴＦＴのゲイト電極は、陽極酸
化することによって形成された酸化物によって覆われた
表面を有することを特徴とする半導体装置である。
直列に接続されたた少なくとも１組のＴＦＴからなり、
該ＴＦＴは、少なくともソースとドレイン領域の間のチ
ャネル形成領域と、チャネル形成領域上に形成されたゲ
イト絶縁膜と、ゲイト絶縁膜上に形成されたゲイト電極
とを有し、このＴＦＴの対においてはソースとドレイン
の一方を共有し、かつ、ＴＦＴのゲイト電極は、陽極酸
化することによって形成された酸化物によって覆われた
表面を有することを特徴とする半導体装置である。
【００１０】本発明の第２は、絶縁表面上に形成された
複数のＴＦＴよりなり、該ＴＦＴの各々は、半導体のチ
ャネル形成領域と、ソースおよびドレイン領域と、チャ
ネル形成領域上に形成されたゲイト絶縁膜と、ゲイト絶
縁膜上に形成されたゲイト電極とを有し、ゲイト電極は
金属もしくは半導体材料よりなり、前記ゲイト電極の 表
面はゲイト電極の陽極酸化物で覆われ、前記ソース、ド
レイン領域は前記陽極酸化物を形成した後に不純物を注
入して得られることを特徴とする半導体である。
複数のＴＦＴよりなり、該ＴＦＴの各々は、半導体のチ
ャネル形成領域と、ソースおよびドレイン領域と、チャ
ネル形成領域上に形成されたゲイト絶縁膜と、ゲイト絶
縁膜上に形成されたゲイト電極とを有し、ゲイト電極は
金属もしくは半導体材料よりなり、前記ゲイト電極の 表
面はゲイト電極の陽極酸化物で覆われ、前記ソース、ド
レイン領域は前記陽極酸化物を形成した後に不純物を注
入して得られることを特徴とする半導体である。
【００１１】本発明の第３は、絶縁表面上に形成された
複数の画素電極と、複数のＴＦＴとを有し、該ＴＦＴの
各々は、半導体のチャネル形成領域と、ソースおよびド
レイン領域と、チャネル形成領域上に形成されたゲイト
絶縁膜と、ゲイト絶縁膜上に形成されたゲイト電極とを
有し、ゲイト電極は金属よりなり、前記ゲイト電極の表
面は、前記金属が陽極酸化されていることを特徴とする
電気光学装置である。
複数の画素電極と、複数のＴＦＴとを有し、該ＴＦＴの
各々は、半導体のチャネル形成領域と、ソースおよびド
レイン領域と、チャネル形成領域上に形成されたゲイト
絶縁膜と、ゲイト絶縁膜上に形成されたゲイト電極とを
有し、ゲイト電極は金属よりなり、前記ゲイト電極の表
面は、前記金属が陽極酸化されていることを特徴とする
電気光学装置である。
【００１２】本発明の第４は、絶縁表面上に形成された
少なくとも１つの画素電極と、該画素電極とともに設け
られた１組の直列に接続されたＴＦＴとを有し、該ＴＦ
Ｔは、少なくともソースおよびドレイン領域と、その間
のチャネル形成領域と、チャネル形成領域上に形成され
たゲイト絶縁膜と、ゲイト絶縁膜上に形成されたゲイト
電極とを有し、この１組のＴＦＴはソースとドレインの
一方を共有し、そのゲイト電極は、ゲイト電極を陽極酸
化することによって形成された酸化物によって覆われて
いる表面を有することを特徴とする電気光学装置であ
る。
少なくとも１つの画素電極と、該画素電極とともに設け
られた１組の直列に接続されたＴＦＴとを有し、該ＴＦ
Ｔは、少なくともソースおよびドレイン領域と、その間
のチャネル形成領域と、チャネル形成領域上に形成され
たゲイト絶縁膜と、ゲイト絶縁膜上に形成されたゲイト
電極とを有し、この１組のＴＦＴはソースとドレインの
一方を共有し、そのゲイト電極は、ゲイト電極を陽極酸
化することによって形成された酸化物によって覆われて
いる表面を有することを特徴とする電気光学装置であ
る。
【００１３】
【実施例１】本実施例は、１つの画素において、ＰＴＦ
ＴとＮＴＦＴを１つずつ、対として設けたＣＴＦＴを２
つ用いたもの（図３）に関するものである。図４（Ａ）
に、本実施例によるＣＴＦＴが設けられた基板の平面
図、また、図４（Ｃ）および図４（Ｄ）に本実施例のＡ
−Ａ’、Ｂ−Ｂ’断面図をそれぞれ示す。図５に本実施
例で使用するＴＦＴの作製工程図を示している。これら
の図においては説明をおこなうために描かれたものであ
り、実際の装置の寸法とは異なっており、また説明の為
細部は省略している。
ＴとＮＴＦＴを１つずつ、対として設けたＣＴＦＴを２
つ用いたもの（図３）に関するものである。図４（Ａ）
に、本実施例によるＣＴＦＴが設けられた基板の平面
図、また、図４（Ｃ）および図４（Ｄ）に本実施例のＡ
−Ａ’、Ｂ−Ｂ’断面図をそれぞれ示す。図５に本実施
例で使用するＴＦＴの作製工程図を示している。これら
の図においては説明をおこなうために描かれたものであ
り、実際の装置の寸法とは異なっており、また説明の為
細部は省略している。
【００１４】図５を用いて、２つのＰＴＦＴ４１、また
は、２つのＮＴＦＴ４０の作製工程 を説明する。図５は
図４（Ａ）のＢ−Ｂ’断面図、すなわち、図４（Ｃ）に
相当する。ＰＴＦＴもＮＴＦＴも基本的な作製方法は導
入する不純物の種類以外は同じである。
は、２つのＮＴＦＴ４０の作製工程 を説明する。図５は
図４（Ａ）のＢ−Ｂ’断面図、すなわち、図４（Ｃ）に
相当する。ＰＴＦＴもＮＴＦＴも基本的な作製方法は導
入する不純物の種類以外は同じである。
【００１５】まず、ＡＮガラス（旭硝子社の商標、無ア
ルカリガラスの１種）、パイレックスガラス等の約６０
０℃の熱処理に耐えうるガラス基板５０上にマグネトロ
ンＲＦ（高周波）スパッタ法を用いてブロッキング層と
しての酸化珪素膜５１を１０００〜３０００Åの厚さに
作製した。プロセス条件は酸素１００％雰囲気、成膜温
度１５０℃、出力４００〜８００Ｗ、圧力０．５Ｐａと
した。ターゲットに石英または単結晶シリコンを用い、
成膜速度は３０〜１００Å／分であった。さらにこの上
にシリコン膜５２をＬＰＣＶＤ（減圧気相）法、スパッ
タ法またはプラズマＣＶＤ法により形成し、公知のフォ
トリソ等のパターニング工程を経て（Ａ）の形状を得
た。
ルカリガラスの１種）、パイレックスガラス等の約６０
０℃の熱処理に耐えうるガラス基板５０上にマグネトロ
ンＲＦ（高周波）スパッタ法を用いてブロッキング層と
しての酸化珪素膜５１を１０００〜３０００Åの厚さに
作製した。プロセス条件は酸素１００％雰囲気、成膜温
度１５０℃、出力４００〜８００Ｗ、圧力０．５Ｐａと
した。ターゲットに石英または単結晶シリコンを用い、
成膜速度は３０〜１００Å／分であった。さらにこの上
にシリコン膜５２をＬＰＣＶＤ（減圧気相）法、スパッ
タ法またはプラズマＣＶＤ法により形成し、公知のフォ
トリソ等のパターニング工程を経て（Ａ）の形状を得
た。
【００１６】シリコン膜を減圧気相法で形成する場合
は、結晶化温度よりも１００〜２００℃低い４５０〜５
５０℃、例えば５３０℃でジシラン（Ｓｉ２Ｈ６）また
はトリシラン（Ｓｉ３Ｈ８）をＣＶＤ装置に供給して成
膜した。反応炉内圧力は３０〜３００Ｐａとした。成膜
速度５０〜２５０Å／分であった。ＮＴＦＴとＰＴＦＴ
とのスレッシュホールド電圧（Ｖｔｈ）を概略同一に制
御するため、ホウ素をジボランを用いて１×１０１４〜
１×１０１７ｃｍ−３の濃度として成膜中に添加しても
よい。
は、結晶化温度よりも１００〜２００℃低い４５０〜５
５０℃、例えば５３０℃でジシラン（Ｓｉ２Ｈ６）また
はトリシラン（Ｓｉ３Ｈ８）をＣＶＤ装置に供給して成
膜した。反応炉内圧力は３０〜３００Ｐａとした。成膜
速度５０〜２５０Å／分であった。ＮＴＦＴとＰＴＦＴ
とのスレッシュホールド電圧（Ｖｔｈ）を概略同一に制
御するため、ホウ素をジボランを用いて１×１０１４〜
１×１０１７ｃｍ−３の濃度として成膜中に添加しても
よい。
【００１７】また、シリコン膜をスパッタ法によって得
る場合には、処理前に反応室内を１×１０−５Ｐａ以下
まで排気し（背圧を１×１０−５Ｐａ以下とし）、単結
晶シリコンをターゲットとし、アルゴンに水素を２０〜
８０％に混入した雰囲気でおこなった。例えばアルゴン
２０％、水素８０％とした。成膜温度は１５０℃、周波
数は１３．５６ＭＨｚ、スパッタ出力４００〜８００Ｗ
とした。圧力は０．５Ｐａであった。
る場合には、処理前に反応室内を１×１０−５Ｐａ以下
まで排気し（背圧を１×１０−５Ｐａ以下とし）、単結
晶シリコンをターゲットとし、アルゴンに水素を２０〜
８０％に混入した雰囲気でおこなった。例えばアルゴン
２０％、水素８０％とした。成膜温度は１５０℃、周波
数は１３．５６ＭＨｚ、スパッタ出力４００〜８００Ｗ
とした。圧力は０．５Ｐａであった。
【００１８】また、プラズマＣＶＤ法によりこのシリコ
ン膜を得る場合には、その成膜温度は例えば３００℃と
し、反応気体としてモノシラン（ＳｉＨ４）またはジシ
ラン（Ｓｉ２Ｈ６）を使用できる。このような反応性気
体をＰＣＶＤ装置内に導入し、１３．５６ＭＨｚの高周
波電力を加えて成膜した。
ン膜を得る場合には、その成膜温度は例えば３００℃と
し、反応気体としてモノシラン（ＳｉＨ４）またはジシ
ラン（Ｓｉ２Ｈ６）を使用できる。このような反応性気
体をＰＣＶＤ装置内に導入し、１３．５６ＭＨｚの高周
波電力を加えて成膜した。
【００１９】これらの方法によって形成された被膜は、
結晶化の観点からは、膜中の酸素濃度が７×１０２０ｃ
ｍ−３以下であることが好ましい。この酸素濃度が高い
と、半導体層を結晶化させにくく、そのため熱アニール
温度を高くするかまたは熱アニール時間を長くしなけれ
ばならない。好ましくは７×１０ １９ ｃｍ −３ 以下、よ
り好ましくは１×１０ １９ ｃｍ −３ 以下とするとよい。
結晶化の観点からは、膜中の酸素濃度が７×１０２０ｃ
ｍ−３以下であることが好ましい。この酸素濃度が高い
と、半導体層を結晶化させにくく、そのため熱アニール
温度を高くするかまたは熱アニール時間を長くしなけれ
ばならない。好ましくは７×１０ １９ ｃｍ −３ 以下、よ
り好ましくは１×１０ １９ ｃｍ −３ 以下とするとよい。
【００２０】もっとも、液晶電気光学装置等に使用する
場合は、極端に酸素濃度が低い場合には、半導体層に光
照射された際にＯＦＦ状態のリーク電流が増加してしま
う。その対策としては、酸素濃度を４×１０ １９ 〜４×
１０ ２１ ｃｍ −３ の範囲とするとよい。ただし、その
分、結晶化しにくくなり、また、シート抵抗も高くな
る。例えば実施例で使用する被膜をＳＩＭＳ（二次イオ
ン質量分析）法によって不純物を測定した。その結果、
酸素量が８×１０１８ｃｍ−３、炭素３×１０１６ｃｍ
−３を得た。また水素は４×１０２０ｃｍ−３であり、
シリコン４×１０２２ｃｍ−３として比較すると１原子
％であった。
場合は、極端に酸素濃度が低い場合には、半導体層に光
照射された際にＯＦＦ状態のリーク電流が増加してしま
う。その対策としては、酸素濃度を４×１０ １９ 〜４×
１０ ２１ ｃｍ −３ の範囲とするとよい。ただし、その
分、結晶化しにくくなり、また、シート抵抗も高くな
る。例えば実施例で使用する被膜をＳＩＭＳ（二次イオ
ン質量分析）法によって不純物を測定した。その結果、
酸素量が８×１０１８ｃｍ−３、炭素３×１０１６ｃｍ
−３を得た。また水素は４×１０２０ｃｍ−３であり、
シリコン４×１０２２ｃｍ−３として比較すると１原子
％であった。
【００２１】また、画素に用いるＴＦＴのチャネル形成
領域の一部のみに酸素、炭素又は窒素をイオン注入法に
より５×１０１９〜５×１０２１ｃｍ−３となるように
添加して光に対する敏感性を弱くすることも有効であ
る。このようにした場合、特に周辺回路を構成するＴＦ
Ｔには、この酸素の混入をより少なくし、より大きいキ
ャリア移動度を有せしめることができ、高周波動作を容
易にさせることができ、画素周辺のスイッチングのＴＦ
ＴはＯＦＦ状態でリーク電流を減らすことが可能となっ
た。
領域の一部のみに酸素、炭素又は窒素をイオン注入法に
より５×１０１９〜５×１０２１ｃｍ−３となるように
添加して光に対する敏感性を弱くすることも有効であ
る。このようにした場合、特に周辺回路を構成するＴＦ
Ｔには、この酸素の混入をより少なくし、より大きいキ
ャリア移動度を有せしめることができ、高周波動作を容
易にさせることができ、画素周辺のスイッチングのＴＦ
ＴはＯＦＦ状態でリーク電流を減らすことが可能となっ
た。
【００２２】かくして、アモルファス状態のシリコン膜
を５００〜３０００Å、例えば１５００Åの厚さに作製
の後、４５０〜７００℃の温度にて１２〜７０時間非酸
化物雰囲気にて中温の加熱処理した。例えば窒素または
水素雰囲気にて６００℃の温度で保持した。このシリコ
ン膜の下の基板表面にアモルファスの酸化珪素膜が形成
されているため、この熱処理で特定の核が存在せず、全
体が均一に加熱アニールされる。
を５００〜３０００Å、例えば１５００Åの厚さに作製
の後、４５０〜７００℃の温度にて１２〜７０時間非酸
化物雰囲気にて中温の加熱処理した。例えば窒素または
水素雰囲気にて６００℃の温度で保持した。このシリコ
ン膜の下の基板表面にアモルファスの酸化珪素膜が形成
されているため、この熱処理で特定の核が存在せず、全
体が均一に加熱アニールされる。
【００２３】即ち、成膜時はアモルファス構造を有し、
また水素は単に混入しているのみである。このアニール
により、シリコン膜はアモルファス構造から秩序性の高
い状態に移り、その一部は結晶状態を呈する。特にシリ
コンの成膜時に比較的秩序性の高い領域は特に結晶化を
して結晶状態となろうとする。しかしこれらの秩序性の
高い領域間は、間に存在するシリコンにより互いの結合
がなされるため、それらの領域は、その結合により互い
にひっぱりあう。
また水素は単に混入しているのみである。このアニール
により、シリコン膜はアモルファス構造から秩序性の高
い状態に移り、その一部は結晶状態を呈する。特にシリ
コンの成膜時に比較的秩序性の高い領域は特に結晶化を
して結晶状態となろうとする。しかしこれらの秩序性の
高い領域間は、間に存在するシリコンにより互いの結合
がなされるため、それらの領域は、その結合により互い
にひっぱりあう。
【００２４】レーザラマン分光により測定すると、単結
晶のシリコンのピーク５２２ｃｍ−１より低周波側にシ
フトしたピークが観察される。見掛け上の粒径は半値巾
から計算すると、５０〜５００Åとマイクロクリスタル
のようになっているが、実際はこの結晶性の高い領域は
多数あってクラスタ構造を有し、その各クラスタ間は互
いにシリコン同志で結合（アンカリング）がされたセミ
アモルファス構造の被膜が形成れている。
晶のシリコンのピーク５２２ｃｍ−１より低周波側にシ
フトしたピークが観察される。見掛け上の粒径は半値巾
から計算すると、５０〜５００Åとマイクロクリスタル
のようになっているが、実際はこの結晶性の高い領域は
多数あってクラスタ構造を有し、その各クラスタ間は互
いにシリコン同志で結合（アンカリング）がされたセミ
アモルファス構造の被膜が形成れている。
【００２５】結果として、この被膜は実質的にグレイン
バウンダリ（ＧＢという）がないといってもよい状態を
呈する。キャリアは各クラスタ間をアンカリングされた
個所を通じ互いに容易に移動し得るため、いわゆるＧＢ
の明確に存在する多結晶シリコンよりも高いキャリア移
動度となる。即ちホール移動度（μｈ）＝１０〜２００
ｃｍ２／Ｖｓｅｃ、電子移動度（μｅ）＝１５〜３００
ｃｍ２／Ｖｓｅｃが得られる。
バウンダリ（ＧＢという）がないといってもよい状態を
呈する。キャリアは各クラスタ間をアンカリングされた
個所を通じ互いに容易に移動し得るため、いわゆるＧＢ
の明確に存在する多結晶シリコンよりも高いキャリア移
動度となる。即ちホール移動度（μｈ）＝１０〜２００
ｃｍ２／Ｖｓｅｃ、電子移動度（μｅ）＝１５〜３００
ｃｍ２／Ｖｓｅｃが得られる。
【００２６】他方、９００〜１２００℃の温度での高温
アニールにより被膜を多結晶化すると、核からの固相成
長により被膜中の不純物の偏析がおきて、ＧＢには酸
素、炭素、窒素等の不純物が多くなり、１つの結晶中の
移動度は大きいが、ＧＢでのバリア（障壁）により、そ
こでのキャリアの移動は阻害される。そして結果として
は１０ｃｍ２／Ｖｓｅｃ以上の移動度がなかなか得られ
ないのが実情である。
アニールにより被膜を多結晶化すると、核からの固相成
長により被膜中の不純物の偏析がおきて、ＧＢには酸
素、炭素、窒素等の不純物が多くなり、１つの結晶中の
移動度は大きいが、ＧＢでのバリア（障壁）により、そ
こでのキャリアの移動は阻害される。そして結果として
は１０ｃｍ２／Ｖｓｅｃ以上の移動度がなかなか得られ
ないのが実情である。
【００２７】本実施例ではかくの如くして、セミアモル
ファスまたはセミクリスタル構造を有するシリコン半導
体を作製した。そして、この上に酸化珪素膜をゲイト絶
縁膜４２０として厚さは５００〜２０００Å例えば１０
００Åに形成した。これはブロッキング層としての酸化
珪素膜５１の作製と同一条件とした。この成膜中に弗素
を少量添加させてもよい。
ファスまたはセミクリスタル構造を有するシリコン半導
体を作製した。そして、この上に酸化珪素膜をゲイト絶
縁膜４２０として厚さは５００〜２０００Å例えば１０
００Åに形成した。これはブロッキング層としての酸化
珪素膜５１の作製と同一条件とした。この成膜中に弗素
を少量添加させてもよい。
【００２８】さらに、この上にアルミニウムからなる金
属被膜を形成した。これをフォトマスクにてパターニン
グし、ゲイト電極４１３、４１６を形成した。例えばチ
ャネル長１０μｍ、厚さ０．３μｍの厚さに形成し、図
５（Ｂ）の形状を得た。また、このゲイト電極の延長部
分は図４の上面図におけるＹ方向の電極配線４３、４４
も同時に構成している。
属被膜を形成した。これをフォトマスクにてパターニン
グし、ゲイト電極４１３、４１６を形成した。例えばチ
ャネル長１０μｍ、厚さ０．３μｍの厚さに形成し、図
５（Ｂ）の形状を得た。また、このゲイト電極の延長部
分は図４の上面図におけるＹ方向の電極配線４３、４４
も同時に構成している。
【００２９】ゲイト電極の材料としては、アルミニウム
以外の金属材料、例えばモリブデン、クロムやドープさ
れたシリコン被膜等も使用できる。次に、図５（Ｃ）に
おいて、フォトレジストをフォトマスクを用いて形成
し、ＮＴＦＴ領域上にマスクを形成し、まずＰ型不純物
を添加した。すなわち、ＰＴＦＴ用のソース、ドレイン
領域４１０、４１２、４１５に対し、ホウ素を１×１０
１５ｃｍ−３のドープ量をイオン注入法によりゲイト電
極をマスクとしてセルファラインで形成した。
以外の金属材料、例えばモリブデン、クロムやドープさ
れたシリコン被膜等も使用できる。次に、図５（Ｃ）に
おいて、フォトレジストをフォトマスクを用いて形成
し、ＮＴＦＴ領域上にマスクを形成し、まずＰ型不純物
を添加した。すなわち、ＰＴＦＴ用のソース、ドレイン
領域４１０、４１２、４１５に対し、ホウ素を１×１０
１５ｃｍ−３のドープ量をイオン注入法によりゲイト電
極をマスクとしてセルファラインで形成した。
【００３０】また、ＮＴＦＴを作製する場合はＮ型不純
物として、リンを１×１０１５ｃｍ−３の濃度でイオン
注入法により添加することによりＮＴＦＴのソース、ド
レインを形成した。本実施例においては図４に示される
ようにＰＴＦＴ４１とＮＴＦＴ４０が平行に並んでいる
ので、それぞれに不純物を添加する際には片側のＴＦＴ
の領域をフォトレジスト等でマスクをすればよい。
物として、リンを１×１０１５ｃｍ−３の濃度でイオン
注入法により添加することによりＮＴＦＴのソース、ド
レインを形成した。本実施例においては図４に示される
ようにＰＴＦＴ４１とＮＴＦＴ４０が平行に並んでいる
ので、それぞれに不純物を添加する際には片側のＴＦＴ
の領域をフォトレジスト等でマスクをすればよい。
【００３１】また、イオン注入はゲイト絶縁膜４２０を
通じておこなった。しかし図５（Ｂ）において、ゲイト
電極４１３、４１６をマスクとしてシリコン膜上の酸化
珪素を除去した状態で、ホウ素、リンを直接シリコン膜
中にイオン注入してもよい。次に、６００℃にて１０〜
５０時間再び加熱アニールをおこなった。そして図４の
ＮＴＦＴの不純物領域４００、４０２、４０５、ＰＴＦ
Ｔの不純物領域４１０、４１２、４１５（図４（Ｃ））
の不純物を活性化してＮ＋、Ｐ＋とした。また、ゲイト
電極４１３下にはチャネル形成領域４１１と４０１（図
４（Ｂ））がゲイト電極４１６下にはチャネル形成領域
４１４と４０４がセミアモルファス半導体として形成さ
れている。
通じておこなった。しかし図５（Ｂ）において、ゲイト
電極４１３、４１６をマスクとしてシリコン膜上の酸化
珪素を除去した状態で、ホウ素、リンを直接シリコン膜
中にイオン注入してもよい。次に、６００℃にて１０〜
５０時間再び加熱アニールをおこなった。そして図４の
ＮＴＦＴの不純物領域４００、４０２、４０５、ＰＴＦ
Ｔの不純物領域４１０、４１２、４１５（図４（Ｃ））
の不純物を活性化してＮ＋、Ｐ＋とした。また、ゲイト
電極４１３下にはチャネル形成領域４１１と４０１（図
４（Ｂ））がゲイト電極４１６下にはチャネル形成領域
４１４と４０４がセミアモルファス半導体として形成さ
れている。
【００３２】かくすると、セルフアライン方式でありな
がらも、７００℃以上の工程を全く必要とすることな
く、図４に示すＣ／ＴＦＴを作ることができる。そのた
め、基板材料として、石英等の高価な基板を用いなくて
もよく、本発明の大画素の液晶電気光学装置にきわめて
適しているプロセスである。熱アニールは図５（Ａ），
（Ｃ）で２回おこなった。しかし図５（Ａ）のアニール
は求める特性によっては省略し、双方を図５（Ｃ）のア
ニールにより兼ねさせて製造時間の短縮を図ってもよ
い。
がらも、７００℃以上の工程を全く必要とすることな
く、図４に示すＣ／ＴＦＴを作ることができる。そのた
め、基板材料として、石英等の高価な基板を用いなくて
もよく、本発明の大画素の液晶電気光学装置にきわめて
適しているプロセスである。熱アニールは図５（Ａ），
（Ｃ）で２回おこなった。しかし図５（Ａ）のアニール
は求める特性によっては省略し、双方を図５（Ｃ）のア
ニールにより兼ねさせて製造時間の短縮を図ってもよ
い。
【００３３】また、図５（Ｃ）のアニール工程の前また
は後において、ゲイト電極４１３、４１６の表面を陽極
酸化して、酸化アルミニウム絶縁膜５３を形成し、絶縁
性を高めた。その結果、その後、セルファライン的にソ
ース、ドレイン領域の電極のコンタクトホールを形成で
き、チャネル領域の近くに給電点を設けることができ、
ソース、ドレイン領域における抵抗成分の影響を少なく
することが可能となった。
は後において、ゲイト電極４１３、４１６の表面を陽極
酸化して、酸化アルミニウム絶縁膜５３を形成し、絶縁
性を高めた。その結果、その後、セルファライン的にソ
ース、ドレイン領域の電極のコンタクトホールを形成で
き、チャネル領域の近くに給電点を設けることができ、
ソース、ドレイン領域における抵抗成分の影響を少なく
することが可能となった。
【００３４】次に、図５（Ｄ）において、前記したスパ
ッタ法により層間絶縁物４１８を酸化珪素膜により形成
した。この酸化珪素膜の形成はＬＰＣＶＤ法、光ＣＶＤ
法を用いてもよい。例えば０．２〜０．４μｍの厚さに
形成した。その後、フォトマスクを用いて電極用の窓５
４を形成した。この窓の作製にはフォトマスクを使用し
ておこなうが、その際に前述の酸化アルミニウム膜５３
にその端部をあわせてコンタクトホールを形成し、不純
物領域への給電点とチャネル形成領域との距離を短くす
ることができる。
ッタ法により層間絶縁物４１８を酸化珪素膜により形成
した。この酸化珪素膜の形成はＬＰＣＶＤ法、光ＣＶＤ
法を用いてもよい。例えば０．２〜０．４μｍの厚さに
形成した。その後、フォトマスクを用いて電極用の窓５
４を形成した。この窓の作製にはフォトマスクを使用し
ておこなうが、その際に前述の酸化アルミニウム膜５３
にその端部をあわせてコンタクトホールを形成し、不純
物領域への給電点とチャネル形成領域との距離を短くす
ることができる。
【００３５】さらにこれら全体をアルミニウムをスパッ
タ法により形成し、リード４５をフォトマスクを用いて
作製した。（図５（Ｅ））さらに図４（Ａ）に示す如
く、４つのＴＦＴを相補型とし、かつその出力端４０
５、４１５をコンタクト３１にて液晶装置の一方の画素
電極である透明電極６に連結するため、スバッタ法によ
りＩＴＯ（インジューム・スズ酸化膜）を形成した。そ
れをフォトマスクによりエッチングして、画素電極６を
構成させた。このＩＴＯは室温〜１５０℃で成膜し、そ
れを２００〜４００℃の酸素または大気中のアニールに
より成就した。
タ法により形成し、リード４５をフォトマスクを用いて
作製した。（図５（Ｅ））さらに図４（Ａ）に示す如
く、４つのＴＦＴを相補型とし、かつその出力端４０
５、４１５をコンタクト３１にて液晶装置の一方の画素
電極である透明電極６に連結するため、スバッタ法によ
りＩＴＯ（インジューム・スズ酸化膜）を形成した。そ
れをフォトマスクによりエッチングして、画素電極６を
構成させた。このＩＴＯは室温〜１５０℃で成膜し、そ
れを２００〜４００℃の酸素または大気中のアニールに
より成就した。
【００３６】かくの如くにして２つのＰＴＦＴ４１と２
つのＮＴＦＴ４０と透明導電膜の電極６とを同一ガラス
基板５０上に作製した。かかるＴＦＴの特性を下記の表
１に略記する。
つのＮＴＦＴ４０と透明導電膜の電極６とを同一ガラス
基板５０上に作製した。かかるＴＦＴの特性を下記の表
１に略記する。
【００３７】
【表１】
【００３８】かかる半導体を用いることにより、一般に
不可能とされていたＴＦＴに大きな移動度（大きなドレ
イン電流）を得ることができた。また、図４に示した液
晶電気光学装置のアクティブ素子として相補型ＴＦＴを
構成させることもできた。
不可能とされていたＴＦＴに大きな移動度（大きなドレ
イン電流）を得ることができた。また、図４に示した液
晶電気光学装置のアクティブ素子として相補型ＴＦＴを
構成させることもできた。
【００３９】図４において、Ｙ軸方向にＶＧＧ１、Ｖ
ＧＧ２を有するＹ軸方向の配線（以下Ｙ線ともいう）４
３、４４を形成した。なおＸ軸方向はＶＤＤ１、Ｖ
ＤＤ２とＸ軸方向の配線（以下Ｘ線ともいう）４５、４
６を形成した。２つのＮＴＦＴ４０と２つのＰＴＦＴ４
１はＹ線ＶＤＤ１とＸ線ＶＧＧ１との交差部に設けられ
Ｃ／ＴＦＴを形成している。また他の画素にも図４
（Ａ）に示すように同じ構成を有したＣ／ＴＦＴを用い
たマトリックス構成を有せしめた。
ＧＧ２を有するＹ軸方向の配線（以下Ｙ線ともいう）４
３、４４を形成した。なおＸ軸方向はＶＤＤ１、Ｖ
ＤＤ２とＸ軸方向の配線（以下Ｘ線ともいう）４５、４
６を形成した。２つのＮＴＦＴ４０と２つのＰＴＦＴ４
１はＹ線ＶＤＤ１とＸ線ＶＧＧ１との交差部に設けられ
Ｃ／ＴＦＴを形成している。また他の画素にも図４
（Ａ）に示すように同じ構成を有したＣ／ＴＦＴを用い
たマトリックス構成を有せしめた。
【００４０】１対のＰＴＦＴ、ＮＴＦＴからなるＣＴＦ
Ｔにおいては、ソース，ドレインである４０５、４１５
がコンタクト３１を介して画素電極である透明導電膜６
と連結され、他方のソース、ドレイン領域４００、４１
０はコンタクト３０によりマトリックス構成を有する一
方の信号線であるＸ線の４５に連結している。また、Ｎ
ＴＦＴ，ＰＴＦＴの全部のゲイト電極は一方の信号線で
あるＹ線の４３のアルミニウム配線に連結されている。
Ｔにおいては、ソース，ドレインである４０５、４１５
がコンタクト３１を介して画素電極である透明導電膜６
と連結され、他方のソース、ドレイン領域４００、４１
０はコンタクト３０によりマトリックス構成を有する一
方の信号線であるＸ線の４５に連結している。また、Ｎ
ＴＦＴ，ＰＴＦＴの全部のゲイト電極は一方の信号線で
あるＹ線の４３のアルミニウム配線に連結されている。
【００４１】すなわち、２つのＰＴＦＴが画素電極とＸ
線の信号線４５の間に直列に接続され、同様に２つのＮ
ＴＦＴも画素電極とＸ線の信号線４５の間に直列に接続
されこれら４つのＴＦＴでＣ／ＴＦＴを構成させること
ができた。
線の信号線４５の間に直列に接続され、同様に２つのＮ
ＴＦＴも画素電極とＸ線の信号線４５の間に直列に接続
されこれら４つのＴＦＴでＣ／ＴＦＴを構成させること
ができた。
【００４２】かくして２本のＸ線、Ｙ線に挟まれた間
（内側）に透明導電膜６と４つのＴＦＴによって構成さ
れるＣ／ＴＦＴとにより１つのピクセルを構成せしめ
た。かかる構造を左右、上下に繰り返すことにより、２
×２のマトリックスの１つの例またはそれを拡大した６
４０×４８０、１２８０×９６０といった大画素の液晶
電気光学装置を作ることが可能となった。
（内側）に透明導電膜６と４つのＴＦＴによって構成さ
れるＣ／ＴＦＴとにより１つのピクセルを構成せしめ
た。かかる構造を左右、上下に繰り返すことにより、２
×２のマトリックスの１つの例またはそれを拡大した６
４０×４８０、１２８０×９６０といった大画素の液晶
電気光学装置を作ることが可能となった。
【００４３】図４に示す構造を持った基板上に配向膜、
配向処理を施し、さらにこの基板ともう一方の画素電極
を有する基板との間に一定の間隔をあけて公知の方法に
より互いに配設した。そしてその間に液晶材料を注入し
て本実施例である液晶電気光学装置を完成させた。液晶
材料にＴＮ液晶を用いるならば、基板間の間隔を約１０
μｍ程度とし、透明導電膜双方に配向膜をラビング処理
して形成する必要がある。また液晶材料に強誘電性液晶
を用いる場合は、動作電圧を±２０Ｖとし、また、セル
の間隔を１．５〜３．５μｍ例えば２．３μｍとし、対
抗電極上のみに配向膜を設けてラビング処理を施せばよ
い。
配向処理を施し、さらにこの基板ともう一方の画素電極
を有する基板との間に一定の間隔をあけて公知の方法に
より互いに配設した。そしてその間に液晶材料を注入し
て本実施例である液晶電気光学装置を完成させた。液晶
材料にＴＮ液晶を用いるならば、基板間の間隔を約１０
μｍ程度とし、透明導電膜双方に配向膜をラビング処理
して形成する必要がある。また液晶材料に強誘電性液晶
を用いる場合は、動作電圧を±２０Ｖとし、また、セル
の間隔を１．５〜３．５μｍ例えば２．３μｍとし、対
抗電極上のみに配向膜を設けてラビング処理を施せばよ
い。
【００４４】分散型液晶またはポリマー型液晶を用いる
場合には、配向膜は不要であり、スイッチング速度を大
とするため、動作電圧は±１０〜±１５Ｖとし、セル間
隔（液晶を挟持する一対の基板の間隔）を１〜１０μｍ
と薄くした。特に分散型液晶を用いる場合には、偏光板
も不要のため、反射型としても、また透過型としても光
量を大きくすることができる。そしてその液晶はスレッ
シュホールドがないため、本発明のＣ／ＴＦＴの特徴で
ある明確なスレッシュホールド電圧が規定される駆動素
子（Ｃ／ＴＦＴ）を用いると大きなコントラスト得るこ
とができ、またクロストーク（隣の画素との悪干渉）を
除くことができた。
場合には、配向膜は不要であり、スイッチング速度を大
とするため、動作電圧は±１０〜±１５Ｖとし、セル間
隔（液晶を挟持する一対の基板の間隔）を１〜１０μｍ
と薄くした。特に分散型液晶を用いる場合には、偏光板
も不要のため、反射型としても、また透過型としても光
量を大きくすることができる。そしてその液晶はスレッ
シュホールドがないため、本発明のＣ／ＴＦＴの特徴で
ある明確なスレッシュホールド電圧が規定される駆動素
子（Ｃ／ＴＦＴ）を用いると大きなコントラスト得るこ
とができ、またクロストーク（隣の画素との悪干渉）を
除くことができた。
【００４５】本実施例においては、素子の半導体として
セミアモルファスまたはセミクリスタルを用いた。しか
し同じ目的であれば他の結晶構造の半導体を用いてもよ
いことはいうまでもない。また本実施例においては、液
晶電気光学装置の例を用いて説明したが、その他に画素
電極に電圧を印加し、そのことによって何らかの電気光
学的に表示、又は、光の変調をおこなえる表示装置一般
に本発明が適用されることはいうまでもない。例えば、
プラズマ・デイスプレー（ＰＤＰ）やエレクトロ・ルミ
ネッサンス（ＥＬ）等がその例である。
セミアモルファスまたはセミクリスタルを用いた。しか
し同じ目的であれば他の結晶構造の半導体を用いてもよ
いことはいうまでもない。また本実施例においては、液
晶電気光学装置の例を用いて説明したが、その他に画素
電極に電圧を印加し、そのことによって何らかの電気光
学的に表示、又は、光の変調をおこなえる表示装置一般
に本発明が適用されることはいうまでもない。例えば、
プラズマ・デイスプレー（ＰＤＰ）やエレクトロ・ルミ
ネッサンス（ＥＬ）等がその例である。
【００４６】本実施例の特長は、１つの画素に複数のＴ
ＦＴが相補構成をして設けられていること、また画素電
極６は液晶電位ＶＬＣを構成するが、それは、ＰＴＦＴ
がＯＮでありＮＴＦＴがＯＦＦか、またはＰＴＦＴがＯ
ＦＦでありＮＴＦＴがＯＮか、のいずれのレベルに固定
されることである。
ＦＴが相補構成をして設けられていること、また画素電
極６は液晶電位ＶＬＣを構成するが、それは、ＰＴＦＴ
がＯＮでありＮＴＦＴがＯＦＦか、またはＰＴＦＴがＯ
ＦＦでありＮＴＦＴがＯＮか、のいずれのレベルに固定
されることである。
【００４７】以下、図６を用いて本実施例のＣ／ＴＦＴ
の動作原理を説明する。図３に示されている一対の信号
線ＶＤＤ１、ＶＤＤ２、ＶＧＧ１、ＶＧＧ２とに信号電
圧を加えることによって、画素部分に電圧を印加し、液
晶電気光学効果を発現させるものである。図６にＡ点
（ＶＤＤ１とＶＧＧ１との交点に位置する画素）に存在
する液晶に電圧を印加するためにこれら４つの信号線お
よび他方の基板上の対抗電極に加える信号電圧の駆動波
形チャートを示す。図６を見ればわかるように図３に示
されているのは２×２のマトリックスであるので１フレ
ームは２分割されている。またこの場合における液晶３
に実際に印加される電圧をブロックＡ電圧として示す。
の動作原理を説明する。図３に示されている一対の信号
線ＶＤＤ１、ＶＤＤ２、ＶＧＧ１、ＶＧＧ２とに信号電
圧を加えることによって、画素部分に電圧を印加し、液
晶電気光学効果を発現させるものである。図６にＡ点
（ＶＤＤ１とＶＧＧ１との交点に位置する画素）に存在
する液晶に電圧を印加するためにこれら４つの信号線お
よび他方の基板上の対抗電極に加える信号電圧の駆動波
形チャートを示す。図６を見ればわかるように図３に示
されているのは２×２のマトリックスであるので１フレ
ームは２分割されている。またこの場合における液晶３
に実際に印加される電圧をブロックＡ電圧として示す。
【００４８】図６に示されているのは単にＯＮ、ＯＦＦ
の状態のみであるが、階調表示をするためにはＶＤＤ１
またはＶＤＤ２に加える信号電圧のをその強弱に応じた
信号電圧波形にすればよい。例えば図３の場合におい
て、Ａ点の液晶の透過率を大きくとりたいのならば、図
６のＶＤＤ１の液晶の透過率に応じて高い電圧の信号電
圧を加えればよく、逆に液晶の透過率を小さくとりたい
のならば低い電圧の信号電圧を加えればよい。（すなわ
ち、ＶＤＤ１、ＶＤＤ２の印加電圧を調節することによ
り、階調表示をさせることができる。図のＢ点とは、Ｖ
ＤＤ２の接続された画素電極の電位を示す。ＶＤＤ２が
常にＯＦＦなので、ＶＧＧ１、ＶＧＧ２の選択に関わら
ず、常にＯＦＦ状態である。）
の状態のみであるが、階調表示をするためにはＶＤＤ１
またはＶＤＤ２に加える信号電圧のをその強弱に応じた
信号電圧波形にすればよい。例えば図３の場合におい
て、Ａ点の液晶の透過率を大きくとりたいのならば、図
６のＶＤＤ１の液晶の透過率に応じて高い電圧の信号電
圧を加えればよく、逆に液晶の透過率を小さくとりたい
のならば低い電圧の信号電圧を加えればよい。（すなわ
ち、ＶＤＤ１、ＶＤＤ２の印加電圧を調節することによ
り、階調表示をさせることができる。図のＢ点とは、Ｖ
ＤＤ２の接続された画素電極の電位を示す。ＶＤＤ２が
常にＯＦＦなので、ＶＧＧ１、ＶＧＧ２の選択に関わら
ず、常にＯＦＦ状態である。）
【００４９】一方、ＶＧＧ１、ＶＧＧ２に加える信号電
圧はＣ／ＴＦＴのスレッシュホールド電圧Ｖｔｈよりも
大きくなければならない（ＶＧＧ》Ｖｔｈ。さらに図６
に示されるように印加電圧に対して液晶が反応する電圧
であるスレッシュホールド電圧ともいえるＶ
ＯＦＦＳＥＴ電圧をマイナス電位で対抗電極に印加する
ことは、液晶の透過率と液晶への印加電圧の関係を利用
して階調表示をする場合に有用である。
圧はＣ／ＴＦＴのスレッシュホールド電圧Ｖｔｈよりも
大きくなければならない（ＶＧＧ》Ｖｔｈ。さらに図６
に示されるように印加電圧に対して液晶が反応する電圧
であるスレッシュホールド電圧ともいえるＶ
ＯＦＦＳＥＴ電圧をマイナス電位で対抗電極に印加する
ことは、液晶の透過率と液晶への印加電圧の関係を利用
して階調表示をする場合に有用である。
【００５０】このような駆動おいて、ＰＴＦＴ４１また
はＮＴＦＴ４０を構成する２つのＴＦＴうち１つがショ
ートまたはリーク等により、動作不良となった場合、Ｃ
ＴＦＴが１つのみであれば、ＶＤＤ１またはＶＤＤ２の
印加電圧がＶＧＧ１またはＶＧＧ２の選択信号にかかわ
らず、そのまま液晶画素部分に加えられることになり、
常にＯＮ状態（またはＯＦＦ状態）となってしまう。本
発明のようにＶＤＤ１またはＶＤＤ２と画素電極間に直
列に２つのＰＴＦＴ、ＮＴＦＴを設けることにより、一
方のＴＦＴのソース、ドレイン間がショートしても、他
方のＴＦＴにて選択、非選択を制御できるので、ＴＦＴ
の補償をおこなうことができ、液晶電気光学装置の歩留
り向上に役立つ。
はＮＴＦＴ４０を構成する２つのＴＦＴうち１つがショ
ートまたはリーク等により、動作不良となった場合、Ｃ
ＴＦＴが１つのみであれば、ＶＤＤ１またはＶＤＤ２の
印加電圧がＶＧＧ１またはＶＧＧ２の選択信号にかかわ
らず、そのまま液晶画素部分に加えられることになり、
常にＯＮ状態（またはＯＦＦ状態）となってしまう。本
発明のようにＶＤＤ１またはＶＤＤ２と画素電極間に直
列に２つのＰＴＦＴ、ＮＴＦＴを設けることにより、一
方のＴＦＴのソース、ドレイン間がショートしても、他
方のＴＦＴにて選択、非選択を制御できるので、ＴＦＴ
の補償をおこなうことができ、液晶電気光学装置の歩留
り向上に役立つ。
【００５１】
【発明の効果】本発明の構成をとることによって、ＴＦ
ＴのＯＮ時のドレイン電流を大きくすることができ、よ
って、様々な半導体装置において、その能力を最大限に
発揮させることができた。本発明は実施例に示したよう
な電気光学装置に限らす、様々な半導体装置に適用でき
ることは明らかであろう。このように本発明は工業上、
有益である。
ＴのＯＮ時のドレイン電流を大きくすることができ、よ
って、様々な半導体装置において、その能力を最大限に
発揮させることができた。本発明は実施例に示したよう
な電気光学装置に限らす、様々な半導体装置に適用でき
ることは明らかであろう。このように本発明は工業上、
有益である。
【図１】本発明の構成を２×２のマトリックスに組んだ
場合の説明図である。
場合の説明図である。
【図２】本発明を使用しない従来の例を示す。
【図３】本発明の実施例の一例を示す。
【図４】本実施例１の上面図並びに断面図を示す。
【図５】ＴＦＴの作製工程図の一例をしめす。
【図６】Ｃ／ＴＦＴを駆動させる信号の一例を示す。
６ 画素電極部分 ４０ Ｐチャネル型薄膜トランジスタ（ＰＴＦＴ） ４１ Ｎチャネル型薄膜トランジスタ（ＮＴＦＴ） ４００、４０２、４０５ ソース，ドレイン電極 ４１０、４１２、４１５ ソース，ドレイン電極 ４１３、４１６ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G02F 1/136 500 G02F 29/786
Claims (5)
- 【請求項１】 絶縁表面上に形成された少なくとも１組
の薄膜トランジスタからなり、 前記各薄膜トランジスタは、 ソース領域およびドレイン領域と、前記ソース領域と前
記ドレイン領域にはさまれたチャネル形成領域とを含む
半導体膜と、 前記半導体膜上に形成されたゲイト絶縁膜と、 前記チャネル形成領域上に前記ゲイト絶縁膜を介して形
成されたアルミニウムよりなるゲイト電極とを少なくと
も有し、 前記１組の薄膜トランジスタは直列に接続され、 前記ゲイト電極は、前記ゲイト電極を陽極酸化すること
によって形成された酸化物によって覆われた表面を有す
ることを特徴とする半導体装置。 - 【請求項２】 絶縁表面上に形成された少なくとも１組
の薄膜トランジスタにおいて、 前記各薄膜トランジスタは、 ソース領域およびドレイン領域と、前記ソース領域と前
記ドレイン領域にはさまれたチャネル形成領域とを含む
半導体膜と、 前記半導体膜上に形成されたゲイト絶縁膜と、 前 記チャネル形成領域上に前記ゲイト絶縁膜を介して形
成されたアルミニウムよりなるゲイト電極とを少なくと
も有し、 前記１組の薄膜トランジスタは画素電極と信号線の間に
直列に接続され、 前記ゲイト電極は、前記ゲイト電極を陽極酸化すること
によって形成された酸化物によって覆われた表面を有す
ることを特徴とする半導体装置。 - 【請求項３】 前記１組の薄膜トランジスタは１組のＰ
チャネル型トランジスタもしくは１組のＮチャネル型ト
ランジスタよりなる請求項１または請求項２記載の半導
体装置。 - 【請求項４】 前記ゲイト電極側面の前記酸化物の端面
と概略一致して前記ソース領域または前記ドレイン領域
からの取り出し電極用のコンタクトホールを更に設けた
ことを特徴とする請求項１または請求項２記載の半導体
装置。 - 【請求項５】 請求項４において、前記コンタクトホー
ルは前記ゲイト電極を利用したセルフアラインで形成さ
れた構造であることを特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7678591A JP2873632B2 (ja) | 1991-03-15 | 1991-03-15 | 半導体装置 |
| KR1019920004132A KR0133845B1 (ko) | 1991-03-15 | 1992-03-13 | 반도체장치와 그를 사용한 전기광학장치 |
| US08/247,924 US5642213A (en) | 1991-03-15 | 1994-05-20 | Electro-optical device |
| US08/470,598 US6236064B1 (en) | 1991-03-15 | 1995-06-06 | Electro-optical device |
| US09/102,283 US6713783B1 (en) | 1991-03-15 | 1998-06-22 | Compensating electro-optical device including thin film transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7678591A JP2873632B2 (ja) | 1991-03-15 | 1991-03-15 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20502098A Division JP3220092B2 (ja) | 1991-03-15 | 1998-07-21 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0627484A JPH0627484A (ja) | 1994-02-04 |
| JP2873632B2 true JP2873632B2 (ja) | 1999-03-24 |
Family
ID=13615264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7678591A Expired - Fee Related JP2873632B2 (ja) | 1991-03-15 | 1991-03-15 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5642213A (ja) |
| JP (1) | JP2873632B2 (ja) |
| KR (1) | KR0133845B1 (ja) |
Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950001360B1 (ko) * | 1990-11-26 | 1995-02-17 | 가부시키가이샤 한도오따이 에네루기 겐큐쇼 | 전기 광학장치와 그 구동방법 |
| JP3556679B2 (ja) | 1992-05-29 | 2004-08-18 | 株式会社半導体エネルギー研究所 | 電気光学装置 |
| JP2873632B2 (ja) | 1991-03-15 | 1999-03-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US6713783B1 (en) | 1991-03-15 | 2004-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Compensating electro-optical device including thin film transistors |
| CN1146056C (zh) | 1994-06-02 | 2004-04-14 | 株式会社半导体能源研究所 | 有源矩阵显示器 |
| WO1996000408A1 (en) * | 1994-06-24 | 1996-01-04 | Hitachi, Ltd. | Active matrix type liquid crystal display device and its driving method |
| US6198464B1 (en) | 1995-01-13 | 2001-03-06 | Hitachi, Ltd. | Active matrix type liquid crystal display system and driving method therefor |
| TW344901B (en) * | 1995-02-15 | 1998-11-11 | Handotai Energy Kenkyusho Kk | Active matrix display device |
| TW345654B (en) * | 1995-02-15 | 1998-11-21 | Handotai Energy Kenkyusho Kk | Active matrix display device |
| US6072454A (en) * | 1996-03-01 | 2000-06-06 | Kabushiki Kaisha Toshiba | Liquid crystal display device |
| JP4014676B2 (ja) * | 1996-08-13 | 2007-11-28 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
| JP3788649B2 (ja) * | 1996-11-22 | 2006-06-21 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| JP3795606B2 (ja) * | 1996-12-30 | 2006-07-12 | 株式会社半導体エネルギー研究所 | 回路およびそれを用いた液晶表示装置 |
| US6088070A (en) * | 1997-01-17 | 2000-07-11 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix liquid crystal with capacitor between light blocking film and pixel connecting electrode |
| US6462722B1 (en) | 1997-02-17 | 2002-10-08 | Seiko Epson Corporation | Current-driven light-emitting display apparatus and method of producing the same |
| KR100586715B1 (ko) * | 1997-02-17 | 2006-06-08 | 세이코 엡슨 가부시키가이샤 | 유기 ｅｌ 장치 |
| JP3308880B2 (ja) * | 1997-11-07 | 2002-07-29 | キヤノン株式会社 | 液晶表示装置と投写型液晶表示装置 |
| JPH11195487A (ja) * | 1997-12-27 | 1999-07-21 | Tdk Corp | 有機ｅｌ素子 |
| US6506635B1 (en) * | 1999-02-12 | 2003-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and method of forming the same |
| US6346730B1 (en) * | 1999-04-06 | 2002-02-12 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device having a pixel TFT formed in a display region and a drive circuit formed in the periphery of the display region on the same substrate |
| US8853696B1 (en) * | 1999-06-04 | 2014-10-07 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and electronic device |
| JP2001077108A (ja) * | 1999-08-31 | 2001-03-23 | Nec Corp | 半導体装置及び複合酸化物薄膜の製造方法 |
| TW591584B (en) | 1999-10-21 | 2004-06-11 | Semiconductor Energy Lab | Active matrix type display device |
| US6580094B1 (en) * | 1999-10-29 | 2003-06-17 | Semiconductor Energy Laboratory Co., Ltd. | Electro luminescence display device |
| TW587239B (en) * | 1999-11-30 | 2004-05-11 | Semiconductor Energy Lab | Electric device |
| US6825488B2 (en) * | 2000-01-26 | 2004-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| TW521226B (en) * | 2000-03-27 | 2003-02-21 | Semiconductor Energy Lab | Electro-optical device |
| JP4014831B2 (ja) * | 2000-09-04 | 2007-11-28 | 株式会社半導体エネルギー研究所 | Ｅｌ表示装置及びその駆動方法 |
| JP2002358031A (ja) | 2001-06-01 | 2002-12-13 | Semiconductor Energy Lab Co Ltd | 発光装置及びその駆動方法 |
| JP4149168B2 (ja) | 2001-11-09 | 2008-09-10 | 株式会社半導体エネルギー研究所 | 発光装置 |
| KR100444030B1 (ko) * | 2002-07-16 | 2004-08-12 | 엘지.필립스 엘시디 주식회사 | 유기전계 발광소자 |
| US6803275B1 (en) | 2002-12-03 | 2004-10-12 | Fasl, Llc | ONO fabrication process for reducing oxygen vacancy content in bottom oxide layer in flash memory devices |
| US7033957B1 (en) | 2003-02-05 | 2006-04-25 | Fasl, Llc | ONO fabrication process for increasing oxygen content at bottom oxide-substrate interface in flash memory devices |
| JP4574127B2 (ja) | 2003-03-26 | 2010-11-04 | 株式会社半導体エネルギー研究所 | 素子基板及び発光装置 |
| US7199397B2 (en) * | 2004-05-05 | 2007-04-03 | Au Optronics Corporation | AMOLED circuit layout |
| TWI293713B (en) * | 2004-07-02 | 2008-02-21 | Au Optronics Corp | Display panel and fabrication method thereof |
| US7382421B2 (en) * | 2004-10-12 | 2008-06-03 | Hewlett-Packard Development Company, L.P. | Thin film transistor with a passivation layer |
| KR101219038B1 (ko) * | 2004-10-26 | 2013-01-07 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| WO2006054568A1 (ja) * | 2004-11-19 | 2006-05-26 | Matsushita Electric Industrial Co., Ltd. | 有機半導体回路及びその駆動方法 |
| KR101404582B1 (ko) * | 2006-01-20 | 2014-06-09 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시장치의 구동방법 |
| CN100502606C (zh) * | 2006-01-23 | 2009-06-17 | 友达光电股份有限公司 | 像素结构、有机电致发光显示单元及其修补方法 |
| TWI459103B (zh) * | 2009-02-02 | 2014-11-01 | Au Optronics Corp | 畫素結構及其製造方法 |
| CN106990574B (zh) * | 2017-06-02 | 2021-02-02 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法、显示装置及其驱动方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2717233B2 (ja) | 1991-03-06 | 1998-02-18 | 株式会社 半導体エネルギー研究所 | 絶縁ゲイト型電界効果半導体装置およびその作製方法 |
Family Cites Families (62)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5124341B2 (ja) * | 1971-12-24 | 1976-07-23 | ||
| US4065781A (en) * | 1974-06-21 | 1977-12-27 | Westinghouse Electric Corporation | Insulated-gate thin film transistor with low leakage current |
| US4042854A (en) | 1975-11-21 | 1977-08-16 | Westinghouse Electric Corporation | Flat panel display device with integral thin film transistor control system |
| US4006383A (en) | 1975-11-28 | 1977-02-01 | Westinghouse Electric Corporation | Electroluminescent display panel with enlarged active display areas |
| US4045302A (en) * | 1976-07-08 | 1977-08-30 | Burroughs Corporation | Multilevel metallization process |
| JPS5327483A (en) | 1976-08-27 | 1978-03-14 | Hitachi Ltd | Evalution of material structure |
| JPS53144297A (en) * | 1977-05-20 | 1978-12-15 | Matsushita Electric Ind Co Ltd | Display device |
| JPS5529154A (en) * | 1978-08-23 | 1980-03-01 | Shunpei Yamazaki | Semiconductor device |
| US4466172A (en) * | 1979-01-08 | 1984-08-21 | American Microsystems, Inc. | Method for fabricating MOS device with self-aligned contacts |
| GB2081018B (en) * | 1980-07-31 | 1985-06-26 | Suwa Seikosha Kk | Active matrix assembly for display device |
| US4409724A (en) | 1980-11-03 | 1983-10-18 | Texas Instruments Incorporated | Method of fabricating display with semiconductor circuits on monolithic structure and flat panel display produced thereby |
| EP0058548B1 (en) | 1981-02-16 | 1986-08-06 | Fujitsu Limited | Method of producing mosfet type semiconductor device |
| JPS584180A (ja) | 1981-06-30 | 1983-01-11 | セイコーエプソン株式会社 | アクテイブマトリクス基板 |
| JPS587163A (ja) | 1981-07-03 | 1983-01-14 | Matsushita Graphic Commun Syst Inc | 静電現像装置 |
| JPS5823479A (ja) * | 1981-08-05 | 1983-02-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS58100461A (ja) * | 1981-12-10 | 1983-06-15 | Japan Electronic Ind Dev Assoc<Jeida> | 薄膜トランジスタの製造方法 |
| JPS58115864A (ja) * | 1981-12-28 | 1983-07-09 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| FR2524714B1 (fr) * | 1982-04-01 | 1986-05-02 | Suwa Seikosha Kk | Transistor a couche mince |
| US4770498A (en) * | 1982-07-12 | 1988-09-13 | Hosiden Electronics Co., Ltd. | Dot-matrix liquid crystal display |
| US4602192A (en) | 1983-03-31 | 1986-07-22 | Matsushita Electric Industrial Co., Ltd. | Thin film integrated device |
| JPS6066288A (ja) | 1983-09-21 | 1985-04-16 | セイコーエプソン株式会社 | 液晶表示装置 |
| JPS60213062A (ja) * | 1984-04-09 | 1985-10-25 | Hosiden Electronics Co Ltd | 薄膜トランジスタの製造方法 |
| US4727044A (en) | 1984-05-18 | 1988-02-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of making a thin film transistor with laser recrystallized source and drain |
| JPS6137284A (ja) * | 1984-07-31 | 1986-02-22 | ジューキ株式会社 | ミシンの縫製パタ−ン作成装置 |
| JPH0693166B2 (ja) * | 1984-09-05 | 1994-11-16 | 株式会社日立製作所 | 液晶素子 |
| JPS6211829A (ja) * | 1985-03-28 | 1987-01-20 | Toshiba Corp | アクテイブマトリツクス形液晶表示装置 |
| JPS6245182A (ja) * | 1985-08-23 | 1987-02-27 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
| EP0222215B1 (en) | 1985-10-23 | 1991-10-16 | Hitachi, Ltd. | Polysilicon mos transistor and method of manufacturing the same |
| JPH0799774B2 (ja) | 1986-11-06 | 1995-10-25 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| JPS63151083A (ja) * | 1986-12-16 | 1988-06-23 | Hitachi Ltd | 薄膜半導体装置 |
| JPS63261875A (ja) * | 1987-04-20 | 1988-10-28 | Seiko Epson Corp | 固体撮像装置 |
| JPS63289534A (ja) * | 1987-05-22 | 1988-11-28 | Seiko Epson Corp | アクテイブマトリクスパネル |
| GB2206721A (en) * | 1987-07-03 | 1989-01-11 | Philips Electronic Associated | Active matrix display device |
| JPS6430133A (en) * | 1987-07-24 | 1989-02-01 | New Japan Radio Co Ltd | Manufacture of embeded heater for miniature cathode |
| JPH07114184B2 (ja) | 1987-07-27 | 1995-12-06 | 日本電信電話株式会社 | 薄膜形シリコン半導体装置およびその製造方法 |
| JPS6450028A (en) * | 1987-08-21 | 1989-02-27 | Nec Corp | Thin film transistor substrate |
| JP2786628B2 (ja) * | 1987-10-15 | 1998-08-13 | シャープ株式会社 | 液晶パネルの電極構造 |
| US5075674A (en) * | 1987-11-19 | 1991-12-24 | Sharp Kabushiki Kaisha | Active matrix substrate for liquid crystal display |
| JPH01165172A (ja) * | 1987-12-22 | 1989-06-29 | Ricoh Co Ltd | 薄膜トランジスターの製造方法 |
| JP2653099B2 (ja) * | 1988-05-17 | 1997-09-10 | セイコーエプソン株式会社 | アクティブマトリクスパネル，投写型表示装置及びビューファインダー |
| JP2657071B2 (ja) | 1988-07-18 | 1997-09-24 | 三洋電機株式会社 | 多結晶シリコン薄膜及びその形成方法 |
| JPH0816756B2 (ja) * | 1988-08-10 | 1996-02-21 | シャープ株式会社 | 透過型アクティブマトリクス液晶表示装置 |
| JPH0285826A (ja) * | 1988-09-22 | 1990-03-27 | Hitachi Ltd | 表示パネル |
| JPH0290683A (ja) * | 1988-09-28 | 1990-03-30 | Seiko Epson Corp | 薄膜トランジスタ及びその製造方法 |
| US5066110A (en) * | 1988-12-26 | 1991-11-19 | Sharp Kabushiki Kaisha | Liquid crystal display apparatus |
| US5159476A (en) * | 1988-12-28 | 1992-10-27 | Sony Corporation | Liquid crystal display unit having large image area and high resolution |
| JPH02273934A (ja) * | 1989-04-17 | 1990-11-08 | Oki Electric Ind Co Ltd | 半導体素子およびその製造方法 |
| JP2941908B2 (ja) * | 1989-07-31 | 1999-08-30 | キヤノン株式会社 | 薄膜トランジスタ及びその製造方法並びにそれを有する装置 |
| GB2235326A (en) * | 1989-08-16 | 1991-02-27 | Philips Electronic Associated | Active matrix liquid crystal colour display devices |
| US5153690A (en) * | 1989-10-18 | 1992-10-06 | Hitachi, Ltd. | Thin-film device |
| JPH03163529A (ja) * | 1989-11-22 | 1991-07-15 | Sharp Corp | アクティブマトリクス表示装置 |
| JPH02230130A (ja) * | 1989-12-15 | 1990-09-12 | Semiconductor Energy Lab Co Ltd | 液晶電気光学装置 |
| US5056895A (en) * | 1990-05-21 | 1991-10-15 | Greyhawk Systems, Inc. | Active matrix liquid crystal liquid crystal light valve including a dielectric mirror upon a leveling layer and having fringing fields |
| US5126283A (en) * | 1990-05-21 | 1992-06-30 | Motorola, Inc. | Process for the selective encapsulation of an electrically conductive structure in a semiconductor device |
| JP3226223B2 (ja) * | 1990-07-12 | 2001-11-05 | 株式会社東芝 | 薄膜トランジスタアレイ装置および液晶表示装置 |
| JPH0817235B2 (ja) * | 1990-08-29 | 1996-02-21 | 株式会社東芝 | オフセットゲート構造トランジスタおよびその製造方法 |
| JP3060656B2 (ja) | 1990-11-26 | 2000-07-10 | セイコーエプソン株式会社 | 液晶表示素子 |
| DE69128876T2 (de) * | 1990-11-30 | 1998-08-06 | Sharp Kk | Dünnfilm-Halbleitervorrichtung |
| KR960010723B1 (ko) * | 1990-12-20 | 1996-08-07 | 가부시끼가이샤 한도오따이 에네루기 겐큐쇼 | 전기광학장치 |
| US5289030A (en) * | 1991-03-06 | 1994-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with oxide layer |
| JP2873632B2 (ja) | 1991-03-15 | 1999-03-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| GB2255443B (en) * | 1991-04-30 | 1995-09-13 | Samsung Electronics Co Ltd | Fabricating a metal electrode of a semiconductor device |
-
1991
- 1991-03-15 JP JP7678591A patent/JP2873632B2/ja not_active Expired - Fee Related
-
1992
- 1992-03-13 KR KR1019920004132A patent/KR0133845B1/ko not_active Expired - Fee Related
-
1994
- 1994-05-20 US US08/247,924 patent/US5642213A/en not_active Expired - Lifetime
-
1995
- 1995-06-06 US US08/470,598 patent/US6236064B1/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2717233B2 (ja) | 1991-03-06 | 1998-02-18 | 株式会社 半導体エネルギー研究所 | 絶縁ゲイト型電界効果半導体装置およびその作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0627484A (ja) | 1994-02-04 |
| KR920018511A (ko) | 1992-10-22 |
| US5642213A (en) | 1997-06-24 |
| US6236064B1 (en) | 2001-05-22 |
| KR0133845B1 (ko) | 1998-04-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2873632B2 (ja) | 半導体装置 | |
| JP2999271B2 (ja) | 表示装置 | |
| US5946561A (en) | Semiconductor device and method for forming the same | |
| US6713783B1 (en) | Compensating electro-optical device including thin film transistors | |
| US5583369A (en) | Semiconductor device and method for forming the same | |
| US7564057B1 (en) | Semiconductor device having an aluminum nitride film | |
| US7462515B2 (en) | Electro-optical device and driving method for the same | |
| US6369788B1 (en) | Electro-optical device and driving method for the same | |
| JP2916606B2 (ja) | 表示装置 | |
| JP3320845B2 (ja) | 半導体装置の作製方法 | |
| JP3297674B2 (ja) | 表示装置 | |
| JP2717233B2 (ja) | 絶縁ゲイト型電界効果半導体装置およびその作製方法 | |
| JP3133248B2 (ja) | 電気光学装置 | |
| JP3350528B2 (ja) | アクティブマトリクス型表示装置 | |
| JP2742725B2 (ja) | 表示装置 | |
| JP3220092B2 (ja) | 表示装置 | |
| JP3013259B2 (ja) | 液晶表示装置 | |
| JP3229938B2 (ja) | 表示装置 | |
| JP3476763B2 (ja) | アクティブマトリクス装置 | |
| JP3651731B2 (ja) | 表示装置 | |
| JP3000177B2 (ja) | 表示装置 | |
| JP2852919B2 (ja) | 液晶表示装置 | |
| KR20040090302A (ko) | 박막트랜지스터 및 그 형성방법 | |
| JP3330910B2 (ja) | 電気光学装置 | |
| JP3362022B2 (ja) | ディスプレイ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080114 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090114 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090114 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100114 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100114 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100114 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100114 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |