JP2792801B2 - 半導体集積回路並びにその設計方法及び製造方法 - Google Patents
半導体集積回路並びにその設計方法及び製造方法Info
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、位相同期ループ回路
を備える半導体集積回路に関し、特にゲートアレイ等の
マスタスライス方式をとる半導体集積回路に関するもの
である。
を備える半導体集積回路に関し、特にゲートアレイ等の
マスタスライス方式をとる半導体集積回路に関するもの
である。
【０００２】
【従来の技術】一般に、複数の半導体集積回路（以下、
ＬＳＩと記す）から構成される単一の装置を実現する場
合には、共通のクロック信号を使用して複数のＬＳＩ間
の同期をとる。この場合、共通のクロック信号が各ＬＳ
Ｉの有する内部回路に到達する位相は、各ＬＳＩ間で相
互にずれる。また、同一のＬＳＩの有する内部回路にお
いても、内部回路の有する素子の配置位置により、各素
子に与えられるクロック信号の位相にずれが生じる。前
者はチップ間スキューと、また後者はチップ内スキュー
と呼ばれ、回路の動作において問題となっている。
ＬＳＩと記す）から構成される単一の装置を実現する場
合には、共通のクロック信号を使用して複数のＬＳＩ間
の同期をとる。この場合、共通のクロック信号が各ＬＳ
Ｉの有する内部回路に到達する位相は、各ＬＳＩ間で相
互にずれる。また、同一のＬＳＩの有する内部回路にお
いても、内部回路の有する素子の配置位置により、各素
子に与えられるクロック信号の位相にずれが生じる。前
者はチップ間スキューと、また後者はチップ内スキュー
と呼ばれ、回路の動作において問題となっている。
【０００３】チップ間スキューの問題に対処するため、
各ＬＳＩの内部に位相同期ループ（phase-locked-loop
、以下ＰＬＬと記す）回路を構成し、ＬＳＩ内部のク
ロックの位相をモニタして共通のクロック信号の位相と
同期させるという方法が提案されている。かかる技術
は、例えば特開平２−２２４１０４号公報に示されてい
る。
各ＬＳＩの内部に位相同期ループ（phase-locked-loop
、以下ＰＬＬと記す）回路を構成し、ＬＳＩ内部のク
ロックの位相をモニタして共通のクロック信号の位相と
同期させるという方法が提案されている。かかる技術
は、例えば特開平２−２２４１０４号公報に示されてい
る。
【０００４】図９は、回路基板上に配置される複数のＬ
ＳＩの回路構成を示す平面図であり、前述の提案を説明
するものである。ＬＳＩ７０Ａ，７０Ｂ，７０Ｃはそれ
ぞれ内部回路７１Ａ，７１Ｂ，７１Ｃを、またそれぞれ
ＰＬＬ回路７２Ａ，７２Ｂ，７２Ｃを、またそれぞれド
ライバー回路７６Ａ，７６Ｂ，７６Ｃを備えている。
ＳＩの回路構成を示す平面図であり、前述の提案を説明
するものである。ＬＳＩ７０Ａ，７０Ｂ，７０Ｃはそれ
ぞれ内部回路７１Ａ，７１Ｂ，７１Ｃを、またそれぞれ
ＰＬＬ回路７２Ａ，７２Ｂ，７２Ｃを、またそれぞれド
ライバー回路７６Ａ，７６Ｂ，７６Ｃを備えている。
【０００５】ＬＳＩ７０Ａ，７０Ｂ，７０Ｃには共通し
て外部クロック信号７３が与えられている。また内部回
路７１Ａ，７１Ｂ，７１Ｃはいずれもバスライン７４で
相互に接続されている。
て外部クロック信号７３が与えられている。また内部回
路７１Ａ，７１Ｂ，７１Ｃはいずれもバスライン７４で
相互に接続されている。
【０００６】ＬＳＩ７０Ａに注目すると、内部回路７１
Ａにはクロック信号がドライバー回路７６Ａから供給さ
れ、内部回路７１Ａの各素子に分配される。その分配さ
れたクロック信号の一つが内部クロック信号７５Ａとし
てモニタされる。つまり、ＰＬＬ回路７２Ａに入力さ
れ、外部クロック信号７３とその位相が比較される。そ
して内部クロック信号７５Ａが外部クロック信号７３と
同期するようにＰＬＬ回路７２Ａ及びドライバー回路７
６Ａが動作する。
Ａにはクロック信号がドライバー回路７６Ａから供給さ
れ、内部回路７１Ａの各素子に分配される。その分配さ
れたクロック信号の一つが内部クロック信号７５Ａとし
てモニタされる。つまり、ＰＬＬ回路７２Ａに入力さ
れ、外部クロック信号７３とその位相が比較される。そ
して内部クロック信号７５Ａが外部クロック信号７３と
同期するようにＰＬＬ回路７２Ａ及びドライバー回路７
６Ａが動作する。
【０００７】このような操作は他のＬＳＩ７０Ｂ，７０
Ｃにおいても、それぞれ内部クロック信号７５Ｂ，７５
Ｃに対して、それぞれＰＬＬ回路７２Ｂ，７２Ｃ、また
それぞれドライバー回路７６Ｂ，７６Ｃによって行われ
る。したがって、各ＬＳＩ７０Ａ，７０Ｂ，７０Ｃに共
通して、内部クロック信号７５Ａ，７５Ｂ，７５Ｃが外
部クロック信号７３と同期することになり、チップ間ス
キューを改善することができる。
Ｃにおいても、それぞれ内部クロック信号７５Ｂ，７５
Ｃに対して、それぞれＰＬＬ回路７２Ｂ，７２Ｃ、また
それぞれドライバー回路７６Ｂ，７６Ｃによって行われ
る。したがって、各ＬＳＩ７０Ａ，７０Ｂ，７０Ｃに共
通して、内部クロック信号７５Ａ，７５Ｂ，７５Ｃが外
部クロック信号７３と同期することになり、チップ間ス
キューを改善することができる。
【０００８】
【発明が解決しようとする課題】従来のＬＳＩは以上の
ように構成され、チップ間スキューを改善することがで
きても、各内部回路７１Ａ，７１Ｂ，７１Ｃにおいては
チップ内スキューが依然として存在する。このため、例
えば内部回路７１Ａで考えると、内部クロック信号７５
Ａを内部回路７１Ａのある素子から取り出して外部クロ
ック７３と同期させた際、ドライバー回路７６Ａにより
近い素子のクロック信号は、外部クロックよりも進んだ
位相となってしまう。逆に内部クロック信号７５Ａを取
り出した素子より遠い素子のクロック信号は、外部クロ
ックよりも遅れた位相となってしまう。
ように構成され、チップ間スキューを改善することがで
きても、各内部回路７１Ａ，７１Ｂ，７１Ｃにおいては
チップ内スキューが依然として存在する。このため、例
えば内部回路７１Ａで考えると、内部クロック信号７５
Ａを内部回路７１Ａのある素子から取り出して外部クロ
ック７３と同期させた際、ドライバー回路７６Ａにより
近い素子のクロック信号は、外部クロックよりも進んだ
位相となってしまう。逆に内部クロック信号７５Ａを取
り出した素子より遠い素子のクロック信号は、外部クロ
ックよりも遅れた位相となってしまう。
【０００９】このため内部クロック７５Ａを取り出す素
子を任意に選ぶと、最悪の場合にはチップ内スキュー分
だけ、各ＬＳＩ相互におけるチップ間スキューが増大す
ることになる。従って、いかなる位相のチップ内スキュ
ーを有するようなクロックを内部クロック７５Ａとして
選択するかを、各ＬＳＩにおいて統一し、内部クロック
信号７５Ａを取り出す素子を決定しなければならない。
しかるに、セミカスタム方式をとるゲートアレイの場合
には内部回路７１Ａを自動的に配置配線するため、配置
のいかんによってはチップ内スキューが増大するだけで
なく、内部クロック信号７５Ａを取り出す素子の位置も
変化する可能性がある。従って、外部クロック信号７３
に対するチップ内スキューの分布範囲は所望の値に設定
することができず、チップ間スキューを十分抑制するこ
とができないという問題点があった。
子を任意に選ぶと、最悪の場合にはチップ内スキュー分
だけ、各ＬＳＩ相互におけるチップ間スキューが増大す
ることになる。従って、いかなる位相のチップ内スキュ
ーを有するようなクロックを内部クロック７５Ａとして
選択するかを、各ＬＳＩにおいて統一し、内部クロック
信号７５Ａを取り出す素子を決定しなければならない。
しかるに、セミカスタム方式をとるゲートアレイの場合
には内部回路７１Ａを自動的に配置配線するため、配置
のいかんによってはチップ内スキューが増大するだけで
なく、内部クロック信号７５Ａを取り出す素子の位置も
変化する可能性がある。従って、外部クロック信号７３
に対するチップ内スキューの分布範囲は所望の値に設定
することができず、チップ間スキューを十分抑制するこ
とができないという問題点があった。
【００１０】このような問題を解決するひとつの手段と
して、内部回路７１Ａの配置配線の終了後、これとＰＬ
Ｌ回路７２Ａとの間に遅延回路を挿入し、内部クロック
信号７５Ａを遅延させてずれた位相の調整を行う方法も
考えられる。しかし、ＬＳＩの温度上昇によって遅延回
路の遅延値が変動すると、上記位相の調整が不適切にな
るという問題が生じる。
して、内部回路７１Ａの配置配線の終了後、これとＰＬ
Ｌ回路７２Ａとの間に遅延回路を挿入し、内部クロック
信号７５Ａを遅延させてずれた位相の調整を行う方法も
考えられる。しかし、ＬＳＩの温度上昇によって遅延回
路の遅延値が変動すると、上記位相の調整が不適切にな
るという問題が生じる。
【００１１】この発明は上記のような問題点を解消する
ためになされたもので、外部クロック信号に対し、遅延
回路を挿入することなく内部回路のチップ内スキューの
分布範囲を所望の値に調整できると共に、自動配置配線
を行って内部回路を実現した場合でも上記位相の調整が
可能なように、モニタされるべき内部クロック信号を引
き出す素子を選択できるＰＬＬ回路を備えた半導体集積
回路を得ることを目的とする。
ためになされたもので、外部クロック信号に対し、遅延
回路を挿入することなく内部回路のチップ内スキューの
分布範囲を所望の値に調整できると共に、自動配置配線
を行って内部回路を実現した場合でも上記位相の調整が
可能なように、モニタされるべき内部クロック信号を引
き出す素子を選択できるＰＬＬ回路を備えた半導体集積
回路を得ることを目的とする。
【００１２】
【課題を解決するための手段】この発明にかかる半導体
集積回路の第１の態様は、第１及び第２の領域に区分さ
れる。そして、第１の領域においては、複数の素子を有
し、基礎クロック信号を受けて素子のそれぞれに内部ク
ロック信号を与える少なくとも一つの内部回路と、内部
回路に対応する位相調整手段とが備えられる。また、第
２の領域においては、素子に対応し、その中の一つが位
相比較手段として選択される複数の位相比較手段候補が
更に備えられる。位相比較手段は、一の内部クロック信
号と、一の内部クロック信号の位相の基準となる外部ク
ロック信号とを受け、一の内部クロック信号と外部クロ
ック信号との位相差を示す位相差信号を出力する。位相
調整手段は、位相差信号を受けて一の内部クロック信号
と外部クロック信号との位相差を所定の値に調整する。
集積回路の第１の態様は、第１及び第２の領域に区分さ
れる。そして、第１の領域においては、複数の素子を有
し、基礎クロック信号を受けて素子のそれぞれに内部ク
ロック信号を与える少なくとも一つの内部回路と、内部
回路に対応する位相調整手段とが備えられる。また、第
２の領域においては、素子に対応し、その中の一つが位
相比較手段として選択される複数の位相比較手段候補が
更に備えられる。位相比較手段は、一の内部クロック信
号と、一の内部クロック信号の位相の基準となる外部ク
ロック信号とを受け、一の内部クロック信号と外部クロ
ック信号との位相差を示す位相差信号を出力する。位相
調整手段は、位相差信号を受けて一の内部クロック信号
と外部クロック信号との位相差を所定の値に調整する。
【００１３】この発明にかかる半導体集積回路の第２の
態様は、第１及び第２の領域に区分される。そして、第
１の領域においては、複数の素子を有し、基礎クロック
信号を受けて素子のそれぞれに内部クロック信号を与え
る少なくとも一つの内部回路、並びに内部回路に対応す
る位相調整手段及び第１位相比較手段、が備えられる。
また、第２の領域においては、素子に対応し、その中の
一つが第２位相比較手段として選択される複数の位相比
較手段候補が更に備えられる。第２位相比較手段は、一
の内部クロック信号と、一の内部クロック信号の位相の
基準となる外部クロック信号とを受け、一の内部クロッ
ク信号と外部クロック信号の遷移状態を示す複数の遷移
信号を出力する。第１位相比較手段は、遷移信号を受け
て、一の内部クロック信号と外部クロック信号の位相差
を示す位相差信号を出力する。そして位相調整手段は、
位相差信号を受けて一の内部クロック信号と外部クロッ
ク信号との位相差を所定の値に調整する。
態様は、第１及び第２の領域に区分される。そして、第
１の領域においては、複数の素子を有し、基礎クロック
信号を受けて素子のそれぞれに内部クロック信号を与え
る少なくとも一つの内部回路、並びに内部回路に対応す
る位相調整手段及び第１位相比較手段、が備えられる。
また、第２の領域においては、素子に対応し、その中の
一つが第２位相比較手段として選択される複数の位相比
較手段候補が更に備えられる。第２位相比較手段は、一
の内部クロック信号と、一の内部クロック信号の位相の
基準となる外部クロック信号とを受け、一の内部クロッ
ク信号と外部クロック信号の遷移状態を示す複数の遷移
信号を出力する。第１位相比較手段は、遷移信号を受け
て、一の内部クロック信号と外部クロック信号の位相差
を示す位相差信号を出力する。そして位相調整手段は、
位相差信号を受けて一の内部クロック信号と外部クロッ
ク信号との位相差を所定の値に調整する。
【００１４】この発明にかかる半導体集積回路の設計方
法の第１の態様は、この発明にかかる半導体集積回路の
第１の態様を設計する方法である。（ａ）設計対象とな
る対象領域を特定する工程と、（ｂ）対象領域を第１及
び第２の領域に区分する工程と、（ｃ）第１の領域にお
いて、複数の素子を有し、基礎クロック信号を受けて素
子のそれぞれに内部クロック信号を与える少なくとも一
つの内部回路と、内部回路に対応する位相調整手段と、
を設計する工程と、（ｄ）第２の領域において、素子に
対応し、その中の一つが位相比較手段として選択される
複数の位相比較手段候補を設計する工程と、（ｅ）位相
を調整すべき内部クロック信号が与えられる一の素子を
特定する工程と、（ｆ）一の素子に対応した一の位相比
較手段候補を、位相比較手段として特定する工程と、を
備える。
法の第１の態様は、この発明にかかる半導体集積回路の
第１の態様を設計する方法である。（ａ）設計対象とな
る対象領域を特定する工程と、（ｂ）対象領域を第１及
び第２の領域に区分する工程と、（ｃ）第１の領域にお
いて、複数の素子を有し、基礎クロック信号を受けて素
子のそれぞれに内部クロック信号を与える少なくとも一
つの内部回路と、内部回路に対応する位相調整手段と、
を設計する工程と、（ｄ）第２の領域において、素子に
対応し、その中の一つが位相比較手段として選択される
複数の位相比較手段候補を設計する工程と、（ｅ）位相
を調整すべき内部クロック信号が与えられる一の素子を
特定する工程と、（ｆ）一の素子に対応した一の位相比
較手段候補を、位相比較手段として特定する工程と、を
備える。
【００１５】この発明にかかる半導体集積回路の設計方
法の第２の態様も、この発明にかかる半導体集積回路の
第１の態様を設計する方法である。工程（ａ）〜（ｃ）
は第１の態様と同じであるが、工程（ｄ）以降は次のよ
うになる。即ち、（ｄ）第２の領域において、素子に対
応し、その中の一つが位相比較手段の配置位置として特
定される複数の第３の領域を特定する工程と、（ｅ）位
相を調整すべき内部クロック信号が与えられる一の素子
を特定する工程と、（ｆ）一の素子に対応した一の第３
の領域に、位相比較手段を設計する工程と、を備える。
法の第２の態様も、この発明にかかる半導体集積回路の
第１の態様を設計する方法である。工程（ａ）〜（ｃ）
は第１の態様と同じであるが、工程（ｄ）以降は次のよ
うになる。即ち、（ｄ）第２の領域において、素子に対
応し、その中の一つが位相比較手段の配置位置として特
定される複数の第３の領域を特定する工程と、（ｅ）位
相を調整すべき内部クロック信号が与えられる一の素子
を特定する工程と、（ｆ）一の素子に対応した一の第３
の領域に、位相比較手段を設計する工程と、を備える。
【００１６】この発明にかかる半導体集積回路の製造方
法の第１の態様は、この発明にかかる半導体集積回路の
第１の態様を製造する方法である。（ａ）半導体基板上
に対象領域を特定する工程と、（ｂ）対象領域を第１及
び第２の領域に区分する工程と、（ｃ）第１の領域にお
いて、複数の素子を有し、基礎クロック信号を受けて素
子のそれぞれに内部クロック信号を与える少なくとも一
つの内部回路と、内部回路に対応する位相調整手段と、
を形成する工程と、（ｄ）第２の領域において、素子に
対応し、その中の一つが位相比較手段として選択される
複数の位相比較手段候補を形成する工程と、（ｅ）位相
を調整すべき内部クロック信号が与えられる一の素子を
特定する工程と、（ｆ）一の素子に対応した一の位相比
較手段候補を、位相比較手段として特定する工程と、
（ｇ）位相比較手段と位相調整手段とを接続する工程
と、を備える。
法の第１の態様は、この発明にかかる半導体集積回路の
第１の態様を製造する方法である。（ａ）半導体基板上
に対象領域を特定する工程と、（ｂ）対象領域を第１及
び第２の領域に区分する工程と、（ｃ）第１の領域にお
いて、複数の素子を有し、基礎クロック信号を受けて素
子のそれぞれに内部クロック信号を与える少なくとも一
つの内部回路と、内部回路に対応する位相調整手段と、
を形成する工程と、（ｄ）第２の領域において、素子に
対応し、その中の一つが位相比較手段として選択される
複数の位相比較手段候補を形成する工程と、（ｅ）位相
を調整すべき内部クロック信号が与えられる一の素子を
特定する工程と、（ｆ）一の素子に対応した一の位相比
較手段候補を、位相比較手段として特定する工程と、
（ｇ）位相比較手段と位相調整手段とを接続する工程
と、を備える。
【００１７】この発明にかかる半導体集積回路の製造方
法の第２の態様も、この発明にかかる半導体集積回路の
第１の態様を製造する方法である。工程（ａ）〜（ｃ）
は第１の態様と同じであるが、工程（ｄ）以降は次のよ
うになる。即ち、（ｄ）第２の領域において、素子に対
応し、その中の一つが位相比較手段の配置位置として特
定される複数の第３の領域を特定する工程と、（ｅ）位
相を調整すべき内部クロック信号が与えられる一の素子
を特定する工程と、（ｆ）一の素子に対応した一の第３
の領域に、位相比較手段を形成する工程と、（ｇ）位相
比較手段と位相調整手段とを接続する工程と、を備え
る。
法の第２の態様も、この発明にかかる半導体集積回路の
第１の態様を製造する方法である。工程（ａ）〜（ｃ）
は第１の態様と同じであるが、工程（ｄ）以降は次のよ
うになる。即ち、（ｄ）第２の領域において、素子に対
応し、その中の一つが位相比較手段の配置位置として特
定される複数の第３の領域を特定する工程と、（ｅ）位
相を調整すべき内部クロック信号が与えられる一の素子
を特定する工程と、（ｆ）一の素子に対応した一の第３
の領域に、位相比較手段を形成する工程と、（ｇ）位相
比較手段と位相調整手段とを接続する工程と、を備え
る。
【００１８】これらの設計方法の第１及び第２の態様、
並びに製造方法の第１及び第２の態様のいずれにおいて
も、位相比較手段は、一の素子に与えられる一の内部ク
ロック信号と、一の内部クロック信号の位相の基準とな
る外部クロック信号とを受け、一の内部クロック信号と
外部クロック信号との位相差を示す位相差信号を出力
し、位相調整手段は、位相差信号を受けて一の内部クロ
ック信号と外部クロック信号との位相差を所定の値に調
整する。
並びに製造方法の第１及び第２の態様のいずれにおいて
も、位相比較手段は、一の素子に与えられる一の内部ク
ロック信号と、一の内部クロック信号の位相の基準とな
る外部クロック信号とを受け、一の内部クロック信号と
外部クロック信号との位相差を示す位相差信号を出力
し、位相調整手段は、位相差信号を受けて一の内部クロ
ック信号と外部クロック信号との位相差を所定の値に調
整する。
【００１９】この発明にかかる半導体集積回路の設計方
法の第３の態様は、この発明にかかる半導体集積回路の
第２の態様を設計する方法である。（ａ）設計対象とな
る対象領域を特定する工程と、（ｂ）対象領域を第１及
び第２の領域に区分する工程と、（ｃ）第１の領域にお
いて、複数の素子を有し、基礎クロック信号を受けて素
子のそれぞれに内部クロック信号を与える少なくとも一
つの内部回路と、内部回路に対応する位相調整手段及び
第１位相比較手段と、を設計する工程と、（ｄ）第２の
領域において、素子に対応し、その中の一つが第２位相
比較手段として選択される複数の位相比較手段候補を設
計する工程と、（ｅ）位相を調整すべき内部クロック信
号が与えられる一の素子を特定する工程と、（ｆ）一の
素子に対応した一の位相比較手段候補を、第２位相比較
手段として特定する工程と、を備える。
法の第３の態様は、この発明にかかる半導体集積回路の
第２の態様を設計する方法である。（ａ）設計対象とな
る対象領域を特定する工程と、（ｂ）対象領域を第１及
び第２の領域に区分する工程と、（ｃ）第１の領域にお
いて、複数の素子を有し、基礎クロック信号を受けて素
子のそれぞれに内部クロック信号を与える少なくとも一
つの内部回路と、内部回路に対応する位相調整手段及び
第１位相比較手段と、を設計する工程と、（ｄ）第２の
領域において、素子に対応し、その中の一つが第２位相
比較手段として選択される複数の位相比較手段候補を設
計する工程と、（ｅ）位相を調整すべき内部クロック信
号が与えられる一の素子を特定する工程と、（ｆ）一の
素子に対応した一の位相比較手段候補を、第２位相比較
手段として特定する工程と、を備える。
【００２０】この発明にかかる半導体集積回路の設計方
法の第４の態様も、この発明にかかる半導体集積回路の
第２の態様を設計する方法である。工程（ａ）〜（ｃ）
は第１の態様と同じであるが、工程（ｄ）以降は次のよ
うになる。即ち、（ｄ）第２の領域において、素子に対
応し、その中の一つが第２位相比較手段の配置位置とし
て特定される複数の第３の領域を特定する工程と、
（ｅ）位相を調整すべき内部クロック信号が与えられる
一の素子を特定する工程と、（ｆ）一の素子に対応した
一の第３の領域に、第２位相比較手段を設計する工程
と、を備える。
法の第４の態様も、この発明にかかる半導体集積回路の
第２の態様を設計する方法である。工程（ａ）〜（ｃ）
は第１の態様と同じであるが、工程（ｄ）以降は次のよ
うになる。即ち、（ｄ）第２の領域において、素子に対
応し、その中の一つが第２位相比較手段の配置位置とし
て特定される複数の第３の領域を特定する工程と、
（ｅ）位相を調整すべき内部クロック信号が与えられる
一の素子を特定する工程と、（ｆ）一の素子に対応した
一の第３の領域に、第２位相比較手段を設計する工程
と、を備える。
【００２１】この発明にかかる半導体集積回路の製造方
法の第３の態様は、この発明にかかる半導体集積回路の
第２の態様を製造する方法である。（ａ）半導体基板上
に対象領域を特定する工程と、（ｂ）対象領域を第１及
び第２の領域に区分する工程と、（ｃ）第１の領域にお
いて、複数の素子を有し、基礎クロック信号を受けて素
子のそれぞれに内部クロック信号を与える少なくとも一
つの内部回路と、内部回路に対応する位相調整手段及び
第１位相比較手段と、を形成する工程と、（ｄ）第２の
領域において、素子に対応し、その中の一つが第２位相
比較手段として選択される複数の位相比較手段候補を形
成する工程と、（ｅ）位相を調整すべき内部クロック信
号が与えられる一の素子を特定する工程と、（ｆ）一の
素子に対応した一の位相比較手段候補を、第２位相比較
手段として特定する工程と、（ｇ）第２位相比較手段、
第１位相比較手段、及び位相調整手段をこの順に接続す
る工程と、を備える。
法の第３の態様は、この発明にかかる半導体集積回路の
第２の態様を製造する方法である。（ａ）半導体基板上
に対象領域を特定する工程と、（ｂ）対象領域を第１及
び第２の領域に区分する工程と、（ｃ）第１の領域にお
いて、複数の素子を有し、基礎クロック信号を受けて素
子のそれぞれに内部クロック信号を与える少なくとも一
つの内部回路と、内部回路に対応する位相調整手段及び
第１位相比較手段と、を形成する工程と、（ｄ）第２の
領域において、素子に対応し、その中の一つが第２位相
比較手段として選択される複数の位相比較手段候補を形
成する工程と、（ｅ）位相を調整すべき内部クロック信
号が与えられる一の素子を特定する工程と、（ｆ）一の
素子に対応した一の位相比較手段候補を、第２位相比較
手段として特定する工程と、（ｇ）第２位相比較手段、
第１位相比較手段、及び位相調整手段をこの順に接続す
る工程と、を備える。
【００２２】この発明にかかる半導体集積回路の製造方
法の第４の態様も、この発明にかかる半導体集積回路の
第２の態様を製造する方法である。工程（ａ）〜（ｃ）
は第１の態様と同じであるが、工程（ｄ）以降は次のよ
うになる。即ち、（ｄ）第２の領域において、素子に対
応し、その中の一つが第２位相比較手段の配置位置とし
て特定される複数の第３の領域を特定する工程と、
（ｅ）位相を調整すべき内部クロック信号が与えられる
一の素子を特定する工程と、（ｆ）一の素子に対応した
一の第３の領域に、第２位相比較手段を形成する工程
と、（ｇ）第２位相比較手段、第１位相比較手段、及び
位相調整手段をこの順に接続する工程と、を備える。
法の第４の態様も、この発明にかかる半導体集積回路の
第２の態様を製造する方法である。工程（ａ）〜（ｃ）
は第１の態様と同じであるが、工程（ｄ）以降は次のよ
うになる。即ち、（ｄ）第２の領域において、素子に対
応し、その中の一つが第２位相比較手段の配置位置とし
て特定される複数の第３の領域を特定する工程と、
（ｅ）位相を調整すべき内部クロック信号が与えられる
一の素子を特定する工程と、（ｆ）一の素子に対応した
一の第３の領域に、第２位相比較手段を形成する工程
と、（ｇ）第２位相比較手段、第１位相比較手段、及び
位相調整手段をこの順に接続する工程と、を備える。
【００２３】これらの設計方法の第３及び第４の態様、
並びに製造方法の第３及び第４の態様のいずれにおいて
も、第２位相比較手段は、一の内部クロック信号と、一
の内部クロック信号の位相の基準となる外部クロック信
号とを受け、一の内部クロック信号と外部クロック信号
の遷移状態を示す複数の遷移信号を出力し、第１位相比
較手段は、遷移信号を受けて、一の内部クロック信号と
外部クロック信号の位相差を示す位相差信号を出力し、
位相調整手段は、位相差信号を受けて一の内部クロック
信号と外部クロック信号の位相差を所定の値に調整す
る。
並びに製造方法の第３及び第４の態様のいずれにおいて
も、第２位相比較手段は、一の内部クロック信号と、一
の内部クロック信号の位相の基準となる外部クロック信
号とを受け、一の内部クロック信号と外部クロック信号
の遷移状態を示す複数の遷移信号を出力し、第１位相比
較手段は、遷移信号を受けて、一の内部クロック信号と
外部クロック信号の位相差を示す位相差信号を出力し、
位相調整手段は、位相差信号を受けて一の内部クロック
信号と外部クロック信号の位相差を所定の値に調整す
る。
【００２４】
【作用】この発明にかかる半導体集積回路の第１の態
様、半導体集積回路の設計方法の第１及び第２の態様、
並びに半導体集積回路の製造方法の第１及び第２の態様
においては、複数の位相比較手段候補のうち、外部クロ
ック信号と同期をとるべき内部クロック信号が与えられ
る素子の近傍に位置するものを位相比較手段として選択
することができる。
様、半導体集積回路の設計方法の第１及び第２の態様、
並びに半導体集積回路の製造方法の第１及び第２の態様
においては、複数の位相比較手段候補のうち、外部クロ
ック信号と同期をとるべき内部クロック信号が与えられ
る素子の近傍に位置するものを位相比較手段として選択
することができる。
【００２５】この発明にかかる半導体集積回路の第２の
態様、半導体集積回路の設計方法の第３及び第４の態
様、並びに半導体集積回路の製造方法の第３及び第４の
態様においては、第１の位相比較手段と第２の位相比較
手段との距離が離れていても、複数の遷移信号は互いに
同程度に遅延する。
態様、半導体集積回路の設計方法の第３及び第４の態
様、並びに半導体集積回路の製造方法の第３及び第４の
態様においては、第１の位相比較手段と第２の位相比較
手段との距離が離れていても、複数の遷移信号は互いに
同程度に遅延する。
【００２６】
【実施例】実施例１．図１はこの発明の一実施例を説明
するブロック図である。簡単のため、単一の装置を構成
する複数のＬＳＩのうちの一つのＬＳＩ７０についての
み図示している。
するブロック図である。簡単のため、単一の装置を構成
する複数のＬＳＩのうちの一つのＬＳＩ７０についての
み図示している。
【００２７】ＬＳＩ７０は内部回路７１を備えている。
そして内部回路７１の外部には、位相比較器１４Ａ，１
４Ｂ，１４Ｃ、チャージポンプ回路１６、ループフィル
タ１８、電圧制御発振器１０、ドライバー回路７６が備
えられている。また、内部回路７１の内部には回路素子
７７Ａ，７７Ｂ，７７Ｃが備えられている。
そして内部回路７１の外部には、位相比較器１４Ａ，１
４Ｂ，１４Ｃ、チャージポンプ回路１６、ループフィル
タ１８、電圧制御発振器１０、ドライバー回路７６が備
えられている。また、内部回路７１の内部には回路素子
７７Ａ，７７Ｂ，７７Ｃが備えられている。
【００２８】ドライバー回路７６は基礎クロック信号７
５を出力し、基礎クロック信号７５が内部回路７１内を
伝搬して回路素子７７Ａ，７７Ｂ，７７Ｃにそれぞれ内
部クロック信号６５Ａ，６５Ｂ，６５Ｃが与えられる。
５を出力し、基礎クロック信号７５が内部回路７１内を
伝搬して回路素子７７Ａ，７７Ｂ，７７Ｃにそれぞれ内
部クロック信号６５Ａ，６５Ｂ，６５Ｃが与えられる。
【００２９】回路素子７７Ａ，７７Ｂ，７７Ｃは、この
順にドライバー回路７６に近いため、内部クロック信号
６５Ａ，６５Ｂ，６５Ｃはこの順に位相が早い。したが
って、位相の遅い内部クロック信号６５Ｃを外部クロッ
ク信号７３と同期させたい場合には、内部クロック信号
６５Ｃが与えられる回路素子７７Ｃの近傍に配置された
位相比較器１４Ｃを選択して、チャージポンプ回路１６
に接続することができる。
順にドライバー回路７６に近いため、内部クロック信号
６５Ａ，６５Ｂ，６５Ｃはこの順に位相が早い。したが
って、位相の遅い内部クロック信号６５Ｃを外部クロッ
ク信号７３と同期させたい場合には、内部クロック信号
６５Ｃが与えられる回路素子７７Ｃの近傍に配置された
位相比較器１４Ｃを選択して、チャージポンプ回路１６
に接続することができる。
【００３０】具体的には、図１に示されるように、外部
クロック信号７３及び内部クロック信号６５Ｃをそれぞ
れ位相比較器１４Ｃに与える配線６３Ｃ、６４Ｃを敷設
し、また配線６７Ｃ，６６Ｃを敷設して位相比較器１４
Ｃをチャージポンプ回路１６に接続する。
クロック信号７３及び内部クロック信号６５Ｃをそれぞ
れ位相比較器１４Ｃに与える配線６３Ｃ、６４Ｃを敷設
し、また配線６７Ｃ，６６Ｃを敷設して位相比較器１４
Ｃをチャージポンプ回路１６に接続する。
【００３１】図３は、位相比較器１４Ｃをチャージポン
プ回路１６に接続して、内部クロック６５Ｃの位相に同
期をかける場合の各部の動作を説明するブロック図であ
る。チャージポンプ回路１６、ループフィルタ１８、電
圧制御発振器１０は位相比較器１４Ｃと共にＰＬＬ回路
７２を構成している。
プ回路１６に接続して、内部クロック６５Ｃの位相に同
期をかける場合の各部の動作を説明するブロック図であ
る。チャージポンプ回路１６、ループフィルタ１８、電
圧制御発振器１０は位相比較器１４Ｃと共にＰＬＬ回路
７２を構成している。
【００３２】電圧制御発振器１０により発生した信号は
ドライバー回路７６によって基礎クロック信号７５とな
って内部回路７１へ分配される。基礎クロック信号７５
が分配され、回路素子７７Ｃに与えられた内部クロック
信号６５Ｃは、配線６４Ｃを伝搬して位相比較器１４Ｃ
の一方の入力端に入力する。図３においては構成を明確
にするために配線６４Ｃを長く引き回して描いている
が、図１に示されるように、実際には回路素子７７Ｃと
位相比較器１４Ｃとは近接しているので、配線６４Ｃの
長さは短く、この部分での内部クロック信号６５Ｃの位
相のずれは無視することができる。
ドライバー回路７６によって基礎クロック信号７５とな
って内部回路７１へ分配される。基礎クロック信号７５
が分配され、回路素子７７Ｃに与えられた内部クロック
信号６５Ｃは、配線６４Ｃを伝搬して位相比較器１４Ｃ
の一方の入力端に入力する。図３においては構成を明確
にするために配線６４Ｃを長く引き回して描いている
が、図１に示されるように、実際には回路素子７７Ｃと
位相比較器１４Ｃとは近接しているので、配線６４Ｃの
長さは短く、この部分での内部クロック信号６５Ｃの位
相のずれは無視することができる。
【００３３】位相比較器１４Ｃは、内部クロック信号６
５Ｃと配線６３Ｃとを伝搬する外部クロック信号７３と
の位相を比較し、アップ信号またはダウン信号をチャー
ジポンプ回路１６に供給する。
５Ｃと配線６３Ｃとを伝搬する外部クロック信号７３と
の位相を比較し、アップ信号またはダウン信号をチャー
ジポンプ回路１６に供給する。
【００３４】チャージポンプ回路１６はアップ信号また
はダウン信号を受けて正または負の電荷をパルス信号と
して出力する。ループフィルタ１８はチャージポンプ回
路１６に接続され、パルス信号を受けてこれを平滑化し
て出力する。電圧制御発振器１０はループフィルタ１８
に接続され、ループフィルタ１８の出力の電圧によって
制御されて出力する基礎クロック信号７５の位相を変化
させる。
はダウン信号を受けて正または負の電荷をパルス信号と
して出力する。ループフィルタ１８はチャージポンプ回
路１６に接続され、パルス信号を受けてこれを平滑化し
て出力する。電圧制御発振器１０はループフィルタ１８
に接続され、ループフィルタ１８の出力の電圧によって
制御されて出力する基礎クロック信号７５の位相を変化
させる。
【００３５】この結果、内部クロック信号６５Ｃの位相
はドライバー回路７６で発生する遅延時間に依らずに外
部クロック信号７３の位相に近づいてゆく。両者の位相
が一致すると、位相比較器１４Ｃの出力するアップ信
号、ダウン信号は極めて細いパルス幅の信号しか出力し
なくなり、ループフィルタ１８の出力電圧はほぼ一定と
なるので、位相が一致した状態が維持し続けられる。
はドライバー回路７６で発生する遅延時間に依らずに外
部クロック信号７３の位相に近づいてゆく。両者の位相
が一致すると、位相比較器１４Ｃの出力するアップ信
号、ダウン信号は極めて細いパルス幅の信号しか出力し
なくなり、ループフィルタ１８の出力電圧はほぼ一定と
なるので、位相が一致した状態が維持し続けられる。
【００３６】以上のようにして内部クロック信号６５Ｃ
と外部クロック信号７３との同期をとることができる。
と外部クロック信号７３との同期をとることができる。
【００３７】同様にして、ドライバー回路７６に近い回
路素子７７Ａに与えられる内部クロック信号６５Ａと外
部クロック信号７３との同期をとりたい場合には、位相
比較器１４Ａを選択してチャージポンプ回路１６に接続
することができる。図２は、そのような場合の接続関係
を示すブロック図である。内部クロック信号６５Ａ及び
外部クロック信号７３を位相比較器１４Ａにそれぞれ与
える配線６４Ａ，６３Ａを敷設し、また位相比較器１４
Ａをチャージポンプ回路１６に接続する配線６６Ａ，６
７Ａを敷設する。この場合、ＰＬＬ回路７２は位相比較
器１４Ａ、チャージポンプ回路１６、ループフィルタ１
８、電圧制御発振器１０から構成されることになるが、
上記と同様にして動作し、内部クロック信号６５Ａと外
部クロック信号７３との同期がとられる。
路素子７７Ａに与えられる内部クロック信号６５Ａと外
部クロック信号７３との同期をとりたい場合には、位相
比較器１４Ａを選択してチャージポンプ回路１６に接続
することができる。図２は、そのような場合の接続関係
を示すブロック図である。内部クロック信号６５Ａ及び
外部クロック信号７３を位相比較器１４Ａにそれぞれ与
える配線６４Ａ，６３Ａを敷設し、また位相比較器１４
Ａをチャージポンプ回路１６に接続する配線６６Ａ，６
７Ａを敷設する。この場合、ＰＬＬ回路７２は位相比較
器１４Ａ、チャージポンプ回路１６、ループフィルタ１
８、電圧制御発振器１０から構成されることになるが、
上記と同様にして動作し、内部クロック信号６５Ａと外
部クロック信号７３との同期がとられる。
【００３８】この場合、デジタル回路ゆえにノイズの影
響の少ない位相比較器１４Ａのみをドライバー回路７６
の近くに配置すればよく、ノイズの影響を受けやすいチ
ャージポンプ回路１６、ループフィルタ１８、電圧制御
発振器１０をドライバー回路７６から離して設けること
ができるので、ノイズに強いＰＬＬ回路を提供すること
ができる。
響の少ない位相比較器１４Ａのみをドライバー回路７６
の近くに配置すればよく、ノイズの影響を受けやすいチ
ャージポンプ回路１６、ループフィルタ１８、電圧制御
発振器１０をドライバー回路７６から離して設けること
ができるので、ノイズに強いＰＬＬ回路を提供すること
ができる。
【００３９】また、図示しないが、回路素子７７Ｂに与
えられる内部クロック信号６５Ｂと外部クロック信号７
３との同期をとりたい場合には、位相比較器１４Ｂを選
択してチャージポンプ回路１６に接続することができ
る。即ち、あるＬＳＩのある回路素子と他のＬＳＩのあ
る回路素子と同期して動作させたい場合には、各々のＬ
ＳＩにおいて、着目している回路素子の近傍に設けられ
た位相比較器を用いてＰＬＬ回路を構成することで対応
することができる。このようにすることにより、内部回
路７１のクロックの位相を正確に管理することができ
る。また複数ＬＳＩ間でチップ間スキューが拡大するこ
ともない。
えられる内部クロック信号６５Ｂと外部クロック信号７
３との同期をとりたい場合には、位相比較器１４Ｂを選
択してチャージポンプ回路１６に接続することができ
る。即ち、あるＬＳＩのある回路素子と他のＬＳＩのあ
る回路素子と同期して動作させたい場合には、各々のＬ
ＳＩにおいて、着目している回路素子の近傍に設けられ
た位相比較器を用いてＰＬＬ回路を構成することで対応
することができる。このようにすることにより、内部回
路７１のクロックの位相を正確に管理することができ
る。また複数ＬＳＩ間でチップ間スキューが拡大するこ
ともない。
【００４０】しかもこの際、位相比較器１４Ａ，１４
Ｂ，…を複数設けて選択の余地を与えればよく、ＰＬＬ
回路を構成する他の回路、チャージポンプ回路１６、ル
ープフィルタ１８、電圧制御発振器１０を複数にする必
要はない。そしていずれの位相比較器を選択してＰＬＬ
回路を構成するかは、配線工程において配線を行うだけ
で済む。
Ｂ，…を複数設けて選択の余地を与えればよく、ＰＬＬ
回路を構成する他の回路、チャージポンプ回路１６、ル
ープフィルタ１８、電圧制御発振器１０を複数にする必
要はない。そしていずれの位相比較器を選択してＰＬＬ
回路を構成するかは、配線工程において配線を行うだけ
で済む。
【００４１】この発明は、回路素子７７Ａ，７７Ｂ，７
７Ｃ，…が自動的な配置配線によって配置される場合に
特に有効である。他のＬＳＩに備えられた回路素子と同
期をとって動作させるべき回路素子が自動的にどの位置
に配置されても、その位置に最寄りの位相比較器を選択
してＰＬＬ回路を構成することができ、適切な位相同期
の要求に対応することができる。
７Ｃ，…が自動的な配置配線によって配置される場合に
特に有効である。他のＬＳＩに備えられた回路素子と同
期をとって動作させるべき回路素子が自動的にどの位置
に配置されても、その位置に最寄りの位相比較器を選択
してＰＬＬ回路を構成することができ、適切な位相同期
の要求に対応することができる。
【００４２】なお、図１乃至図２では位相比較器を３個
用意した場合の構成を示したが、これに限定されず、複
数であれば２個にも、もっと多くにすることもできる。
用意した場合の構成を示したが、これに限定されず、複
数であれば２個にも、もっと多くにすることもできる。
【００４３】またユーザ側の希望により、あるＬＳＩの
回路素子を、他のＬＳＩの回路素子の動作と所定の位相
差を以て動作させたい場合には、意図的に着目している
回路素子から離れた位相比較器を選択してＰＬＬ回路を
構成することもできる。例えば図１に則していえば、回
路素子７７Ｃの動作を制御するため、回路素子７７Ｂに
与えられる内部クロック信号６５Ｂを外部クロック信号
７３と同期させるべく、位相比較器１４Ｂを選択するこ
とも可能である。この発明によればこのような柔軟性の
ある制御も可能となる。
回路素子を、他のＬＳＩの回路素子の動作と所定の位相
差を以て動作させたい場合には、意図的に着目している
回路素子から離れた位相比較器を選択してＰＬＬ回路を
構成することもできる。例えば図１に則していえば、回
路素子７７Ｃの動作を制御するため、回路素子７７Ｂに
与えられる内部クロック信号６５Ｂを外部クロック信号
７３と同期させるべく、位相比較器１４Ｂを選択するこ
とも可能である。この発明によればこのような柔軟性の
ある制御も可能となる。
【００４４】この発明において、設計段階、製造段階、
回路として完成した段階のいずれにおいても、複数の位
相比較器が配置されるか否かは不問である。例えば、設
計段階において、結果的に選択されない位相比較器が設
計されていても、製造段階において、位相比較器内部を
構成する配線が実際に敷設される必要はない。
回路として完成した段階のいずれにおいても、複数の位
相比較器が配置されるか否かは不問である。例えば、設
計段階において、結果的に選択されない位相比較器が設
計されていても、製造段階において、位相比較器内部を
構成する配線が実際に敷設される必要はない。
【００４５】図４はツリー状（樹系図状）にクロック信
号の配線が敷設された場合にこの実施例を適用したブロ
ック図である。図１に示された例では位相比較器１４Ａ
〜１４Ｃが、ドライバー回路７６の近傍から最も遠い位
置にかけて内部回路７１の周囲の２辺に沿って配置され
たが、図４に示された例では位相比較器１４Ａ〜１４Ｑ
が内部回路７１の外周全体に設けられている。これは、
位相の最も遅い内部クロック信号と位相の最も早い内部
クロック信号とが、どの位置から取り出せるかが一定で
はないためである。
号の配線が敷設された場合にこの実施例を適用したブロ
ック図である。図１に示された例では位相比較器１４Ａ
〜１４Ｃが、ドライバー回路７６の近傍から最も遠い位
置にかけて内部回路７１の周囲の２辺に沿って配置され
たが、図４に示された例では位相比較器１４Ａ〜１４Ｑ
が内部回路７１の外周全体に設けられている。これは、
位相の最も遅い内部クロック信号と位相の最も早い内部
クロック信号とが、どの位置から取り出せるかが一定で
はないためである。
【００４６】図５はこの実施例の変形を示したブロック
図である。図５に示されるように、位相比較器は必ずし
も内部回路７１の外部に設ける必要はない。内部回路７
１の内部に位相比較器を設ける領域を確保することもで
きる。図５では４つの位相比較器１４Ａ，１４Ｂ，１４
Ｃ，１４Ｄのそれぞれを設ける領域１５Ａ，１５Ｂ，１
５Ｃ，１５Ｄを確保した場合を例示している。つまり、
これらの領域において位相比較器用のトランジスタの配
置さえしておけば、使用しない位相比較器にまで必ずし
も金属配線工程時に結線する必要はない。 実施例２． 実施例１では位相比較器全体を複数ＬＳＩ内に配置する
例を示したが、位相比較器の回路のうちの前段のみを複
数配置し、後段はチャージポンプ回路１６等と同様に一
つで済ませることができる。
図である。図５に示されるように、位相比較器は必ずし
も内部回路７１の外部に設ける必要はない。内部回路７
１の内部に位相比較器を設ける領域を確保することもで
きる。図５では４つの位相比較器１４Ａ，１４Ｂ，１４
Ｃ，１４Ｄのそれぞれを設ける領域１５Ａ，１５Ｂ，１
５Ｃ，１５Ｄを確保した場合を例示している。つまり、
これらの領域において位相比較器用のトランジスタの配
置さえしておけば、使用しない位相比較器にまで必ずし
も金属配線工程時に結線する必要はない。 実施例２． 実施例１では位相比較器全体を複数ＬＳＩ内に配置する
例を示したが、位相比較器の回路のうちの前段のみを複
数配置し、後段はチャージポンプ回路１６等と同様に一
つで済ませることができる。
【００４７】図６は、この実施例に用いられる位相比較
器１４の構成の一例を示す回路図である。位相比較器１
４は前段４１及び後段４０から構成されている。前段４
１は、２入力ＮＡＮＤゲート２１〜２６及び４入力ＮＡ
ＮＤゲート２７を備えている。また後段４０は３入力Ｎ
ＡＮＤゲート２８，２９を備えている。
器１４の構成の一例を示す回路図である。位相比較器１
４は前段４１及び後段４０から構成されている。前段４
１は、２入力ＮＡＮＤゲート２１〜２６及び４入力ＮＡ
ＮＤゲート２７を備えている。また後段４０は３入力Ｎ
ＡＮＤゲート２８，２９を備えている。
【００４８】ＮＡＮＤゲート２１，２６の一方の入力端
のそれぞれには入力端子３５，３６が接続され、それぞ
れ外部クロック信号７３、内部クロック信号（例えば６
５Ｃ）が与えられる。ＮＡＮＤゲート２８，２９のそれ
ぞれの出力端には出力端子３７，３８が接続されてい
る。出力端子３７，３８にはそれぞれアップ信号Ｕ及び
ダウン信号Ｄが与えられ、いずれもチャージポンプ回路
１６に接続される。このようなＮＡＮＤゲート２１〜２
７を備えた位相比較器は、例えば特開平２−２４３８４
１号公報に記載されている。
のそれぞれには入力端子３５，３６が接続され、それぞ
れ外部クロック信号７３、内部クロック信号（例えば６
５Ｃ）が与えられる。ＮＡＮＤゲート２８，２９のそれ
ぞれの出力端には出力端子３７，３８が接続されてい
る。出力端子３７，３８にはそれぞれアップ信号Ｕ及び
ダウン信号Ｄが与えられ、いずれもチャージポンプ回路
１６に接続される。このようなＮＡＮＤゲート２１〜２
７を備えた位相比較器は、例えば特開平２−２４３８４
１号公報に記載されている。
【００４９】位相比較器１４は、入力端子３５，３６に
与えられた信号（外部クロック信号７３と内部クロック
信号６５Ｃ）の位相を比較し、その位相差に応じたパル
ス幅のパルス信号（アップ信号Ｕ又はダウン信号Ｄ）を
出力端子３７又は３８に出力する。内部クロック信号６
５Ｃが遅れている時にはアップ信号Ｕが、内部クロック
信号６５Ｃが進んでいる時にはダウン信号Ｄが、それぞ
れパルス信号となって出力される。
与えられた信号（外部クロック信号７３と内部クロック
信号６５Ｃ）の位相を比較し、その位相差に応じたパル
ス幅のパルス信号（アップ信号Ｕ又はダウン信号Ｄ）を
出力端子３７又は３８に出力する。内部クロック信号６
５Ｃが遅れている時にはアップ信号Ｕが、内部クロック
信号６５Ｃが進んでいる時にはダウン信号Ｄが、それぞ
れパルス信号となって出力される。
【００５０】位相比較器１４とチャージポンプ回路１６
との距離が遠く、アップ信号Ｕ又はダウン信号Ｄの伝搬
する配線の距離が長い場合には、配線に付く容量が大き
くなる。これはアップ信号Ｕ、ダウン信号Ｄのパルスの
急峻さを減殺させることになり、位相比較器１４の感度
が悪くなる可能性がある。このため、実施例１で説明し
たような、チャージポンプ回路１６から離れた位相比較
器１４Ｃを選択してＰＬＬ回路７２を構成した場合には
問題となる。この実施例ではかかる問題を回避する改良
方法を示すものである。
との距離が遠く、アップ信号Ｕ又はダウン信号Ｄの伝搬
する配線の距離が長い場合には、配線に付く容量が大き
くなる。これはアップ信号Ｕ、ダウン信号Ｄのパルスの
急峻さを減殺させることになり、位相比較器１４の感度
が悪くなる可能性がある。このため、実施例１で説明し
たような、チャージポンプ回路１６から離れた位相比較
器１４Ｃを選択してＰＬＬ回路７２を構成した場合には
問題となる。この実施例ではかかる問題を回避する改良
方法を示すものである。
【００５１】即ち、位相比較器１４の内、後段４０をチ
ャージポンプ回路１６に近接して配置し、前段４１を回
路素子の近傍に複数配置することにより、アップ信号
Ｕ、ダウン信号Ｄのパルスの急峻さの減殺を回避するも
のである。このように位相比較器１４を構成しても、前
段４１から後段４０へ信号が伝搬する配線の長短はアッ
プ信号Ｕ、ダウン信号Ｄの劣化を招来しない。以下にそ
の理由を説明する。
ャージポンプ回路１６に近接して配置し、前段４１を回
路素子の近傍に複数配置することにより、アップ信号
Ｕ、ダウン信号Ｄのパルスの急峻さの減殺を回避するも
のである。このように位相比較器１４を構成しても、前
段４１から後段４０へ信号が伝搬する配線の長短はアッ
プ信号Ｕ、ダウン信号Ｄの劣化を招来しない。以下にそ
の理由を説明する。
【００５２】図７は、端子３５に与えられる電位（即ち
外部クロック信号７３）、端子３６に与えられる電位
（図１に則して考えれば内部クロック信号６５Ｃ）、ゲ
ート２１，２６，２７，２８，２９の出力の電位の相互
の関係を示すタイミングチャートである。
外部クロック信号７３）、端子３６に与えられる電位
（図１に則して考えれば内部クロック信号６５Ｃ）、ゲ
ート２１，２６，２７，２８，２９の出力の電位の相互
の関係を示すタイミングチャートである。
【００５３】図７の説明に先立ち、まず外部クロック信
号７３、内部クロック信号６５Ｃのいずれもがロー状態
にある場合を考える。この場合には、ゲート２１，２６
はいずれも必ずハイ状態を出力する。仮にゲート２２，
２５の出力がハイ状態であった場合には、ゲート２７の
出力がローとなり、ゲート２３，２４の出力はハイ状態
になって結局ゲート２２，２５の出力はロー状態とな
る。このため、ゲート２８，２９の出力は、外部クロッ
ク信号７３、内部クロック信号６５Ｃのいずれもがロー
状態にある限り、常にハイ状態を出力することがわか
る。このような状態の後、外部クロック信号７３、内部
クロック信号６５Ｃがハイ状態に転じれば、ゲート２
１，２６はロー状態になり、ゲート２２，２５はハイ状
態を出力することとなる。
号７３、内部クロック信号６５Ｃのいずれもがロー状態
にある場合を考える。この場合には、ゲート２１，２６
はいずれも必ずハイ状態を出力する。仮にゲート２２，
２５の出力がハイ状態であった場合には、ゲート２７の
出力がローとなり、ゲート２３，２４の出力はハイ状態
になって結局ゲート２２，２５の出力はロー状態とな
る。このため、ゲート２８，２９の出力は、外部クロッ
ク信号７３、内部クロック信号６５Ｃのいずれもがロー
状態にある限り、常にハイ状態を出力することがわか
る。このような状態の後、外部クロック信号７３、内部
クロック信号６５Ｃがハイ状態に転じれば、ゲート２
１，２６はロー状態になり、ゲート２２，２５はハイ状
態を出力することとなる。
【００５４】この後、図７に示すように、まず外部クロ
ック信号７３が立ち下がり、続いて内部クロック信号６
５Ｃが位相Ｔ１だけ遅れて立ち下がる場合を説明する。
外部クロック信号７３の立ち下がりを受けてゲート２１
の出力はハイ状態に転じるが、内部クロック信号６５Ｃ
はハイ状態のままなので、ゲート２６の出力はロー状態
のままである。またゲート２７の出力はハイ状態から変
わらないため、ゲート２８の出力はロー状態へと変化す
る。一方、ゲート２９の出力はハイ状態のままである。
次いで内部クロック信号６５Ｃが立ち下がると、ゲート
２６の出力はハイ状態に転じ、ゲート２７の４つの入力
は全てハイ状態となってゲート２７の出力はロー状態へ
と変化する。その結果ゲート２８の出力はロー状態から
再びハイ状態へと変化し、外部クロック信号７３と内部
クロック信号６５Ｃの位相差Ｔ１に等しい幅のパルス信
号を出力する。一方、ゲート２９の出力は、ゲート２６
の出力がハイ状態に変わるのを受けてロー状態に変わろ
うとするものの、直ぐにゲート２７の出力がロー状態へ
と変化するために、結局ハイ状態のままである。
ック信号７３が立ち下がり、続いて内部クロック信号６
５Ｃが位相Ｔ１だけ遅れて立ち下がる場合を説明する。
外部クロック信号７３の立ち下がりを受けてゲート２１
の出力はハイ状態に転じるが、内部クロック信号６５Ｃ
はハイ状態のままなので、ゲート２６の出力はロー状態
のままである。またゲート２７の出力はハイ状態から変
わらないため、ゲート２８の出力はロー状態へと変化す
る。一方、ゲート２９の出力はハイ状態のままである。
次いで内部クロック信号６５Ｃが立ち下がると、ゲート
２６の出力はハイ状態に転じ、ゲート２７の４つの入力
は全てハイ状態となってゲート２７の出力はロー状態へ
と変化する。その結果ゲート２８の出力はロー状態から
再びハイ状態へと変化し、外部クロック信号７３と内部
クロック信号６５Ｃの位相差Ｔ１に等しい幅のパルス信
号を出力する。一方、ゲート２９の出力は、ゲート２６
の出力がハイ状態に変わるのを受けてロー状態に変わろ
うとするものの、直ぐにゲート２７の出力がロー状態へ
と変化するために、結局ハイ状態のままである。
【００５５】つまり、外部クロック信号７３、内部クロ
ック信号６５Ｃのうち先に立ち下る方の立ち下がりのタ
イミングで、ＮＡＮＤゲート２１から直接にＮＡＮＤゲ
ート２８に入る経路により、アップ信号Ｕの電位を「ハ
イ」から「ロー」に立ち下げる。そして、後に立ち下る
方の立ち下がりのタイミングで、ＮＡＮＤゲート２７を
経由する経路でアップ信号Ｕの電位を「ロー」から「ハ
イ」に立ち上げる。ダウン信号Ｄに関しても同様であ
る。
ック信号６５Ｃのうち先に立ち下る方の立ち下がりのタ
イミングで、ＮＡＮＤゲート２１から直接にＮＡＮＤゲ
ート２８に入る経路により、アップ信号Ｕの電位を「ハ
イ」から「ロー」に立ち下げる。そして、後に立ち下る
方の立ち下がりのタイミングで、ＮＡＮＤゲート２７を
経由する経路でアップ信号Ｕの電位を「ロー」から「ハ
イ」に立ち上げる。ダウン信号Ｄに関しても同様であ
る。
【００５６】位相比較器１４の動作が上述のようである
ので、前段４１と後段４０とを接続する配線が長くなっ
た場合でも、図７において破線で示されるように、ゲー
ト２８の出力の電位を立ち上げる経路の遅延及び立ち下
げる経路の遅延のそれぞれがＴ２だけ増大する。結局、
得られるアップ信号Ｕのパルス幅は、前段４１と後段４
０とを接続する配線の長さの影響を受けないので、位相
比較器１４の感度は低下しない。
ので、前段４１と後段４０とを接続する配線が長くなっ
た場合でも、図７において破線で示されるように、ゲー
ト２８の出力の電位を立ち上げる経路の遅延及び立ち下
げる経路の遅延のそれぞれがＴ２だけ増大する。結局、
得られるアップ信号Ｕのパルス幅は、前段４１と後段４
０とを接続する配線の長さの影響を受けないので、位相
比較器１４の感度は低下しない。
【００５７】よって位相比較器１４の内、後段４０を一
つだけチャージポンプ回路１６に近接して配置する一
方、前段４１を複数の回路素子に対応させてその近傍に
配置することにより、実施例１と同様の効果が得られる
ばかりか、位相比較器の感度の低下を抑制することがで
きる。
つだけチャージポンプ回路１６に近接して配置する一
方、前段４１を複数の回路素子に対応させてその近傍に
配置することにより、実施例１と同様の効果が得られる
ばかりか、位相比較器の感度の低下を抑制することがで
きる。
【００５８】実施例３． 図８はこの実施例に用いられる位相比較器１７の構成を
示す回路図である。図６に示す位相比較器１４におい
て、アップ信号Ｕをゲート２８の出力から直接得るので
はなく、２つのインバータ４５，４３を介して得る構造
となっている。
示す回路図である。図６に示す位相比較器１４におい
て、アップ信号Ｕをゲート２８の出力から直接得るので
はなく、２つのインバータ４５，４３を介して得る構造
となっている。
【００５９】位相比較器１７も、実施例１と同様に複数
の素子の各々に対応して設けられる。２つのインバータ
４５，４３のうち、ゲート２８よりも遠いほうのインバ
ータ４３の電流駆動能力に関しては、チャージポンプ回
路１６から遠く配置される位相比較器１７のもの程大き
く構成する。
の素子の各々に対応して設けられる。２つのインバータ
４５，４３のうち、ゲート２８よりも遠いほうのインバ
ータ４３の電流駆動能力に関しては、チャージポンプ回
路１６から遠く配置される位相比較器１７のもの程大き
く構成する。
【００６０】チャージポンプ回路１６から遠く配置され
る位相比較器１７の出力は、長い配線を伝搬してチャー
ジポンプ回路１６に到達する。そして配線が長い程寄生
容量は大きくなり、アップ信号Ｕのパルスの劣化を招来
することになる。そのためアップ信号Ｕの駆動能力を高
めるのである。
る位相比較器１７の出力は、長い配線を伝搬してチャー
ジポンプ回路１６に到達する。そして配線が長い程寄生
容量は大きくなり、アップ信号Ｕのパルスの劣化を招来
することになる。そのためアップ信号Ｕの駆動能力を高
めるのである。
【００６１】このアップ信号Ｕの駆動能力を高めるに
は、インバータ４５，４３を構成するトランジスタのサ
イズを大きくすればよい。但し、インバータ４５のトラ
ンジスタサイズを大きくした場合には、ゲート２８がイ
ンバータ４５を駆動することが困難な場合が生じる。そ
のため、チャージポンプ回路１６から遠く配置される位
相比較器１７の電流駆動能力を高めるには、インバータ
４３のトランジスタのサイズを大きくする。ダウン信号
Ｄに関しても同様であり、ゲート２９と出力端子３８と
の間に設けられる２つのインバータ４２，４４のうち、
ゲート２９から遠い方のインバータ４４のトランジスタ
のサイズを増大させて、位相比較器１７の電流駆動能力
を高める。
は、インバータ４５，４３を構成するトランジスタのサ
イズを大きくすればよい。但し、インバータ４５のトラ
ンジスタサイズを大きくした場合には、ゲート２８がイ
ンバータ４５を駆動することが困難な場合が生じる。そ
のため、チャージポンプ回路１６から遠く配置される位
相比較器１７の電流駆動能力を高めるには、インバータ
４３のトランジスタのサイズを大きくする。ダウン信号
Ｄに関しても同様であり、ゲート２９と出力端子３８と
の間に設けられる２つのインバータ４２，４４のうち、
ゲート２９から遠い方のインバータ４４のトランジスタ
のサイズを増大させて、位相比較器１７の電流駆動能力
を高める。
【００６２】このようにして、チャージポンプ回路１６
から遠く配置される位相比較器１７の電流駆動能力を高
めることにより、アップ信号Ｕやダウン信号Ｄのパルス
の劣化を抑制し、実施例１と同様の効果を得つつその信
頼性を高めることができる。
から遠く配置される位相比較器１７の電流駆動能力を高
めることにより、アップ信号Ｕやダウン信号Ｄのパルス
の劣化を抑制し、実施例１と同様の効果を得つつその信
頼性を高めることができる。
【００６３】
【発明の効果】以上のように、この発明によれば回路素
子の配置に依存せずにチップ間スキューの拡大を抑制す
ることができる。また、ＰＬＬ回路を複数用意する場合
に比べ集積度の低下が大幅に少ない。更に、ドライバー
回路の近くに、アナログ動作をするＰＬＬ回路の電圧制
御発振器やチャージポンプ回路、ループフィルタ等を置
く必要がないので、ドライバー回路のスイッチングノイ
ズの影響を低減することができる。
子の配置に依存せずにチップ間スキューの拡大を抑制す
ることができる。また、ＰＬＬ回路を複数用意する場合
に比べ集積度の低下が大幅に少ない。更に、ドライバー
回路の近くに、アナログ動作をするＰＬＬ回路の電圧制
御発振器やチャージポンプ回路、ループフィルタ等を置
く必要がないので、ドライバー回路のスイッチングノイ
ズの影響を低減することができる。
【図１】この発明の実施例１を説明するブロック図であ
る。
る。
【図２】この発明の実施例１を説明するブロック図であ
る。
る。
【図３】この発明の実施例１の動作を説明するブロック
図である。
図である。
【図４】この発明の実施例１を説明するブロック図であ
る。
る。
【図５】この発明の実施例１を説明するブロック図であ
る。
る。
【図６】この発明の実施例２を説明する回路図である。
【図７】この発明の実施例２を説明するタイミングチャ
ートである。
ートである。
【図８】この発明の実施例３を説明する回路図である。
【図９】従来の技術を示すブロック図である。
１０ 電圧制御発振器 １４，１４Ａ〜１４Ｑ，１７ 位相比較器 １５Ａ，１５Ｂ，１５Ｃ，１５Ｄ 領域 １６ チャージポンプ回路 １８ ループフィルタ ４０ 後段 ４１ 前段 ６５Ａ，６５Ｃ 内部クロック信号 ７１ 内部回路 ７３ 外部クロック信号
Claims (10)
- 【請求項１】 第１及び第２の領域に区分された半導体
集積回路であって、 前記第１の領域において設けられ、複数の素子を有し、
基礎クロック信号を受けて前記素子のそれぞれに内部ク
ロック信号を与える少なくとも一つの内部回路と、 前記第１の領域において設けられ、前記内部回路に対応
する位相調整手段と、 前記第２の領域において設けられ、前記素子に対応し、
その中の一つが位相比較手段として選択される複数の位
相比較手段候補と、 を備え、 前記位相比較手段は、一の前記内部クロック信号と、前
記一の内部クロック信号の位相の基準となる外部クロッ
ク信号とを受け、前記一の内部クロック信号と前記外部
クロック信号との位相差を示す位相差信号を出力し、 前記位相調整手段は、前記位相差信号を受けて前記位相
差を所定の値に調整する半導体集積回路。 - 【請求項２】 （ａ）設計対象となる対象領域を特定す
る工程と、 （ｂ）前記対象領域を第１及び第２の領域に区分する工
程と、 （ｃ）前記第１の領域において、 複数の素子を有し、基礎クロック信号を受けて前記素子
のそれぞれに内部クロック信号を与える少なくとも一つ
の内部回路と、 前記内部回路に対応する位相調整手段と、 を設計する工程と、 （ｄ）前記第２の領域において、 前記素子に対応し、その中の一つが位相比較手段として
選択される複数の位相比較手段候補を設計する工程と、 （ｅ）位相を調整すべき前記内部クロック信号が与えら
れる一の前記素子を特定する工程と、 （ｆ）前記一の素子に対応した一の前記位相比較手段候
補を、前記位相比較手段として特定する工程と、 を備え、 前記位相比較手段は、前記一の素子に与えられる一の前
記内部クロック信号と、前記一の内部クロック信号の位
相の基準となる外部クロック信号とを受け、前記一の内
部クロック信号と前記外部クロック信号との位相差を示
す位相差信号を出力し、 前記位相調整手段は、前記位相差信号を受けて前記位相
差を所定の値に調整する、半導体集積回路の設計方法。 - 【請求項３】 （ａ）設計対象となる対象領域を特定す
る工程と、 （ｂ）前記対象領域を第１及び第２の領域に区分する工
程と、 （ｃ）前記第１の領域において、 複数の素子を有し、基礎クロック信号を受けて前記素子
のそれぞれに内部クロック信号を与える少なくとも一つ
の内部回路と、 前記内部回路に対応する位相調整手段と、 を設計する工程と、 （ｄ）前記第２の領域において、 前記素子に対応し、その中の一つが位相比較手段の配置
位置として特定される複数の第３の領域を特定する工程
と、 （ｅ）位相を調整すべき前記内部クロック信号が与えら
れる一の前記素子を特定する工程と、 （ｆ）前記一の素子に対応した一の前記第３の領域に、
前記位相比較手段を設計する工程と、 を備え、 前記位相比較手段は、前記一の素子に与えられる一の前
記内部クロック信号と、前記一の内部クロック信号の位
相の基準となる外部クロック信号とを受け、前記一の内
部クロック信号と前記外部クロック信号との位相差を示
す位相差信号を出力し、 前記位相調整手段は、前記位相差信号を受けて前記位相
差を所定の値に調整する、半導体集積回路の設計方法。 - 【請求項４】 （ａ）半導体基板上に対象領域を特定す
る工程と、 （ｂ）前記対象領域を第１及び第２の領域に区分する工
程と、 （ｃ）前記第１の領域において、 複数の素子を有し、基礎クロック信号を受けて前記素子
のそれぞれに内部クロック信号を与える少なくとも一つ
の内部回路と、 前記内部回路に対応する位相調整手段と、 を形成する工程と、 （ｄ）前記第２の領域において、 前記素子に対応し、その中の一つが位相比較手段として
選択される複数の位相比較手段候補を形成する工程と、 （ｅ）位相を調整すべき前記内部クロック信号が与えら
れる一の前記素子を特定する工程と、 （ｆ）前記一の素子に対応した一の前記位相比較手段候
補を、前記位相比較手段として特定する工程と、 （ｇ）前記位相比較手段と前記位相調整手段とを接続す
る工程と、 を備え、 前記位相比較手段は、前記一の素子に与えられる一の前
記内部クロック信号と、前記一の内部クロック信号の位
相の基準となる外部クロック信号とを受け、前記一の内
部クロック信号と前記外部クロック信号との位相差を示
す位相差信号を出力し、 前記位相調整手段は、前記位相差信号を受けて前記位相
差を所定の値に調整する、半導体集積回路の製造方法。 - 【請求項５】 （ａ）半導体基板上に対象領域を特定す
る工程と、 （ｂ）前記対象領域を第１及び第２の領域に区分する工
程と、 （ｃ）前記第１の領域において、 複数の素子を有し、基礎クロック信号を受けて前記素子
のそれぞれに内部クロック信号を与える少なくとも一つ
の内部回路と、 前記内部回路に対応する位相調整手段と、 を形成する工程と、 （ｄ）前記第２の領域において、 前記素子に対応し、その中の一つが位相比較手段の配置
位置として特定される複数の第３の領域を特定する工程
と、 （ｅ）位相を調整すべき前記内部クロック信号が与えら
れる一の前記素子を特定する工程と、 （ｆ）前記一の素子に対応した一の前記第３の領域に、
前記位相比較手段を形成する工程と、 （ｇ）前記位相比較手段と前記位相調整手段とを接続す
る工程と、 を備え、 前記位相比較手段は、前記一の素子に与えられる一の前
記内部クロック信号と、前記一の内部クロック信号の位
相の基準となる外部クロック信号とを受け、前記一の内
部クロック信号と前記外部クロック信号との位相差を示
す位相差信号を出力し、 前記位相調整手段は、前記位相差信号を受けて前記位相
差を所定の値に調整する、半導体集積回路の製造方法。 - 【請求項６】 第１及び第２の領域に区分された半導体
集積回路であって、 前記第１の領域において設けられ、複数の素子を有し、
基礎クロック信号を受けて前記素子のそれぞれに内部ク
ロック信号を与える少なくとも一つの内部回路と、 前記第１の領域において設けられ、前記内部回路に対応
する位相調整手段及び第１位相比較手段と、 前記第２の領域において設けられ、前記素子に対応し、
その中の一つが第２位相比較手段として選択される複数
の位相比較手段候補と、 を備え、 前記第２位相比較手段は、一の前記内部クロック信号
と、前記一の内部クロック信号の位相の基準となる外部
クロック信号とを受け、前記一の内部クロック信号と前
記外部クロック信号の遷移状態を示す複数の遷移信号を
出力し、 前記第１位相比較手段は、前記遷移信号を受けて、前記
一の内部クロック信号と前記外部クロック信号の位相差
を示す位相差信号を出力し、 前記位相調整手段は、前記位相差信号を受けて前記位相
差を所定の値に調整する半導体集積回路。 - 【請求項７】 （ａ）設計対象となる対象領域を特定す
る工程と、 （ｂ）前記対象領域を第１及び第２の領域に区分する工
程と、 （ｃ）前記第１の領域において、 複数の素子を有し、基礎クロック信号を受けて前記素子
のそれぞれに内部クロック信号を与える少なくとも一つ
の内部回路と、 前記内部回路に対応する位相調整手段及び第１位相比較
手段と、 を設計する工程と、 （ｄ）前記第２の領域において、 前記素子に対応し、その中の一つが第２位相比較手段と
して選択される複数の位相比較手段候補を設計する工程
と、 （ｅ）位相を調整すべき前記内部クロック信号が与えら
れる一の前記素子を特定する工程と、 （ｆ）前記一の素子に対応した一の前記位相比較手段候
補を、前記第２位相比較手段として特定する工程と、 を備え、 前記第２位相比較手段は、一の前記内部クロック信号
と、前記一の内部クロック信号の位相の基準となる外部
クロック信号とを受け、前記一の内部クロック信号と前
記外部クロック信号の遷移状態を示す複数の遷移信号を
出力し、 前記第１位相比較手段は、前記遷移信号を受けて、前記
一の内部クロック信号と前記外部クロック信号の位相差
を示す位相差信号を出力し、 前記位相調整手段は、前記位相差信号を受けて前記位相
差を所定の値に調整する半導体集積回路の設計方法。 - 【請求項８】 （ａ）設計対象となる対象領域を特定す
る工程と、 （ｂ）前記対象領域を第１及び第２の領域に区分する工
程と、 （ｃ）前記第１の領域において、 複数の素子を有し、基礎クロック信号を受けて前記素子
のそれぞれに内部クロック信号を与える少なくとも一つ
の内部回路と、 前記内部回路に対応する位相調整手段及び第１位相比較
手段と、 を設計する工程と、 （ｄ）前記第２の領域において、 前記素子に対応し、その中の一つが第２位相比較手段の
配置位置として特定される複数の第３の領域を特定する
工程と、 （ｅ）位相を調整すべき前記内部クロック信号が与えら
れる一の前記素子を特定する工程と、 （ｆ）前記一の素子に対応した一の前記第３の領域に、
前記第２位相比較手段を設計する工程と、 を備え、 前記第２位相比較手段は、一の前記内部クロック信号
と、前記一の内部クロック信号の位相の基準となる外部
クロック信号とを受け、前記一の内部クロック信号と前
記外部クロック信号の遷移状態を示す複数の遷移信号を
出力し、 前記第１位相比較手段は、前記遷移信号を受けて、前記
一の内部クロック信号と前記外部クロック信号の位相差
を示す位相差信号を出力し、 前記位相調整手段は、前記位相差信号を受けて前記位相
差を所定の値に調整する半導体集積回路の設計方法。 - 【請求項９】 （ａ）半導体基板上に対象領域を特定す
る工程と、 （ｂ）前記対象領域を第１及び第２の領域に区分する工
程と、 （ｃ）前記第１の領域において、 複数の素子を有し、基礎クロック信号を受けて前記素子
のそれぞれに内部クロック信号を与える少なくとも一つ
の内部回路と、 前記内部回路に対応する位相調整手段及び第１位相比較
手段と、 を形成する工程と、 （ｄ）前記第２の領域において、 前記素子に対応し、その中の一つが第２位相比較手段と
して選択される複数の位相比較手段候補を形成する工程
と、 （ｅ）位相を調整すべき前記内部クロック信号が与えら
れる一の前記素子を特定する工程と、 （ｆ）前記一の素子に対応した一の前記位相比較手段候
補を、前記第２位相比較手段として特定する工程と、 （ｇ）前記第２位相比較手段、前記第１位相比較手段、
及び前記位相調整手段をこの順に接続する工程と、 を備え、 前記第２位相比較手段は、一の前記内部クロック信号
と、前記一の内部クロック信号の位相の基準となる外部
クロック信号とを受け、前記一の内部クロック信号と前
記外部クロック信号の遷移状態を示す複数の遷移信号を
出力し、 前記第１位相比較手段は、前記遷移信号を受けて、前記
一の内部クロック信号と前記外部クロック信号の位相差
を示す位相差信号を出力し、 前記位相調整手段は、前記位相差信号を受けて前記位相
差を所定の値に調整する半導体集積回路の製造方法。 - 【請求項１０】 （ａ）半導体基板上に対象領域を特定
する工程と、 （ｂ）前記対象領域を第１及び第２の領域に区分する工
程と、 （ｃ）前記第１の領域において、 複数の素子を有し、基礎クロック信号を受けて前記素子
のそれぞれに内部クロック信号を与える少なくとも一つ
の内部回路と、 前記内部回路に対応する位相調整手段及び第１位相比較
手段と、 を形成する工程と、 （ｄ）前記第２の領域において、 前記素子に対応し、その中の一つが第２位相比較手段の
配置位置として特定される複数の第３の領域を特定する
工程と、 （ｅ）位相を調整すべき前記内部クロック信号が与えら
れる一の前記素子を特定する工程と、 （ｆ）前記一の素子に対応した一の前記第３の領域に、
前記第２位相比較手段を形成する工程と、 （ｇ）前記第２位相比較手段、前記第１位相比較手段、
及び前記位相調整手段をこの順に接続する工程と、 を備え、 前記第２位相比較手段は、一の前記内部クロック信号
と、前記一の内部クロック信号の位相の基準となる外部
クロック信号とを受け、前記一の内部クロック信号と前
記外部クロック信号の遷移状態を示す複数の遷移信号を
出力し、 前記第１位相比較手段は、前記遷移信号を受けて、前記
一の内部クロック信号と前記外部クロック信号の位相差
を示す位相差信号を出力し、 前記位相調整手段は、前記位相差信号を受けて前記位相
差を所定の値に調整する半導体集積回路の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4348434A JP2792801B2 (ja) | 1992-12-28 | 1992-12-28 | 半導体集積回路並びにその設計方法及び製造方法 |
| US08/130,727 US5420544A (en) | 1992-12-28 | 1993-10-04 | Semiconductor integrated circuit, method of designing the same and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4348434A JP2792801B2 (ja) | 1992-12-28 | 1992-12-28 | 半導体集積回路並びにその設計方法及び製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06204436A JPH06204436A (ja) | 1994-07-22 |
| JP2792801B2 true JP2792801B2 (ja) | 1998-09-03 |
Family
ID=18396984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4348434A Expired - Lifetime JP2792801B2 (ja) | 1992-12-28 | 1992-12-28 | 半導体集積回路並びにその設計方法及び製造方法 |
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|---|---|
| US (1) | US5420544A (ja) |
| JP (1) | JP2792801B2 (ja) |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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