JP2003017573A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 既存のプロセスおよび基本的なゲート回路の
みで実現でき、信号遅延量の選択が可能で、安定に出力
が得られ、製造が容易で廉価なばらつき検出手段を備え
た半導体集積回路の実現を課題とする。 【解決手段】 その個数を選択可能な複数の論理回路を
直列に接続して構成される遅延量調整回路１と、インバ
ータ２、３と、遅延量調整回路１およびインバータ３か
らの出力を同一のタイミングで記憶する第１のフリップ
フロップ４および第２のフリップフロップ５と、フリッ
プフロップ４およびフリップフロップ５の出力に基づき
遅延状態を判別するＲＳラッチ回路８とからなるばらつ
き検出回路を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に遅延量のばらつきを補正する機能を有する半
導体集積回路に関する。

【０００２】

【従来の技術】ＩＣ、ＬＳＩ等の半導体集積回路におい
て、近年の高速動作化、高集積化に伴い、そのばらつき
補償技術は重要な課題となっている。ここでいうばらつ
きは、信号応答の遅延量の変動を指している。このよう
なばらつきは例えば、電源電圧の変動、周囲温度の変
化、製造プロセス変動によるトランジスの形成状況の変
化に伴う出力信号閾値・容量・抵抗値の変化などによっ
て発生する。

【０００３】ばらつきを検出し動作補償を行う従来技術
の１つとして、例えば、特開平７−２０２１３１公報に
報告されたものがある。この従来技術によれば、製造プ
ロセスが変動しても特性が大きく変化することのないゲ
ート長が大きい素子と、製造プロセスが変動すると特性
が変化しやすいゲート長が小さい素子との、異なる２つ
のインバータ群からの出力信号変化タイミングを比較す
ることで、半導体のばらつき度を検出し、ラッチ回路に
て判別結果を保持する構成としている。

【０００４】しかしながら、実際には、ゲート長の異な
るインバータを１枚のウェーハ上に形成することは非常
に繁雑であり、また開示されているラッチ回路の構成で
は、比較の対照としている２つのインバータ群からの出
力がほぼ同時に変化したときレーシングを引き起こし、
判別結果が不定となる可能性が高い。さらにインバータ
群による信号遅延量を選択する手段を備えていないた
め、設計時に、ばらつき判別の閾値、つまりインバータ
の挿入数を決定する必要があり、万が一、見積もりを誤
った場合には再度プロセス投入しなければならず、コス
トおよび設計工数、開発期間に大きく影響してしまうと
いう問題がある。

【０００５】

【発明が解決しようとする課題】上述のごとく、従来の
ばらつき検出手段を備えた半導体集積回路では、ゲート
長の異なるインバータを１枚のウェーハ上に形成する必
要があり、また、インバータ群による信号遅延量を選択
する方法がなかった。このため、製造が繁雑であり、イ
ンバータ群からの出力の位相調整の方法がなく、これら
が製造コストや設計工数、開発期間に大きく影響してし
まうという問題があった。本発明は、これら一連の諸問
題を解決すべく、特殊な半導体製造プロセスおよびゲー
ト回路を用いず容易に半導体ばらつきを検出する手段を
提供するものである。すなわち本発明は、比較的簡単な
方法でこの問題を解決して、既存のプロセスおよび基本
的なゲート回路のみで実現でき、信号遅延量の選択が可
能で、安定に出力が得られ、製造が容易で廉価なばらつ
き検出手段を備えた半導体集積回路の実現を課題とす
る。

【０００６】

【課題を解決するための手段】上記課題を達成するた
め、本発明は、電源電圧変動、周囲温度変化、製造プロ
セスの変動に起因する半導体素子のばらつきを検出する
ばらつき検出手段を有する半導体集積回路において、前
記ばらつき検出手段は、複数の論理回路を直列に接続し
てなる第１の遅延回路と、前記第１の遅延回路よりも多
い複数の論理回路を直列に接続してなる第２の遅延回路
と、前記第１の遅延回路および前記第２の遅延回路から
の出力を、所定の同一のタイミングで記憶する第１の記
憶回路および第２の記憶回路と、前記第１の記憶回路お
よび第２の記憶回路からの出力に基づき、遅延状態を判
別する判別回路とを具備して構成される。これにより、
特殊な半導体製造プロセスや特別なゲート回路を必要と
せず、既存のプロセスおよび基本的なゲート回路のみで
実現でき、信号遅延量の選択が可能で、安定に出力が得
られ、製造が容易で廉価なばらつき検出手段を備えた半
導体集積回路を実現することができる。

【０００７】

【発明の実施の形態】以下、本発明にかかる半導体集積
回路を添付図面を参照にして詳細に説明する。

【０００８】図１に、本発明の半導体集積回路に組み込
まれるばらつき検出回路のブロック図を示す。図１にお
いて、符号１は遅延量調整回路、符号２および符号３は
インバータ、符号４は第１のフリップフロップ、符号５
は第２のフリップフロップ、符号６はＮＯＲゲート、符
号７はＡＮＤゲート、符号８はＲＳラッチ回路である。
また、図２にＲＳラッチ回路８の回路例を、図３に同期
式ＲＳラッチ回路８の回路例を示し、図４に遅延量調整
回路１の回路例を示した。

【０００９】図１において入力パルス、例えば動作周波
数クロックＣＫは、遅延量調整回路１の入力部と、第１
のフリップフロップ（以下Ｆ／Ｆ）４のＣＫ入力部と、
第２のＦ／Ｆ５のＣＫ入力部にそれぞれ入力される。遅
延量調整回路１に入力されたＣＫは、図４に示す遅延量
調整回路の回路例で２ｂｉｔの遅延量調整データによっ
て決定される０から３の、いずれかのパスを通り、ＣＫ
より遅れたパルスＤ１として出力される。ここで、本実
施の形態では、遅延量調整データを２ｂｉｔとしている
がこれに限るものではなく、３ｂｉｔ、４ｂｉｔ等とす
ることも考えられ、そのｂｉｔ数に応じた多さの選択肢
を用意することが可能である。遅延量調整データは、ば
らつき検出回路以外のブロックや外部インターフェース
等から任意に設定が可能なものとするが、その構成につ
いては上記方法に限定されるものではない。また、遅延
量調整データによって決定される遅延量に関しても、本
実施の形態では、インバータを直列に接続したバスのう
ち、インバータ２つ分の遅延量ごとに選択する構成とし
ているが、これに限定されるものではない。

【００１０】遅延量調整回路１から出力されたパルスＤ
１は、そのまま第１のＦ／Ｆ４ヘデータとして入力され
るとともに、インバータ２へ入力される。パルスＤ１は
インバータ２とインバータ３によって遅延されたパルス
Ｄ２として第２のＦ／Ｆ５ヘデータとして入力される。
これまでに述べられているインバータは、すべて同一の
ものであり、半導体ばらつきに対して特性変化は同様の
ものとする。

【００１１】入力パルスＣＫおよびＦ／Ｆ４、５に入力
されるパルスＤ１、Ｄ２のタイミングチャートを図５に
示す。図５は、製造プロセスおよび周囲温度、動作電圧
などに起因する半導体ばらつきの度合が変化したときに
起こる各パルスの信号変化遅延を表したものである。こ
の内、図５（ａ）に記載の状態がばらつき度合が最も小
さいものであり、遅延量調整データは１であるものとし
て以下説明する。図５（ｂ）、図５（ｄ）、…図５
（ｇ）と遅延量が大きくなっている。また、図６は図５
の各状態に対応する図１のばらつき検出回路の各部の信
号の真理値表である。

【００１２】図５（ａ）において、Ｄ１はＣＫに対し図
１および図４記載の遅延量調整回路１によって、遅延量
調整データ１に対応する分、すなわちインバータ４つ分
遅延された状態で出力され、Ｄ２はＤ１に対しさらにイ
ンバータ２つ分遅延された状態で、それぞれ図１の第１
のＦ／Ｆ４および第２のＦ／Ｆ５に入力される。Ｆ／Ｆ
４およびＦ／Ｆ５へ入力されているＣＫが立ち上がる瞬
間、Ｄ１およびＤ２は常にＬレベルであり、必然的にＦ
／Ｆからの出力Ｑ１、Ｑ２ともにＬレベルとなる。ここ
で、ＮＯＲゲート６の出力、つまりラッチ回路のリセッ
ト信号ＲはＨレベルであり、ＡＮＤゲート７の出力、つ
まりラッチ回路のセット信号ＳはＬレベルであるため、
図６の真理値表に示す通りラッチ回路からの出力、つま
りばらつき度判別出力信号はＬレベルとなる。

【００１３】図５（ｂ）は図５（ａ）にくらべて、さら
にばらつき度が大きくなったときのタイミングチャート
であるが、Ｄ１に比べＤ２はインバータ２つ分多いパス
となっているため、ばらつきに対する遅延量の変化も大
きくなる。ここで、Ｄ２パルスの立下りがＣＫ立ち上が
りとほぼ同時になっている様子がうかがえる。このとき
入力パルスＤ２はＦ／Ｆ５のセットアップタイムおよび
ホールドタイムの制約を受けるためＦ／Ｆ５の出力Ｑ２
およびラッチ回路のリセット信号Ｒの信号レベルが不確
定となってしまう。しかしながら、Ｆ／Ｆ４に関しては
インバータ２および３による信号遅延が無いため、Ｆ／
Ｆ５の出力が不安定となっている状態でも安定した出力
信号（Ｌレベル）を得ることができる。このとき、ラッ
チ回路のセット信号ＳはＬレベルに固定されているた
め、ラッチ回路出力の初期状態がＬレベルの時、ラッチ
回路のリセット信号ＲがＨレベルもしくはＬレベルどち
らの状態でも出力はＬレベルとなり、安定した状態を保
つ。また、ラッチ回路出力の初期状態がＨレベルであっ
たとすると、ラッチ回路のリセット信号Ｒが一度でもＨ
レベルになったとき、出力はＬレベルとなり、以降出力
信号はＬレベルを保つ。

【００１４】図５（ｃ）は図５（ｂ）よりも、さらにば
らつき度が大きくなったときのタイミングチャートであ
る。Ｆ／Ｆ４およびＦ／Ｆ５へ入力されているＣＫが立
ち上がる瞬間、Ｄ１は常にＬレベルでありＤ２は常にＨ
レベルとなる。このことより、必然的にＦ／Ｆ４、５か
らの出力Ｑ１はＬレベル、Ｑ２はＨレベルとなる。ここ
で、ラッチ回路のリセット信号ＲはＬレベル、セット信
号ＳもＬレベルであるため、図６の真理値表に示す通り
ラッチ回路からの出力、つまりばらつき度判別出力信号
は、元の状態を保持することになる。

【００１５】図５（ｄ）は図５（ｃ）よりもさらに、ば
らつき度が大きくなったときのタイミングチャートであ
る。Ｄ１パルスの立下りがＣＫ立ち上がりとほぼ同時に
なっている様子がうかがえる。このとき入力パルスＤ１
は、Ｆ／Ｆ４のセットアップタイムおよびホールドタイ
ムの制約を受けるため、Ｆ／Ｆ４の出力Ｑ１およびラッ
チ回路のセット信号Ｓの信号レベルが不確定となってし
まう。しかしながら、Ｆ／Ｆ５に関してはインバータ２
およびインバータ３による信号遅延があるため、Ｆ／Ｆ
４の出力が不安定となっている状態でも安定した出力信
号（Ｈレベル）を得ることができる。このときラッチ回
路のリセット信号ＲはＬレベルに固定されているため、
ラッチ回路出力の初期状態がＬレベルであったとする
と、ラッチ回路のセット信号Ｓが一度でもＨレベルにな
ったとき、出力はＨレベルとなり、以降出力信号はＨレ
ベルを保つ。また、ラッチ回路出力の初期状態がＨレベ
ルの時、セット信号ＳがＨレベルもしくはＬレベルのど
ちらの状態でも、ラッチ回路からの出力はＨレベルとな
り、いずれにしても安定してＨレベル状態を保つ。

【００１６】図５（ｅ）は図５（ｄ）よりも、さらにば
らつき度が大きくなったときのタイミングチャートであ
る。Ｆ／Ｆ４およびＦ／Ｆ５へ入力されているＣＫが立
ち上がる瞬間、Ｄ１およびＤ２は常にＨレベルとなり、
必然的にＦ／Ｆ４、５からの出力Ｑ１、Ｑ２ともにＨレ
ベルとなる。ここで、ラッチ回路のリセット信号ＲはＬ
レベル、セット信号ＳはＨレベルであるため、図６の真
理値表に示す通りラッチ回路からの出力、つまりばらつ
き度判別出力信号はＨレベルとなる。

【００１７】図５（ｆ）は図５（ｅ）よりも、さらにば
らつき度が大きくなったときのタイミングチャートであ
る。Ｄ２パルスの立ち上がりがＣＫ立ち上がりとほぼ同
時になっている様子がうかがえる。このとき入力パルス
Ｄ２はＦ／Ｆ５のセットアップタイムおよびホールドタ
イムの制約を受けるためＦ／Ｆ５の出力Ｑ２およびラッ
チ回路のセット信号Ｓの信号レベルが不確定となってし
まう。しかしながら、Ｆ／Ｆ４に関してはインバータ２
および３による信号遅延が無いため、Ｆ／Ｆ５の出力が
不安定となっている状態でも安定した出力信号（Ｈレベ
ル）を得ることができる。このときラッチ回路のリセッ
ト信号ＲはＬレベルに固定されているため、ラッチ回路
出力の初期状態がＬレベルであったとすると、ラッチ回
路のセット信号Ｓが一度でもＨレベルになったとき出力
はＨレベルとなり、以降出力信号はＨレベルを保つ。ま
た、ラッチ回路出力の初期状態がＨレベルの時、セット
信号ＳがＨレベルもしくはＬレベルどちらの状態でもラ
ッチ回路からの出力はＨレベルとなり、いずれにしても
安定してＨレベル状態を保つ。

【００１８】図５（ｇ）は図５（ｆ）よりも、さらにば
らつき度が大きくなったときのタイミングチャートであ
る。Ｆ／Ｆ４およびＦ／Ｆ５へ入力されているＣＫが立
ち上がる瞬間、Ｄ１は常にＨレベルでありＤ２は常にＬ
レベルとなる。このことにより、必然的にＦ／Ｆからの
出力Ｑ１はＨレベル、Ｑ２はＬレベルになる。ここで、
ラッチ回路のリセット信号ＲはＬレベル、セット信号Ｓ
もＬレベルであるため、図６の真理値表に示す通りラッ
チ回路からの出力、つまりばらつき度判別出力信号は元
の状態を保持することになる。

【００１９】以上の通り、半導体ばらつきによって変化
するインバータの遅延量を同位相の入力パルス、本実施
の形態ではＣＫの立ち上がりによってラッチすること
で、ばらつき度の検出を実現することができる。また、
図１における遅延量調整回路１によってばらつきに対す
るＤ１およびＤ２の遅延量を調整することで、ばらつき
度判別出力信号が変化する閾値、つまりＦ／Ｆ４および
Ｆ／Ｆ５へ入力されるパルスとＦ／Ｆ４およびＦ／Ｆ５
の動作用クロック立ち上がりタイミングとの位相差を調
整することが可能である。このことにより、いかなる動
作周波数のシステムにおいてもばらつき検出が実現でき
るとともに、半導体回路形成後であっても任意に、かつ
容易にばらつき度判別の閾値設定が可能である。

【００２０】また、図１のインバータ２およびインバー
タ３によって、第１のＦ／Ｆ４と第２のＦ／Ｆ５へ入力
される信号に位相差をつけることで、ばらつき判別の閾
値を２つ持つことになり、図５（ｂ）、図５（ｄ）、図
５（ｆ）のようにＦ／ＦのＣＫ立ち上がりと入力信号の
変化タイミングがほぼ同時となり、レーシングを起こす
可能性がある場合でも、もう一方のＦ／Ｆは出力が安定
しているため、判別出力信号も不安定になることは無
く、図６に示すような検出結果を得られる。

【００２１】図１においてＲＳラッチ回路は、図２に示
すような回路例が考えられる他、図３に示すような回路
構成も考えられる。図２のラッチ回路例では、入力Ｓに
Ｈレベルの信号が入った場合、即座にラッチ回路がセッ
ト状態、つまり出力がＨレベルになり、入力ＲにＨレベ
ルの信号が入った場合、即座にラッチ回路がリセット状
態、つまり出力がＬレベルになる。一方、図３のラッチ
回路例は、基本的に図２のラッチ回路例と同様の動作と
なるが、ＣＫの立ち上がりに同期した形で出力信号が変
化する。図３に示すようなラッチ回路を採用すれば、ば
らつき度の判別出力信号はＣＫに完全に同期したタイミ
ングで変化するので、回路のマスタークロックをばらつ
き検出回路の入力パルスとするならば、システムＬＳＩ
の同期設計に取り入れることも容易である。

【００２２】また、低消費電力化を考えるのであれば、
例えば任意のタイミングで数クロック分パルスを入力す
ることで半導体ばらつきは十分検出可能である。図１〜
図３の回路構成はこれに限るものではなく、リセットや
プリセット機能を盛り込む例も考えられるほか、図１に
おいてはＦ／Ｆ４およびＦ／Ｆ５より後段の回路に関し
て、本実施の形態以外の回路構成でも、検出結果を得る
ことが可能であるのは言うまでも無い。

【００２３】本発明の半導体集積回路のばらつき検出回
路は、図１からもわかるように特殊な製造プロセスや特
殊なゲート回路を用いず既存の製造プロセスおよび基本
的なゲート回路によって実現可能な物であり、その回路
構成も簡潔であることからいかなる半導体回路にも容易
に取り入れることが可能で半導体集積回路のばらつき検
出手段として非常に有効であると考えられる。また、ば
らつき度検出の閾値、つまりＦ／Ｆへ入力されるパルス
の信号遅延量を調整できる構成にしたことで、Ｆ／Ｆへ
入力されるパルスとＦ／Ｆ動作用クロックの立ち上がり
タイミングとの位相差が任意に設定でき、いかなる動作
周波数のシステムにおいてもばらつき検出が可能になる
とともに、半導体回路形成後であっても任意に、かつ容
易にばらつき度判別の閾値設定が可能になった。これら
のことにより、製造コストおよび設計工数の増大を抑制
する効果が期待できる。

【００２４】また、マスタークロックに同期した構成、
つまり入力パルスをマスタークロックとした場合には他
の回路と完全に同期した形でばらつき判別出力信号が変
化するため、同期設計に取り入れることも容易である。
常にマスタークロックを入力し、ばらつき度をサンプリ
ングする回路構成とすれば、周囲温度変化などによる半
導体ばらつきが即座に検出でき、これに起因する誤動作
を防ぐ制御もリアルタイムで対応が可能である。低消費
電力化を考えるのであれば、例えば任意のタイミングで
数クロック分パルスを入力することで半導体ばらつきは
十分検出可能である。

【００２５】また、判別出力信号が不安定にならないラ
ッチ回路構成としたことで、信頼性の高いばらつき検出
回路となった。ばらつき検出回路の判別出力信号は、例
えば外部同期システムのタイミング制御などに利用でき
る他、温度や製造プロセスのばらつきによって引き起こ
るクロックスキューなど、タイミング的な問題の抑制を
目的とする様々な制御、例えば回路の駆動電圧の制御や
クロックパス、データパスの選択制御等々に利用可能で
ある。

【００２６】さらに、このばらつき検出回路の検出結果
に対応して、ばらつきの補正を行う回路、例えば、他の
半導体回路に供給する電位を変化させる電位供給手段を
設けるなどの方法によって、ばらつきが発生した場合で
も安定な動作が可能な半導体集積回路を容易に実現する
ことができる。

【００２７】

【発明の効果】以上説明したように本発明の請求項１の
発明は、半導体集積回路において、ばらつき検出手段
を、複数の論理回路を直列に接続してなる第１の遅延回
路と、第１の遅延回路よりも多い複数の論理回路を直列
に接続してなる第２の遅延回路と、第１の遅延回路およ
び第２の遅延回路からの出力を、所定の同一のタイミン
グで記憶する第１の記憶回路および第２の記憶回路と、
第１の記憶回路および第２の記憶回路からの出力に基づ
き、遅延状態を判別する判別回路とから構成する。これ
により、特殊な半導体製造プロセスや特別なゲート回路
を用いず、既存のプロセスおよび基本的なゲート回路の
みで実現でき、信号遅延量の選択が可能で、安定に出力
が得られ、製造が容易で廉価なばらつき検出手段を備え
た半導体集積回路を実現することができる。また、この
発明のばらつき検出手段はシステムＬＳＩの同期設計に
組み込むことが容易であり、製造プロセスおよび動作周
波数等に応じて、任意にばらつき度に対する閾値設定が
可能であるなどの利点を有している。

【００２８】本発明の請求項２の発明は、ばらつき検出
手段の出力に応じてばらつき補正を行うばらつき補正手
段を備えることを特徴とする。これにより、ばらつきの
発生に対しても安定な動作が可能で素子間のばらつきを
少なくできる半導体集積回路を実現することができる。

【００２９】本発明の請求項３の発明は、判別回路がＲ
Ｓラッチ回路で構成されることを特徴とする。これによ
り、簡単な構成で安定に検出を行うことが可能なばらつ
き検出手段を有する半導体集積回路を実現することがで
きる。

【００３０】本発明の請求項４の発明は、第１のおよび
第２の遅延回路の直列に接続された論理回路の数は外部
信号により選択可能にする。これにより、Ｆ／Ｆへ入力
されるパルスとＦ／Ｆ動作用クロックの位相差を任意に
設定することができ、いかなる動作周波数のシステムに
おいても安定なばらつき検出が可能で、回路形成後であ
っても任意にかつ容易に判別の閾値設定が可能なばらつ
き検出手段を有する半導体集積回路を実現することがで
きる。

【図面の簡単な説明】

【図１】本発明の半導体集積回路のばらつき検出回路の
ブロック図。

【図２】図１のばらつき検出回路に用いられるＲＳラッ
チ回路の回路図。

【図３】図１のばらつき検出回路に用いられる同期式Ｒ
Ｓラッチ回路の回路図。

【図４】図１のばらつき検出回路に用いられる遅延量調
整回路の回路図。

【図５】ばらつき変動に対応する入力パルスＣＫおよび
パルスＤ１、Ｄ２のタイミングチャート。

【図６】図５のばらつき変動に対応するばらつき検出回
路の各部の信号の真理値表。

【符号の説明】

１…遅延量調整回路、２、３…インバータ、４…第１の
フリップフロップ、５…第２のフリップフロップ、６…
ＮＯＲゲート、７…ＡＮＤゲート、８…ＲＳラッチ回
路。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 電源電圧変動、周囲温度変化、製造プロ
   セスの変動に起因する半導体素子のばらつきを検出する
   ばらつき検出手段を有する半導体集積回路において、 前記ばらつき検出手段は、 複数の論理回路を直列に接続してなる第１の遅延回路
   と、 前記第１の遅延回路よりも多い複数の論理回路を直列に
   接続してなる第２の遅延回路と、 前記第１の遅延回路および前記第２の遅延回路からの出
   力を、所定の同一のタイミングで記憶する第１の記憶回
   路および第２の記憶回路と、 前記第１の記憶回路および第２の記憶回路からの出力に
   基づき、遅延状態を判別する判別回路とを具備して構成
   されることを特徴とする半導体集積回路。
2. 【請求項２】 前記ばらつき検出手段の出力に応じてば
   らつき補正を行うばらつき補正手段を備えることを特徴
   とする請求項１に記載の半導体集積回路。
3. 【請求項３】 前記判別回路はＲＳラッチ回路で構成さ
   れることを特徴とする請求項１に記載の半導体集積回
   路。
4. 【請求項４】 前記第１の遅延回路および前記第２の遅
   延回路の直列に接続された論理回路の数は外部信号によ
   り選択可能であることを特徴とする請求項１に記載の半
   導体集積回路。