JPH0618200B2 - ラテラルトランジスタ半導体装置の製造方法 - Google Patents
ラテラルトランジスタ半導体装置の製造方法Info
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- JPH0618200B2 JPH0618200B2 JP59166352A JP16635284A JPH0618200B2 JP H0618200 B2 JPH0618200 B2 JP H0618200B2 JP 59166352 A JP59166352 A JP 59166352A JP 16635284 A JP16635284 A JP 16635284A JP H0618200 B2 JPH0618200 B2 JP H0618200B2
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- polycrystalline semiconductor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/60—Lateral BJTs
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は高耐圧集積回路に係り、特に高耐圧化・高周波
化に好適なラテラルｐｎｐトランジスタに関する。
化に好適なラテラルｐｎｐトランジスタに関する。
従来の、ラテラルｐｎｐトランジスタについては、たと
えば、IBM J.RES.DEVELOP VOL.23,No.6 NOVEMEER 1979
年におけるＳ．Ｊ．Gillespieによる“Stability of La
teral pnp Transistors During Accelerated Aging"と
題する文献において論じられている。上記論文ではラテ
ラルｐｎｐトランジスタのベース表面を安定化し、コレ
クタ・エミツタ間のパンチスルー耐圧を劣化させないた
めに、エミツタコンタクトに用いたＡｌでベース上を覆
う構造が有効であることが述べられている。しかし、前
記ベース上のＡｌは厚い酸化膜（例えば１μｍ程度）の
上の置かれているため、コレクタ・エミツタ間のパンチ
スルー耐圧を抑える効果が小さいという欠点があつた。
えば、IBM J.RES.DEVELOP VOL.23,No.6 NOVEMEER 1979
年におけるＳ．Ｊ．Gillespieによる“Stability of La
teral pnp Transistors During Accelerated Aging"と
題する文献において論じられている。上記論文ではラテ
ラルｐｎｐトランジスタのベース表面を安定化し、コレ
クタ・エミツタ間のパンチスルー耐圧を劣化させないた
めに、エミツタコンタクトに用いたＡｌでベース上を覆
う構造が有効であることが述べられている。しかし、前
記ベース上のＡｌは厚い酸化膜（例えば１μｍ程度）の
上の置かれているため、コレクタ・エミツタ間のパンチ
スルー耐圧を抑える効果が小さいという欠点があつた。
本発明の目的は、高周波・高電流利得で、なおかつ高耐
圧なラテラルｐｎｐトランジスタの製造方法を提供する
ことにある。
圧なラテラルｐｎｐトランジスタの製造方法を提供する
ことにある。
上記目的を達するために本発明の製造方法により製造さ
れた半導体装置では、(1) ラテラルｐｎｐトランジスタ
のベース上を覆う、エミツタと同電位の導電層下の酸化
膜厚をフイールド部より薄くし、ベース表面の反転を防
止し、ベースのパンチスル耐圧を向上する。(2)ベース
側のコレクタ部を低濃度にし、上記導電層とドレイン間
の電界増加によるコレクタ・ベース間のアバランシエ耐
圧劣化も防止するという特徴を有する。
れた半導体装置では、(1) ラテラルｐｎｐトランジスタ
のベース上を覆う、エミツタと同電位の導電層下の酸化
膜厚をフイールド部より薄くし、ベース表面の反転を防
止し、ベースのパンチスル耐圧を向上する。(2)ベース
側のコレクタ部を低濃度にし、上記導電層とドレイン間
の電界増加によるコレクタ・ベース間のアバランシエ耐
圧劣化も防止するという特徴を有する。
本願で開示される代表的な実施形態は、 半導体基板に設けられた一導電形のベース領域に、互い
に離れて設けられた上記一導電形と反対導電形のエミッ
タ領域とコレクタ領域を有し、その間の領域を実効的に
働くベース領域とし、 上記実効的に働くベース領域の表面上に上記エミッタ領
域と実質的に同電位となる制御電極を有し、 上記実効的に働くベース領域の表面上の酸化膜がフィー
ルド部の厚い酸化膜より薄い部分を有するラテラルトラ
ンジスタ半導体装置の製造方法であって、 上記ベース領域(3)が形成された上記半導体基板(1)の表
面上に上記厚い酸化膜(6)を形成し、該上記厚い酸化膜
(6)のうち上記エミッタ領域と上記コレクタ領域と上記
実効的に働くベース領域となる部分の厚い酸化膜(6)を
選択的に除去し、該選択除去部分に薄い酸化膜を形成す
る第１の工程(第８図(a)参照)と、 上記薄い酸化膜の上に多結晶半導体層を被着した後、該
多結晶半導体装置のうち上記実効的に働くベース領域上
以外の多結晶半導体層を除去することにより上記実効的
に働くベース領域上に多結晶半導体電極(7)を形成する
第２の工程(第８図(b)参照)と、 上記第２の工程により形成された上記多結晶半導体電極
(7)をマスクとして不純物を導入することにより、上記
多結晶半導体電極(7)と自己整合で上記エミッタ領域お
よび上記コレクタ領域の部分に低濃度不純物層(9)を形
成する第３の工程(第８図(c)参照)と、 上記コレクタ領域の部分の上記低濃度不純物層(9)のう
ち上記多結晶半導体電極(7)に近接した部分上に厚いマ
スク酸化膜(6)を形成し、しかる後該厚いマスク酸化膜
(6)をマスクとして不純物を導入することにより、上記
コレクタ領域の部分のうち上記多結晶半導体電極(7)か
ら離間した部分にコレクタ高濃度不純物層(10b)を形成
するとともに上記多結晶半導体電極(7)と自己整合で上
記エミッタ領域の部分にエミッタ高濃度不純物層(10a)
を形成する第４の工程(第８図(c)参照)とを含み、 上記多結晶半導体電極(7)と上記エミッタ高濃度不純物
層(10a)とに電気的に接続されるエミッタ電極(12a)を形
成することを特徴とする。
に離れて設けられた上記一導電形と反対導電形のエミッ
タ領域とコレクタ領域を有し、その間の領域を実効的に
働くベース領域とし、 上記実効的に働くベース領域の表面上に上記エミッタ領
域と実質的に同電位となる制御電極を有し、 上記実効的に働くベース領域の表面上の酸化膜がフィー
ルド部の厚い酸化膜より薄い部分を有するラテラルトラ
ンジスタ半導体装置の製造方法であって、 上記ベース領域(3)が形成された上記半導体基板(1)の表
面上に上記厚い酸化膜(6)を形成し、該上記厚い酸化膜
(6)のうち上記エミッタ領域と上記コレクタ領域と上記
実効的に働くベース領域となる部分の厚い酸化膜(6)を
選択的に除去し、該選択除去部分に薄い酸化膜を形成す
る第１の工程(第８図(a)参照)と、 上記薄い酸化膜の上に多結晶半導体層を被着した後、該
多結晶半導体装置のうち上記実効的に働くベース領域上
以外の多結晶半導体層を除去することにより上記実効的
に働くベース領域上に多結晶半導体電極(7)を形成する
第２の工程(第８図(b)参照)と、 上記第２の工程により形成された上記多結晶半導体電極
(7)をマスクとして不純物を導入することにより、上記
多結晶半導体電極(7)と自己整合で上記エミッタ領域お
よび上記コレクタ領域の部分に低濃度不純物層(9)を形
成する第３の工程(第８図(c)参照)と、 上記コレクタ領域の部分の上記低濃度不純物層(9)のう
ち上記多結晶半導体電極(7)に近接した部分上に厚いマ
スク酸化膜(6)を形成し、しかる後該厚いマスク酸化膜
(6)をマスクとして不純物を導入することにより、上記
コレクタ領域の部分のうち上記多結晶半導体電極(7)か
ら離間した部分にコレクタ高濃度不純物層(10b)を形成
するとともに上記多結晶半導体電極(7)と自己整合で上
記エミッタ領域の部分にエミッタ高濃度不純物層(10a)
を形成する第４の工程(第８図(c)参照)とを含み、 上記多結晶半導体電極(7)と上記エミッタ高濃度不純物
層(10a)とに電気的に接続されるエミッタ電極(12a)を形
成することを特徴とする。
上述の代表的な実施形態によるラテラルトランジスタ半
導体装置の製造方法によれば、 （１）実効的に働くベース領域と多結晶半導体電極(7)
との間の酸化膜がフィールド部の厚い酸化膜より薄いた
め、ベースのパンチスルー耐圧を向上できる、 （２）コレクタ領域の部分の低濃度不純物層(9)によ
り、コレクタ・ベース間のアバランシェ耐圧を向上でき
る、 （３）実効的に働くベース領域の幅(すなわち実効ベー
ス幅)が、第３の工程で多結晶半導体電極(7)と自己整合
で形成されるコレクタ低濃度不純物層(9)と第４の工程
で多結晶半導体電極(7)と自己整合で形成されるエミッ
タ高濃度不純物層(10a)との間隔(すなわち、ほぼ多結晶
半導体電極(7)の幅)で高精度に設定されるので、電流増
幅率のバラツキ、コレクタ・ベース間耐圧のバラツキ、
カットオフ周波数のバラツキ等を小さくできる、 （４）実効ベース幅を決定する多結晶半導体電極(7)は
Ａｌ(アルミニューム)等の通常の金属と比較して融点が
高いので、エミッタ及びコレクタの低濃度不純物層(9)
とエミッタ及びコレクタの高濃度不純物層(10a,10b)の
形成のための熱処理にも耐えることができる、 （５）上記（３）で説明したように実効ベース幅を自己
整合のプロセスで決定する多結晶半導体電極(7)それ自
体はエミッタ高濃度不純物層(10a)に接続できないが、
エミッタ電極(12a)を多結晶半導体電極(7)とエミッタ高
濃度不純物層(10a)とに電気的に接続することによっ
て、この多結晶半導体電極(7)をエミッタ領域と実質的
に同電位となる制御電極とすることができる、 等と言う顕著な作用・効果を奏する。
導体装置の製造方法によれば、 （１）実効的に働くベース領域と多結晶半導体電極(7)
との間の酸化膜がフィールド部の厚い酸化膜より薄いた
め、ベースのパンチスルー耐圧を向上できる、 （２）コレクタ領域の部分の低濃度不純物層(9)によ
り、コレクタ・ベース間のアバランシェ耐圧を向上でき
る、 （３）実効的に働くベース領域の幅(すなわち実効ベー
ス幅)が、第３の工程で多結晶半導体電極(7)と自己整合
で形成されるコレクタ低濃度不純物層(9)と第４の工程
で多結晶半導体電極(7)と自己整合で形成されるエミッ
タ高濃度不純物層(10a)との間隔(すなわち、ほぼ多結晶
半導体電極(7)の幅)で高精度に設定されるので、電流増
幅率のバラツキ、コレクタ・ベース間耐圧のバラツキ、
カットオフ周波数のバラツキ等を小さくできる、 （４）実効ベース幅を決定する多結晶半導体電極(7)は
Ａｌ(アルミニューム)等の通常の金属と比較して融点が
高いので、エミッタ及びコレクタの低濃度不純物層(9)
とエミッタ及びコレクタの高濃度不純物層(10a,10b)の
形成のための熱処理にも耐えることができる、 （５）上記（３）で説明したように実効ベース幅を自己
整合のプロセスで決定する多結晶半導体電極(7)それ自
体はエミッタ高濃度不純物層(10a)に接続できないが、
エミッタ電極(12a)を多結晶半導体電極(7)とエミッタ高
濃度不純物層(10a)とに電気的に接続することによっ
て、この多結晶半導体電極(7)をエミッタ領域と実質的
に同電位となる制御電極とすることができる、 等と言う顕著な作用・効果を奏する。
本発明のその他の特徴は、以下に説明する実施例から明
らかとなろう。
らかとなろう。
以下、本発明を参考例および実施例を参照して詳細に説
明する。第１図は本発明の原理を説明するための参考例
の半導体装置の構造断面図である。１０ａはラテラルpn
pトランジスタのエミツタ層となるｐ形拡散層、１０ｂ
はエミツタをリング状に囲んだコレクタとなるｐ形拡散
層、３はベースとなるＮ形半導体で、１１はベースコン
タクト用のｎ形拡散層である。１２ａはベース上のパン
チスルー降伏を防止するための電極であるが、酸化膜厚
を薄くし、Ｎ形ベース表面層のＰ形反転防止効果を増加
させるためにＡ部のように、ベース上の酸化膜を薄くし
た領域を設けてある。
明する。第１図は本発明の原理を説明するための参考例
の半導体装置の構造断面図である。１０ａはラテラルpn
pトランジスタのエミツタ層となるｐ形拡散層、１０ｂ
はエミツタをリング状に囲んだコレクタとなるｐ形拡散
層、３はベースとなるＮ形半導体で、１１はベースコン
タクト用のｎ形拡散層である。１２ａはベース上のパン
チスルー降伏を防止するための電極であるが、酸化膜厚
を薄くし、Ｎ形ベース表面層のＰ形反転防止効果を増加
させるためにＡ部のように、ベース上の酸化膜を薄くし
た領域を設けてある。
第２図は本発明の原理を説明するための他の参考例の半
導体装置の構造断面図である。１０ａがエミツタ、10b
がコレクタ、３がベースであることは第１図と同じであ
る。本参考例の特徴は、ベース上を覆う電極７をたとえ
ば1000Å程度以下の薄い酸化膜上に設けたことと、電極
７と高濃度コレクタ層１０ｂの間を離し、低濃度コレク
タ層９を設けてあることである。電極７は、従来フイー
ルド酸化膜のように厚い酸化膜上に形成していたが、本
発明では、薄い酸化膜上に形成するため、ベース表面が
Ｐ形に反転することを防止する効果が期待できる。この
ため、従来に比べ、ベース表面のパンチスルー耐圧を向
上できた。また、酸化膜を薄くすることにより、コレク
タと電極７の間の電界は増加するが、低濃度コレクタ層
９により、コレクタ・ベース間のアバランシエ耐圧劣化
を防止できた。このため、高周波・高電流利得の高耐圧
ラテラルpnpトランジスタを実現できる。特に、電極７
として多結晶半導体層を用いた場合には、第８図に示す
製造方法により、電極７と低濃度コレクタ層９を自己整
合で形成できるため、ベース表面を完全に覆い、かつ、
コレクタ層上へ導電層の張り出しを最小にできることか
ら、ベース表面の安定化，高耐圧化，微細化のたに最適
な構造にできる。
導体装置の構造断面図である。１０ａがエミツタ、10b
がコレクタ、３がベースであることは第１図と同じであ
る。本参考例の特徴は、ベース上を覆う電極７をたとえ
ば1000Å程度以下の薄い酸化膜上に設けたことと、電極
７と高濃度コレクタ層１０ｂの間を離し、低濃度コレク
タ層９を設けてあることである。電極７は、従来フイー
ルド酸化膜のように厚い酸化膜上に形成していたが、本
発明では、薄い酸化膜上に形成するため、ベース表面が
Ｐ形に反転することを防止する効果が期待できる。この
ため、従来に比べ、ベース表面のパンチスルー耐圧を向
上できた。また、酸化膜を薄くすることにより、コレク
タと電極７の間の電界は増加するが、低濃度コレクタ層
９により、コレクタ・ベース間のアバランシエ耐圧劣化
を防止できた。このため、高周波・高電流利得の高耐圧
ラテラルpnpトランジスタを実現できる。特に、電極７
として多結晶半導体層を用いた場合には、第８図に示す
製造方法により、電極７と低濃度コレクタ層９を自己整
合で形成できるため、ベース表面を完全に覆い、かつ、
コレクタ層上へ導電層の張り出しを最小にできることか
ら、ベース表面の安定化，高耐圧化，微細化のたに最適
な構造にできる。
第３図は本発明の原理を説明するための他の参考例の半
導体装置の構造断面図である。本実施例では、第２図で
述べた、第２の参考例を、公知の技術（たとえば、特開
昭55−30844）を用いた高耐圧素子製造技術に適用させ
た場合を示した。ここで、１はＰ形基板、２は高濃度ｎ
形埋込層、３はＮ形エピタキシヤル層、４はＰ形アイソ
レーシヨン拡散層、５はベース抵抗低減のために用いる
ｎ形拡散層、６はフィールド酸化膜、７は多結晶半導体
層で、１２ａは電極によりエミツタと同電位に保つてあ
る。この実施例ではアイソレーシヨン拡散層４を深くし
なくても、厚いエピタキシヤル部につくつた素子を分離
できる。素子部のエピタキシヤル層を厚くすることによ
り、ベース・コレクタ間のリーチスルー耐圧を増加でき
る。
導体装置の構造断面図である。本実施例では、第２図で
述べた、第２の参考例を、公知の技術（たとえば、特開
昭55−30844）を用いた高耐圧素子製造技術に適用させ
た場合を示した。ここで、１はＰ形基板、２は高濃度ｎ
形埋込層、３はＮ形エピタキシヤル層、４はＰ形アイソ
レーシヨン拡散層、５はベース抵抗低減のために用いる
ｎ形拡散層、６はフィールド酸化膜、７は多結晶半導体
層で、１２ａは電極によりエミツタと同電位に保つてあ
る。この実施例ではアイソレーシヨン拡散層４を深くし
なくても、厚いエピタキシヤル部につくつた素子を分離
できる。素子部のエピタキシヤル層を厚くすることによ
り、ベース・コレクタ間のリーチスルー耐圧を増加でき
る。
第４図は、本発明の原理を説明するための他の参考例の
半導体装置の構造断面図を示す。前記第３図の例との相
異は、エミツタとり出し用電極として用いる12aにあ
る。本参考例では、１２ａが、低濃度コレクタ層９上ま
できており、コレクタ９の端部における電界集中を緩和
させ耐圧を向上させる効果がある。
半導体装置の構造断面図を示す。前記第３図の例との相
異は、エミツタとり出し用電極として用いる12aにあ
る。本参考例では、１２ａが、低濃度コレクタ層９上ま
できており、コレクタ９の端部における電界集中を緩和
させ耐圧を向上させる効果がある。
第５図は、本発明の原理を説明するための他の参考例の
半導体装置の構造断面図を示した。第４図の参考例との
相異は、Ｎ形拡散層８を追加した点にある。このＮ形拡
散層８は、第８図に示すように、多結晶半導体層８をマ
スクにして形成できるがこれにより、パンチスルー耐圧
をさらに向上させることが可能である。
半導体装置の構造断面図を示した。第４図の参考例との
相異は、Ｎ形拡散層８を追加した点にある。このＮ形拡
散層８は、第８図に示すように、多結晶半導体層８をマ
スクにして形成できるがこれにより、パンチスルー耐圧
をさらに向上させることが可能である。
第６図は、本発明の原理を説明するための他の参考例の
半導体装置の構造断面図を示した。本参考例では、MOSF
ETの製造方法として公知のLOCOS プロセスで形成できる
フイールド酸化膜６直下のＰ形チヤネルストツパ１７を
コレクタの低濃度拡散層９のかわりに用いている。本参
考例では、高耐圧化用低濃度拡散層９を用いずに、本発
明の目的を達成できる。また、本参考例はLOCOS 構造の
小信号MOSFETとの共存が容易である。
半導体装置の構造断面図を示した。本参考例では、MOSF
ETの製造方法として公知のLOCOS プロセスで形成できる
フイールド酸化膜６直下のＰ形チヤネルストツパ１７を
コレクタの低濃度拡散層９のかわりに用いている。本参
考例では、高耐圧化用低濃度拡散層９を用いずに、本発
明の目的を達成できる。また、本参考例はLOCOS 構造の
小信号MOSFETとの共存が容易である。
第７図は、本発明の原理を説明するための他の参考例の
半導体装置の構造断面図を示した。第６図に示した参考
例との相異は、エミツタとり出し用電極として用いる電
極１２ａにある。本参考例では電極１２ａが、低濃度コ
レクタ層１７上まできているため、電界集中を緩和させ
耐圧を向上させる効果が高い。
半導体装置の構造断面図を示した。第６図に示した参考
例との相異は、エミツタとり出し用電極として用いる電
極１２ａにある。本参考例では電極１２ａが、低濃度コ
レクタ層１７上まできているため、電界集中を緩和させ
耐圧を向上させる効果が高い。
第８図（ａ）から第８図（ｃ）に、本発明の実施例の半
導体装置の製造方法の一例を、前記第５図の参考例に示
した装置について示した。
導体装置の製造方法の一例を、前記第５図の参考例に示
した装置について示した。
まず、第８図（ａ）に示す如く公知の技術（たとえば、
特開昭55−30844 に示した方法）により、凹みのあるｐ
基板に高濃度ｎ形埋込層２を形成し、ｎ形エピタキシヤ
ル層３を形成し、表面を平坦化する。次に、ｐ形アイソ
レーシヨン拡散層４とｎ形拡散層５と厚いフィールド酸
化膜６を形成する。次に、ラテラルｐｎｐトランジスタ
のエミツタ・コレクタ、及び、実効的に働くベース領域
となる部分の酸化膜６を選択的に除去し、1000Å程度の
薄い酸化膜の領域を作る。なお、この酸化膜は、同一チ
ツプ上のMOSFETのゲート酸化膜と同時に形成したものを
使用できる。
特開昭55−30844 に示した方法）により、凹みのあるｐ
基板に高濃度ｎ形埋込層２を形成し、ｎ形エピタキシヤ
ル層３を形成し、表面を平坦化する。次に、ｐ形アイソ
レーシヨン拡散層４とｎ形拡散層５と厚いフィールド酸
化膜６を形成する。次に、ラテラルｐｎｐトランジスタ
のエミツタ・コレクタ、及び、実効的に働くベース領域
となる部分の酸化膜６を選択的に除去し、1000Å程度の
薄い酸化膜の領域を作る。なお、この酸化膜は、同一チ
ツプ上のMOSFETのゲート酸化膜と同時に形成したものを
使用できる。
次に、第８図（ｂ）に示す如く、多結晶半導体層７をデ
ポジシヨンし、実効的に働くベース領域上以外の多結晶
半導体層を除去し、この多結晶半導体層７とホトレジス
トパターン１５をマスクにして、リンをイオン打込み
し、レジスト除去後の拡散によりｎ形拡散層８を形成で
きる。
ポジシヨンし、実効的に働くベース領域上以外の多結晶
半導体層を除去し、この多結晶半導体層７とホトレジス
トパターン１５をマスクにして、リンをイオン打込み
し、レジスト除去後の拡散によりｎ形拡散層８を形成で
きる。
次に、レジスト１５除去後、酸化膜６の厚い領域と、ポ
リシリコン７をマスクに、イオン打込法により、第８図
（ｃ）に示す如く低濃度ｐ形拡散層９を形成できる。次
に、低濃度コレクタ層９のうち多結晶半導体層７に近接
した部分の上に厚いマスク酸化膜６を形成し、しかる後
ラテラルｐｎｐトランジスタのエミツタとコレクタ及
び、ｐ形拡散層にコンタクトをとる部分に高濃度ｐ形拡
散層１０ａ，１０ｂ，１０ｃを形成する。
リシリコン７をマスクに、イオン打込法により、第８図
（ｃ）に示す如く低濃度ｐ形拡散層９を形成できる。次
に、低濃度コレクタ層９のうち多結晶半導体層７に近接
した部分の上に厚いマスク酸化膜６を形成し、しかる後
ラテラルｐｎｐトランジスタのエミツタとコレクタ及
び、ｐ形拡散層にコンタクトをとる部分に高濃度ｐ形拡
散層１０ａ，１０ｂ，１０ｃを形成する。
次に、高濃度ｎ形拡散層１１を形成し、通常の２層配線
工程を行なうことにより、第５図に示した構造が得られ
る。
工程を行なうことにより、第５図に示した構造が得られ
る。
第６図，第７図に示した本発明の製造方法も本質的には
第８図に示した製造方法と同じである。第６図，第７図
のｐ形拡散層１７の製造方法は、第９図に示す如く、ホ
トレジストパターン１５′と、フイールド部形成を選択
酸化するためにパターン形成された耐酸化層１６をマス
クにして、ボロンのイオン打込み法により形成できる。
第８図に示した製造方法と同じである。第６図，第７図
のｐ形拡散層１７の製造方法は、第９図に示す如く、ホ
トレジストパターン１５′と、フイールド部形成を選択
酸化するためにパターン形成された耐酸化層１６をマス
クにして、ボロンのイオン打込み法により形成できる。
本発明によれば、 （１）実効的に働くベース領域と多結晶半導体電極(7)
との間の酸化膜がフィールド部の厚い酸化膜より薄く、
ベースのパンチスルー耐圧を向上できる、 （２）コレクタ領域の部分の低濃度不純物層(9)によ
り、コレクタ・ベース間アンバランシェ耐圧を向上でき
る、 （３）実効ベース幅が、コレクタ低濃度不純物層(9)と
エミッタ高濃度不純物層(10a)との間隔で自己整合のプ
ロセスで高精度に設定されるので、電流増幅率のバラツ
キ、コレクタ・ベース間耐圧のバラツキ、カットオフ周
波数のバラツキ等を小さくできる、 （４）実効ベース幅を決定する多結晶半導体電極(7)は
通常の金属と比較して融点が高いので、エミッタ及びコ
レクタの低濃度不純物層(9)とエミッタ及びコレクタの
高濃度不純物層(10a,10b)の形成のための熱処理にも耐
えることができる、 （５）実効ベース幅を自己整合プロセスで決定する多結
晶半導体電極(7)自体はエミッタ高濃度不純物層(10a)に
接続できないが、エミッタ電極(12a)と多結晶半導体電
極(7)およびエミッタ高濃度不純物層(10a)との間の電気
的接続によって、この多結晶半導体電極(7)をエミッタ
領域と実質的に同電位となる制御電極とできる、 と言う効果を奏する。
との間の酸化膜がフィールド部の厚い酸化膜より薄く、
ベースのパンチスルー耐圧を向上できる、 （２）コレクタ領域の部分の低濃度不純物層(9)によ
り、コレクタ・ベース間アンバランシェ耐圧を向上でき
る、 （３）実効ベース幅が、コレクタ低濃度不純物層(9)と
エミッタ高濃度不純物層(10a)との間隔で自己整合のプ
ロセスで高精度に設定されるので、電流増幅率のバラツ
キ、コレクタ・ベース間耐圧のバラツキ、カットオフ周
波数のバラツキ等を小さくできる、 （４）実効ベース幅を決定する多結晶半導体電極(7)は
通常の金属と比較して融点が高いので、エミッタ及びコ
レクタの低濃度不純物層(9)とエミッタ及びコレクタの
高濃度不純物層(10a,10b)の形成のための熱処理にも耐
えることができる、 （５）実効ベース幅を自己整合プロセスで決定する多結
晶半導体電極(7)自体はエミッタ高濃度不純物層(10a)に
接続できないが、エミッタ電極(12a)と多結晶半導体電
極(7)およびエミッタ高濃度不純物層(10a)との間の電気
的接続によって、この多結晶半導体電極(7)をエミッタ
領域と実質的に同電位となる制御電極とできる、 と言う効果を奏する。
第１〜７図は本発明の参考例を示すラテラルｐｎｐトラ
ンジスタの構造断面図、第８〜９図は本発明の実施例の
半導体装置の製造工程を説明する断面図である。 １……ｐ基板、２……高濃度ｎ形埋込層、３……ｎ形エ
ピタキシヤル層、４……ｐ形アイソレーシヨン拡散層、
５……ｎ＋埋込層、６……フィールド酸化膜、７……多
結晶半導体層等の導電層（電極）、８……ｎ形拡散層、
９……低濃度ｐ形拡散層、１０ａ，１０ｂ，１０ｃ……
高濃度ｐ形拡散層、１１……高濃度ｎ形拡散層、１２
ａ，１２ｂ，１２ｃ……第１電極、１３……層間絶縁
膜、１４……第２電極、１５，１５′……ホトレジス
ト、１６……シリコン窒化膜、１７……ｐ形拡散層。
ンジスタの構造断面図、第８〜９図は本発明の実施例の
半導体装置の製造工程を説明する断面図である。 １……ｐ基板、２……高濃度ｎ形埋込層、３……ｎ形エ
ピタキシヤル層、４……ｐ形アイソレーシヨン拡散層、
５……ｎ＋埋込層、６……フィールド酸化膜、７……多
結晶半導体層等の導電層（電極）、８……ｎ形拡散層、
９……低濃度ｐ形拡散層、１０ａ，１０ｂ，１０ｃ……
高濃度ｐ形拡散層、１１……高濃度ｎ形拡散層、１２
ａ，１２ｂ，１２ｃ……第１電極、１３……層間絶縁
膜、１４……第２電極、１５，１５′……ホトレジス
ト、１６……シリコン窒化膜、１７……ｐ形拡散層。
Claims (2)
- 【請求項１】半導体基板に設けられた一導電形のベース
領域に、互いに離れて設けられた上記一導電形と反対導
電形のエミッタ領域とコレクタ領域を有し、その間の領
域を実効的に働くベース領域とし、 上記実効的に働くベース領域の表面上に上記エミッタ領
域と実質的に同電位となる制御電極を有し、 上記実効的に働くベース領域の表面上の酸化膜がフィー
ルド部の厚い酸化膜より薄い部分を有するラテラルトラ
ンジスタ半導体装置の製造方法であって、 上記ベース領域が形成された上記半導体基板の表面上に
上記厚い酸化膜を形成し、該上記厚い酸化膜のうち上記
エミッタ領域と上記コレクタ領域と上記実効的に働くベ
ース領域となる部分の厚い酸化膜を選択的に除去し、該
選択除去部分に薄い酸化膜を形成する第１の工程と、 上記薄い酸化膜の上に多結晶半導体層を被着した後、該
多結晶半導体層のうち上記実効的に働くベース領域上以
外の多結晶半導体層を除去することにより上記実効的に
働くベース領域上に多結晶半導体電極を形成する第２の
工程と、 上記第２の工程により形成された上記多結晶半導体電極
をマスクとして不純物を導入することにより、上記多結
晶半導体電極と自己整合で上記エミッタ領域および上記
コレクタ領域の部分に低濃度不純物層を形成する第３の
工程と、 上記コレクタ領域の部分の上記低濃度不純物層のうち上
記多結晶半導体電極に近接した部分上に厚いマスク酸化
膜を形成し、しかる後該厚いマスク酸化膜をマスクとし
て不純物を導入することにより、上記コレクタ領域の部
分のうち上記多結晶半導体電極から離間した部分にコレ
クタ高濃度不純物層を形成するとともに上記多結晶半導
体電極と自己整合で上記エミッタ領域の部分にエミッタ
高濃度不純物層を形成する第４の工程とを含み、 上記多結晶半導体電極と上記エミッタ高濃度不純物層と
に電気的に接続されるエミッタ電極を形成することを特
徴とするラテラルトランジスタ半導体装置の製造方法。 - 【請求項２】上記第３の工程で上記エミッタ領域および
上記コレクタ領域の部分に上記低濃度不純物層を形成す
るため上記不純物がイオン打込みにより導入されること
を特徴とする特許請求の範囲第１項に記載のラテラルト
ランジスタ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166352A JPH0618200B2 (ja) | 1984-08-10 | 1984-08-10 | ラテラルトランジスタ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166352A JPH0618200B2 (ja) | 1984-08-10 | 1984-08-10 | ラテラルトランジスタ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6146062A JPS6146062A (ja) | 1986-03-06 |
| JPH0618200B2 true JPH0618200B2 (ja) | 1994-03-09 |
Family
ID=15829784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59166352A Expired - Lifetime JPH0618200B2 (ja) | 1984-08-10 | 1984-08-10 | ラテラルトランジスタ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618200B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3041854B2 (ja) * | 1988-11-22 | 2000-05-15 | ソニー株式会社 | ラテラルトランジスタ及びその製造方法 |
| JPH02142137A (ja) * | 1988-11-22 | 1990-05-31 | Sony Corp | ラテラルトランジスタ及びその製造方法 |
| FR2762139B1 (fr) * | 1997-04-15 | 1999-07-02 | Sgs Thomson Microelectronics | Transistor pnp lateral dans une technologie bicmos |
| US6885522B1 (en) | 1999-05-28 | 2005-04-26 | Fujitsu Limited | Head assembly having integrated circuit chip covered by layer which prevents foreign particle generation |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57104254A (en) * | 1980-12-22 | 1982-06-29 | Hitachi Ltd | Lateral-transistor |
-
1984
- 1984-08-10 JP JP59166352A patent/JPH0618200B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6146062A (ja) | 1986-03-06 |
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