JP2570641B2 - Ａｔｍスイッチにおける自己ルーチングスイッチ方法とその回路 - Google Patents
Ａｔｍスイッチにおける自己ルーチングスイッチ方法とその回路Info
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- 238000000034 method Methods 0.000 title claims description 9
- 239000000872 buffer Substances 0.000 claims description 154
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- 230000001186 cumulative effect Effects 0.000 claims description 27
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- 230000003247 decreasing effect Effects 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 description 20
- 238000010586 diagram Methods 0.000 description 14
- 238000004891 communication Methods 0.000 description 3
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- 238000007796 conventional method Methods 0.000 description 1
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Description
【０００１】
【産業上の利用分野】本発明は、ＡＴＭ（Asynchronous
Transfer Mode）自己ルーチングスイッチに関し、特に
高速動作用のクロスポイントバッファ型自己ルーチング
スイッチに関する。
Transfer Mode）自己ルーチングスイッチに関し、特に
高速動作用のクロスポイントバッファ型自己ルーチング
スイッチに関する。
【０００２】
【従来の技術】従来のＡＴＭスイッチは、入力回線を経
由して到来するセルを一時バッファに蓄積して、適時ス
イッチングによりセルを所定の出力回線に送出するもの
であり、バッファの構成方法により入力バッファ型と、
共通バッファ型と、ポイントバッファ型などが実用化さ
れている。異なる入力回線から同時に同一の出力回線に
セルが入力されると、そのうちの一つが出力され、他の
セルはバッファで待たされ、その後、ＡＴＭスイッチの
ルーチングにより処理され、ＡＴＭ通信の効率向上が図
られている。
由して到来するセルを一時バッファに蓄積して、適時ス
イッチングによりセルを所定の出力回線に送出するもの
であり、バッファの構成方法により入力バッファ型と、
共通バッファ型と、ポイントバッファ型などが実用化さ
れている。異なる入力回線から同時に同一の出力回線に
セルが入力されると、そのうちの一つが出力され、他の
セルはバッファで待たされ、その後、ＡＴＭスイッチの
ルーチングにより処理され、ＡＴＭ通信の効率向上が図
られている。
【０００３】従来のクロスポイントバッファ型自己ルー
チングスイッチは、図１０に示すように、ＡＴＭスイッ
チへの入力回線１〜ｍのそれぞれが各入力回線対応のバ
ッファ部３０１〜３０ｍと直接接続されていて、各クロ
スポイントバッファの出力３１１０〜３１ｍ０から３ｍ
１０〜３ｍｍ０までの各出力は、目的の出力回線１１〜
１ｍに該当する各セル収集部４０１〜４０ｍと接続され
ている。３１１〜３１ｍから３ｍ１〜３ｍｍまでの全て
のクロスポイントバッファは、対応する各セル収集部４
０１〜４０ｍへのセル送出権を得るための競合調停信号
線３１１１〜３１ｍ１から３ｍ１１〜３ｍｍ１までの各
信号線と、それらの各信号間の競合を調停するための信
号回路５０１〜５０ｍおよびそれらを制御するバッファ
制御部５１〜５ｍを有していて、各クロスポイントバッ
ファからのセル送出に当たっては、３１１１〜３１ｍ１
から３ｍ１１〜３ｍｍ１までの競合調停信号線と信号回
路５０１〜５０ｍ、およびそれらを制御するバッファ制
御部５１〜５ｍとの間での複雑な信号のやりとりが必要
であった。
チングスイッチは、図１０に示すように、ＡＴＭスイッ
チへの入力回線１〜ｍのそれぞれが各入力回線対応のバ
ッファ部３０１〜３０ｍと直接接続されていて、各クロ
スポイントバッファの出力３１１０〜３１ｍ０から３ｍ
１０〜３ｍｍ０までの各出力は、目的の出力回線１１〜
１ｍに該当する各セル収集部４０１〜４０ｍと接続され
ている。３１１〜３１ｍから３ｍ１〜３ｍｍまでの全て
のクロスポイントバッファは、対応する各セル収集部４
０１〜４０ｍへのセル送出権を得るための競合調停信号
線３１１１〜３１ｍ１から３ｍ１１〜３ｍｍ１までの各
信号線と、それらの各信号間の競合を調停するための信
号回路５０１〜５０ｍおよびそれらを制御するバッファ
制御部５１〜５ｍを有していて、各クロスポイントバッ
ファからのセル送出に当たっては、３１１１〜３１ｍ１
から３ｍ１１〜３ｍｍ１までの競合調停信号線と信号回
路５０１〜５０ｍ、およびそれらを制御するバッファ制
御部５１〜５ｍとの間での複雑な信号のやりとりが必要
であった。
【０００４】通信効率の向上が図られているＡＴＭスイ
ッチの公知例として、特開平２−８７７４５「セル競合
制御回路」と特開平２−１７９１４１「スイッチ制御方
式」とがある。
ッチの公知例として、特開平２−８７７４５「セル競合
制御回路」と特開平２−１７９１４１「スイッチ制御方
式」とがある。
【０００５】特開平２−８７７４５「セル競合制御回
路」は、各出力ポートに対応する送出予約順を個別に複
数の保持レジスタに保持し、任意の保持レジスタから対
応する入力バッファに送出予約順を順次割り当てるとと
もに、最後尾のセルに割り当てた最終割当て送出予約順
を保持レジスタに返信し、返信された最終割当て送出予
約順を後段の保持レジスタに対して次の送出予約開始順
信号として順次更新巡回転送する転送ループを設けて、
１回の送出順割当処理で複数のセルに対して送出順割当
を行うことによて、空間スイッチのポート数が多く、出
力ポートに対する送出割当処理の周期が長くなってもス
ループットの低下を抑制する。
路」は、各出力ポートに対応する送出予約順を個別に複
数の保持レジスタに保持し、任意の保持レジスタから対
応する入力バッファに送出予約順を順次割り当てるとと
もに、最後尾のセルに割り当てた最終割当て送出予約順
を保持レジスタに返信し、返信された最終割当て送出予
約順を後段の保持レジスタに対して次の送出予約開始順
信号として順次更新巡回転送する転送ループを設けて、
１回の送出順割当処理で複数のセルに対して送出順割当
を行うことによて、空間スイッチのポート数が多く、出
力ポートに対する送出割当処理の周期が長くなってもス
ループットの低下を抑制する。
【０００６】特開平２−１７９１４１「スイッチ制御方
式」は、入力バッファとセルの送出先に対応した各制御
バッファにセルの格納アドレスを格納し、出力ポート単
位の選択動作によって選択された格納アドレスデータ
が、対応する入力バッファに供給され、セルの読み出し
が行われる。また、入力バッファに対応した第１の予約
テーブルと出力ポートに対応した第２の予約テーブルを
比較することにより、無駄な待ち時間を無くし、通信効
率を向上する。
式」は、入力バッファとセルの送出先に対応した各制御
バッファにセルの格納アドレスを格納し、出力ポート単
位の選択動作によって選択された格納アドレスデータ
が、対応する入力バッファに供給され、セルの読み出し
が行われる。また、入力バッファに対応した第１の予約
テーブルと出力ポートに対応した第２の予約テーブルを
比較することにより、無駄な待ち時間を無くし、通信効
率を向上する。
【０００７】前記特開平２−８７７４５「セル競合制御
回路」と特開平２−１７９１４１「スイッチ制御方式」
は何れも入力バッファ型ＡＴＭスイッチであり、本発明
のクロスポイントバッファ型ＡＴＭスイッチとは回路構
成が異なっている。
回路」と特開平２−１７９１４１「スイッチ制御方式」
は何れも入力バッファ型ＡＴＭスイッチであり、本発明
のクロスポイントバッファ型ＡＴＭスイッチとは回路構
成が異なっている。
【０００８】
【発明が解決しようとする課題】このような従来の技術
では、回路構成および回路動作が非常に複雑となるため
に、ハードウェア量の増大を押えることと、スイッチ動
作の高速化を計ることが困難であった。また、各クロス
ポイントバッファでは、送出権を得るまでの間セル送出
を待たされるために、セル送出の度に不必要な待ち合わ
せが発生したり、信号競合の調停に必要なガードタイム
等の挿入によるスイッチ効率の低下を招くという問題点
が有った。
では、回路構成および回路動作が非常に複雑となるため
に、ハードウェア量の増大を押えることと、スイッチ動
作の高速化を計ることが困難であった。また、各クロス
ポイントバッファでは、送出権を得るまでの間セル送出
を待たされるために、セル送出の度に不必要な待ち合わ
せが発生したり、信号競合の調停に必要なガードタイム
等の挿入によるスイッチ効率の低下を招くという問題点
が有った。
【０００９】本発明の目的は、ＡＴＭスイッチにおける
クロスポイント型自己ルーチングスイッチの回路構成お
よび動作を複雑にすることなく、スイッチの高速化と効
率化およびハードウェア構成のコンパクト化の方法とそ
の回路を提供することである。
クロスポイント型自己ルーチングスイッチの回路構成お
よび動作を複雑にすることなく、スイッチの高速化と効
率化およびハードウェア構成のコンパクト化の方法とそ
の回路を提供することである。
【００１０】
【課題を解決するための手段】本発明のＡＴＭスイッチ
における自己ルーチングスイッチ方法は、入力ポートを
経由して到来するセルを、入力ポート毎の出力ポートに
対応させたクロスポイントにおけるセルバッファに到着
順に一時蓄積し、蓄積されたセルを適時前記セルバッフ
ァから読み出して出力ポートに出力するＡＴＭスイッチ
における自己ルーチングスイッチ方法において、入力ポ
ートと前記セルバッファとの間で、同時に入力するセル
の間での出力ポートの衝突を検出するため、全ての同時
入力セルの組み合わせについて衝突の有無を調べて衝突
時には勝ち負けの判定を行ない、負けた回数を計数し
て、負けたセルの出力時に当該セルの負けた回数の計数
値も同時に出力するステップと、セルバッファと同時に
並行して入力されるセルのその時点での各出力ポート毎
のセルの待ち時間を累積算出し、算出結果をバッファに
出力すると同時に、累積待ち時間の記憶値を”０”にリ
セットし、全入力セルについて全出力ポート毎に衝突で
負けた回数の最大値を求めてそれから−１した値を新た
な累積待ち時間として記憶し、記憶された累積待ち時間
の値を１セル転送時間に相当する一定時間毎にその値
が”０”になるまで１を減ずるステップと、前記セルバ
ッファにおける入力セルの一時蓄積時に前記当該セルの
衝突で負けた回数の計数値と前記当該出力ポートの累積
待ち時間の値をセルと一緒にクロスポイントバッファに
格納して、前記クロスポイントバッファからのセル読み
だし時には前記累積待ち時間の値を１セル転送時間に相
当する一定時間毎にその値が”０”になるまで１を減ず
るステップと、累積待ち時間の値が”０”になつた後に
前記衝突で負けた回数の計数値を同様にその値が”０”
になるまで一定時間毎に１を減じて、衝突で負けた回数
の計数値が”０”になってから前記クロスポイントバッ
ファから一時蓄積したセルの読みだしと出力ポートへの
送出を行なうステップを有する。
における自己ルーチングスイッチ方法は、入力ポートを
経由して到来するセルを、入力ポート毎の出力ポートに
対応させたクロスポイントにおけるセルバッファに到着
順に一時蓄積し、蓄積されたセルを適時前記セルバッフ
ァから読み出して出力ポートに出力するＡＴＭスイッチ
における自己ルーチングスイッチ方法において、入力ポ
ートと前記セルバッファとの間で、同時に入力するセル
の間での出力ポートの衝突を検出するため、全ての同時
入力セルの組み合わせについて衝突の有無を調べて衝突
時には勝ち負けの判定を行ない、負けた回数を計数し
て、負けたセルの出力時に当該セルの負けた回数の計数
値も同時に出力するステップと、セルバッファと同時に
並行して入力されるセルのその時点での各出力ポート毎
のセルの待ち時間を累積算出し、算出結果をバッファに
出力すると同時に、累積待ち時間の記憶値を”０”にリ
セットし、全入力セルについて全出力ポート毎に衝突で
負けた回数の最大値を求めてそれから−１した値を新た
な累積待ち時間として記憶し、記憶された累積待ち時間
の値を１セル転送時間に相当する一定時間毎にその値
が”０”になるまで１を減ずるステップと、前記セルバ
ッファにおける入力セルの一時蓄積時に前記当該セルの
衝突で負けた回数の計数値と前記当該出力ポートの累積
待ち時間の値をセルと一緒にクロスポイントバッファに
格納して、前記クロスポイントバッファからのセル読み
だし時には前記累積待ち時間の値を１セル転送時間に相
当する一定時間毎にその値が”０”になるまで１を減ず
るステップと、累積待ち時間の値が”０”になつた後に
前記衝突で負けた回数の計数値を同様にその値が”０”
になるまで一定時間毎に１を減じて、衝突で負けた回数
の計数値が”０”になってから前記クロスポイントバッ
ファから一時蓄積したセルの読みだしと出力ポートへの
送出を行なうステップを有する。
【００１１】また、本発明のＡＴＭスイッチにおける自
己ルーチングスイッチ回路は、入力ポートを経由して到
来するセルを、入力ポート毎の出力ポートに対応させた
クロスポイントにおけるセルバッファに到着順に一時蓄
積し、蓄積されたセルを適時前記セルバッファから読み
出して出力ポートに出力するＡＴＭスイッチにおける自
己ルーチングスイッチ回路において、入力ポートと前記
セルバッファとの間に、同時に入力するセルの間での出
力ポートの衝突を検出するため、全ての同時入力セルの
組み合わせについて衝突の有無を調べて衝突時には勝ち
負けの判定を行ない、負けた回数を計数して、負けたセ
ルの出力時に当該セルの負けた回数の計数値も同時に出
力する衝突検出手段と、セルバッファと同時に並行して
入力されるセルのその時点での各出力ポート毎のセルの
待ち時間を累積算出し、算出結果をバッファに出力する
と同時に、累積待ち時間の記憶値を”０”にリセット
し、全入力セルについて全出力ポート毎に衝突で負けた
回数の最大値を求めてそれから−１した値を新たな累積
待ち時間として記憶し、記憶された累積待ち時間の値を
１セル転送時間に相当する一定時間毎にその値が”０”
になるまで１を減ずるする累積待ち時間算出手段と、前
記セルバッファにおける入力セルの一時蓄積時に前記当
該セルの衝突で負けた回数の計数値と前記当該出力ポー
トの累積待ち時間の値をセルと一緒にクロスポイントバ
ッファに格納して、前記クロスポイントバッファからの
セル読みだし時には前記累積待ち時間の値を１セル転送
時間に相当する一定時間毎にその値が”０”になるまで
１を減ずる回路と、累積待ち時間の値が”０”になつた
後に前記衝突で負けた回数の計数値を同様にその値が”
０”になるまで一定時間毎に１を減ずる回路を含み、衝
突で負けた回数の計数値が”０”になってから前記クロ
スポイントから一時蓄積したセルの読みだしと出力ポー
トへの送出を行なうバッファ手段を有する。
己ルーチングスイッチ回路は、入力ポートを経由して到
来するセルを、入力ポート毎の出力ポートに対応させた
クロスポイントにおけるセルバッファに到着順に一時蓄
積し、蓄積されたセルを適時前記セルバッファから読み
出して出力ポートに出力するＡＴＭスイッチにおける自
己ルーチングスイッチ回路において、入力ポートと前記
セルバッファとの間に、同時に入力するセルの間での出
力ポートの衝突を検出するため、全ての同時入力セルの
組み合わせについて衝突の有無を調べて衝突時には勝ち
負けの判定を行ない、負けた回数を計数して、負けたセ
ルの出力時に当該セルの負けた回数の計数値も同時に出
力する衝突検出手段と、セルバッファと同時に並行して
入力されるセルのその時点での各出力ポート毎のセルの
待ち時間を累積算出し、算出結果をバッファに出力する
と同時に、累積待ち時間の記憶値を”０”にリセット
し、全入力セルについて全出力ポート毎に衝突で負けた
回数の最大値を求めてそれから−１した値を新たな累積
待ち時間として記憶し、記憶された累積待ち時間の値を
１セル転送時間に相当する一定時間毎にその値が”０”
になるまで１を減ずるする累積待ち時間算出手段と、前
記セルバッファにおける入力セルの一時蓄積時に前記当
該セルの衝突で負けた回数の計数値と前記当該出力ポー
トの累積待ち時間の値をセルと一緒にクロスポイントバ
ッファに格納して、前記クロスポイントバッファからの
セル読みだし時には前記累積待ち時間の値を１セル転送
時間に相当する一定時間毎にその値が”０”になるまで
１を減ずる回路と、累積待ち時間の値が”０”になつた
後に前記衝突で負けた回数の計数値を同様にその値が”
０”になるまで一定時間毎に１を減ずる回路を含み、衝
突で負けた回数の計数値が”０”になってから前記クロ
スポイントから一時蓄積したセルの読みだしと出力ポー
トへの送出を行なうバッファ手段を有する。
【００１２】また、前記衝突検出手段は、ソーター回路
で構成され、衝突回数の多い順に並べる衝突検出部と、
前記ソーター回路に従属して動作する選択回路で構成さ
れ、入力セルの入力ポート到着位置に戻す入力ポート復
元部を有する。
で構成され、衝突回数の多い順に並べる衝突検出部と、
前記ソーター回路に従属して動作する選択回路で構成さ
れ、入力セルの入力ポート到着位置に戻す入力ポート復
元部を有する。
【００１３】また、前記累積待ち時間算出手段は、それ
ぞれの入力ポートからの入力セルを出力ポートに対応し
て分配する分配回路と、それぞれ出力ポートに対応した
セルの出力ポート毎の衝突による負け数の最大値を求め
るソーター回路と、前記ソーター回路により得られた出
力ポート毎の衝突による負け数の最大値からー１する引
算回路と、前記引算回路の結果を記憶し、セル転送タイ
ミング信号により累積待ち時間を送出し、記憶する記憶
回路を有する。
ぞれの入力ポートからの入力セルを出力ポートに対応し
て分配する分配回路と、それぞれ出力ポートに対応した
セルの出力ポート毎の衝突による負け数の最大値を求め
るソーター回路と、前記ソーター回路により得られた出
力ポート毎の衝突による負け数の最大値からー１する引
算回路と、前記引算回路の結果を記憶し、セル転送タイ
ミング信号により累積待ち時間を送出し、記憶する記憶
回路を有する。
【００１４】更に、前記バッファ手段は、入力ポート毎
に出力ポートに対応して入力セルを分配する分配器と、
前記クロスポイントバッファでセルバッファと、前記負
けた回数の計数値を格納する負け数バッファと、累積待
ち時間算出結果を格納する累積待ち時間算出バッファ
と、前記負け数バッファから１を減ずる第１のカウンタ
と、前記累積待ち時間算出バッファから１を減ずる第２
のカウンタを有するクロスポイントバッファを含むバッ
ファ回路と、セルを出力ポート毎に収集して、セル転送
タイミング信号により送出するセル収集回路を有する。
に出力ポートに対応して入力セルを分配する分配器と、
前記クロスポイントバッファでセルバッファと、前記負
けた回数の計数値を格納する負け数バッファと、累積待
ち時間算出結果を格納する累積待ち時間算出バッファ
と、前記負け数バッファから１を減ずる第１のカウンタ
と、前記累積待ち時間算出バッファから１を減ずる第２
のカウンタを有するクロスポイントバッファを含むバッ
ファ回路と、セルを出力ポート毎に収集して、セル転送
タイミング信号により送出するセル収集回路を有する。
【００１５】更にまた、前記バッファ手段は、入力ポー
ト対応の前記クロスポイントバッファを出力ポート対応
にするため、それぞれの入力ポートからの入力セルを出
力ポートに対応して分配する分配回路と、それぞれ出力
ポートに対応したセルの出力ポート毎の衝突による負け
数の最大値を求めるソーター回路と、前記ソーター回路
により得られた出力ポート毎の衝突による負け数の最大
値からー１する引算回路と、前記引算回路の結果を記憶
し、セル転送タイミング信号により累積待ち時間を送出
する記憶回路と、前記クロスポイントバッファを含むバ
ッファ回路を有する。
ト対応の前記クロスポイントバッファを出力ポート対応
にするため、それぞれの入力ポートからの入力セルを出
力ポートに対応して分配する分配回路と、それぞれ出力
ポートに対応したセルの出力ポート毎の衝突による負け
数の最大値を求めるソーター回路と、前記ソーター回路
により得られた出力ポート毎の衝突による負け数の最大
値からー１する引算回路と、前記引算回路の結果を記憶
し、セル転送タイミング信号により累積待ち時間を送出
する記憶回路と、前記クロスポイントバッファを含むバ
ッファ回路を有する。
【００１６】更にまた、前記バッファ手段は、入力ポー
ト対応の前記クロスポイントバッファを出力ポート対応
にするため、それぞれの入力ポートからの入力セルを出
力ポートに対応して分配する分配回路と、それぞれ出力
ポートに対応したセルの出力ポート毎の衝突による負け
数の最大値を求めるソーター回路と、前記ソーター回路
により得られた出力ポート毎の衝突による負け数の最大
値からー１する引算回路と、前記引算回路の結果を記憶
し、セル転送タイミング信号により累積待ち時間を送出
する記憶回路と、累積待ち時間算出結果を格納する累積
待ち時間算出バッファと、前記累積待ち時間算出バッフ
ァから１を減ずる第２のカウンタと、重複を避けるため
前記クロスポイントバッファから前記累積待ち時間算出
バッファと前記第２のカウンタを除いた第２のクロスポ
イントバッファを含むバッファ回路を有する。
ト対応の前記クロスポイントバッファを出力ポート対応
にするため、それぞれの入力ポートからの入力セルを出
力ポートに対応して分配する分配回路と、それぞれ出力
ポートに対応したセルの出力ポート毎の衝突による負け
数の最大値を求めるソーター回路と、前記ソーター回路
により得られた出力ポート毎の衝突による負け数の最大
値からー１する引算回路と、前記引算回路の結果を記憶
し、セル転送タイミング信号により累積待ち時間を送出
する記憶回路と、累積待ち時間算出結果を格納する累積
待ち時間算出バッファと、前記累積待ち時間算出バッフ
ァから１を減ずる第２のカウンタと、重複を避けるため
前記クロスポイントバッファから前記累積待ち時間算出
バッファと前記第２のカウンタを除いた第２のクロスポ
イントバッファを含むバッファ回路を有する。
【００１７】
【作用】本発明により、ＡＴＭスイッチの入力回線とク
ロスポイントバッファ部との間に入力セル同士の出力先
衝突を検出して計数する衝突検出部および各出力ポート
の累積待ち時間算出部を設けることにより、衝突検出部
での衝突による負けの数および累積待ち時間がセルと一
緒にクロスポイントバッファへ同時に格納されて、累積
待ち時間およびセル同士の衝突による負けの数をクロス
ポイントバッファからのセル読みだし送出時の待ち合わ
せ時間に対応させることにより、セル読みだし時に自動
的に衝突の無い送出タイミングとなる。
ロスポイントバッファ部との間に入力セル同士の出力先
衝突を検出して計数する衝突検出部および各出力ポート
の累積待ち時間算出部を設けることにより、衝突検出部
での衝突による負けの数および累積待ち時間がセルと一
緒にクロスポイントバッファへ同時に格納されて、累積
待ち時間およびセル同士の衝突による負けの数をクロス
ポイントバッファからのセル読みだし送出時の待ち合わ
せ時間に対応させることにより、セル読みだし時に自動
的に衝突の無い送出タイミングとなる。
【００１８】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例のｍ×ｍスイッチのブロッ
ク図である。１〜ｍは入力ポートであり、これらの入力
ポート１〜ｍは衝突検出部１００にそれぞれ接続されて
いる。衝突検出部１００は入力ポート１〜ｍの同時入力
セル同士の間での同一出力ポートへの衝突を検出して一
つの出力ポートにつき同時に一つのセルのみ送出許可
し、他の衝突しているセルは衝突で負けたものとして送
出を遅らせるために、セルの衝突による負けた回数を計
数してセル毎に出力する。入力ポート１〜ｍのそれぞれ
に対応している衝突検出部１００の出力１０１〜１０ｍ
はバッファ部内の対応するバッファ３０１〜３０ｍにそ
れぞれ入力されると共に、累積待ち時間算出部２００に
全て入力される。累積待ち時間算出部２００は、現時点
の入力以前に遡って各出力ポート毎の累積待ち時間を出
力すると共に、現在の累積待ち時間の値を計算し直して
出力ポート毎に記憶する。累積待ち時間算出部２００の
出力２０１も全てのバッファ部のバッファ３０１〜３０
ｍに入力され、衝突検出部１００からの出力１０１〜１
０ｍと共にバッファ３０１〜３０ｍにそれぞれ入力され
る。バッファ３０１〜３０ｍの出力は図１に示すよう
に、それぞれのバッファの出力ポート１１〜１ｍに対応
する出力３１１〜３１ｍ０に出力されて、各出力ポート
１１〜１ｍに対応するセル収集回路４０１〜４０ｍに入
力される。各セル収集回路４０１〜４０ｍの出力はスイ
ッチの出力ポート１１〜１ｍとなる。
る。図１は本発明の一実施例のｍ×ｍスイッチのブロッ
ク図である。１〜ｍは入力ポートであり、これらの入力
ポート１〜ｍは衝突検出部１００にそれぞれ接続されて
いる。衝突検出部１００は入力ポート１〜ｍの同時入力
セル同士の間での同一出力ポートへの衝突を検出して一
つの出力ポートにつき同時に一つのセルのみ送出許可
し、他の衝突しているセルは衝突で負けたものとして送
出を遅らせるために、セルの衝突による負けた回数を計
数してセル毎に出力する。入力ポート１〜ｍのそれぞれ
に対応している衝突検出部１００の出力１０１〜１０ｍ
はバッファ部内の対応するバッファ３０１〜３０ｍにそ
れぞれ入力されると共に、累積待ち時間算出部２００に
全て入力される。累積待ち時間算出部２００は、現時点
の入力以前に遡って各出力ポート毎の累積待ち時間を出
力すると共に、現在の累積待ち時間の値を計算し直して
出力ポート毎に記憶する。累積待ち時間算出部２００の
出力２０１も全てのバッファ部のバッファ３０１〜３０
ｍに入力され、衝突検出部１００からの出力１０１〜１
０ｍと共にバッファ３０１〜３０ｍにそれぞれ入力され
る。バッファ３０１〜３０ｍの出力は図１に示すよう
に、それぞれのバッファの出力ポート１１〜１ｍに対応
する出力３１１〜３１ｍ０に出力されて、各出力ポート
１１〜１ｍに対応するセル収集回路４０１〜４０ｍに入
力される。各セル収集回路４０１〜４０ｍの出力はスイ
ッチの出力ポート１１〜１ｍとなる。
【００１９】図１のバッファ３０１〜３０ｍの内部ブロ
ック構成を同図１の入力ポート１対応のバッファ３０１
の内部ブロック構成で代表して示す。分配回路３１０は
衝突検出部１００の出力１０１を経由して入力される入
力セル自身と入力セル同士の衝突による負け数情報を、
各出力ポート１１〜１ｍに対応するクロスポイントバッ
ファ３１１〜３１ｍに分配するためのもので、それぞれ
の出力ポート１１〜１ｍに対応した出力３１０１〜３１
０ｍに出力し、最終的にはクロスポイントバッファ３１
１〜３１ｍもまたそれぞれの出力ポート１１〜１ｍに対
応した出力３１１０〜３１ｍ０にセルを出力する。各ク
ロスポイントバッファ３１１〜３１ｍには累積待ち時間
算出部２００の出力２０１も接続されて、それぞれの出
力ポート１１〜１ｍに対応した累積待ち時間２０１１〜
２０１ｍを入力する。
ック構成を同図１の入力ポート１対応のバッファ３０１
の内部ブロック構成で代表して示す。分配回路３１０は
衝突検出部１００の出力１０１を経由して入力される入
力セル自身と入力セル同士の衝突による負け数情報を、
各出力ポート１１〜１ｍに対応するクロスポイントバッ
ファ３１１〜３１ｍに分配するためのもので、それぞれ
の出力ポート１１〜１ｍに対応した出力３１０１〜３１
０ｍに出力し、最終的にはクロスポイントバッファ３１
１〜３１ｍもまたそれぞれの出力ポート１１〜１ｍに対
応した出力３１１０〜３１ｍ０にセルを出力する。各ク
ロスポイントバッファ３１１〜３１ｍには累積待ち時間
算出部２００の出力２０１も接続されて、それぞれの出
力ポート１１〜１ｍに対応した累積待ち時間２０１１〜
２０１ｍを入力する。
【００２０】図１のクロスポイントバッファ３１１にお
いては、入力セルはバッファ３１１２に蓄積され、入力
セル同士の衝突による負け数情報はバッファ３１１３に
また、累積待ち時間はバッファ３１１４に蓄積される。
クロスポイントバッファ３１１における蓄積セルの読み
だし時、先ず累積待ち時間バッファ３１１４を読んでカ
ウンタ回路３１１５に、また衝突負け数バッファ３１１
３を読み出してカウンタ回路３１１６に格納する。カウ
ンタ回路３１１５ではタイミング信号発生部５００から
スイッチ共通に供給されるセル転送タイミング信号５１
０に従って１セル転送時間毎に累積待ち時間バッファ３
１１４から読みだした値が”０”になるまで−１する。
カウンタ回路３１１５は”０”を検出すると、衝突負け
数情報を格納しているカウンタ回路３１１６の動作停止
を解除する。その後、カウンタ回路３１１６はセル転送
タイミング信号５１０に従つて１セル転送時間毎に衝突
負け数バッファ３１１３から読みだした値が”０”にな
るまで−１する動作を続けカウンタ回路３１１６の値
が”０”になったのを検出すると、バッファ３１１２に
蓄積されているセルを読み出して出力３１１０に出力す
る。なお、カウンタ回路３１１５およびカウンタ回路３
１１６は両方共にバッファから読みだして格納したデー
タが”０”の場合にはすでに”０”検出したものとして
動作する。
いては、入力セルはバッファ３１１２に蓄積され、入力
セル同士の衝突による負け数情報はバッファ３１１３に
また、累積待ち時間はバッファ３１１４に蓄積される。
クロスポイントバッファ３１１における蓄積セルの読み
だし時、先ず累積待ち時間バッファ３１１４を読んでカ
ウンタ回路３１１５に、また衝突負け数バッファ３１１
３を読み出してカウンタ回路３１１６に格納する。カウ
ンタ回路３１１５ではタイミング信号発生部５００から
スイッチ共通に供給されるセル転送タイミング信号５１
０に従って１セル転送時間毎に累積待ち時間バッファ３
１１４から読みだした値が”０”になるまで−１する。
カウンタ回路３１１５は”０”を検出すると、衝突負け
数情報を格納しているカウンタ回路３１１６の動作停止
を解除する。その後、カウンタ回路３１１６はセル転送
タイミング信号５１０に従つて１セル転送時間毎に衝突
負け数バッファ３１１３から読みだした値が”０”にな
るまで−１する動作を続けカウンタ回路３１１６の値
が”０”になったのを検出すると、バッファ３１１２に
蓄積されているセルを読み出して出力３１１０に出力す
る。なお、カウンタ回路３１１５およびカウンタ回路３
１１６は両方共にバッファから読みだして格納したデー
タが”０”の場合にはすでに”０”検出したものとして
動作する。
【００２１】本発明では、特定の出力ポートに同一のタ
イミングで出力出来るのは該当ポートに接続されている
全てのクロスポイントバッファの中の一つのクロスポイ
ントバッファのみが自動的に選択されるので、セル収集
回路４０１〜４０ｍのそれぞれの入力でのセルの衝突は
発生しない。従って、セル収集回路４０１〜４０ｍは単
純な有効セル多重回路または有効セル選択回路から構成
される。
イミングで出力出来るのは該当ポートに接続されている
全てのクロスポイントバッファの中の一つのクロスポイ
ントバッファのみが自動的に選択されるので、セル収集
回路４０１〜４０ｍのそれぞれの入力でのセルの衝突は
発生しない。従って、セル収集回路４０１〜４０ｍは単
純な有効セル多重回路または有効セル選択回路から構成
される。
【００２２】衝突検出部１００の内部ブロック構成を図
２に示す。図２は４入力の場合を示すが、基本的構成は
入力が増えても変わらない。衝突検出部１００は衝突検
出回路と入力ポート復元回路の２つの部分から構成さ
れ、本実施例の場合の衝突検出回路はバッチャ型ソータ
回路を原型としている。衝突検出回路では入力ポート間
の全ての組み合わせにおける同一出力ポートへの衝突の
有無を検出し、同時に、セル毎の衝突による負けの数を
計数してセル単位に付加して出力する。バッチャ型衝突
検出回路はソーターとして動作するためセルの出力ポー
トと入力ポートとが一致しない。従って、これを元に戻
すのが入力ポート復元回路の役目となる。図２の実施例
の場合の入力ポート復元回路はバッチャ型衝突検出回路
に従属して動作する様になっていて、そのための動作信
号を必要とするので、バッチャ型衝突検出回路は自分の
状態を信号として入力ポート復元回路に該当セル転送の
間中送り続ける。状態信号のバッチャ型衝突検出回路と
入力ポート復元回路の間の接続対応の関係は図２に示す
ように、バッチャ型衝突検出回路を入力側から数えた列
数と、入力ポート復元回路を出力側から数えた列数とが
等しい位置の単位回路を接続する。図２の場合には、バ
ッチャ型衝突検出回路の１１ｘと入力ポート復元回路の
１６ｘ、バッチャ型衝突検出回路の１２ｘと入力ポート
復元回路の１５ｘ、およびバッチャ型衝突検出回路の１
３ｘと入力ポート復元回路の１４ｘを接続する。
２に示す。図２は４入力の場合を示すが、基本的構成は
入力が増えても変わらない。衝突検出部１００は衝突検
出回路と入力ポート復元回路の２つの部分から構成さ
れ、本実施例の場合の衝突検出回路はバッチャ型ソータ
回路を原型としている。衝突検出回路では入力ポート間
の全ての組み合わせにおける同一出力ポートへの衝突の
有無を検出し、同時に、セル毎の衝突による負けの数を
計数してセル単位に付加して出力する。バッチャ型衝突
検出回路はソーターとして動作するためセルの出力ポー
トと入力ポートとが一致しない。従って、これを元に戻
すのが入力ポート復元回路の役目となる。図２の実施例
の場合の入力ポート復元回路はバッチャ型衝突検出回路
に従属して動作する様になっていて、そのための動作信
号を必要とするので、バッチャ型衝突検出回路は自分の
状態を信号として入力ポート復元回路に該当セル転送の
間中送り続ける。状態信号のバッチャ型衝突検出回路と
入力ポート復元回路の間の接続対応の関係は図２に示す
ように、バッチャ型衝突検出回路を入力側から数えた列
数と、入力ポート復元回路を出力側から数えた列数とが
等しい位置の単位回路を接続する。図２の場合には、バ
ッチャ型衝突検出回路の１１ｘと入力ポート復元回路の
１６ｘ、バッチャ型衝突検出回路の１２ｘと入力ポート
復元回路の１５ｘ、およびバッチャ型衝突検出回路の１
３ｘと入力ポート復元回路の１４ｘを接続する。
【００２３】図４は、図２に示した衝突検出部構成要素
の動作説明図で、図４（ａ）〜図４（ｃ）はバッチャ型
衝突検出部の構成要素であり、矢印はソーター回路のソ
ーターの方向を示す。図４（ｄ）および図４（ｅ）は入
力ポート復元部の構成要素である。図の中のＡ、Ｂはポ
ート番号を、Ａ、Ｂの次の数字は衝突で負けた回数
を、””内数字は状態信号を表している。また、図５に
衝突検出部による入力セルの動作の様子を示す。
の動作説明図で、図４（ａ）〜図４（ｃ）はバッチャ型
衝突検出部の構成要素であり、矢印はソーター回路のソ
ーターの方向を示す。図４（ｄ）および図４（ｅ）は入
力ポート復元部の構成要素である。図の中のＡ、Ｂはポ
ート番号を、Ａ、Ｂの次の数字は衝突で負けた回数
を、””内数字は状態信号を表している。また、図５に
衝突検出部による入力セルの動作の様子を示す。
【００２４】累積待ち時間算出部２００の内部ブロック
構成を図３に示す。図３において１０１、１０２〜１０
ｍは入力ポートを示し、２１１、２１２、〜２１ｍはそ
れぞれ入力ポート１０１、１０２〜１０ｍからの入力セ
ルの出力ポート１１、１２〜１ｍに対応した分配回路、
２２１、２２２〜２２ｍはそれぞれ出力ポート１１、１
２〜１ｍに対応したセルの出力ポート毎の衝突による負
け数の最大値を求めるソーター回路、２３１、２３２〜
２３ｍは２２１、２２２〜２２ｍで得た出力ポート毎の
衝突による負け数の最大値から−１する引き算回路、２
４１、２４２〜２４ｍは２３１、２３２〜２３ｍの結果
を記憶するための回路で、セル入力時に格納している累
積待ち時間の記億値を出力２０１に出力すると同時に出
力した記億値を”０”にリセットし、２３１、２３２〜
２３ｍのそれぞれの出力が有効ならばそれぞれ対応する
出力を新たな累積待ち時間として記憶される。また、２
４１、２４２〜２４ｍに記憶した各出力ポートに対応す
る累積待ち時間の値は、タイミング信号発生部５００か
らスイッチ共通に供給されるセル転送タイミング信号５
１０に従って１セル転送時間毎にその値が”０”になる
まで自動的に−１される。
構成を図３に示す。図３において１０１、１０２〜１０
ｍは入力ポートを示し、２１１、２１２、〜２１ｍはそ
れぞれ入力ポート１０１、１０２〜１０ｍからの入力セ
ルの出力ポート１１、１２〜１ｍに対応した分配回路、
２２１、２２２〜２２ｍはそれぞれ出力ポート１１、１
２〜１ｍに対応したセルの出力ポート毎の衝突による負
け数の最大値を求めるソーター回路、２３１、２３２〜
２３ｍは２２１、２２２〜２２ｍで得た出力ポート毎の
衝突による負け数の最大値から−１する引き算回路、２
４１、２４２〜２４ｍは２３１、２３２〜２３ｍの結果
を記憶するための回路で、セル入力時に格納している累
積待ち時間の記億値を出力２０１に出力すると同時に出
力した記億値を”０”にリセットし、２３１、２３２〜
２３ｍのそれぞれの出力が有効ならばそれぞれ対応する
出力を新たな累積待ち時間として記憶される。また、２
４１、２４２〜２４ｍに記憶した各出力ポートに対応す
る累積待ち時間の値は、タイミング信号発生部５００か
らスイッチ共通に供給されるセル転送タイミング信号５
１０に従って１セル転送時間毎にその値が”０”になる
まで自動的に−１される。
【００２５】以上説明した本発明による、４×４スイッ
チの実際の動作の様子を図６に示し、また、衝突検出部
１００、累積待ち時間算出部２００、およびバッファ部
の各部における入出力情報を図７に示す。なお、図６で
は判りやすくする目的で出力セルに対応づけて衝突負け
数値も書いてあるが、実際には衝突負け数値はスイッチ
からは出力されない。
チの実際の動作の様子を図６に示し、また、衝突検出部
１００、累積待ち時間算出部２００、およびバッファ部
の各部における入出力情報を図７に示す。なお、図６で
は判りやすくする目的で出力セルに対応づけて衝突負け
数値も書いてあるが、実際には衝突負け数値はスイッチ
からは出力されない。
【００２６】次に、本発明についての他の実施例につい
て説明する。図８は本発明の他の実施例を示すｍ×ｍス
イッチのブロック図である。本実施例は、図１の実施例
のバッファ部の構成を変更したもので、図１の実施例で
はバッファ部のバッファ３０１〜３０ｍが入力ポート対
応になっているのに対し、図８の実施例の揚合にはバッ
ファ部のバッファ３０１〜３０ｍは出力ポート対応の構
成になっているのが特徴で、機能および動作上の説明は
図１の実施例と全く同一となる。図中の番号およびその
機能は図８の実施例の場合も図１の場合と全く同じであ
るが、図８の実施例では累積待ち時間算出部２００の機
能が各バッファ部のバッファ３０１〜３０ｍの中に分散
して含まれてしまうために、図８の実施例の方が図１の
場合よりもハードウェア量が少なくて済むという特徴が
有る。
て説明する。図８は本発明の他の実施例を示すｍ×ｍス
イッチのブロック図である。本実施例は、図１の実施例
のバッファ部の構成を変更したもので、図１の実施例で
はバッファ部のバッファ３０１〜３０ｍが入力ポート対
応になっているのに対し、図８の実施例の揚合にはバッ
ファ部のバッファ３０１〜３０ｍは出力ポート対応の構
成になっているのが特徴で、機能および動作上の説明は
図１の実施例と全く同一となる。図中の番号およびその
機能は図８の実施例の場合も図１の場合と全く同じであ
るが、図８の実施例では累積待ち時間算出部２００の機
能が各バッファ部のバッファ３０１〜３０ｍの中に分散
して含まれてしまうために、図８の実施例の方が図１の
場合よりもハードウェア量が少なくて済むという特徴が
有る。
【００２７】また、図９も本発明の他の実施例を示すｍ
×ｍスイッチのブロック図であり、バッファ部の構成は
図８の実施例の場合と同じ考え方である。本実施例も図
８の実施例の場合同様、機能および動作上の説明は図１
の実施例と全く同一となるが、バッファ部のバッファ３
０１〜３０ｍ内の累積待ち時間バッファ３１１４を図８
の実施例の場合には、各バッファ部のバッファ３０１〜
３０ｍ内の各クロスポイントバッファ毎に持ち、同一情
報を重複して蓄積しているのに対して、これを各バッフ
ァ部のバッファ３０１〜３０ｍ内に一つづつの累積待ち
時間バッファとして効率化し、図８の実施例の揚合より
もさらにハードウェア量を少なくしたのが図９の実施例
の特徴である。
×ｍスイッチのブロック図であり、バッファ部の構成は
図８の実施例の場合と同じ考え方である。本実施例も図
８の実施例の場合同様、機能および動作上の説明は図１
の実施例と全く同一となるが、バッファ部のバッファ３
０１〜３０ｍ内の累積待ち時間バッファ３１１４を図８
の実施例の場合には、各バッファ部のバッファ３０１〜
３０ｍ内の各クロスポイントバッファ毎に持ち、同一情
報を重複して蓄積しているのに対して、これを各バッフ
ァ部のバッファ３０１〜３０ｍ内に一つづつの累積待ち
時間バッファとして効率化し、図８の実施例の揚合より
もさらにハードウェア量を少なくしたのが図９の実施例
の特徴である。
【００２８】
【発明の効果】本発明は、以上説明したように、衝突検
出部での衝突による負けの数を入力セルと一緒にクロス
ポイントバッファへ同時に格納して、セル同士の衝突に
よる負けの数をクロスポイントバッファからのセル読み
だし送出時の待ち合わせ時間に対応させることにより、
セル読みだし時に自動的に衝突の無い送出タイミングと
なるようにするので、スイッチの回路構成および動作を
複雑にすること無く高速化と効率化が達成され、ハード
ウェア構成のコンパクト化が実現される効果がある。
出部での衝突による負けの数を入力セルと一緒にクロス
ポイントバッファへ同時に格納して、セル同士の衝突に
よる負けの数をクロスポイントバッファからのセル読み
だし送出時の待ち合わせ時間に対応させることにより、
セル読みだし時に自動的に衝突の無い送出タイミングと
なるようにするので、スイッチの回路構成および動作を
複雑にすること無く高速化と効率化が達成され、ハード
ウェア構成のコンパクト化が実現される効果がある。
【図１】本発明の一実施例のブロック図
【図２】図１に示した実施例の衝突検出部（４入力ポー
トの場合）の内部ブロック図
トの場合）の内部ブロック図
【図３】図１に示した実施例の累積待ち時間算出部の内
部ブロック図
部ブロック図
【図４】図２に示した衝突検出部構成要素の動作説明図
で、図４（ａ）〜図４（ｃ）はバッチャ型衝突検出部の
構成要素であり、矢印はソーターの方向を示す。図４
（ｄ）および図４（ｅ）は入力ポート復元部の構成要素
である。図の中のＡ、Ｂはポート番号を、Ａ、Ｂの次の
数字は衝突で負けた回数を、””内数字は状態信号を表
す。
で、図４（ａ）〜図４（ｃ）はバッチャ型衝突検出部の
構成要素であり、矢印はソーターの方向を示す。図４
（ｄ）および図４（ｅ）は入力ポート復元部の構成要素
である。図の中のＡ、Ｂはポート番号を、Ａ、Ｂの次の
数字は衝突で負けた回数を、””内数字は状態信号を表
す。
【図５】図２に示した衝突検出部（４入力ポートの場
合）の動作説明図
合）の動作説明図
【図６】図１に示した実施例の４×４スイッチの場合の
動作説明図であり、実際にはセルの衝突負け数値は出力
には現れない。また、本例は累積送出待ち時間が０の場
合を示してあり、各セル間の時間関係はバッファ内およ
び回線上の位置で表す。
動作説明図であり、実際にはセルの衝突負け数値は出力
には現れない。また、本例は累積送出待ち時間が０の場
合を示してあり、各セル間の時間関係はバッファ内およ
び回線上の位置で表す。
【図７】図１に示した実施例の各部の入出力情報説明図
で、図７（ａ）は衝突検出部、図７（ｂ）は累積待ち時
間算出部、図７（ｃ）はバッファ部を示す。
で、図７（ａ）は衝突検出部、図７（ｂ）は累積待ち時
間算出部、図７（ｃ）はバッファ部を示す。
【図８】本発明の第２の実施例のブロック図
【図９】本発明の第３の実施例のブロック図
【図１０】従来型のクロスポイントバッファ型スイッチ
の説明図
の説明図
１〜ｍ 入力ポート １１、１２〜１ｍ 出力ポート １００ 衝突検出部 ２００ 累積待ち時間算出部 １０１、１０２〜１０ｍ 衝突検出部出力 ２０１ 累積待ち時間算出部出力 ３０１〜３０ｍ バッファ部のバッファ ２０１１〜２０１ｍ スイッチ出力ポート１１、１２
〜１ｍに対応した累積待ち時間出力 ３１０〜３ｍ０ 分配回路 ３ｍ０ｌ〜３ｍ０ｍ 分配回路３ｍ０のスイッチ出力
ポート１１、１２〜１ｍに対応した出力 ３１１〜３１ｍ バッファ部のバッファ３０１〜３０
ｍのスイッチ出力ポート１１、１２〜１ｍに対応したク
ロスポイントバッファ ３１１２ クロスポイントバッファ３１１のセルバッ
ファ ３１１３ クロスポイントバッファ３１１の衝突負け
数バッファ ３１１４ クロスポイントバッファ３１１の累積待ち
時間バッファ ３１１５、３１１６ クロスポイントバッファ３１１
のカウンタ回路 ３１１０〜３ｍｍ０ クロスポイントバッファ３１１
〜３ｍｍに対応した出力 ４０１〜４０ｍ スイッチ出力ポート１１、１２〜１
ｍに対応したセル収集回路 ５００ タイミング信号発生部 ５１０ タイミング信号発生部５００の出力するセル
転送タイミング信号 １１０、１１１、１２０、１２１、１３０、１３１
衝突検出部１００のバッチャ型衝突検出回路 １４０、１４１、１５０、１５１、１６０、１６１
衝突検出部１００の入力ポート復元回路 ２１１、２１２〜２１ｍ 衝突検出部出力１０１、１
０２〜１０ｍに対応した分配回路 ２２１、２２２〜２２ｍ スイッチ出力ポート１１、
１２〜１ｍに対応した衝突負け数の最大値を求めるソー
ター回路、 ２３１、２３２〜２３ｍ ソーター回路２２１、２２
２〜２２ｍの各最大値出力からの−１回路 ２４１、２４２〜２４ｍ スイッチ出力ポート１１、
１２〜１ｍに対応した累積待ち時間記憶回路 ３１１１〜３１ｍ１〜３ｍ１１〜３ｍｍ１ 従来型の
クロスポイントバッファ型スイッチの競合調停信号線 ５０１〜５０ｍ 従来型のクロスポイントバッファ型
スイッチの信号回路 ５１〜５ｍ 従来型のクロスポイントバッファ型スイ
ッチのバッファ制御部 ５１１〜５ｍ１ 従来型のクロスポイントバッファ型
スイッチのバッファ制御部５１〜５ｍ出力
〜１ｍに対応した累積待ち時間出力 ３１０〜３ｍ０ 分配回路 ３ｍ０ｌ〜３ｍ０ｍ 分配回路３ｍ０のスイッチ出力
ポート１１、１２〜１ｍに対応した出力 ３１１〜３１ｍ バッファ部のバッファ３０１〜３０
ｍのスイッチ出力ポート１１、１２〜１ｍに対応したク
ロスポイントバッファ ３１１２ クロスポイントバッファ３１１のセルバッ
ファ ３１１３ クロスポイントバッファ３１１の衝突負け
数バッファ ３１１４ クロスポイントバッファ３１１の累積待ち
時間バッファ ３１１５、３１１６ クロスポイントバッファ３１１
のカウンタ回路 ３１１０〜３ｍｍ０ クロスポイントバッファ３１１
〜３ｍｍに対応した出力 ４０１〜４０ｍ スイッチ出力ポート１１、１２〜１
ｍに対応したセル収集回路 ５００ タイミング信号発生部 ５１０ タイミング信号発生部５００の出力するセル
転送タイミング信号 １１０、１１１、１２０、１２１、１３０、１３１
衝突検出部１００のバッチャ型衝突検出回路 １４０、１４１、１５０、１５１、１６０、１６１
衝突検出部１００の入力ポート復元回路 ２１１、２１２〜２１ｍ 衝突検出部出力１０１、１
０２〜１０ｍに対応した分配回路 ２２１、２２２〜２２ｍ スイッチ出力ポート１１、
１２〜１ｍに対応した衝突負け数の最大値を求めるソー
ター回路、 ２３１、２３２〜２３ｍ ソーター回路２２１、２２
２〜２２ｍの各最大値出力からの−１回路 ２４１、２４２〜２４ｍ スイッチ出力ポート１１、
１２〜１ｍに対応した累積待ち時間記憶回路 ３１１１〜３１ｍ１〜３ｍ１１〜３ｍｍ１ 従来型の
クロスポイントバッファ型スイッチの競合調停信号線 ５０１〜５０ｍ 従来型のクロスポイントバッファ型
スイッチの信号回路 ５１〜５ｍ 従来型のクロスポイントバッファ型スイ
ッチのバッファ制御部 ５１１〜５ｍ１ 従来型のクロスポイントバッファ型
スイッチのバッファ制御部５１〜５ｍ出力
Claims (7)
- 【請求項１】 入力ポートを経由して到来するセルを、
入力ポート毎の出力ポートに対応させたクロスポイント
におけるセルバッファに到着順に一時蓄積し、蓄積され
たセルを適時前記セルバッファから読み出して出力ポー
トに出力するＡＴＭスイッチにおける自己ルーチングス
イッチ方法において、 入力ポートと前記セルバッファとの間で、同時に入力す
るセルの間での出力ポートの衝突を検出するため、全て
の同時入力セルの組み合わせについて衝突の有無を調べ
て衝突時には勝ち負けの判定を行ない、負けた回数を計
数して、負けたセルの出力時に当該セルの負けた回数の
計数値も同時に出力するステップと、 セルバッファと同時に並行して入力されるセルのその時
点での各出力ポート毎のセルの待ち時間を累積算出し、
算出結果をバッファに出力すると同時に、累積待ち時間
の記憶値を”０”にリセットし、全入力セルについて全
出力ポート毎に衝突で負けた回数の最大値を求めてそれ
から−１した値を新たな累積待ち時間として記憶し、記
憶された累積待ち時間の値を１セル転送時間に相当する
一定時間毎にその値が”０”になるまで１を減ずるステ
ップと、 前記セルバッファにおける入力セルの一時蓄積時に前記
当該セルの衝突で負けた回数の計数値と前記当該出力ポ
ートの累積待ち時間の値をセルと一緒にクロスポイント
バッファに格納して、前記クロスポイントバッファから
のセル読みだし時には前記累積待ち時間の値を１セル転
送時間に相当する一定時間毎にその値が”０”になるま
で１を減ずるステップと、 累積待ち時間の値が”０”になつた後に前記衝突で負け
た回数の計数値を同様にその値が”０”になるまで一定
時間毎に１を減じて、衝突で負けた回数の計数値が”
０”になってから前記クロスポイントバッファから一時
蓄積したセルの読みだしと出力ポートへの送出を行なう
ステップを有することを特徴とするＡＴＭスイッチにお
ける自己ルーチングスイッチ方法。 - 【請求項２】 入力ポートを経由して到来するセルを、
入力ポート毎の出力ポートに対応させたクロスポイント
におけるセルバッファに到着順に一時蓄積し、蓄積され
たセルを適時前記セルバッファから読み出して出力ポー
トに出力するＡＴＭスイッチにおける自己ルーチングス
イッチ回路において、 入力ポートと前記セルバッファとの間に、同時に入力す
るセルの間での出力ポートの衝突を検出するため、全て
の同時入力セルの組み合わせについて衝突の有無を調べ
て衝突時には勝ち負けの判定を行ない、負けた回数を計
数して、負けたセルの出力時に当該セルの負けた回数の
計数値も同時に出力する衝突検出手段と、 セルバッフ
ァと同時に並行して入力されるセルのその時点での各出
力ポート毎のセルの待ち時間を累積算出し、算出結果を
バッファに出力すると同時に、累積待ち時間の記憶値
を”０”にリセットし、全入力セルについて全出力ポー
ト毎に衝突で負けた回数の最大値を求めてそれから−１
した値を新たな累積待ち時間として記憶し、記憶された
累積待ち時間の値を１セル転送時間に相当する一定時間
毎にその値が”０”になるまで１を減ずるする累積待ち
時間算出手段と、 前記セルバッファにおける入力セルの一時蓄積時に前記
当該セルの衝突で負けた回数の計数値と前記当該出力ポ
ートの累積待ち時間の値をセルと一緒にクロスポイント
バッファに格納して、前記クロスポイントバッファから
のセル読みだし時には前記累積待ち時間の値を１セル転
送時間に相当する一定時間毎にその値が”０”になるま
で１を減ずる回路と、累積待ち時間の値が”０”になつ
た後に前記衝突で負けた回数の計数値を同様にその値
が”０”になるまで一定時間毎に１を減ずる回路を含
み、衝突で負けた回数の計数値が”０”になってから前
記クロスポイントから一時蓄積したセルの読みだしと出
力ポートへの送出を行なうバッファ手段を有することを
特徴とするＡＴＭスイッチにおける自己ルーチングスイ
ッチ回路。 - 【請求項３】 前記衝突検出手段が、 ソーター回路で構成され、衝突回数の多い順に並べる衝
突検出部と、 前記ソーター回路に従属して動作する選択回路で構成さ
れ、入力セルの入力ポート到着位置に戻す入力ポート復
元部を有する請求項２記載のＡＴＭスイッチにおける自
己ルーチングスイッチ回路。 - 【請求項４】 前記累積待ち時間算出手段が、 それぞれの入力ポートからの入力セルを出力ポートに対
応して分配する分配回路と、 それぞれ出力ポートに対応したセルの出力ポート毎の衝
突による負け数の最大値を求めるソーター回路と、 前記ソーター回路により得られた出力ポート毎の衝突に
よる負け数の最大値からー１する引算回路と、 前記引算回路の結果を記憶し、セル転送タイミング信号
により累積待ち時間を送出し、記憶する記憶回路を有す
る請求項２記載のＡＴＭスイッチにおける自己ルーチン
グスイッチ回路。 - 【請求項５】 前記バッファ手段が、 入力ポート毎に出力ポートに対応して入力セルを分配す
る分配器と、前記クロスポイントバッファでセルバッフ
ァと、前記負けた回数の計数値を格納する負け数バッフ
ァと、累積待ち時間算出結果を格納する累積待ち時間算
出バッファと、前記負け数バッファから１を減ずる第１
のカウンタと、前記累積待ち時間算出バッファから１を
減ずる第２のカウンタを有するクロスポイントバッファ
を含むバッファ回路と、 セルを出力ポート毎に収集して、セル転送タイミング信
号により送出するセル収集回路を有する請求項２記載の
ＡＴＭスイッチにおける自己ルーチングスイッチ回路。 - 【請求項６】 前記バッファ手段が、 それぞれの入力ポートからの入力セルを出力ポートに対
応して分配する分配回路と、 それぞれ出力ポートに対応したセルの出力ポート毎の衝
突による負け数の最大値を求めるソーター回路と、前記
ソーター回路により得られた出力ポート毎の衝突による
負け数の最大値からー１する引算回路と、前記引算回路
の結果を記憶し、セル転送タイミング信号により累積待
ち時間を送出する記憶回路と、前記クロスポイントバッ
ファを含むバッファ回路を有する請求項２記載のＡＴＭ
スイッチにおける自己ルーチングスイッチ回路。 - 【請求項７】 前記バッファ手段が、 それぞれの入力ポートからの入力セルを出力ポートに対
応して分配する分配回路と、 それぞれ出力ポートに対応したセルの出力ポート毎の衝
突による負け数の最大値を求めるソーター回路と、前記
ソーター回路により得られた出力ポート毎の衝突による
負け数の最大値からー１する引算回路と、前記引算回路
の結果を記憶し、セル転送タイミング信号により累積待
ち時間を送出する記憶回路と、累積待ち時間算出結果を
格納する累積待ち時間算出バッファと、前記累積待ち時
間算出バッファから１を減ずる第２のカウンタと、重複
を避けるため前記クロスポイントバッファから前記累積
待ち時間算出バッファと前記第２のカウンタを除いた第
２のクロスポイントバッファを含むバッファ回路を有す
る請求項２記載のＡＴＭスイッチにおける自己ルーチン
グスイッチ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31621494A JP2570641B2 (ja) | 1994-12-20 | 1994-12-20 | Ａｔｍスイッチにおける自己ルーチングスイッチ方法とその回路 |
| US08/572,107 US5724353A (en) | 1994-12-20 | 1995-12-14 | Self-routing switch method and circuit for an ATM switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31621494A JP2570641B2 (ja) | 1994-12-20 | 1994-12-20 | Ａｔｍスイッチにおける自己ルーチングスイッチ方法とその回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08172436A JPH08172436A (ja) | 1996-07-02 |
| JP2570641B2 true JP2570641B2 (ja) | 1997-01-08 |
Family
ID=18074579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31621494A Expired - Fee Related JP2570641B2 (ja) | 1994-12-20 | 1994-12-20 | Ａｔｍスイッチにおける自己ルーチングスイッチ方法とその回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5724353A (ja) |
| JP (1) | JP2570641B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0175486B1 (ko) * | 1995-12-22 | 1999-04-01 | 양승택 | 비동기전달모드 간격제어기의 재방출간격 제어방법 |
| US5991305A (en) * | 1997-02-14 | 1999-11-23 | Advanced Micro Devices, Inc. | Integrated multiport switch having independently resettable management information base (MIB) |
| US6122274A (en) * | 1997-11-16 | 2000-09-19 | Sanjeev Kumar | ATM switching system with decentralized pipeline control and plural memory modules for very high capacity data switching |
| JP3061042B2 (ja) | 1998-11-12 | 2000-07-10 | 日本電気株式会社 | Ａｔｍスイッチ |
| JP3446700B2 (ja) * | 1999-12-20 | 2003-09-16 | 日本電気株式会社 | 複数ラインバッファ型メモリｌｓｉ |
| JP5505109B2 (ja) * | 2010-06-14 | 2014-05-28 | 日本電気株式会社 | スイッチング装置およびスイッチング方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5367518A (en) * | 1987-10-15 | 1994-11-22 | Network Equipment Technologies, Inc. | Self-routing switching element and fast packet switch |
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-
1994
- 1994-12-20 JP JP31621494A patent/JP2570641B2/ja not_active Expired - Fee Related
-
1995
- 1995-12-14 US US08/572,107 patent/US5724353A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08172436A (ja) | 1996-07-02 |
| US5724353A (en) | 1998-03-03 |
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