JP2024081590A - 表示装置 - Google Patents

Abstract

【課題】不良が発生したサブ画素を容易に暗点化できる表示装置を提供する。
【解決手段】本明細書の一実施例に係る表示装置は、複数のサブ画素を含む基板、基板上で複数のサブ画素に配置された画素回路、複数のサブ画素に配置され、画素回路の一方側に配置され、第１電極、半導体層及び第２電極を含む第１発光素子、複数のサブ画素に配置され、画素回路の他方側に配置され、第１電極、半導体層及び第２電極を含む第２発光素子、及び画素回路と電気的に連結され、第１発光素子及び第２発光素子に延びた画素電極を含む。従って、不良サブ画素の発光素子を容易にリペアすることができる。
【選択図】図６

Description

本明細書は、表示装置に関し、より詳細には、リペアが可能な表示装置に関する。

コンピュータのモニタやＴＶ、携帯電話等に使用される表示装置には、自ら光を発光する有機発光表示装置（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ；ＯＬＥＤ）等と、別途の光源を要する液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ；ＬＣＤ）等がある。

表示装置は、コンピュータのモニタ及びＴＶだけではなく、個人携帯機器までその適用範囲が多様になっており、広い表示面積を有しながらも減少した体積及び重さを有する表示装置についての研究が進行している。

また、近年は、ＬＥＤを含む表示装置が次世代の表示装置として注目を集めている。ＬＥＤは、有機物質でない無機物質からなるので、信頼性に優れ、液晶表示装置や有機発光表示装置に比して寿命が長い。また、ＬＥＤは、点灯速度が速いだけではなく、発光効率に優れ、耐衝撃性が強くて安定性に優れ、高輝度の映像を表示することができる。

本明細書が解決しようとする課題は、不良が発生したサブ画素を容易に暗点化できる表示装置を提供することである。

本明細書が解決しようとする他の課題は、ウェルディング（ｗｅｌｄｉｎｇ：溶接）工程で混色不良のサブ画素の発光素子をリペアできる表示装置を提供することである。

本明細書が解決しようとするまた他の課題は、組み立て電極を利用して容易に不良画素回路と連結された発光素子及び混色不良のサブ画素の発光素子を正常駆動する画素回路と連結させることができる表示装置を提供することである。

本明細書の課題は、以上において言及した課題に制限されず、言及されていないまた他の課題は、下記の記載から当業者に明確に理解され得るだろう。

本明細書の一実施例に係る表示装置は、複数のサブ画素を含む基板、基板上で複数のサブ画素に配置された画素回路、複数のサブ画素に配置され、画素回路の一方側に配置され、第１電極、半導体層及び第２電極を含む第１発光素子、複数のサブ画素に配置され、画素回路の他方側に配置され、第１電極、半導体層及び第２電極を含む第２発光素子、及び画素回路と電気的に連結され、第１発光素子及び第２発光素子に延びた画素電極を含む。従って、不良サブ画素の発光素子を容易にリペアすることができる。

その他の実施例の具体的な事項は、詳細な説明及び図面に含まれている。

本明細書は、ウェルディング工程で不良サブ画素を暗点化し、リペア工程を遂行することができる。

本明細書は、発光素子の異なる大きさにより発光素子が所望しないサブ画素に配置されても、該当発光素子を正常に使用することができる。

本明細書は、組み立て電極を利用して不良サブ画素の発光素子を正常サブ画素の画素回路と容易に連結させることができる。

本明細書は、リペア工程だけのための別途の構造物なしに組み立て電極と画素電極を利用してリペア工程を遂行するので表示装置の構造を簡素化することができる。

本明細書に係る効果は、以上において例示された内容により制限されず、さらに多様な効果が本明細書内に含まれている。

本明細書の一実施例に係る表示装置の概略的な構成図である。 本明細書の一実施例に係る表示装置の拡大平面図である。 図２のＡ－Ａ’及びＢ－Ｂ’に沿った断面図である。 図２のＣ－Ｃ’に沿った断面図である。 本明細書の他の実施例に係る表示装置の断面図である。 本明細書のまた他の実施例に係る表示装置の拡大平面図である。 図６のＤ－Ｄ’に沿った断面図である。 本明細書のまた他の実施例に係る表示装置の拡大平面図である。 図８のＥ－Ｅ’に沿った断面図である。 本明細書のまた他の実施例に係る表示装置の拡大平面図である。 図１０のＦ－Ｆ’に沿った断面図である。 本明細書のまた他の実施例に係る表示装置の拡大平面図である。 図１２のＧ－Ｇ’に沿った断面図である。 本明細書のまた他の実施例に係る表示装置の拡大平面図である。 図１４のＨ－Ｈ’に沿った断面図である。

本明細書の利点及び特徴、そして、それらを達成する方法は、添付の図面と共に詳細に後述されている実施例を参照すると、明確になるだろう。しかし、本明細書は、以下において開示される実施例に制限されるものではなく、互いに異なる多様な形態に具現され、単に、本実施例は、本明細書の開示が完全なものとなるようにし、本明細書の属する技術の分野における通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。

本明細書の実施例を説明するための図面に開示された形状、面積、比率、角度、個数等は、例示的なものであるので、本明細書が図示された事項に制限されるものではない。明細書全体にわたって、同じ参照符号は、同じ構成要素を指す。また、本明細書を説明するにあたって、関連した公知技術についての具体的な説明が本明細書の要旨を不要に濁す恐れがあると判断される場合、その詳細な説明は省略する。本明細書上において言及された「含む」、「有する」、「なされる」等が使用される場合、「～だけ」が使用されない以上、他の部分が加えられ得る。構成要素を単数で表現した場合、特に明示的な記載事項がない限り、複数を含む場合を含む。

構成要素を解釈するにあたって、別途の明示的な記載がなくても誤差範囲を含むものと解釈する。

位置関係についての説明である場合、例えば、「～上に」、「～上部に」、「～下部に」、「～隣に」等と二部分の位置関係が説明される場合、「すぐ」または「直接」が使用されない以上、二部分の間に一つ以上の他の部分が位置してもよい。

素子または層が他の素子または層の「上（ｏｎ）」と称されるものは、他の素子のすぐ上または中間に他の層または他の素子を介在した場合をいずれも含む。

また、第１、第２等が多様な構成要素を述べるために使用されるが、これらの構成要素は、これらの用語により制限されない。これらの用語は、単に一つの構成要素を他の構成要素と区別するために使用するものである。従って、以下において言及される第１構成要素は、本明細書の技術的思想内で第２構成要素であってもよい。

明細書全体にわたって、同じ参照符号は、同じ構成要素を指す。

図面で示された各構成の面積及び厚さは、説明の便宜のために示されたものであり、本明細書は、示された構成の面積及び厚さに必ずしも限定されるものではない。

本明細書の様々な実施例のそれぞれの特徴は、部分的または全体的に互いに結合または組み合わせ可能であり、技術的に多様な連動及び駆動が可能であり、各実施例が互いに対して独立して実施可能であってもよく、関連関係で共に実施してもよい。

以下においては、添付の図面を参照して、本明細書の多様な実施例を詳細に説明する。

図１は、本明細書の一実施例に係る表示装置の概略的な平面図である。

図１においては、説明の便宜のために、表示装置１００の多様な構成要素のうち表示パネルＰＮ、ゲート駆動部ＧＤ、データ駆動部ＤＤ及びタイミングコントローラＴＣだけを示している。

図１を参照すると、表示装置１００は、複数のサブ画素ＳＰを含む表示パネルＰＮ、表示パネルＰＮに各種の信号を供給するゲート駆動部ＧＤ及びデータ駆動部ＤＤ、ゲート駆動部ＧＤとデータ駆動部ＤＤを制御するタイミングコントローラＴＣを含む。

表示パネルＰＮは、ユーザに映像を表示するための構成であり、複数のサブ画素ＳＰを含む。表示パネルＰＮで複数のスキャン配線ＳＬ及び複数のデータ配線ＤＬが互いに交差し、複数のサブ画素ＳＰそれぞれは、スキャン配線ＳＬ及びデータ配線ＤＬに連結される。この他にも、複数のサブ画素ＳＰそれぞれは、高電位電源配線ＶＤＤ、低電位電源配線、基準配線ＲＬ等に連結され得る。

複数のサブ画素ＳＰは、画面を構成する最小単位であり、複数のサブ画素ＳＰそれぞれは、発光素子及びそれを駆動するための画素回路を含む。複数の発光素子は、表示パネルＰＮの種類によって異に定義され得る。例えば、表示パネルＰＮが無機発光表示パネルである場合、発光素子は、ＬＥＤ（Ｌｉｇｈｔ－ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）またはマイクロＬＥＤ（Ｍｉｃｒｏ Ｌｉｇｈｔ－ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）であってよい。

ゲート駆動部ＧＤは、タイミングコントローラＴＣから提供された複数のゲート制御信号ＧＣＳによって複数のスキャン配線ＳＬに複数のスキャン信号ＳＣＡＮを供給する。図１においては、一つのゲート駆動部ＧＤが表示パネルＰＮの一方側に離隔されて配置されたものと示したが、ゲート駆動部ＧＤの個数及び配置は、これに制限されない。

データ駆動部ＤＤは、タイミングコントローラＴＣから提供された複数のデータ制御信号ＤＣＳによってタイミングコントローラＴＣから入力される映像データＲＧＢを基準ガンマ電圧を利用してデータ電圧Ｖｄａｔａに変換する。データ駆動部ＤＤは、変換されたデータ電圧Ｖｄａｔａを複数のデータ配線ＤＬに供給できる。

タイミングコントローラＴＣは、外部から入力された映像データＲＧＢを整列してデータ駆動部ＤＤに供給する。タイミングコントローラＴＣは、外部から入力される同期信号、例えば、ドットクロック信号、データイネーブル信号、水平／垂直同期信号を利用してゲート制御信号ＧＣＳ及びデータ制御信号ＤＣＳを生成できる。そして、タイミングコントローラＴＣは、生成されたゲート制御信号ＧＣＳ及びデータ制御信号ＤＣＳをゲート駆動部ＧＤ及びデータ駆動部ＤＤそれぞれに供給してゲート駆動部ＧＤ及びデータ駆動部ＤＤを制御できる。

以下においては、表示装置１００の表示パネルＰＮのより詳細な説明のために、図２乃至図４を共に参照する。

図２は、本明細書の一実施例に係る表示装置の拡大平面図である。図３は、図２のＡ－Ａ’及びＢ－Ｂ’に沿った断面図である。図４は、図２のＣ－Ｃ’に沿った断面図である。図２を参照すると、複数のサブ画素ＳＰそれぞれは、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、ストレージキャパシタＣｓｔ及び一つ以上の発光素子ＬＥＤを含む。図３においては、図面の簡潔さのために、組み立て電極１２０、画素電極ＰＥ及び発光素子ＬＥＤのハッチングを省略し、チップコンタクト電極ＣＣＥの図示を省略した。

図２を参照すると、表示装置１００は、複数のサブ画素ＳＰは、行方向に繰り返されるように第１列に配置される第１サブ画素ＳＰ１、第２列に配置される第２サブ画素ＳＰ２及び第３列に配置される第３サブ画素ＳＰ３を含む。

第１サブ画素ＳＰ１、第２サブ画素ＳＰ２及び第３サブ画素ＳＰ３それぞれは、発光素子ＬＥＤ及び画素回路を含んで独立して光を発光できる。例えば、第１サブ画素ＳＰ１は赤色サブ画素であり、第２サブ画素ＳＰ２は緑色サブ画素であり、第３サブ画素ＳＰ３は青色サブ画素であってよいが、これに制限されるものではない。また、画素回路は、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、ストレージキャパシタＣｓｔを含むことができる。

表示パネルＰＮは、基板１１０、バッファ層１１１、ゲート絶縁層１１２、層間絶縁層１１３、第１パッシベーション層１１４、第１平坦化層１１５、第２パッシベーション層１１６、第３パッシベーション層１１７、及び第２平坦化層１１８を含む。

基板１１０は、表示パネルＰＮに含まれた多様な構成要素を支持するための構成であり、絶縁物質からなり得る。例えば、基板１１０は、ガラスまたは樹脂等からなり得る。また、基板１１０は、高分子またはプラスチックを含んでなってもよく、フレキシビリティ（ｆｌｅｘｉｂｉｌｉｔｙ）を有する物質からなってもよい。

基板１１０上に高電位電源配線ＶＤＤ、複数のデータ配線ＤＬ、基準配線ＲＬ、組み立て電極１２０、遮光層ＬＳ及び第１キャパシタ電極ＳＣ１が配置される。

高電位電源配線ＶＤＤは、複数のサブ画素ＳＰそれぞれに高電位電源電圧を伝達する配線である。複数の高電位電源配線ＶＤＤは、高電位電源電圧を複数のサブ画素ＳＰそれぞれの第２トランジスタＴ２に伝達できる。高電位電源配線ＶＤＤは、複数のサブ画素ＳＰの間で列方向に沿って延び得る。例えば、高電位電源配線ＶＤＤは、第１サブ画素ＳＰ１と第３サブ画素ＳＰ３との間で列方向に沿って配置され得る。そして、高電位電源配線ＶＤＤは、後述する補助高電位電源配線ＶＤＤＡを通して行方向に配置された複数のサブ画素ＳＰそれぞれに高電位電源電圧を伝達できる。この場合、高電位電源配線ＶＤＤは、第１電源配線と称し得る。そして、列方向は第１方向、行方向は第２方向と称し得る。

複数のデータ配線ＤＬは、複数のサブ画素ＳＰそれぞれにデータ電圧Ｖｄａｔａを伝達する配線である。複数のデータ配線ＤＬは、複数のサブ画素ＳＰそれぞれの第１トランジスタＴ１と連結され得る。複数のデータ配線ＤＬは、複数のサブ画素ＳＰの間で列方向に沿って延び得る。例えば、第１サブ画素ＳＰ１と高電位電源配線ＶＤＤとの間で列方向に延びたデータ配線ＤＬは、第１サブ画素ＳＰ１にデータ電圧Ｖｄａｔａを伝達し、第１サブ画素ＳＰ１と第２サブ画素ＳＰ２との間に配置されたデータ配線ＤＬは、第２サブ画素ＳＰ２にデータ電圧Ｖｄａｔａを伝達し、第３サブ画素ＳＰ３と高電位電源配線ＶＤＤとの間に配置されたデータ配線ＤＬは、第３サブ画素ＳＰ３にデータ電圧Ｖｄａｔａを伝達できる。

基準配線ＲＬは、複数のサブ画素ＳＰそれぞれに基準電圧を伝達する配線である。基準配線ＲＬは、複数のサブ画素ＳＰそれぞれの第３トランジスタＴ３と連結され得る。基準配線ＲＬは、複数のサブ画素ＳＰの間で列方向に沿って延び得る。例えば、基準配線ＲＬは、第２サブ画素ＳＰ２と第３サブ画素ＳＰ３との間で列方向に沿って延び得る。そして、基準配線ＲＬと隣接した第１サブ画素ＳＰ１、第２サブ画素ＳＰ２及び第３サブ画素ＳＰ３それぞれの第３トランジスタＴ３の第３ドレイン電極ＤＥ３は、行方向に延びて基準配線ＲＬと電気的に連結され得る。この場合、基準配線ＲＬは、第３電源配線と称し得る。

複数のサブ画素ＳＰそれぞれで基板１１０上に遮光層ＬＳが配置される。遮光層ＬＳは、基板１１０の下部でトランジスタに入射する光を遮断して漏れ電流を最小化することができる。例えば、遮光層ＬＳは、駆動トランジスタである第２トランジスタＴ２の第２アクティブ層ＡＣＴ２に入射する光を遮断することができる。

複数のサブ画素ＳＰそれぞれで基板１１０上に第１キャパシタ電極ＳＣ１が配置される。第１キャパシタ電極ＳＣ１は、他のキャパシタ電極と共にストレージキャパシタＣｓｔを形成することができる。第１キャパシタ電極ＳＣ１は、遮光層ＬＳと一体に形成され得る。

高電位電源配線ＶＤＤ、複数のデータ配線ＤＬ、基準配線ＲＬ、遮光層ＬＳ及び第１キャパシタ電極ＳＣ１上にバッファ層１１１が配置される。バッファ層１１１は、基板１１０を通した水分または不純物の浸透を低減できる。バッファ層１１１は、例えば、シリコン酸化物（ＳｉＯｘ）またはシリコン窒化物（ＳｉＮｘ）の単一層または複層で構成され得るが、これに制限されない。ただし、バッファ層１１１は、基板１１０の種類やトランジスタの種類によって省略されてもよく、これに制限されない。

まず、複数のサブ画素ＳＰそれぞれでバッファ層１１１上に第１トランジスタＴ１が配置される。第１トランジスタＴ１は、データ電圧Ｖｄａｔａを第２トランジスタＴ２の第２ゲート電極ＧＥ２に伝達するトランジスタである。第１トランジスタＴ１は、スキャン配線ＳＬからスキャン信号によりターン－オンされ得、データ配線ＤＬからデータ電圧Ｖｄａｔａはターン－オンされた第１トランジスタＴ１を通して第２トランジスタＴ２の第２ゲート電極ＧＥ２に伝達され得る。そこで、第１トランジスタＴ１は、スイッチングトランジスタと称され得る。

第１トランジスタＴ１は、第１アクティブ層ＡＣＴ１、第１ゲート電極ＧＥ１、第１ソース電極ＳＥ１及び第１ドレイン電極ＤＥ１を含む。

バッファ層１１１上に第１アクティブ層ＡＣＴ１が配置される。第１アクティブ層ＡＣＴ１は、酸化物半導体、非晶質シリコンまたはポリシリコンのような半導体物質からなり得るが、これに制限されない。

第１アクティブ層ＡＣＴ１上にゲート絶縁層１１２が配置される。ゲート絶縁層１１２は、第１アクティブ層ＡＣＴ１と第１ゲート電極ＧＥ１を絶縁させるための絶縁層であり、シリコン酸化物（ＳｉＯｘ）またはシリコン窒化物（ＳｉＮｘ）の単一層または複層で構成され得るが、これに制限されない。

ゲート絶縁層１１２上に第１ゲート電極ＧＥ１が配置される。第１ゲート電極ＧＥ１は、スキャン配線ＳＬと電気的に連結され得る。第１ゲート電極ＧＥ１は、導電性物質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはこれに対する合金で構成され得るが、これに制限されない。

第１ゲート電極ＧＥ１上に層間絶縁層１１３が配置される。層間絶縁層１１３には、第１ソース電極ＳＥ１及び第１ドレイン電極ＤＥ１それぞれが第１アクティブ層ＡＣＴ１に接続するためのコンタクトホールが形成される。層間絶縁層１１３は、層間絶縁層１１３の下部の構成を保護するための絶縁層であり、シリコン酸化物（ＳｉＯｘ）またはシリコン窒化物（ＳｉＮｘ）の単一層または複層で構成され得るが、これに制限されない。

層間絶縁層１１３上に第１アクティブ層ＡＣＴ１と電気的に連結される第１ソース電極ＳＥ１及び第１ドレイン電極ＤＥ１が配置される。第１ドレイン電極ＤＥ１は、データ配線ＤＬと第１アクティブ層ＡＣＴ１に連結され得、第１ソース電極ＳＥ１は、第１アクティブ層ＡＣＴ１と第２トランジスタＴ２の第２ゲート電極ＧＥ２に連結され得る。第１ソース電極ＳＥ１及び第１ドレイン電極ＤＥ１は、導電性物質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはこれに対する合金で構成され得るが、これに制限されない。

複数のサブ画素ＳＰそれぞれでバッファ層１１１上に第２トランジスタＴ２が配置される。第２トランジスタＴ２は、駆動電流を発光素子ＬＥＤに供給するトランジスタである。第２トランジスタＴ２は、ターン－オンされて発光素子ＬＥＤに流れる駆動電流を制御できる。従って、駆動電流を制御する第２トランジスタＴ２は、駆動トランジスタと称され得る。

第２トランジスタＴ２は、第２アクティブ層ＡＣＴ２、第２ゲート電極ＧＥ２、第２ソース電極ＳＥ２及び第２ドレイン電極ＤＥ２を含む。

バッファ層１１１上に第２アクティブ層ＡＣＴ２が配置される。第２アクティブ層ＡＣＴ２は、酸化物半導体、非晶質シリコンまたはポリシリコンのような半導体物質からなり得るが、これに制限されない。

第２アクティブ層ＡＣＴ２上にゲート絶縁層１１２が配置され、ゲート絶縁層１１２上に第２ゲート電極ＧＥ２が配置される。第２ゲート電極ＧＥ２は、第１トランジスタＴ１の第１ソース電極ＳＥ１と電気的に連結され得る。第２ゲート電極ＧＥ２は、導電性物質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはこれに対する合金で構成され得るが、これに制限されない。

第２ゲート電極ＧＥ２上に層間絶縁層１１３が配置され、層間絶縁層１１３上に第２アクティブ層ＡＣＴ２と電気的に連結される第２ソース電極ＳＥ２及び第２ドレイン電極ＤＥ２が配置される。第２ドレイン電極ＤＥ２は、第２アクティブ層ＡＣＴ２及び高電位電源配線ＶＤＤに電気的に連結され得、第２ソース電極ＳＥ２は、第２アクティブ層ＡＣＴ２及び発光素子ＬＥＤに電気的に連結され得る。第２ソース電極ＳＥ２及び第２ドレイン電極ＤＥ２は、導電性物質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはこれに対する合金で構成され得るが、これに制限されない。

複数のサブ画素ＳＰそれぞれでバッファ層１１１上に第３トランジスタＴ３が配置される。第３トランジスタＴ３は、第２トランジスタＴ２の閾値電圧を補償するためのトランジスタである。第３トランジスタＴ３は、第２トランジスタＴ２の第２ソース電極ＳＥ２と基準配線ＲＬとの間に連結される。第３トランジスタＴ３は、ターン－オンされて第２トランジスタＴ２の第２ソース電極ＳＥ２に基準電圧を伝達して第２トランジスタＴ２の閾値電圧をセンシングすることができる。そこで、第２トランジスタＴ２の特性をセンシングする第３トランジスタＴ３は、センシングトランジスタと称され得る。

第３トランジスタＴ３は、第３アクティブ層ＡＣＴ３、第３ゲート電極ＧＥ３、第３ソース電極ＳＥ３及び第３ドレイン電極ＤＥ３を含む。

バッファ層１１１上に第３アクティブ層ＡＣＴ３が配置される。第３アクティブ層ＡＣＴ３は、酸化物半導体、非晶質シリコンまたはポリシリコンのような半導体物質からなり得るが、これに制限されない。

第３アクティブ層ＡＣＴ３上にゲート絶縁層１１２が配置され、ゲート絶縁層１１２上に第３ゲート電極ＧＥ３が配置される。第３ゲート電極ＧＥ３は、スキャン配線ＳＬと電気的に連結され得る。第３ゲート電極ＧＥ３は、導電性物質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはこれに対する合金で構成され得るが、これに制限されない。

第３ゲート電極ＧＥ３上に層間絶縁層１１３が配置され、層間絶縁層１１３上に第３アクティブ層ＡＣＴ３と電気的に連結される第３ソース電極ＳＥ３及び第３ドレイン電極ＤＥ３が配置される。第３ドレイン電極ＤＥ３は、第３アクティブ層ＡＣＴ３及び基準配線ＲＬに電気的に連結され得、第３ソース電極ＳＥ３は、第３アクティブ層ＡＣＴ３及び第２トランジスタＴ２の第２ソース電極ＳＥ２に電気的に連結され得る。第３ソース電極ＳＥ３及び第３ドレイン電極ＤＥ３は、導電性物質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）またはこれに対する合金で構成され得るが、これに制限されない。

図２に示された第１トランジスタＴ１及び第３トランジスタＴ３は、いずれもスキャン配線ＳＬに連結されて制御されるトランジスタであるが、これに制限されず、画素回路は、発光制御信号が印加される発光配線に連結されたトランジスタが含まれ得る。

ゲート絶縁層１１２上に第２キャパシタ電極ＳＣ２が配置される。第２キャパシタ電極ＳＣ２は、ストレージキャパシタＣｓｔを形成する電極のうち一つであり、第１キャパシタ電極ＳＣ１に重畳するように配置され得る。第２キャパシタ電極ＳＣ２は、第２トランジスタＴ２の第２ゲート電極ＧＥ２と一体に形成され、第２ゲート電極ＧＥ２と電気的に連結され得る。第１キャパシタ電極ＳＣ１と第２キャパシタ電極ＳＣ２は、バッファ層１１１及びゲート絶縁層１１２を挟んで互いに離隔されて配置され得る。

そして、層間絶縁層１１３上に複数のスキャン配線ＳＬ、補助高電位電源配線ＶＤＤＡ及び第３キャパシタ電極ＳＣ３が配置される。

まず、スキャン配線ＳＬは、複数のサブ画素ＳＰそれぞれにスキャン信号ＳＣＡＮを伝達する配線である。スキャン配線ＳＬは、複数のサブ画素ＳＰを横切って行方向に延び得る。スキャン配線ＳＬは、複数のサブ画素ＳＰそれぞれの第１トランジスタＴ１の第１ゲート電極ＧＥ１及び第３トランジスタＴ３の第３ゲート電極ＧＥ３に電気的に連結され得る。

層間絶縁層１１３上に補助高電位電源配線ＶＤＤＡが配置される。補助高電位電源配線ＶＤＤＡは、行方向に延びて複数のサブ画素ＳＰを横切って配置され得る。補助高電位電源配線ＶＤＤＡは、列方向に延びた高電位電源配線ＶＤＤと行方向に沿って配置された複数のサブ画素ＳＰそれぞれの第２トランジスタＴ２の第２ドレイン電極ＤＥ２に電気的に連結され得る。

層間絶縁層１１３上に第３キャパシタ電極ＳＣ３が配置される。第３キャパシタ電極ＳＣ３は、ストレージキャパシタＣｓｔを形成する電極であり、第１キャパシタ電極ＳＣ１及び第２キャパシタ電極ＳＣ２に重畳するように配置され得る。第３キャパシタ電極ＳＣ３は、第２トランジスタＴ２の第２ソース電極ＳＥ２と一体に形成され、第２ソース電極ＳＥ２と電気的に連結され得る。そして、第２ソース電極ＳＥ２は、層間絶縁層１１３及びバッファ層１１１に形成されたコンタクトホールを通して第１キャパシタ電極ＳＣ１とも電気的に連結され得る。そこで、第１キャパシタ電極ＳＣ１及び第３キャパシタ電極ＳＣ３は、第２トランジスタＴ２の第２ソース電極ＳＥ２と電気的に連結され得る。

ストレージキャパシタＣｓｔは、発光素子ＬＥＤが発光する間、第２トランジスタＴ２の第２ゲート電極ＧＥ２と第２ソース電極ＳＥ２との間の電位差を貯蔵して発光素子ＬＥＤに一定の電流が供給されるようにすることができる。ストレージキャパシタＣｓｔは、基板１１０上に形成され、第２ソース電極ＳＥ２と連結された第１キャパシタ電極ＳＣ１、バッファ層１１１及びゲート絶縁層１１２上に形成され、第２ゲート電極ＧＥ２と連結された第２キャパシタ電極ＳＣ２及び層間絶縁層１１３上に形成され、第２ソース電極ＳＥ２と連結された第３キャパシタ電極ＳＣ３を含んで、第２トランジスタＴ２の第２ゲート電極ＧＥ２と第２ソース電極ＳＥ２との間の電圧を貯蔵することができる。

第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、及びストレージキャパシタＣｓｔ上に第１パッシベーション層１１４が配置される。第１パッシベーション層１１４は、第１パッシベーション層１１４の下部の構成を保護するための絶縁層であり、シリコン酸化物（ＳｉＯｘ）またはシリコン窒化物（ＳｉＮｘ）の単一層または複層で構成され得るが、これに制限されない。

第１パッシベーション層１１４上に第１平坦化層１１５が配置される。第１平坦化層１１５は、複数のトランジスタＴ１、Ｔ２、Ｔ３及びストレージキャパシタＣｓｔが配置された基板１１０の上部を平坦化できる。第１平坦化層１１５は、単層または複層に構成され得、例えば、フォトレジストやアクリル（ａｃｒｙｌ）系有機物質からなり得るが、これに制限されない。

第１平坦化層１１５上に第２パッシベーション層１１６が配置される。第２パッシベーション層１１６は、第２パッシベーション層１１６の下部の構成を保護するための絶縁層であり、シリコン酸化物（ＳｉＯｘ）またはシリコン窒化物（ＳｉＮｘ）の単一層または複層で構成され得るが、これに制限されない。
第２パッシベーション層１１６上に連結電極１５０、複数の組み立て電極１２０が配置される。

連結電極１５０は、第２トランジスタＴ２と画素電極ＰＥを電気的に連結する電極である。連結電極１５０は、第２パッシベーション層１１６、第１平坦化層１１５及び第１パッシベーション層１１４に形成されたコンタクトホールを通して第２ソース電極ＳＥ２であり第３キャパシタ電極ＳＣ３に電気的に連結され得る。

連結電極１５０は、第１連結層１５０ａ及び第２連結層１５０ｂからなる複層構造であってよい。第２パッシベーション層１１６上に第１連結層１５０ａが配置され、第１連結層１５０ａを覆う第２連結層１５０ｂが配置される。第２連結層１５０ｂは、第１連結層１５０ａの上面と側面を全て囲むように配置され得る。

第２連結層１５０ｂは、第１連結層１５０ａより腐食に強い物質からなって表示装置１００の製造時、第１連結層１５０ａと隣接した配線の間のマイグレーション（ｍｉｇｒａｔｉｏｎ）によるショート不良を最小化することができる。例えば、第１連結層１５０ａは、銅（Ｃｕ）及びクロム（Ｃｒ）等のような導電性物質からなり、第２連結層１５０ｂは、モリブデン（Ｍｏ）、モリブデンチタン（ＭｏＴｉ）等からなり得るが、これに制限されるものではない。

第２パッシベーション層１１６上に複数の組み立て電極１２０が配置される。

組み立て電極１２０は、第１組み立て電極１２２及び第２組み立て電極１２３を含む。

複数の第１組み立て電極１２２及び複数の第２組み立て電極１２３は、第１サブ画素ＳＰ１、第２サブ画素ＳＰ２及び第３サブ画素ＳＰ３それぞれで列方向に延び、一定の間隔を置いて互いに離隔されて配置され得る。

第１組み立て電極１２２は、発光素子ＬＥＤの一方側と対応する領域に配置され得る。組み立て電極１２０のうち第１組み立て電極１２２は、低電位電源配線と重畳する領域に配置され、低電位電源配線と電気的に連結され得る。低電位電源配線は、発光素子ＬＥＤに低電位電源電圧を伝達する配線である。低電位電源配線は、複数のサブ画素ＳＰそれぞれで列方向に延び得る。例えば、第１サブ画素ＳＰ１、第２サブ画素ＳＰ２及び第３サブ画素ＳＰ３それぞれには、低電位電源配線が配置され得る。

第２組み立て電極１２３は、第１組み立て電極１２２と離隔され、発光素子ＬＥＤの他方側と対応する領域に配置され得る。

複数の組み立て電極１２０それぞれは、第２パッシベーション層１１６上に配置される導電層１２２ａ、１２３ａ、及び導電層１２２ａ、１２３ａ上に配置され、導電層１２２ａ、１２３ａの上面と側面を全て覆うクラッド層１２２ｂ、１２３ｂを含む。

第１組み立て電極１２２は、第１導電層１２２ａ及び第１クラッド層１２２ｂを含み、第２組み立て電極１２３は、第２導電層１２３ａ及び第２クラッド層１２３ｂを含む。

第１導電層１２２ａ及び第２導電層１２３ａは、発光素子ＬＥＤと重畳しなくてよい。即ち、第１導電層１２２ａ及び第２導電層１２３ａの末端は、発光素子ＬＥＤの末端より外側に配置され得る。

第１組み立て電極１２２の第１クラッド層１２２ｂは、第１導電層１２２ａの上面と側面を覆うように配置され得る。このとき、第１クラッド層１２２ｂ及び第２クラッド層１２３ｂは、第１導電層１２２ａ及び第２導電層１２３ａの末端から発光素子ＬＥＤの中央部側に延びて発光素子ＬＥＤと重畳し得る。例えば、第１クラッド層１２２ｂ及び第２クラッド層１２３ｂは、それぞれ発光素子ＬＥＤの下面の面積中の半分未満に該当する領域に重畳するように配置され得る。

第１導電層１２２ａ及び第２導電層１２３ａは、連結電極１５０の第１連結層１５０ａと同じ工程により同じ物質からなり得る。例えば、第１導電層１２２ａ及び第２導電層１２３ａは、銅（Ｃｕ）及びクロム（Ｃｒ）等のような導電性物質からなり得る。そして、第１クラッド層１２２ｂ及び第２クラッド層１２３ｂは、連結電極１５０の第２連結層１５０ｂと同じ工程により同じ物質からなり得る。例えば、第１クラッド層１２２ｂ及び第２クラッド層１２３ｂは、第１導電層１２２ａ及び第２導電層１２３ａより腐食に強い物質、例えば、モリブデン（Ｍｏ）、モリブデンチタン（ＭｏＴｉ）等からなり得るが、これに制限されるものではない。

連結電極１５０及び組み立て電極１２０上に第３パッシベーション層１１７が配置される。第３パッシベーション層１１７は、第３パッシベーション層１１７の下部の構成を保護するための絶縁層であり、シリコン酸化物（ＳｉＯｘ）またはシリコン窒化物（ＳｉＮｘ）の単一層または複層で構成され得るが、これに制限されない。

第３パッシベーション層１１７上に複数の発光素子ＬＥＤが配置される。

第３パッシベーション層１１７は、複数の発光素子ＬＥＤと隣接した領域で一部の領域がオープンされ得る。例えば、第３パッシベーション層１１７は、複数の発光素子ＬＥＤの両側面のうち一方側の面と隣接した領域がオープンされ得る。例えば、第３パッシベーション層１１７は、複数の発光素子ＬＥＤの一方側の面と隣接した領域で第１組み立て電極１２２の上面の一部を露出させ得る。

第３パッシベーション層１１７上で一つのサブ画素ＳＰに一つ以上の発光素子ＬＥＤが配置される。発光素子ＬＥＤは、電流により光を発光する素子である。発光素子ＬＥＤは、赤色光、緑色光、青色光等を発光する発光素子ＬＥＤを含むことができ、これらの組み合わせで白色を含む多様な色相の光を具現できる。また、特定の色相の光を発光する発光素子ＬＥＤと発光素子ＬＥＤから光を他の色相の光に変換させる光変換部材を使用して多様な色相の光を具現することもできる。

発光素子ＬＥＤは、第２トランジスタＴ２から駆動電流の供給を受けて発光できる。発光素子ＬＥＤは、発光素子ＬＥＤの種類によって大きさが変わり得る。この場合、発光素子ＬＥＤの種類は、発光する光の種類を意味するので、赤色発光素子、緑色発光素子、青色発光素子によって大きさが変わり得る。発光素子は、発光する色毎に異なる発光効率を示し得る。そこで、異なる色を発光する発光素子が互いに同じ輝度で発光できるように発光素子ＬＥＤの効率によって発光素子ＬＥＤの大きさが決定され得る。

例えば、特定の色を発光する発光素子の発光効率が相対的に小さい場合、他の発光素子と比較して大きな大きさに形成して他の発光素子と同じ輝度で発光できるようにすることができる。図２においては、第１サブ画素ＳＰ１に配置された発光素子ＬＥＤの大きさが最も大きく、第２サブ画素ＳＰ２に配置された発光素子ＬＥＤの大きさが第１サブ画素ＳＰ１に配置された発光素子ＬＥＤの大きさより小さく、第３サブ画素ＳＰ３に配置された発光素子ＬＥＤの大きさが第２サブ画素ＳＰ２に配置された発光素子ＬＥＤの大きさより小さい。この場合、第１サブ画素ＳＰ１に配置される発光素子ＬＥＤは赤色発光素子であり、第２サブ画素ＳＰ２に配置される発光素子ＬＥＤは緑色発光素子であり、第３サブ画素ＳＰ３に配置される発光素子ＬＥＤは青色発光素子であってよいが、これに制限されるものではない。

このとき、一つのサブ画素ＳＰに配置された複数の発光素子ＬＥＤは、並列に連結され得る。即ち、複数の発光素子ＬＥＤそれぞれの一つの電極は、同じ第２トランジスタＴ２のソース電極ＳＥ２に連結され、他の電極は、同じ組み立て電極１２０に連結され得る。

発光素子ＬＥＤは、第１発光素子１３０及び第２発光素子１４０を含むことができる。一方、複数のサブ画素ＳＰそれぞれに配置された発光素子ＬＥＤは、画素回路を挟んで離隔されて配置され得る。具体的に、第１発光素子１３０は、画素回路の一方側に配置され、第２発光素子１４０は、画素回路の他方側に配置され得る。例えば、図２に示されたように、第１発光素子１３０は、画素回路の上側に配置され、第２発光素子１４０は、画素回路の下側に配置され得る。

第１発光素子１３０は、第２発光素子１４０と同じ色を発光し得る。このような場合、第１発光素子１３０と第２発光素子１４０は、同じ種類の発光素子ＬＥＤであるので、第１発光素子１３０の大きさは、第２発光素子１４０の大きさと同一であり得る。ここで、発光素子ＬＥＤの大きさは、発光素子ＬＥＤの下面の面積、断面上の幅、体積、高さ等を意味し得るが、これに制限されるものではない。

図２及び図４においては、説明の便宜のために、複数のサブ画素ＳＰそれぞれに２個の発光素子ＬＥＤが配置されたものと示したが、複数のサブ画素ＳＰそれぞれに配置された発光素子ＬＥＤの個数は、これに制限されない。

図３及び図４を参照すると、発光素子１３０は、第１半導体層１３１、発光層１３２、第２半導体層１３３、第１電極１３４、第２電極１３５及び封止層１３６を含む。

第３パッシベーション層１１７上に第１半導体層１３１が配置され、第１半導体層１３１上に第２半導体層１３３が配置される。第１半導体層１３１及び第２半導体層１３３は、特定の物質にｎ型及びｐ型の不純物をドーピングして形成された層であってよい。例えば、第１半導体層１３１及び第２半導体層１３３は、窒化ガリウム（ＧａＮ）、インジウムアルミニウムリン化物（ＩｎＡｌＰ）、ガリウムヒ素（ＧａＡｓ）等のような物質にｐ型またはｎ型の不純物がドーピングされた層であってよい。そして、ｐ型の不純物は、マグネシウム（Ｍｇ）、亜鉛（Ｚｎ）、ベリリウム（Ｂｅ）等であってよく、ｎ型の不純物は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）等であってよいが、これに制限されない。

第１半導体層１３１の一部分は、第２半導体層１３３の外側に突出して配置され得る。第１半導体層１３１の上面は、第２半導体層１３３の下面と重畳する部分と第２半導体層１３３の下面外側に配置された部分からなり得る。ただし、第１半導体層１３１と第２半導体層１３３の大きさ及び形状は、多様に変形され得、これに制限されない。

第１半導体層１３１と第２半導体層１３３との間に発光層１３２が配置される。発光層１３２は、第１半導体層１３１及び第２半導体層１３３から正孔及び電子の供給を受けて光を発光できる。発光層１３２は、単層または多重量子井戸（Ｍｕｌｔｉ－Ｑｕａｎｔｕｍ Ｗｅｌｌ、ＭＱＷ）構造になされ得、例えば、インジウムガリウム窒化物（ＩｎＧａＮ）または窒化ガリウム（ＧａＮ）等からなり得るが、これに制限されるものではない。

第１半導体層１３１の下面と側面を囲む第１電極１３４が配置される。第１電極１３４は、第１発光素子１３０と組み立て電極１２０を電気的に連結するための電極である。第１電極１３４は、導電性物質、例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）またはＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）等のような透明導電物質またはチタン（Ｔｉ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、またはこれらの合金のような不透明導電物質等で構成され得るが、これに制限されない。

第２半導体層１３３の上面に第２電極１３５が配置される。第２電極１３５は、後述する画素電極ＰＥと第２半導体層１３３を電気的に連結する電極である。第２電極１３５は、導電性物質、例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）またはＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）等のような透明導電物質等で構成され得るが、これに制限されない。

第１半導体層１３１、発光層１３２、第２半導体層１３３、第１電極１３４及び第２電極１３５の少なくとも一部を囲む封止層１３６が配置される。封止層１３６は、絶縁物質からなり、第１半導体層１３１、発光層１３２及び第２半導体層１３３を保護することができる。封止層１３６は、発光層１３２、発光層１３２に隣接した第１半導体層１３１の側面の一部及び発光層１３２に隣接した第２半導体層１３３の側面の一部を覆うように配置され得る。封止層１３６から第１電極１３４と第２電極１３５が露出され得、以後に形成されるチップコンタクト電極ＣＣＥ及び画素電極ＰＥと第１電極１３４及び第２電極１３５を電気的に連結できる。

複数の発光素子ＬＥＤと第３パッシベーション層１１７及び組み立て電極１２０の間に接着層ＡＤが配置され得る。接着層ＡＤは、発光素子ＬＥＤの自己組み立て過程で発光素子ＬＥＤを臨時に仮固定する有機膜であってよい。表示装置１００の製造時、発光素子ＬＥＤを覆う有機膜を形成すれば、有機膜の一部分が発光素子ＬＥＤと第３パッシベーション層１１７及び組み立て電極１２０の間の空間に充填されて発光素子ＬＥＤを第３パッシベーション層１１７及び組み立て電極１２０上に臨時に固定できる。以後、有機膜を除去しても発光素子ＬＥＤの下部に染み込んだ有機膜の一部分は除去されずに残って接着層になり得る。接着層ＡＤは、有機物質、例えば、フォトレジストやアクリル（ａｃｒｙｌ）系有機物質からなり得るが、これに制限されない。

発光素子ＬＥＤの一方側の面にチップコンタクト電極ＣＣＥが配置される。チップコンタクト電極ＣＣＥは、発光素子ＬＥＤと組み立て電極１２０を電気的に連結するための電極である。チップコンタクト電極ＣＣＥは、第１組み立て電極１２２と重畳する領域で発光素子ＬＥＤの第１半導体層１３１及び第１電極１３４の少なくとも一部分を囲むように配置され得る。このとき、チップコンタクト電極ＣＣＥは、第３パッシベーション層１１７がオープンされた領域で第３パッシベーション層１１７により露出された第１組み立て電極１２２と電気的に連結され得る。

一方、チップコンタクト電極ＣＣＥは、発光素子ＬＥＤの他方側の面に配置されなくてよい。そこで、第１発光素子１３０の第１電極１３４及び第２発光素子１４０の第１電極１４４は、第１組み立て電極１２２と電気的に連結され、第２組み立て電極１２３とは連結されず第２組み立て電極１２３とは直接的に絶縁された状態であってよい。

発光素子ＬＥＤ及びチップコンタクト電極ＣＣＥ上に第２平坦化層１１８が配置される。第２平坦化層１１８は、発光素子ＬＥＤが配置された基板１１０の上部を平坦化し、接着層ＡＤと共に発光素子ＬＥＤを基板１１０上に固定できる。

そこで、第２平坦化層１１８は、発光素子ＬＥＤの一方側の面でチップコンタクト電極ＣＣＥと接するように配置され得、発光素子ＬＥＤの他方側の面で発光素子の側面と接するように配置され得る。

一方、図面においては、第２平坦化層１１８を単一層と示したが、これに制限されず、第２平坦化層１１８は、単層または複層に構成され得、例えば、フォトレジストやアクリル（ａｃｒｙｌ）系有機物質からなり得るが、これに制限されない。

第２平坦化層１１８上に画素電極ＰＥが配置される。

画素電極ＰＥは、複数の発光素子ＬＥＤと連結電極１５０を電気的に連結するための電極である。図２乃至図４を参照すると、画素電極ＰＥは、画素回路と電気的に連結され、第１発光素子１３０及び第２発光素子１４０に延びて配置される。即ち、画素電極ＰＥは、第１発光素子１３０に延びて第２発光素子１４０とも連結され得、第２平坦化層１１８に形成されたコンタクトホールを通して連結電極１５０及び第２トランジスタＴ２に電気的に連結され得る。

画素電極ＰＥは、導電性物質、例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）またはＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）等のような透明導電物質等で構成され得るが、これに制限されない。

図４を参照すると、第３パッシベーション層１１７上に第２発光素子１４０が配置される。第２発光素子１４０は、第１発光素子１３０及び駆動回路と共に一つのサブ画素ＳＰに配置される。第２発光素子１４０は、サブ画素ＳＰで画素回路を中心に第１発光素子１３０と反対方向に配置される。

第２発光素子１４０は、第１半導体層１４１、発光層１４２、第２半導体層１４３、第１電極１４４、第２電極１４５及び封止層１４６を含む。第２発光素子１４０の第１半導体層１４１、発光層１４２、第２半導体層１４３、第２電極１４５及び封止層１４６は、第１発光素子１３０の第１半導体層１３１、発光層１３２、第２半導体層１３３、第２電極１３５及び封止層１３６と実質的に同一であり得る。そこで、重複した説明は省略する。

第２発光素子１４０は、第２平坦化層１１８に形成されたコンタクトホールを通して第１発光素子１３０及び画素回路から延びた画素電極ＰＥと電気的に連結され得る。そこで、一つのサブ画素ＳＰで、第１発光素子１３０と第２発光素子１４０は、第２トランジスタＴ２に電気的に連結され得る。

一方、組み立て電極を使用して開口部の内側に発光素子を自己整列する方式で表示装置を製造する場合、単一サブ画素に互いに異なる色を発光する発光素子が配置される混色不良が発生し得る。このとき、互いに異なる色を発光する発光素子は、発光素子を構成する物質及び該当物質の効率等が異なるので、互いに異なる大きさを有し得る。例えば、発光効率が相対的に小さい発光素子の場合、他の発光素子と比較して大きな大きさに形成して他の色を発光する発光素子と同じ輝度で発光され得るようにすることができる。そこで、赤色を発光する素子の発光効率が最も小さい場合、赤色発光素子は、相対的に大きな大きさに形成され得、発光素子のうち青色を発光する素子の発光効率が最も大きい場合、青色発光素子は、相対的に小さな大きさに形成され得る。

そこで、基板上で発光素子が配置される開口部の大きさを発光素子の大きさに対応するように配置して同じ色を発光する素子を同じサブ画素に自己整列されるようにすることができる。ただし、上述した方式で自己整列工程を進行する場合、相対的に小さな大きさを有する発光素子は、相対的に大きな大きさを有する発光素子が配置される開口部、即ち、他の色を発光するサブ画素に配置され得る。例えば、赤色発光素子が配置されるサブ画素に赤色発光素子より小さな大きさの緑色発光素子または青色発光素子が配置され得、緑色発光素子が配置されるサブ画素に緑色発光素子より小さな大きさの青色発光素子が配置され得る。従って、一つのサブ画素に他の色を発光する発光素子が配置されるか、一つのサブ画素に意図しない色を発光する発光素子が配置されて混色不良が発生し得る問題がある。

そこで、サブ画素で混色不良が発生した場合、混色不良を引き起こす発光素子の画素電極を断線させて誤って配置された発光素子を暗点化させることができる。ただし、画素電極が画素回路から一方向に延びて第１発光素子及び第２発光素子と連結される方式で表示装置を構成する場合、画素回路と遠い距離に配置された発光素子で不良が発生した場合、発光素子の間で画素電極を断線させて不良である発光素子を暗点化できるが、一方、画素回路と遠い距離に配置された発光素子が正常な発光素子であり、画素回路と正常発光素子との間に配置された他の一つの発光素子が誤って配置された場合は、画素回路と発光素子との間で画素電極を断線させて画素回路と遠い距離に配置された正常発光素子も共に画素回路と断線された。そこで、サブ画素に配置された複数の発光素子全体が暗点化され得、そこで、暗点化された領域がユーザに視認され得る問題がある。

そこで、本明細書の一実施例に係る表示装置１００において、複数のサブ画素ＳＰそれぞれに配置された一対の発光素子ＬＥＤを画素回路を挟んで離隔されるように配置して画素回路を中心に延びる画素電極ＰＥには単一の発光素子ＬＥＤだけが連結され得るようにすることができる。例えば、図２を参照すると、画素回路の上側に第１発光素子１３０が配置され、画素回路の下側に第２発光素子１４０が配置される。このように表示装置１００を構成する場合、第１発光素子１３０及び第２発光素子１４０のうち一つが誤って配置されると、他の一つは画素回路との連結を維持できる。従って、本明細書の一実施例に係る表示装置１００においては、誤って配置された発光素子だけを選択的に暗点化させて目に認知される暗点化領域の水準を改善できる。

一方、図１乃至図４で説明した表示装置１００において一つの発光素子が誤って配置された場合のリペア工程についての説明のために図５を参照する。

図５は、本明細書の他の実施例に係る表示装置の断面図である。具体的に、図５においては、第１発光素子１３０及び第２発光素子１４０のうち第１発光素子１３０が誤って配置された場合を仮定している。図５に示された表示装置５００は、図１乃至図４に示された表示装置１００と比較して画素電極ＰＥのみが異なるだけで、他の構成は実質的に同一であるので、重複した説明を省略する。

図５を参照すると、サブ画素ＳＰは、第１発光素子１３０及び第２発光素子１４０を含む。ここで、図５に示されたサブ画素ＳＰが赤色サブ画素である場合、第２発光素子１４０は、赤色発光素子であるが、第１発光素子１３０は、第２発光素子１４０とは異なる色を発光する青色発光素子または緑色発光素子であってよい。そこで、第１発光素子１３０と第２発光素子１４０は、互いに異なる色を発光する発光素子ＬＥＤであり、第１発光素子１３０の大きさは、第２発光素子１４０の大きさと異なり得る。

上述したように第１発光素子１３０がサブ画素ＳＰに誤って配置された場合、第１発光素子１３０と画素回路間の電気的な連結を断絶しなければならない。そこで、本明細書の他の実施例に係る表示装置５００においては、第１発光素子１３０と画素回路を連結する画素電極ＰＥを断線させる切断工程が遂行され得る。

例えば、画素電極ＰＥは、レーザ照射方式により断線され得る。図５を参照すると、画素電極ＰＥは、第１発光素子１３０と画素回路及び第２発光素子１４０の間で分離された状態である。そこで、画素電極ＰＥは、第１発光素子１３０と第２発光素子１４０のうち正常に配置された発光素子ＬＥＤ、即ち、第２発光素子１４０の一つと連結される。そこで、正常な発光素子ＬＥＤである第２発光素子１４０は、画素回路により発光され得、混色不良を引き起こす発光素子ＬＥＤである第１発光素子１３０は、画素回路に連結されず発光しなくて済む。

一方、図５においては、サブ画素ＳＰのうち上部に配置された第１発光素子１３０が混色不良を引き起こす発光素子である場合を仮定して説明したが、これに制限されず、サブ画素ＳＰの下部に配置された第２発光素子１４０が混色不良を引き起こす発光素子ＬＥＤである場合、画素回路と第２発光素子１４０との間の画素電極ＰＥを分離して混色不良を引き起こす発光素子ＬＥＤに対する暗点化を進行できる。

また、図５においては、サブ画素ＳＰに混色不良が発生した場合を仮定して説明したが、これに制限されず、発光素子ＬＥＤそのものに欠陥がある場合または画素回路と発光素子ＬＥＤとの間の電気的な連結に欠陥がある場合にも、サブ画素ＳＰで画素電極ＰＥに断線工程を進行して不良である発光素子ＬＥＤを暗点化させることができる。

本明細書の他の実施例に係る表示装置１００においては、複数のサブ画素ＳＰそれぞれに配置された一対の発光素子ＬＥＤを画素回路を挟んで離隔されるように配置する。このとき、誤って配置されたか不良である発光素子ＬＥＤと画素回路間の電気的な連結を分離させて、正常な発光素子ＬＥＤだけを画素回路ＰＥと連結させ、誤って配置されたか不良である発光素子ＬＥＤが画素回路ＰＥによりそれ以上発光しないようにすることができる。

図６は、本明細書のまた他の実施例に係る表示装置の拡大平面図である。図７は、図５のＤ－Ｄ’に沿った断面図である。図６及び図７の表示装置６００は、図１乃至図４の表示装置１００と比較して画素電極ＰＥ及び第２平坦化層６１８の形状が変更されただけで、他の構成は実質的に同一であるので、重複した説明は省略する。

図６を参照すると、画素電極ＰＥは、第１発光素子１３０と第２発光素子１４０に延びた第１部分ＰＥ１、画素電極ＰＥが配置されたサブ画素ＳＰの第２組み立て電極１２３と重畳するように配置される第２部分ＰＥ２、及び第１部分ＰＥ１から延びて、画素電極ＰＥが配置されたサブ画素ＳＰと隣接した列に配置されたサブ画素ＳＰの第２組み立て電極１２３と重畳するように配置される第３部分ＰＥ３を含む。そこで、複数のサブ画素ＳＰの画素電極ＰＥは、該当サブ画素ＳＰの第２組み立て電極１２３及び隣接した列に配置されたサブ画素ＳＰの第２組み立て電極１２３と重畳するように配置され得る。例えば、第１サブ画素ＳＰ１の画素電極ＰＥは、第１サブ画素ＳＰ１及び第３サブ画素ＳＰ３それぞれの第２組み立て電極１２３と重畳し得、第２サブ画素ＳＰ２の画素電極ＰＥは、第２サブ画素ＳＰ２及び第１サブ画素ＳＰ１それぞれの第２組み立て電極１２３と重畳し得、第３サブ画素ＳＰ３の画素電極ＰＥは、第３サブ画素ＳＰ３及び第２サブ画素ＳＰ２それぞれの第２組み立て電極１２３と重畳し得る。

まず、第１サブ画素ＳＰ１の第２部分ＰＥ２及び第３部分ＰＥ３は、同一線上に配置される。例えば、第１サブ画素ＳＰ１の第２部分ＰＥ２及び第１サブ画素ＳＰ１の第３部分ＰＥ３は、第１サブ画素ＳＰ１の第１発光素子１３０及び第２発光素子１４０の上部で行方向に延びて配置され得る。

次に、第２サブ画素ＳＰ２の第２部分ＰＥ２及び第３部分ＰＥ３は、第１部分ＰＥ１中、異なる位置で延びて配置される。例えば、第２サブ画素ＳＰ２の第２部分ＰＥ２は、第２サブ画素ＳＰ２の第１発光素子１３０及び第２発光素子１４０の上部で行方向に延びて配置され、第２サブ画素ＳＰ２の第３部分ＰＥ３は、第２サブ画素ＳＰ２の画素回路の上部で行方向に延びて配置され得る。

次に、第３サブ画素ＳＰ３の第２部分ＰＥ２及び第３部分ＰＥ３は、同一線上に配置される。例えば、第３サブ画素ＳＰ３の第２部分ＰＥ２及び第３サブ画素ＳＰ３の第３部分ＰＥ３は、第３サブ画素ＳＰ３の画素回路の上部で行方向に延びて配置され得る。

次に、図７を参照すると、サブ画素ＳＰの画素電極ＰＥのうち一部と対応する領域で第２平坦化層６１８に溝が配置され得る。第２平坦化層６１８の溝は、第２平坦化層６１８が除去された領域であり、第２平坦化層６１８の下部に配置された第３パッシベーション層１１７の上面を露出させ得る。第２平坦化層６１８の溝は、サブ画素ＳＰの画素電極ＰＥの第２部分ＰＥ２及び第３部分ＰＥ３に対応する領域に配置され得る。そこで、画素電極ＰＥの第２部分ＰＥ２及び第３部分ＰＥ３は、第２平坦化層６１８に配置された溝に沿って配置される。一方、画素電極ＰＥの第２部分ＰＥ２及び第３部分ＰＥ３は、第２平坦化層６１８の溝が配置された領域で第２組み立て電極１２３上に配置された第３パッシベーション層１１７の上面と接し得る。そこで、画素電極ＰＥの第２部分ＰＥ２及び第３部分ＰＥ３は、第２組み立て電極１２３と絶縁され得る。

例えば、図７を参照すると、第２平坦化層１１８の溝は、第１サブ画素ＳＰ１の第２部分ＰＥ２と第１サブ画素ＳＰ１の第２組み立て電極１２３が重畳する領域に配置され、第１サブ画素ＳＰ１の画素電極ＰＥの第２部分ＰＥ２は、第１サブ画素ＳＰ１の第２組み立て電極１２３上に配置された第３パッシベーション層１１７の上面と接し得る。

次に、第２平坦化層６１８の溝は、第２サブ画素ＳＰ２の第３部分ＰＥ３と第１サブ画素ＳＰ１の第２組み立て電極１２３が重畳する領域に配置され、第２サブ画素ＳＰ２の画素電極ＰＥの第３部分ＰＥ３は、第１サブ画素ＳＰ１の第２組み立て電極１２３上に配置された第３パッシベーション層１１７の上面と接し得る。

一方、図７においては、第２平坦化層６１８の溝が第１サブ画素ＳＰ１の第２組み立て電極１２３と重畳する領域で配置された場合を示したが、第２平坦化層６１８の溝は、第２サブ画素ＳＰ２の第２組み立て電極１２３及び第３サブ画素ＳＰ３の第２組み立て電極１２３と重畳する領域に配置され得る。そこで、第２平坦化層６１８の溝は、第２サブ画素ＳＰ２の第２組み立て電極１２３と第２サブ画素ＳＰ２の画素電極ＰＥの第２部分ＰＥ２及び第３サブ画素ＳＰ３の画素電極ＰＥの第３部分ＰＥ３が重畳する領域に配置され得る。また、第２平坦化層６１８の溝は、第３サブ画素ＳＰ３の第２組み立て電極１２３と第３サブ画素ＳＰ３の画素電極ＰＥの第２部分ＰＥ２及び第１サブ画素ＳＰ１の画素電極ＰＥの第３部分ＰＥ３が重畳する領域に配置され得る。

本明細書の他の実施例に係る表示装置６００においては、サブ画素ＳＰの画素電極ＰＥを隣接した列に配置されたサブ画素ＳＰと重畳するように配置する。具体的に、一つのサブ画素ＳＰの画素電極ＰＥが隣接した列に配置された他の一つのサブ画素ＳＰの第２組み立て電極１２３と重畳するように配置される。そこで、表示装置のサブ画素ＳＰで隣接した列に配置された発光素子ＬＥＤと同じ色を発光する混色不良の発光素子ＬＥＤが配置された場合、混色不良を発生させる発光素子ＬＥＤを隣接した列に配置されたサブ画素ＳＰの画素回路と連結させてリペアすることができる。

以下においては、第１サブ画素ＳＰ１で混色不良が発生した場合、第１サブ画素ＳＰ１の発光素子ＬＥＤをリペアする場合を説明するために図８及び図９を共に参照する。

図８は、本明細書のまた他の実施例に係る表示装置の拡大平面図である。図９は、図８のＥ－Ｅ’に沿った断面図である。図８及び図９は、第１サブ画素ＳＰ１に第２サブ画素ＳＰ２に配置されるべき発光素子ＬＥＤと同じ色を発光する発光素子ＬＥＤが配置された場合に対してリペア工程を進行した後の断面図である。図８及び図９の表示装置８００は、図６及び図７の表示装置６００と比較して発光素子ＬＥＤ、画素電極ＰＥ及び第３パッシベーション層８１７の形状が変更されただけで、他の構成は実質的に同一であるので、重複した説明は省略する。

第１サブ画素ＳＰ１は、画素回路を挟んで離隔されて配置された第１発光素子１３０及び第２発光素子１４０を含む。

第１サブ画素ＳＰ１の第１発光素子１３０と第１サブ画素ＳＰ１の第２発光素子１４０は、異なる色を発光し得る。例えば、第１列に配置される第１サブ画素ＳＰ１が赤色サブ画素である場合、第１サブ画素ＳＰ１の第２発光素子１４０は、赤色発光素子であるが、第１サブ画素ＳＰ１の第１発光素子１３０は、第１サブ画素ＳＰ１の第２発光素子１４０とは異なる色を発光する緑色発光素子であってよい。このとき、第１サブ画素ＳＰ１の第１発光素子１３０は、第２サブ画素ＳＰ２の第１発光素子１３０及び第２発光素子１４０と同一であり得る。このような場合、第１発光素子１３０と第２発光素子１４０は、異なる種類の発光素子ＬＥＤであるので、第１発光素子１３０の大きさは、第２発光素子１４０の大きさと異なり得る。

本明細書のまた他の実施例に係る表示装置８００においては、緑色を発光する第１サブ画素ＳＰ１の第１発光素子１３０が赤色発光素子を駆動する第１サブ画素ＳＰ１の画素回路によりそれ以上発光しないように第１サブ画素ＳＰ１の第１発光素子１３０と画素電極ＰＥを断線させる切断工程が遂行され得る。

そこで、第１サブ画素ＳＰ１の画素電極ＰＥは、分離されて配置され得る。例えば、第１サブ画素ＳＰ１の画素電極ＰＥの第１部分ＰＥ１は、第１発光素子１３０と画素回路及び第２発光素子１４０の間で分離されて第１サブ画素ＳＰ１の第１発光素子１３０及び第２発光素子１４０のうち第２発光素子１４０とのみ電気的に連結される。図８を参照すると、第１サブ画素ＳＰ１の第２発光素子１４０は、画素電極ＰＥの第１部分ＰＥ１により画素回路と連結され、第１サブ画素ＳＰ１の第１発光素子１３０は、第１サブ画素ＳＰ１の第２発光素子１４０及び画素回路と電気的に絶縁された状態である。

そこで、第１サブ画素ＳＰ１の第２発光素子１４０は、第１サブ画素ＳＰ１の画素回路により発光され得、第１サブ画素ＳＰ１の画素回路から印加される信号は、第１サブ画素ＳＰ１の第１発光素子１３０に伝達されなくて済む。

第１サブ画素ＳＰ１の第１発光素子１３０は、第１サブ画素ＳＰ１の第１発光素子１３０と同じ色を発光する発光素子が配置された第２サブ画素ＳＰ２の画素回路と連結され得る。図８及び図９を参照すると、第１サブ画素ＳＰ１の第２組み立て電極１２３は、第１サブ画素ＳＰ１の第２部分ＰＥ２と連結され、第２サブ画素ＳＰ２の画素電極ＰＥの第３部分ＰＥ３と電気的に連結される。

まず、第１サブ画素ＳＰ１の第２組み立て電極１２３と画素電極ＰＥの第２部分ＰＥ２が重畳する領域でレーザを照射してウェルディング工程を進行すると、レーザ照射領域で第３パッシベーション層８１７がオープンされ、第１サブ画素ＳＰ１の画素電極ＰＥの第２部分ＰＥ２が第１発光素子１３０は第１サブ画素ＳＰ１の第２組み立て電極１２３と電気的に連結され得る。次に第１サブ画素ＳＰ１の第２組み立て電極１２３と第２サブ画素ＳＰ２の画素電極ＰＥの第３部分ＰＥ３が重畳する領域でレーザを照射してウェルディング工程を進行すると、第１サブ画素ＳＰ１の第２組み立て電極１２３と第２サブ画素ＳＰ２の画素電極ＰＥの第３部分ＰＥ３の間で第３パッシベーション層８１７がオープンされ、第２サブ画素ＳＰ２の画素電極ＰＥの第３部分ＰＥ３が第１サブ画素ＳＰ１の第２組み立て電極１２３と電気的に連結され得る。そこで、第１サブ画素ＳＰ１の第１発光素子１３０は、第２サブ画素ＳＰ２の画素回路で駆動できる。

一方、図８を参照すると、第１サブ画素ＳＰ１の第２組み立て電極１２３は、行方向に隣接する他の第１サブ画素ＳＰ１の第２組み立て電極１２３と分離されて第１サブ画素ＳＰ１と行方向に隣接する他のサブ画素ＳＰに第２サブ画素ＳＰ２の駆動回路の電気的な連結が遮断され得る。例えば、第１サブ画素ＳＰ１の第１発光素子１３０と第２発光素子１４０の外側でレーザを照射する方式により第１サブ画素ＳＰ１の第２組み立て電極１２３が断線され得る。

そこで、第１サブ画素ＳＰ１と行方向に隣接する他のサブ画素ＳＰに混色不良が発生するとき、第１サブ画素ＳＰ１の第２組み立て電極１２３をリペア線に使用してさらなるリペアを進行できる。

一方、図８及び図９においては、第１サブ画素ＳＰ１のうち第１発光素子１３０が混色不良である場合を仮定して説明したが、これに制限されず、第１サブ画素ＳＰ１の第２発光素子１４０に第２サブ画素ＳＰ２に配置された発光素子ＬＥＤと同じ発光素子ＬＥＤが配置された場合、上述したものと同様の方法で第１サブ画素ＳＰ１の第２発光素子１４０と第２サブ画素ＳＰ２の画素回路を連結してリペアを進行できる。また、第１サブ画素ＳＰ１で第１発光素子１３０と第２発光素子１４０が全て第２サブ画素ＳＰ２に配置された発光素子ＬＥＤと同じ発光素子ＬＥＤが配置された場合、第１発光素子１３０と第２発光素子１４０を全て第２サブ画素ＳＰ２の画素回路と連結してリペアを進行できる。

本明細書のまた他の実施例に係る表示装置８００においては、サブ画素ＳＰの画素電極ＰＥを隣接した列に配置されたサブ画素ＳＰと重畳するように配置する。そこで、第１サブ画素ＳＰ１で第２サブ画素ＳＰ２と同じ色を発光する発光素子ＬＥＤが配置された混色不良素子が配置された場合、組み立て電極１２０のうち第２組み立て電極１２３を利用して混色不良が発生したサブ画素ＳＰを容易にリペアすることができる。例えば、赤色を発光する第１サブ画素ＳＰ１に緑色を発光する緑色発光素子が配置された場合、第１サブ画素ＳＰ１の緑色発光素子を緑色を発光する発光素子が配置された第２サブ画素ＳＰ２の画素回路と連結してリペアを進行できる。

また、本明細書のまた他の実施例に係る表示装置８００においては、別途の構造物をさらに配置することなく第２組み立て電極１２３を活用して混色不良のサブ画素ＳＰの発光素子ＬＥＤを隣り合うサブ画素ＳＰの画素回路と連結するので表示装置１００の構造を簡素化でき、素材部品材質を単純化および／または単一化できる。

図１０は、本明細書のまた他の実施例に係る表示装置の拡大平面図である。図１１は、図１０のＦ－Ｆ’に沿った断面図である。図１０及び図１１は、第１サブ画素ＳＰ１に第３サブ画素ＳＰ３に配置されるべき発光素子ＬＥＤと同じ色を発光する発光素子ＬＥＤが配置された場合に対してリペア工程を進行した後の断面図である。図１０及び図１１の表示装置１１００は、図６及び図７の表示装置６００と比較して発光素子ＬＥＤ、画素電極ＰＥ及び第３パッシベーション層１０１７の形状が変更されただけで、他の構成は実質的に同一であるので、重複した説明は省略する。

第１サブ画素ＳＰ１は、画素回路を挟んで離隔されて配置された第１発光素子１３０及び第２発光素子１４０を含む。

第１サブ画素ＳＰ１の第１発光素子１３０と第１サブ画素ＳＰ１の第２発光素子１４０は、異なる色を発光し得る。例えば、第１列に配置される第１サブ画素ＳＰ１が赤色サブ画素である場合、第１サブ画素ＳＰ１の第２発光素子１４０は、赤色発光素子であるが、第１サブ画素ＳＰ１の第１発光素子１３０は、第１サブ画素ＳＰ１の第２発光素子１４０とは異なる色を発光する青色発光素子であってよい。このとき、第１サブ画素ＳＰ１の第１発光素子１３０は、第３サブ画素ＳＰ３の第１発光素子１３０及び第２発光素子１４０と同一であり得る。

本明細書のまた他の実施例に係る表示装置１０００においては、青色を発光する第１サブ画素ＳＰ１の第１発光素子１３０が赤色発光素子を駆動する第１サブ画素ＳＰ１の画素回路によりそれ以上発光しないように第１サブ画素ＳＰ１の第１発光素子１３０と画素電極ＰＥを断線させる切断工程が遂行され得る。

例えば、画素電極ＰＥは、レーザ照射方式により断線され得る。第１サブ画素ＳＰ１の画素電極ＰＥの第１部分ＰＥ１は、第１発光素子１３０と画素回路及び第２発光素子１４０の間で分離されて第１サブ画素ＳＰ１の第１発光素子１３０及び第２発光素子１４０のうち第２発光素子１４０とのみ電気的に連結される。図１０を参照すると、第１サブ画素ＳＰ１の第２発光素子１４０は、画素電極ＰＥの第１部分ＰＥ１により画素回路と連結され、第１サブ画素ＳＰ１の第１発光素子１３０は、第１サブ画素ＳＰ１の第２発光素子１４０及び画素回路と電気的に絶縁された状態である。そこで、第１サブ画素ＳＰ１の第２発光素子１４０は、第１サブ画素ＳＰ１の画素回路により発光され得、第１サブ画素ＳＰ１の画素回路から印加される信号は、第１サブ画素ＳＰ１の第１発光素子１３０に伝達されなくて済む。

第１サブ画素ＳＰ１の第１発光素子１３０は、第１サブ画素ＳＰ１の第１発光素子１３０と同じ色を発光する発光素子が配置された第３サブ画素ＳＰ３の画素回路と連結され得る。図１０及び図１１を参照すると、第３サブ画素ＳＰ３の第２組み立て電極１２３は、第３サブ画素ＳＰ３の第２部分ＰＥ２と連結され、第１サブ画素ＳＰ１の第３部分ＰＥ３と電気的に連結される。

まず、第３サブ画素ＳＰ３の第２組み立て電極１２３と画素電極ＰＥの第２部分ＰＥ２が重畳する領域でレーザを照射してウェルディング工程を進行すると、レーザ照射領域で第３パッシベーション層１０１７がオープンされ、第３サブ画素ＳＰ３の画素回路は、第３サブ画素ＳＰ３の第２組み立て電極１２３と電気的に連結され得る。次に第３サブ画素ＳＰ３の第２組み立て電極１２３と第１サブ画素ＳＰ１の画素電極ＰＥの第２部分ＰＥ２が重畳する領域でレーザを照射してウェルディング工程を進行すると、レーザ照射領域で第３パッシベーション層１０１７がオープンされ、第３サブ画素ＳＰ３の画素回路は、画素電極ＰＥの第２部分ＰＥ２と電気的に連結され得る。そこで、第１サブ画素ＳＰ１の第１発光素子１３０は、第３サブ画素ＳＰ３の画素回路で駆動できる。

一方、図１０を参照すると、第３サブ画素ＳＰ３の第２組み立て電極１２３は、行方向に隣接する他の第３サブ画素ＳＰ３の第２組み立て電極１２３と分離されて第３サブ画素ＳＰ３と行方向に隣接する他のサブ画素ＳＰに第１サブ画素ＳＰ１の駆動回路の電気的な連結が遮断され得る。そこで、第１サブ画素ＳＰ１と行方向に隣接する他のサブ画素ＳＰに混色不良が発生するとき、第３サブ画素ＳＰ３の第２組み立て電極１２３をリペア線に使用してさらなるリペアを進行できる。

一方、図１０及び図１１においては、第１サブ画素ＳＰ１のうち第１発光素子１３０が混色不良である場合を仮定して説明したが、これに制限されず、第１サブ画素ＳＰ１の第２発光素子１４０または第１発光素子１３０と第２発光素子１４０が全て第３サブ画素ＳＰ３に配置された発光素子と同じ発光素子ＬＥＤが配置された場合にも混色不良を引き起こす発光素子ＬＥＤを第３サブ画素ＳＰ３の画素回路と連結してリペアを進行できる。

本明細書のまた他の実施例に係る表示装置１０００においては、サブ画素ＳＰの画素電極ＰＥを隣接した列に配置されたサブ画素ＳＰと重畳するように配置する。そこで、第１サブ画素ＳＰ１で第３サブ画素ＳＰ３と同じ色を発光する発光素子ＬＥＤが配置された混色不良素子が配置された場合、組み立て電極１２０のうち第２組み立て電極１２３を利用して混色不良が発生したサブ画素ＳＰを容易にリペアすることができる。例えば、赤色を発光する第１サブ画素ＳＰ１に青色を発光する青色発光素子が配置された場合、第１サブ画素ＳＰ１の青色発光素子を青色を発光する発光素子ＬＥＤが配置された第３サブ画素ＳＰ３の画素回路と連結してリペアを進行できる。

また、本明細書のまた他の実施例に係る表示装置１０００においては、別途の構造物をさらに配置することなく第２組み立て電極１２３を活用して混色不良のサブ画素ＳＰの発光素子ＬＥＤを隣り合うサブ画素ＳＰの画素回路と連結するので表示装置１０００の構造を簡素化することができる。

図１２は、本明細書のまた他の実施例に係る表示装置の拡大平面図である。図１３は、図１２のＧ－Ｇ’に沿った断面図である。図１２及び図１３は、第２サブ画素ＳＰ２に第３サブ画素ＳＰ３に配置されるべき発光素子ＬＥＤと同じ色を発光する発光素子ＬＥＤが配置された場合に対してリペア工程を進行した後の断面図である。図１２及び図１３の表示装置８００は、図６及び図７の表示装置６００と比較して発光素子ＬＥＤ、画素電極ＰＥ及び第３パッシベーション層１３１７の形状が変更されただけで、他の構成は実質的に同一であるので、重複した説明は省略する。

第２サブ画素ＳＰ２は、画素回路を挟んで離隔されて配置された第１発光素子１３０及び第２発光素子１４０を含む。

第２サブ画素ＳＰ２の第１発光素子１３０と第２サブ画素ＳＰ２の第２発光素子１４０は、異なる色を発光し得る。例えば、第２列に配置される第２サブ画素ＳＰ２が緑色サブ画素である場合、第２サブ画素ＳＰ２の第２発光素子１４０は、緑色発光素子であるが、第２サブ画素ＳＰ２の第１発光素子１３０は、第２発光素子１４０とは異なる色を発光する青色発光素子であってよい。このとき、第２サブ画素ＳＰ２の第１発光素子１３０は、第３サブ画素ＳＰ３の第１発光素子１３０及び第２発光素子１４０と同一であり得る。

本明細書のまた他の実施例に係る表示装置１３００においては、青色を発光する第２サブ画素の第１発光素子１３０が緑色発光素子を駆動する第２サブ画素ＳＰ２の画素回路によりそれ以上発光しないように第２サブ画素ＳＰ２の第１発光素子１３０と画素電極ＰＥを断線させる切断工程が遂行され得る。

例えば、画素電極ＰＥは、レーザ照射方式により断線され得る。第２サブ画素ＳＰ２の画素電極ＰＥの第１部分ＰＥ１は、第１発光素子１３０と画素回路及び第２発光素子１４０の間で分離されて第２サブ画素ＳＰ２の第１発光素子１３０及び第２発光素子１４０のうち第２発光素子１４０とのみ電気的に連結される。図１２を参照すると、第２サブ画素ＳＰ２の第２発光素子１４０は、画素電極ＰＥの第１部分ＰＥ１により画素回路と連結され、第２サブ画素ＳＰ２の第１発光素子１３０は、第２サブ画素ＳＰ２の第２発光素子１４０及び画素回路と電気的に絶縁された状態である。そこで、第２サブ画素ＳＰ２の第２発光素子１４０は、第２サブ画素ＳＰ２の画素回路により発光され得、第２サブ画素ＳＰ２の画素回路から印加される信号は、第２サブ画素ＳＰ２の第１発光素子１３０に伝達されなくて済む。

第２サブ画素ＳＰ２の第１発光素子１３０は、第２サブ画素ＳＰ２の第１発光素子１３０と同じ色を発光する発光素子が配置された第３サブ画素ＳＰ３の画素回路と連結され得る。図１２及び図１３を参照すると、第２サブ画素ＳＰ２の第２組み立て電極１２３は、第２サブ画素ＳＰ２の第２部分ＰＥ２と連結され、第３サブ画素ＳＰ３の第３部分ＰＥ３と電気的に連結される。

まず、第２サブ画素ＳＰ２の第２組み立て電極１２３と画素電極ＰＥの第２部分ＰＥ２が重畳する領域でレーザを照射してウェルディング工程を進行すると、レーザ照射領域で第３パッシベーション層１２１７がオープンされ、第２サブ画素ＳＰ２の画素回路は、第２サブ画素ＳＰ２の第２組み立て電極１２３と電気的に連結され得る。次に第２サブ画素ＳＰ２の第２組み立て電極１２３と第３サブ画素ＳＰ３の画素電極ＰＥの第３部分ＰＥ３が重畳する領域でレーザを照射してウェルディング工程を進行すると、レーザ照射領域で第３パッシベーション層１２１７がオープンされ、第２サブ画素ＳＰ２の第２組み立て電極１２３と第３サブ画素ＳＰ３の画素電極ＰＥの第３部分ＰＥ３が電気的に連結され得る。そこで、第２サブ画素ＳＰ２の第１発光素子１３０は、第３サブ画素ＳＰ３の画素回路で駆動できる。

一方、図１２を参照すると、第２サブ画素ＳＰ２の第２組み立て電極１２３は、行方向に隣接する他の第２サブ画素ＳＰ２の第２組み立て電極１２３と分離されて第２サブ画素ＳＰ２と行方向に隣接する他のサブ画素ＳＰに第３サブ画素ＳＰ３の駆動回路の電気的な連結が遮断され得る。そこで、第２サブ画素ＳＰ２と行方向に隣接する他のサブ画素ＳＰに混色不良が発生するとき、第２サブ画素ＳＰ２の第２組み立て電極１２３をリペア線に使用してさらなるリペアを進行できる。

一方、図１２及び図１３においては、第２サブ画素ＳＰ２のうち第１発光素子１３０が混色不良である場合を仮定して説明したが、これに制限されず、第２サブ画素ＳＰ２の第２発光素子１４０または第１発光素子１３０と第２発光素子１４０が全て第３サブ画素ＳＰ３に配置された発光素子ＬＥＤと同じ発光素子ＬＥＤが配置された場合にも混色不良を引き起こす発光素子を第３サブ画素ＳＰ３の画素回路と連結してリペアを進行できる。

本明細書のまた他の実施例に係る表示装置１２００においては、サブ画素ＳＰの画素電極ＰＥを隣接した列に配置されたサブ画素ＳＰと重畳するように配置する。そこで、第２サブ画素ＳＰ２で第３サブ画素ＳＰ３と同じ色を発光する発光素子が配置された混色不良素子が配置された場合、組み立て電極１２０のうち第２組み立て電極１２３を利用して混色不良が発生したサブ画素ＳＰを容易にリペアすることができる。例えば、緑色を発光する第２サブ画素ＳＰ２に青色を発光する青色発光素子が配置された場合、第２サブ画素ＳＰ２の青色発光素子を青色を発光する発光素子が配置された第３サブ画素ＳＰ３の画素回路と連結してリペアを進行できる。

また、本明細書のまた他の実施例に係る表示装置１３００においては、別途の構造物をさらに配置することなく第２組み立て電極１２３を活用して混色不良のサブ画素ＳＰの発光素子ＬＥＤを隣り合うサブ画素ＳＰの画素回路と連結するので表示装置１３００の構造を簡素化することができる。

以下においては、サブ画素ＳＰで画素回路に不良が発生した場合、サブ画素ＳＰの発光素子ＬＥＤをリペアする場合を説明するために図１４及び図１５を共に参照する。

図１４は、本明細書のまた他の実施例に係る表示装置の拡大平面図である。図１５は、図１４のＨ－Ｈ’に沿った断面図である。図１４及び図１５においては、第１サブ画素の第１発光素子１３０及び第２発光素子１４０のうち第１発光素子１３０が発光しない場合に対してリペア工程を進行した後の断面図である。図１４及び図１５の表示装置１４００は、図６及び図７の表示装置６００と比較して発光素子ＬＥＤ、画素電極ＰＥ及び第３パッシベーション層１４１７の形状が変更されただけで、他の構成は実質的に同一であるので、重複した説明は省略する。

第１サブ画素ＳＰ１は、画素回路を挟んで離隔されて配置された第１発光素子１３０及び第２発光素子１４０を含む。

第１サブ画素ＳＰ１の第１発光素子１３０と第１サブ画素ＳＰ１の第２発光素子１４０は、同じ色を発光し得る。このとき、第１サブ画素ＳＰ１に配置された第１発光素子１３０及び第２発光素子１４０は、行方向に隣接する他のサブ画素ＳＰに配置された発光素子ＬＥＤと同じ色を発光し得る。

複数のサブ画素ＳＰのうち一つのサブ画素ＳＰの画素回路が不良であるか、画素回路と発光素子ＬＥＤとの間の電気的な連結に欠陥が発生した場合、サブ画素ＳＰに配置された第１発光素子１３０及び第２発光素子１４０のうち少なくとも一つが発光しないことがある。

本明細書のまた他の実施例に係る表示装置１４００においては、第１サブ画素ＳＰ１で発光しない発光素子ＬＥＤと第１サブ画素ＳＰ１の画素回路の間で画素電極ＰＥを断線させる切断工程が遂行され得る。

例えば、画素電極ＰＥは、レーザ照射方式により断線され得る。第１サブ画素ＳＰ１の画素電極ＰＥの第１部分ＰＥ１は、第１発光素子１３０と画素回路及び第２発光素子１４０の間で分離されて第１サブ画素ＳＰ１の第１発光素子１３０及び第２発光素子１４０のうち第２発光素子１４０とのみ電気的に連結される。図１４を参照すると、第１サブ画素ＳＰ１の第２発光素子１４０は、画素電極ＰＥの第１部分ＰＥ１により画素回路と連結され、第１サブ画素ＳＰ１の第１発光素子１３０は、第１サブ画素ＳＰ１の第２発光素子１４０及び画素回路と電気的に絶縁された状態である。そこで、第１サブ画素ＳＰ１の第２発光素子１４０は、第１サブ画素ＳＰ１の画素回路により発光され得、第１サブ画素ＳＰ１の画素回路から印加される信号は、第１サブ画素ＳＰ１の第１発光素子１３０に伝達されなくて済む。

また、第１サブ画素ＳＰ１の第１発光素子１３０は、第１サブ画素ＳＰ１の第１発光素子１３０と同じ色を発光する発光素子ＬＥＤが配置された第１サブ画素ＳＰ１と同じ列に配置されたサブ画素ＳＰの画素回路と連結され得る。図１４及び図１５を参照すると、第１サブ画素ＳＰ１の第２組み立て電極１２３は、第１サブ画素ＳＰ１の第２部分ＰＥ２と連結され、第１発光素子１３０と列方向に隣り合う他の一つのサブ画素ＳＰの第２部分ＰＥ２と電気的に連結される。

まず、第１サブ画素ＳＰ１の第２組み立て電極１２３と画素電極ＰＥの第２部分ＰＥ２が重畳する領域でレーザを照射してウェルディング工程を進行すると、レーザ照射領域で第３パッシベーション層１４１７がオープンされ、第１発光素子１３０は、第１サブ画素ＳＰ１の第２組み立て電極１２３と電気的に連結され得る。次に第１サブ画素ＳＰ１の第２組み立て電極１２３と第１サブ画素ＳＰ１の第１発光素子１３０の上側に配置されたサブ画素の第２部分ＰＥ２が重畳する領域でレーザを照射してウェルディング工程を進行すると、レーザ照射領域で第３パッシベーション層１４１７がオープンされ、第１サブ画素ＳＰ１の第２組み立て電極１２３と第１サブ画素ＳＰ１の第１発光素子１３０の上側に配置されたサブ画素ＳＰの第２部分ＰＥ２が電気的に連結され得る。そこで、第１サブ画素ＳＰ１の第１発光素子１３０は、列方向に隣り合う他の一つのサブ画素ＳＰの画素回路で駆動できる。

一方、図１４を参照すると、第１サブ画素ＳＰ１の第２組み立て電極１２３は、行方向に隣接する他の第１サブ画素ＳＰ１の第２組み立て電極１２３と分離されて第１サブ画素ＳＰ１と列方向に隣接する他のサブ画素ＳＰに第１サブ画素ＳＰ１の駆動回路の電気的な連結が遮断され得る。そこで、第１サブ画素ＳＰ１と列方向に隣接する他のサブ画素ＳＰに不良が発生するとき、第１サブ画素ＳＰ１の第２組み立て電極１２３をリペア線に使用してリペアを進行できる。

一方、図１４及び図１５においては、第１サブ画素ＳＰ１の画素回路が不良である場合を仮定して説明したが、これに制限されず、第２サブ画素ＳＰ２及び第３サブ画素ＳＰ３に配置された画素回路が不良である場合、上述したものと同様の方法で列方向に隣接したサブ画素ＳＰの画素回路を連結してリペアを進行できる。

本明細書のまた他の実施例に係る表示装置１４００においては、サブ画素ＳＰの画素電極ＰＥを隣接した列に配置されたサブ画素ＳＰと重畳するように配置する。そこで、第１サブ画素ＳＰ１で画素回路の不良または発光素子ＬＥＤと画素回路の接触不良により発光素子ＬＥＤが駆動しない場合、駆動しないサブ画素ＳＰの組み立て電極１２０のうち第２組み立て電極１２３を利用して不良が発生したサブ画素ＳＰを容易にリペアすることができる。例えば、第１サブ画素ＳＰ１の第１発光素子１３０が発光しない場合、第１サブ画素ＳＰ１の上側に配置された発光素子ＬＥＤの画素回路と連結してリペアを進行できる。

また、本明細書のまた他の実施例に係る表示装置１４００においては、別途の構造物をさらに配置することなく第２組み立て電極１２３を活用して混色不良のサブ画素ＳＰの発光素子ＬＥＤを隣り合うサブ画素ＳＰの画素回路と連結するので表示装置１４００の構造を簡素化することができる。

本明細書の多様な実施例に係る表示装置は、下記のように説明され得る。

本明細書の一実施例に係る表示装置は、複数のサブ画素を含む基板、基板上で複数のサブ画素に配置された画素回路、複数のサブ画素に配置され、画素回路の一方側に配置され、第１電極、半導体層及び第２電極を含む第１発光素子、複数のサブ画素に配置され、画素回路の他方側に配置され、第１電極、半導体層及び第２電極を含む第２発光素子、及び画素回路と電気的に連結され、第１発光素子及び第２発光素子に延びた画素電極を含む。

本明細書の他の特徴によれば、第１発光素子の大きさは、第２発光素子の大きさと同一であり、画素電極は、第１発光素子と第２発光素子のいずれとも連結され得る。

本明細書のまた他の特徴によれば、第１発光素子の大きさは、第２発光素子の大きさと異なり、画素電極は、第１発光素子と第２発光素子のうち一つと連結され得る。

本明細書のまた他の特徴によれば、表示装置は、第１発光素子及び第２発光素子の下部で互いに離隔されて配置された第１組み立て電極及び第２組み立て電極をさらに含み、第１発光素子の第１電極及び第２発光素子の第１電極は、第１組み立て電極と電気的に連結され、第２組み立て電極と絶縁され得る。

本明細書のまた他の特徴によれば、複数のサブ画素は、第１列に配置される第１サブ画素、第２列に配置される第２サブ画素及び第３列に配置される第３サブ画素が行方向に繰り返されるように配置され、画素電極は、第１発光素子と第２発光素子に延びた第１部分、画素電極が配置されたサブ画素の第２組み立て電極と重畳するように配置される第２部分、及び第１部分から延びて、画素電極が配置されたサブ画素と隣接した列に配置されたサブ画素の第２組み立て電極と重畳するように配置される第３部分を含むことができる。

本明細書のまた他の特徴によれば、画素電極の第２部分及び第３部分は、第２組み立て電極と絶縁され得る。

本明細書のまた他の特徴によれば、第１サブ画素の第１発光素子と第２発光素子の大きさが異なり、第１サブ画素の第１発光素子の大きさが第２サブ画素の第１発光素子の大きさと同一である場合、第１サブ画素の画素電極の第２部分は、第１サブ画素の第２組み立て電極と電気的に連結され、第２サブ画素の画素電極の第３部分は、第１サブ画素の第２組み立て電極と電気的に連結され得る。

本明細書のまた他の特徴によれば、第１サブ画素の画素電極の第１部分は、第１サブ画素の第１発光素子及び第２発光素子のうち第２発光素子とのみ電気的に連結され得る。

本明細書のまた他の特徴によれば、第１サブ画素の第２組み立て電極は、行方向に隣接する他の第１サブ画素の第２組み立て電極と分離され得る。

本明細書のまた他の特徴によれば、第１サブ画素の第１発光素子と第２発光素子の大きさが異なり、第１サブ画素の第１発光素子の大きさが第３サブ画素の第１発光素子の大きさと同一である場合、第１サブ画素の画素電極の第３部分は、第３サブ画素の第２組み立て電極と電気的に連結され、第３サブ画素の画素電極の第２部分は、第３サブ画素の第２組み立て電極と電気的に連結され得る。

本明細書のまた他の特徴によれば、第１サブ画素の画素電極の第１部分は、第１サブ画素の第１発光素子及び第２発光素子のうち第２発光素子とのみ電気的に連結され得る。

本明細書のまた他の特徴によれば、第３サブ画素の第２組み立て電極は、行方向に隣接する他の第３サブ画素の第２組み立て電極と分離され得る。

本明細書のまた他の特徴によれば、第２サブ画素の第１発光素子と第２発光素子の大きさが異なり、第２サブ画素の第１発光素子の大きさが第３サブ画素の第１発光素子の大きさと同一である場合、第２サブ画素の画素電極の第２部分は、第２サブ画素の第２組み立て電極と電気的に連結され、第３サブ画素の画素電極の第３部分は、第２サブ画素の第２組み立て電極と電気的に連結され得る。

本明細書のまた他の特徴によれば、第２サブ画素の画素電極の第１部分は、第２サブ画素の第１発光素子及び第２発光素子のうち第２発光素子とのみ電気的に連結され得る。

本明細書のまた他の特徴によれば、第２サブ画素の第２組み立て電極は、行方向に隣接する他の第２サブ画素の第２組み立て電極と分離され得る。

本明細書のまた他の特徴によれば、複数のサブ画素のうち一つのサブ画素の画素回路が不良である場合、一つのサブ画素の画素電極の第２部分は、第２組み立て電極と電気的に連結され、一つのサブ画素と列方向に隣り合う他の一つのサブ画素の画素電極の第２部分は、第２組み立て電極と電気的に連結され得る。

本明細書のまた他の特徴によれば、一つのサブ画素及び他の一つのサブ画素の第２組み立て電極は、列方向に隣接する他のサブ画素の第２組み立て電極と分離され得る。

以上、添付の図面を参照して、本明細書の実施例をさらに詳細に説明したが、本明細書は、必ずしもこのような実施例に限定されるものではなく、本明細書の技術思想を外れない範囲内で多様に変形実施され得る。従って、本明細書に開示された実施例は、本明細書の技術思想を制限するためのものではなく、説明するためのものであり、このような実施例によって本明細書の技術思想の範囲が制限されるものではない。それゆえ、以上において記述した実施例は、全ての面で例示的なものであり、制限的ではないものと理解すべきである。

Claims (17)

1. 複数のサブ画素を含む基板、
   前記基板上で前記複数のサブ画素に配置された画素回路、
   前記複数のサブ画素に配置され、前記画素回路の一方側に配置され、第１電極、半導体層、及び第２電極を含む第１発光素子、
   前記複数のサブ画素に配置され、前記画素回路の他方側に配置され、第１電極、半導体層、及び第２電極を含む第２発光素子、及び
   前記画素回路と電気的に連結され、前記第１発光素子及び前記第２発光素子に延びた画素電極を含む、表示装置。
2. 前記第１発光素子の大きさは、前記第２発光素子の大きさと同一であり、
   前記画素電極は、前記第１発光素子と前記第２発光素子のいずれとも連結された、請求項１に記載の表示装置。
3. 前記第１発光素子の大きさは、前記第２発光素子の大きさと異なり、
   前記画素電極は、前記第１発光素子と前記第２発光素子のうち一つと連結された、請求項１に記載の表示装置。
4. 前記第１発光素子及び前記第２発光素子の下部で互いに離隔されて配置された第１組み立て電極及び第２組み立て電極をさらに含み、
   前記第１発光素子の第１電極及び前記第２発光素子の第１電極は、前記第１組み立て電極と電気的に連結され、前記第２組み立て電極と絶縁されている、請求項１に記載の表示装置。
5. 前記複数のサブ画素は、第１列に配置される第１サブ画素、第２列に配置される第２サブ画素、及び第３列に配置される第３サブ画素が行方向に繰り返されるように配置され、
   前記画素電極は、
   前記第１発光素子及び前記第２発光素子に延びた第１部分、
   前記画素電極が配置された前記サブ画素の前記第２組み立て電極と重畳するように配置される第２部分、及び
   前記第１部分から延びて、前記画素電極が配置された前記サブ画素と隣接した列に配置された前記サブ画素の前記第２組み立て電極と重畳するように配置される第３部分を含む、請求項４に記載の表示装置。
6. 前記画素電極の前記第２部分及び前記第３部分は、前記第２組み立て電極と絶縁された、請求項５に記載の表示装置。
7. 前記第１サブ画素の前記第１発光素子と前記第２発光素子の大きさが異なり、前記第１サブ画素の第１発光素子の大きさが前記第２サブ画素の前記第１発光素子の大きさと同一である場合、
   前記第１サブ画素の前記画素電極の前記第２部分は、前記第１サブ画素の前記第２組み立て電極と電気的に連結され、
   前記第２サブ画素の前記画素電極の前記第３部分は、前記第１サブ画素の前記第２組み立て電極と電気的に連結された、請求項５に記載の表示装置。
8. 前記第１サブ画素の前記画素電極の前記第１部分は、前記第１サブ画素の前記第１発光素子及び前記第２発光素子のうち前記第２発光素子とのみ電気的に連結された、請求項７に記載の表示装置。
9. 前記第１サブ画素の前記第２組み立て電極は、行方向に隣接する他の第１サブ画素の前記第２組み立て電極と分離された、請求項７に記載の表示装置。
10. 前記第１サブ画素の前記第１発光素子と前記第２発光素子の大きさが異なり、前記第１サブ画素の第１発光素子の大きさが前記第３サブ画素の前記第１発光素子の大きさと同一である場合、
    前記第１サブ画素の前記画素電極の前記第３部分は、前記第３サブ画素の前記第２組み立て電極と電気的に連結され、
    前記第３サブ画素の前記画素電極の前記第２部分は、前記第３サブ画素の前記第２組み立て電極と電気的に連結された、請求項５に記載の表示装置。
11. 前記第１サブ画素の前記画素電極の前記第１部分は、前記第１サブ画素の前記第１発光素子及び前記第２発光素子のうち前記第２発光素子とのみ電気的に連結された、請求項１０に記載の表示装置。
12. 前記第３サブ画素の前記第２組み立て電極は、行方向に隣接する他の第３サブ画素の前記第２組み立て電極と分離された、請求項１０に記載の表示装置。
13. 前記第２サブ画素の前記第１発光素子と前記第２発光素子の大きさが異なり、前記第２サブ画素の第１発光素子の大きさが前記第３サブ画素の前記第１発光素子の大きさと同一である場合、
    前記第２サブ画素の前記画素電極の前記第２部分は、前記第２サブ画素の前記第２組み立て電極と電気的に連結され、
    前記第３サブ画素の前記画素電極の前記第３部分は、前記第２サブ画素の前記第２組み立て電極と電気的に連結された、請求項５に記載の表示装置。
14. 前記第２サブ画素の前記第２組み立て電極は、行方向に隣接する他の第２サブ画素の前記第２組み立て電極と分離された、請求項１３に記載の表示装置。
15. 前記第２サブ画素の前記画素電極の前記第１部分は、前記第２サブ画素の前記第１発光素子及び前記第２発光素子のうち前記第２発光素子にのみ電気的に連結されている、請求項１３に記載の表示装置。
16. 前記複数のサブ画素のうち一つのサブ画素の前記画素回路が不良である場合、
    前記一つのサブ画素の前記画素電極の前記第２部分は、前記第２組み立て電極と電気的に連結され、
    前記一つのサブ画素と列方向に隣り合う他の一つのサブ画素の前記画素電極の前記第２部分は、前記第２組み立て電極と電気的に連結された、請求項５に記載の表示装置。
17. 前記一つのサブ画素及び前記他の一つのサブ画素の前記第２組み立て電極は、列方向に隣接する他のサブ画素の前記第２組み立て電極と分離された、請求項１６に記載の表示装置。

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