JP2024064086A - 積層型電子部品 - Google Patents

Abstract

【課題】Ｑ値を大きくしながら、所望の特性を実現することができる積層型電子部品を実現する。
【解決手段】電子部品１は、第１のインダクタＬ１２と、第１のインダクタＬ１２に対して並列に接続された第２のインダクタＬ１３と、第１のインダクタＬ１２および第２のインダクタＬ１３を一体化するための積層体であって、積層された複数の誘電体層５１～７３を含む積層体５０とを備えている。第１のインダクタＬ１２と第２のインダクタＬ１３の各々は、複数の誘電体層５１～７３の積層方向Ｔに直交する方向に延びる軸Ａ１を中心に巻回されている。第１のインダクタＬ１２の巻回数と第２のインダクタＬ１３の巻回数は、互いに異なっている。
【選択図】図７

Description

本発明は、２つのインダクタを含む積層型電子部品に関する。

小型移動体通信機器では、システムおよび使用周波数帯域が異なる複数のアプリケーションで共通に使用されるアンテナを設け、このアンテナが送受信する複数の信号を、分波器を用いて分離する構成が広く用いられている。

一般的に、第１の周波数帯域内の周波数の第１の信号と、第１の周波数帯域よりも高い第２の周波数帯域内の周波数の第２の信号を分離する分波器は、共通ポートと、第１の信号ポートと、第２の信号ポートと、共通ポートから第１の信号ポートに至る第１の信号経路に設けられた第１のフィルタと、共通ポートから第２の信号ポートに至る第２の信号経路に設けられた第２のフィルタとを備えている。第１および第２のフィルタとしては、例えば、インダクタとキャパシタを用いて構成されたＬＣ共振器が用いられる。

フィルタに用いられるＬＣ共振器には、Ｑ値を大きくすることが求められる。ＬＣ共振器のＱ値を大きくするには、インダクタのＱ値を大きくすることが効果的である。

特許文献１には、積層された複数の絶縁層を含む積層体を用いて構成されたバンドパスフィルタが開示されている。このバンドパスフィルタでは、複数の線状導体と複数の層間接続導体を交互に接続して構成されたインダクタを用いて、インダクタのＱ値およびＬＣ共振回路のＱ値を大きくしている。

特開２０１５－４６７８８号公報

近年、小型移動体通信機器の小型化、省スペース化が市場から要求されており、その通信機器に用いられる分波器の小型化も要求されている。分波器が小型化すると、分波器に用いるインダクタを設置するためのスペースが小さくなり、その結果、インダクタのＱ値を大きくすることが難しくなる。これに対し、２つのインダクタを並列接続することによって、インダクタのＱ値を大きくすることが考えられる。しかし、単に２つのインダクタを並列接続した場合には、２つのインダクタ合成インダクタンスが小さくなり、所望の特性が得られなくなるという問題があった。

上記の問題は、分波器に限らず、２つのインダクタを含む積層型電子部品全般に当てはまる。

本発明はかかる問題点に鑑みてなされたもので、その目的は、Ｑ値を大きくしながら、所望の特性を実現することができる積層型電子部品を提供することにある。

本発明の積層型電子部品は、第１のインダクタと、第１のインダクタに対して並列に接続された第２のインダクタと、第１のインダクタおよび第２のインダクタを一体化するための積層体であって、積層された複数の誘電体層を含む積層体とを備えている。第１のインダクタと第２のインダクタの各々は、複数の誘電体層の積層方向に直交する方向に延びる軸を中心に巻回されている。第１のインダクタの巻回数と第２のインダクタの巻回数は、互いに異なっている。

本発明の積層型電子部品では、第１のインダクタの巻回数と、第１のインダクタに対して並列に接続された第２のインダクタの巻回数は、互いに異なっている。これにより、本発明によれば、Ｑ値を大きくしながら、所望の特性を実現することができる積層型電子部品を実現することができるという効果を奏する。

本発明の一実施の形態に係る積層型電子部品の回路構成を示す回路図である。 本発明の一実施の形態に係る積層型電子部品の外観を示す斜視図である。 本発明の一実施の形態に係る積層型電子部品の積層体における１層目ないし３層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型電子部品の積層体における４層目ないし９層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型電子部品の積層体における１０層目ないし２０層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型電子部品の積層体における２１層目ないし２３層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型電子部品の積層体の内部を示す斜視図である。 本発明の一実施の形態に係る積層型電子部品の積層体の内部を示す平面図である。 比較例のモデルの通過減衰特性を示す特性図である。 実施例のモデルの通過減衰特性を示す特性図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１を参照して、本発明の一実施の形態に係る積層型電子部品（以下、単に電子部品と記す。）１の構成の概略について説明する。本実施の形態に係る電子部品１は、少なくとも、第１のインダクタと、第１のインダクタに対して並列に接続された第２のインダクタとを備えている。

図１には、第１および第２のインダクタを含む電子部品１の例として、分波器（ダイプレクサ）を示している。分波器は、第１の通過帯域内の周波数の第１の信号を選択的に通過させる第１のフィルタ１０と、第１の通過帯域よりも高い第２の通過帯域内の周波数の第２の信号を選択的に通過させる第２のフィルタ２０とを備えている。

電子部品１は、更に、第１のポート２と、第２のポート３と、第３のポート４と、第１のポート２と第２のポート３とを接続する信号経路５と、第１のポート２と第３のポート４とを接続する信号経路６とを備えている。第１のフィルタ１０は、回路構成上、第１のポート２と第２のポート３との間に設けられている。第２のフィルタ２０は、回路構成上、第１のポート２と第３のポート４との間に設けられている。なお、本出願において、「回路構成上」という表現は、物理的な構成における配置ではなく、回路図上での配置を指すために用いている。

信号経路５は、第１のポート２から第１のフィルタ１０を経由して第２のポート３に至る経路である。信号経路６は、第１のポート２から第２のフィルタ２０を経由して第３のポート４に至る経路である。第１の通過帯域内の周波数の第１の信号は、第１のフィルタ１０が設けられた信号経路５を選択的に通過する。第２の通過帯域内の周波数の第２の信号は、第２のフィルタ２０が設けられた信号経路６を選択的に通過する。このようにして、電子部品１は、第１の信号と第２の信号を分離する。

本発明の第１および第２のインダクタは、第１のフィルタ１０に設けられていてもよいし、第２のフィルタ２０に設けられていてもよい。本実施の形態では特に、第１および第２のインダクタは、第１のフィルタ１０に設けられている。

次に、図１を参照して、第１および第２のフィルタ１０，２０の構成の一例について説明する。始めに、第１のフィルタ１０について説明する。図１に示した例では、第１のフィルタ１０は、ローパスフィルタである。第１のフィルタ１０は、インダクタＬ１１，Ｌ１２，Ｌ１３と、キャパシタＣ１１，Ｃ１２，Ｃ１３とを含んでいる。

インダクタＬ１１の一端は、第１のポート２に接続されている。インダクタＬ１２，Ｌ１３は、互いに並列に接続されている。インダクタＬ１２，Ｌ１３の各一端は、インダクタＬ１１の他端に接続されている。インダクタＬ１２，Ｌ１３の各他端は、第２のポート３に接続されている。

インダクタＬ１２，Ｌ１３の一方は、本発明の「第１のインダクタ」に対応する。インダクタＬ１２，Ｌ１３の他方は、本発明の「第２のインダクタ」に対応する。本実施の形態では特に、インダクタＬ１２，Ｌ１３の各々の両端は、信号経路５に接続されている。

キャパシタＣ１１は、インダクタＬ１１に対して並列に接続されている。キャパシタＣ１２は、インダクタＬ１２，Ｌ１３に対して並列に接続されている。キャパシタＣ１３の一端は、インダクタＬ１１の他端ならびにインダクタＬ１２，Ｌ１３の各一端に接続されている。キャパシタＣ１３の他端は、グランドに接続されている。

次に、第２のフィルタ２０について説明する。図１に示した例では、第２のフィルタ２０は、ハイパスフィルタである。第２のフィルタ２０は、インダクタＬ２１，Ｌ２２と、キャパシタＣ２１，Ｃ２２，Ｃ２３，Ｃ２４，Ｃ２５とを含んでいる。

キャパシタＣ２１の一端は、第１のポート２に接続されている。キャパシタＣ２２の一端は、キャパシタＣ２１の他端に接続されている。キャパシタＣ２３の一端は、キャパシタＣ２２の他端に接続されている。キャパシタＣ２３の他端は、第３のポート４に接続されている。キャパシタＣ２４の一端は、キャパシタＣ２２の一端に接続されている。キャパシタＣ２４の他端は、キャパシタＣ２３の他端に接続されている。

インダクタＬ２１の一端は、キャパシタＣ２１とキャパシタＣ２２との接続点に接続されている。キャパシタＣ２５の一端は、インダクタＬ２１の他端に接続されている。キャパシタＣ２６の一端は、キャパシタＣ２５の他端に接続されている。キャパシタＣ２６の他端は、グランドに接続されている。

インダクタＬ２２の一端は、キャパシタＣ２２とキャパシタＣ２３との接続点に接続されている。インダクタＬ２２の他端は、グランドに接続されている。

次に、図２を参照して、電子部品１のその他の構成について説明する。図２は、電子部品１の外観を示す斜視図である。

電子部品１は、更に、積層された複数の誘電体層と、複数の導体とを含む積層体５０を備えている。積層体５０は、インダクタＬ１２，Ｌ１３を含む第１のフィルタ１０と、第２のフィルタ２０とを一体化するためものである。

積層体５０は、複数の誘電体層の積層方向Ｔの両端に位置する底面５０Ａおよび上面５０Ｂと、底面５０Ａと上面５０Ｂを接続する４つの側面５０Ｃ～５０Ｆとを有している。側面５０Ｃ，５０Ｄは互いに反対側を向き、側面５０Ｅ，５０Ｆも互いに反対側を向いている。側面５０Ｃ～５０Ｆは、上面５０Ｂおよび底面５０Ａに対して垂直になっている。

ここで、図２に示したように、Ｘ方向、Ｙ方向、Ｚ方向を定義する。Ｘ方向、Ｙ方向、Ｚ方向は、互いに直交する。本実施の形態では、積層方向Ｔに平行な一方向を、Ｚ方向とする。また、Ｘ方向とは反対の方向を－Ｘ方向とし、Ｙ方向とは反対の方向を－Ｙ方向とし、Ｚ方向とは反対の方向を－Ｚ方向とする。また、「積層方向Ｔから見たとき」という表現は、Ｚ方向または－Ｚ方向に離れた位置から対象物を見ることを意味する。

図２に示したように、底面５０Ａは、積層体５０における－Ｚ方向の端に位置する。上面５０Ｂは、積層体５０におけるＺ方向の端に位置する。側面５０Ｃは、積層体５０における－Ｘ方向の端に位置する。側面５０Ｄは、積層体５０におけるＸ方向の端に位置する。側面５０Ｅは、積層体５０における－Ｙ方向の端に位置する。側面５０Ｆは、積層体５０におけるＹ方向の端に位置する。

電子部品１は、更に、積層体５０の底面５０Ａに設けられた端子１１１，１１２，１１３，１１４，１１５，１１６を備えている。端子１１１，１１２，１１３は、側面５０Ｆよりも側面５０Ｅにより近い位置において、Ｘ方向にこの順に並んでいる。端子１１４，１１５，１１６は、側面５０Ｅよりも側面５０Ｆにより近い位置において、－Ｘ方向にこの順に並んでいる。

端子１１２は、第１のポート２に対応する信号端子である。端子１１４は、第３のポート４に対応する信号端子である。端子１１６は、第２のポート３に対応する信号端子である。従って、第１ないし第３のポート２～４は、積層体５０の底面５０Ａに設けられている。本実施の形態では特に、端子１１２，１１６の一方は、本発明の「第１の信号端子」に対応し、端子１１２，１１６の他方は、本発明の「第２の信号端子」に対応する。端子１１１，１１３，１１５の各々は、グランドに接続される。

次に、図３（ａ）ないし図６（ｃ）を参照して、積層体５０を構成する複数の誘電体層および複数の導体の一例について説明する。この例では、積層体５０は、積層された２３層の誘電体層を有している。以下、この２３層の誘電体層を、下から順に１層目ないし２３層目の誘電体層と呼ぶ。また、１層目ないし２３層目の誘電体層を符号５１～７３で表す。

図３（ａ）ないし図６（ａ）において、複数の円は複数のスルーホールを表している。誘電体層５１～７１の各々には、複数のスルーホールが形成されている。複数のスルーホールは、それぞれ、スルーホール用の孔に導体ペーストを充填することによって形成される。複数のスルーホールの各々は、導体層または他のスルーホールに接続されている。図３（ａ）ないし図６（ａ）では、複数のスルーホールのうちの複数の特定のスルーホールに、符号を付している。

図３（ａ）は、１層目の誘電体層５１のパターン形成面を示している。誘電体層５１のパターン形成面には、端子１１１～１１６が形成されている。

図３（ｂ）は、２層目の誘電体層５２のパターン形成面を示している。誘電体層５２のパターン形成面には、導体層５２１，５２２，５２３，５２４が形成されている。符号５２Ｔ５ｂを付したスルーホールは、導体層５２３に接続されている。なお、以下の説明では、符号５２Ｔ５ｂを付したスルーホールを、単にスルーホール５２Ｔ５ｂと記す。また、スルーホール５２Ｔ５ｂ以外の符号を付したスルーホールについても、スルーホール５２Ｔ５ｂと同様に記す。

図３（ｃ）は、３層目の誘電体層５３のパターン形成面を示している。誘電体層５３のパターン形成面には、導体層５３１，５３２，５３３が形成されている。図３（ｃ）に示したスルーホール５３Ｔ５ｂは、誘電体層５２に形成されたスルーホール５２Ｔ５ｂに接続される。

図４（ａ）は、４層目の誘電体層５４のパターン形成面を示している。誘電体層５４のパターン形成面には、導体層５４１，５４２，５４３，５４４，５４５，５４６，５４７が形成されている。導体層５４３は、導体層５４５に接続されている。図４（ａ）では、導体層５４３と導体層５４５との境界を、点線で示している。

図４（ａ）に示したスルーホール５４Ｔ１ａ，５４Ｔ４ａ，５４Ｔ４ｂ，５４Ｔ５ａは、それぞれ、導体層５４１，５４５，５４６，５４４に接続されている。３個のスルーホール５４Ｔ１ｂ，５４Ｔ２ａ，５４Ｔ３ａは、導体層５４２に接続されている。スルーホール５４Ｔ５ｂは、誘電体層５３に形成されたスルーホール５３Ｔ５ｂに接続される。

図４（ｂ）は、５層目の誘電体層５５のパターン形成面を示している。誘電体層５５のパターン形成面には、導体層５５１，５５２，５５３，５５４が形成されている。

図４（ｂ）に示した８個のスルーホール５５Ｔ１ａ，５５Ｔ１ｂ，５５Ｔ２ａ，５５Ｔ３ａ，５５Ｔ４ａ，５５Ｔ４ｂ，５５Ｔ５ａ，５５Ｔ５ｂは、それぞれ、誘電体層５４に形成されたスルーホール５４Ｔ１ａ，５４Ｔ１ｂ，５４Ｔ２ａ，５４Ｔ３ａ，５４Ｔ４ａ，５４Ｔ４ｂ，５４Ｔ５ａ，５４Ｔ５ｂに接続される。２個のスルーホール５５Ｔ２ｂ，５５Ｔ３ｂは、導体層５５２に接続されている。

図４（ｃ）は、６層目ないし９層目の誘電体層５６～５９の各々のパターン形成面を示している。誘電体層５６～５９の各々には、１０個のスルーホール５６Ｔ１ａ，５６Ｔ１ｂ，５６Ｔ２ａ，５６Ｔ２ｂ，５６Ｔ３ａ，５６Ｔ３ｂ，５６Ｔ４ａ，５６Ｔ４ｂ，５６Ｔ５ａ，５６Ｔ５ｂが形成されている。誘電体層５６に形成されたスルーホール５６Ｔ１ａ，５６Ｔ１ｂ，５６Ｔ２ａ，５６Ｔ２ｂ，５６Ｔ３ａ，５６Ｔ３ｂ，５６Ｔ４ａ，５６Ｔ４ｂ，５６Ｔ５ａ，５６Ｔ５ｂは、それぞれ、誘電体層５５に形成されたスルーホール５５Ｔ１ａ，５５Ｔ１ｂ，５５Ｔ２ａ，５５Ｔ２ｂ，５５Ｔ３ａ，５５Ｔ３ｂ，５５Ｔ４ａ，５５Ｔ４ｂ，５５Ｔ５ａ，５５Ｔ５ｂに接続される。また、誘電体層５６～５９では、上下に隣接する同じ符号のスルーホール同士が互いに接続されている。

図５（ａ）は、１０層目の誘電体層６０のパターン形成面を示している。誘電体層６０のパターン形成面には、インダクタ用の２つの導体層６０１と、インダクタ用の１つの導体層６０３と、インダクタ用の５つの導体層６０４と、インダクタ用の２つの導体層６０５が形成されている。

図５（ａ）に示した１０個のスルーホール６０Ｔ１ａ，６０Ｔ１ｂ，６０Ｔ２ａ，６０Ｔ２ｂ，６０Ｔ３ａ，６０Ｔ３ｂ，６０Ｔ４ａ，６０Ｔ４ｂ，６０Ｔ５ａ，６０Ｔ５ｂは、それぞれ、誘電体層５９に形成されたスルーホール５６Ｔ１ａ，５６Ｔ１ｂ，５６Ｔ２ａ，５６Ｔ２ｂ，５６Ｔ３ａ，５６Ｔ３ｂ，５６Ｔ４ａ，５６Ｔ４ｂ，５６Ｔ５ａ，５６Ｔ５ｂに接続される。

符号６０Ｔ１ｃを付した点線の枠内に配置された４個のスルーホールの各々は、２つの導体層６０１のうちのいずれかに接続されていると共に、接続された導体層６０１の一端部の近傍部分または他端部の近傍部分に接続されている。なお、以下の説明では、符号６０Ｔ１ｃを付した点線の枠内に配置されたスルーホールを、単にスルーホール６０Ｔ１ｃと記す。また、符号６０Ｔ１ｃ以外の符号を付した点線の枠内に配置されたスルーホールについても、スルーホール６０Ｔ１ｃと同様に記す。

２個のスルーホール６０Ｔ３ｃは、それぞれ、導体層６０３の一端部の近傍部分および導体層６０３の他端部の近傍部分に接続されている。１０個のスルーホール６０Ｔ４ｃの各々は、５つの導体層６０４のうちのいずれかに接続されていると共に、接続された導体層６０４の一端部の近傍部分または他端部の近傍部分に接続されている。４個のスルーホール６０Ｔ５ｃの各々は、２つの導体層６０５のうちのいずれかに接続されていると共に、接続された導体層６０５の一端部の近傍部分または他端部の近傍部分に接続されている。

図５（ｂ）は、１１層目の誘電体層６１のパターン形成面を示している。誘電体層６１のパターン形成面には、インダクタ用の２つの導体層６１１と、インダクタ用の１つの導体層６１３と、インダクタ用の５つの導体層６１４と、インダクタ用の２つの導体層６１５が形成されている。

図５（ｂ）に示した１０個のスルーホール６１Ｔ１ａ，６１Ｔ１ｂ，６１Ｔ２ａ，６１Ｔ２ｂ，６１Ｔ３ａ，６１Ｔ３ｂ，６１Ｔ４ａ，６１Ｔ４ｂ，６１Ｔ５ａ，６１Ｔ５ｂは、それぞれ、誘電体層６０に形成されたスルーホール６０Ｔ１ａ，６０Ｔ１ｂ，６０Ｔ２ａ，６０Ｔ２ｂ，６０Ｔ３ａ，６０Ｔ３ｂ，６０Ｔ４ａ，６０Ｔ４ｂ，６０Ｔ５ａ，６０Ｔ５ｂに接続される。

４個のスルーホール６１Ｔ１ｃの各々と誘電体層６０に形成された４個のスルーホール６０Ｔ１ｃの各々は、２つの導体層６１１のうちのいずれかに接続されていると共に、接続された導体層６１１の一端部の近傍部分または他端部の近傍部分に接続されている。２個のスルーホール６１Ｔ３ｃの各々と誘電体層６０に形成された２個のスルーホール６０Ｔ３ｃの各々は、導体層６１３の一端部の近傍部分または他端部の近傍部分に接続されている。

１０個のスルーホール６１Ｔ４ｃの各々と誘電体層６０に形成された１０個のスルーホール６０Ｔ４ｃの各々は、５つの導体層６１４のうちのいずれかに接続されていると共に、接続された導体層６１４の一端部の近傍部分または他端部の近傍部分に接続されている。４個のスルーホール６１Ｔ５ｃの各々と誘電体層６０に形成された４個のスルーホール６０Ｔ５ｃの各々は、２つの導体層６１５のうちのいずれかに接続されていると共に、接続された導体層６１５の一端部の近傍部分または他端部の近傍部分に接続されている。

図５（ｃ）は、１２層目ないし２０層目の誘電体層６２～７０の各々のパターン形成面を示している。誘電体層６８～７０の各々には、１０個のスルーホール６２Ｔ１ａ，６２Ｔ１ｂ，６２Ｔ２ａ，６２Ｔ２ｂ，６２Ｔ３ａ，６２Ｔ３ｂ，６２Ｔ４ａ，６２Ｔ４ｂ，６２Ｔ５ａ，６２Ｔ５ｂと、４個のスルーホール６２Ｔ１ｃと、２個のスルーホール６２Ｔ３ｃと、１０個のスルーホール６２Ｔ４ｃと、４個のスルーホール６２Ｔ５ｃとが形成されている。

誘電体層６２に形成されたスルーホール６２Ｔ１ａ，６２Ｔ１ｂ，６２Ｔ２ａ，６２Ｔ２ｂ，６２Ｔ３ａ，６２Ｔ３ｂ，６２Ｔ４ａ，６２Ｔ４ｂ，６２Ｔ５ａ，６２Ｔ５ｂは、それぞれ、誘電体層６１に形成されたスルーホール６１Ｔ１ａ，６１Ｔ１ｂ，６１Ｔ２ａ，６１Ｔ２ｂ，６１Ｔ３ａ，６１Ｔ３ｂ，６１Ｔ４ａ，６１Ｔ４ｂ，６１Ｔ５ａ，６１Ｔ５ｂに接続される。

誘電体層６２に形成された４個のスルーホール６２Ｔ１ｃは、それぞれ、誘電体層６１に形成された４個のスルーホール６１Ｔ１ｃに接続されている。誘電体層６２に形成された２個のスルーホール６２Ｔ３ｃは、それぞれ、誘電体層６１に形成された２個のスルーホール６１Ｔ３ｃに接続されている。誘電体層６２に形成された１０個のスルーホール６２Ｔ４ｃは、それぞれ、誘電体層６１に形成された１０個のスルーホール６１Ｔ４ｃに接続されている。誘電体層６２に形成された４個のスルーホール６２Ｔ５ｃは、それぞれ、誘電体層６１に形成された４個のスルーホール６１Ｔ５ｃに接続されている。

また、誘電体層６２～７０では、上下に隣接する同じ符号のスルーホール同士が互いに接続されている。

図６（ａ）は、２１層目の誘電体層７１のパターン形成面を示している。誘電体層７１のパターン形成面には、インダクタ用の３つの導体層７１１と、インダクタ用の１つの導体層７１２と、インダクタ用の２つの導体層７１３と、インダクタ用の６つの導体層７１４と、インダクタ用の３つの導体層７１５が形成されている。

図６（ａ）に示したスルーホール７１Ｔ１ａと、誘電体層７０に形成されたスルーホール６２Ｔ１ａは、３つの導体層７１１のうちの１つの導体層７１１の一端部の近傍部分に接続されている。スルーホール７１Ｔ１ｂと、誘電体層７０に形成されたスルーホール６２Ｔ１ｂは、３つの導体層７１１のうちの他の１つの導体層７１１の一端部の近傍部分に接続されている。４個のスルーホール７１Ｔ１ｃの各々と誘電体層７０に形成された４個のスルーホール６２Ｔ１ｃの各々は、上記１つの導体層７１１の他端部の近傍部分、上記他の１つの導体層７１１の他端部の近傍部分ならびに３つの導体層７１１のうちの残りの１つの導体層７１１の一端部の近傍部分および他端部の近傍部分のいずれかに接続されている。

スルーホール７１Ｔ２ａと、スルーホール６２Ｔ２ａは、導体層７１２の一端部の近傍部分に接続されている。スルーホール７１Ｔ２ｂと、誘電体層７０に形成されたスルーホール６２Ｔ２ｂは、導体層７１２の他端部の近傍部分に接続されている。

スルーホール７１Ｔ３ａと、誘電体層７０に形成されたスルーホール６２Ｔ３ａは、２つの導体層７１３の一方の一端部の近傍部分に接続されている。スルーホール７１Ｔ３ｂと、誘電体層７０に形成されたスルーホール６２Ｔ３ｂは、２つの導体層７１３の他方の一端部の近傍部分に接続されている。２個のスルーホール７１Ｔ３ｃの各々と誘電体層７０に形成された２個のスルーホール６２Ｔ３ｃの各々は、２つの導体層７１３の一方の他端部の近傍部分と２つの導体層７１３の他方の他端部の近傍部分のいずれかに接続されている。

スルーホール７１Ｔ４ａと、誘電体層７０に形成されたスルーホール６２Ｔ４ａは、６つの導体層７１４のうちの１つの導体層７１４の一端部の近傍部分に接続されている。スルーホール７１Ｔ４ｂと、誘電体層７０に形成されたスルーホール６２Ｔ４ｂは、６つの導体層７１４のうちの他の１つの導体層７１４の一端部の近傍部分に接続されている。１０個のスルーホール７１Ｔ４ｃの各々と誘電体層７０に形成された１０個のスルーホール６２Ｔ４ｃの各々は、上記１つの導体層７１４の他端部の近傍部分、上記他の１つの導体層７１４の他端部の近傍部分ならびに６つの導体層７１４のうちの残りの４つの導体層７１４の一端部の近傍部分および他端部の近傍部分のいずれかに接続されている。

スルーホール７１Ｔ５ａと、誘電体層７０に形成されたスルーホール６２Ｔ５ａは、３つの導体層７１５のうちの１つの導体層７１５の一端部の近傍部分に接続されている。スルーホール７１Ｔ５ｂと、誘電体層７０に形成されたスルーホール６２Ｔ５ｂは、３つの導体層７１５のうちの他の１つの導体層７１５の一端部の近傍部分に接続されている。４個のスルーホール７１Ｔ５ｃの各々と誘電体層７０に形成された４個のスルーホール６２Ｔ５ｃの各々は、上記１つの導体層７１５の他端部の近傍部分、上記他の１つの導体層７１５の他端部の近傍部分ならびに３つの導体層７１５のうちの残りの１つの導体層７１５の一端部の近傍部分および他端部の近傍部分のいずれかに接続されている。

図６（ｂ）は、２２層目の誘電体層７２のパターン形成面を示している。誘電体層７２のパターン形成面には、インダクタ用の３つの導体層７２１と、インダクタ用の１つの導体層７２２と、インダクタ用の２つの導体層７２３と、インダクタ用の６つの導体層７２４と、インダクタ用の３つの導体層７２５が形成されている。

誘電体層７１に形成されたスルーホール７１Ｔ１ａは、３つの導体層７２１のうちの１つの導体層７２１の一端部の近傍部分に接続される。誘電体層７１に形成されたスルーホール７１Ｔ１ｂは、３つの導体層７２１のうちの他の１つの導体層７２１の一端部の近傍部分に接続される。誘電体層７１に形成された４個のスルーホール７１Ｔ１ｃの各々は、上記１つの導体層７２１の他端部の近傍部分、上記他の１つの導体層７２１の他端部の近傍部分ならびに３つの導体層７２１のうちの残りの１つの導体層７２１の一端部の近傍部分および他端部の近傍部分のいずれかに接続される。

誘電体層７１に形成されたスルーホール７１Ｔ２ａは、導体層７２２の一端部の近傍部分に接続されている。誘電体層７１に形成されたスルーホール７１Ｔ２ｂは、導体層７２２の他端部の近傍部分に接続されている。

誘電体層７１に形成されたスルーホール７１Ｔ３ａは、２つの導体層７２３の一方の一端部の近傍部分に接続されている。誘電体層７１に形成されたスルーホール７１Ｔ３ｂは、２つの導体層７２３の他方の一端部の近傍部分に接続されている。誘電体層７１に形成された２個のスルーホール７１Ｔ３ｃの各々は、２つの導体層７２３の一方の他端部の近傍部分と２つの導体層７２３の他方の他端部の近傍部分のいずれかに接続されている。

誘電体層７１に形成されたスルーホール７１Ｔ４ａは、６つの導体層７２４のうちの１つの導体層７２４の一端部の近傍部分に接続されている。誘電体層７１に形成されたスルーホール７１Ｔ４ｂは、６つの導体層７２４のうちの他の１つの導体層７２４の一端部の近傍部分に接続されている。誘電体層７１に形成された１０個のスルーホール７１Ｔ４ｃの各々は、上記１つの導体層７２４の他端部の近傍部分、上記他の１つの導体層７２４の他端部の近傍部分ならびに６つの導体層７２４のうちの残りの４つの導体層７２４の一端部の近傍部分および他端部の近傍部分のいずれかに接続されている。

誘電体層７１に形成されたスルーホール７１Ｔ５ａは、３つの導体層７２５のうちの１つの導体層７２５の一端部の近傍部分に接続されている。誘電体層７１に形成されたスルーホール７１Ｔ５ｂは、３つの導体層７２５のうちの他の１つの導体層７２５の一端部の近傍部分に接続されている。誘電体層７１に形成された４個のスルーホール７１Ｔ５ｃの各々は、上記１つの導体層７２５の他端部の近傍部分、上記他の１つの導体層７２５の他端部の近傍部分ならびに３つの導体層７２５のうちの残りの１つの導体層７２５の一端部の近傍部分および他端部の近傍部分のいずれかに接続されている。

図６（ｃ）は、２３層目の誘電体層７３のパターン形成面を示している。誘電体層７３のパターン形成面には、マーク７３１が形成されている。

図２に示した積層体５０は、１層目の誘電体層５１のパターン形成面が積層体５０の底面５０Ａになり、２３層目の誘電体層７３のパターン形成面とは反対側の面が積層体５０の上面５０Ｂになるように、１層目ないし７３層目の誘電体層５１～７３が積層されて構成される。

図３（ａ）ないし図６（ａ）に示した複数のスルーホールの各々は、１層目ないし２２層目の誘電体層５１～７２を積層したときに、積層方向Ｔにおいて重なる導体層または積層方向Ｔにおいて重なる他のスルーホールに接続されている。また、図３（ａ）ないし図６（ａ）に示した複数のスルーホールのうち、端子内または導体層内に位置するスルーホールは、その端子またはその導体層に接続されている。

図７は、１層目ないし２３層目の誘電体層５１～７３が積層されて構成された積層体５０の内部を示している。図７に示したように、積層体５０の内部では、図３（ａ）ないし図６（ｂ）に示した複数の導体層と複数のスルーホールが積層されている。なお、図７では、マーク７３１を省略している。

以下、図１に示した電子部品１の回路の構成要素と、図３（ａ）ないし図６（ｂ）に示した積層体５０の内部の構成要素との対応関係について説明する。始めに、第１のフィルタ１０の構成要素について説明する。インダクタＬ１１は、導体層６０１，６１１，７１１，７２１と、スルーホール５４Ｔ１ａ，５５Ｔ１ａ，５６Ｔ１ａ，６０Ｔ１ａ，６１Ｔ１ａ，６２Ｔ１ａ，７１Ｔ１ａと、スルーホール５４Ｔ１ｂ，５５Ｔ１ｂ，５６Ｔ１ｂ，６０Ｔ１ｂ，６１Ｔ１ｂ，６２Ｔ１ｂ，７１Ｔ１ｂと、スルーホール６０Ｔ１ｃ，６１Ｔ１ｃ，６２Ｔ１ｃ，７１Ｔ１ｃとによって構成されている。

インダクタＬ１２は、導体層７１２，７２２と、スルーホール５４Ｔ２ａ，５５Ｔ２ａ，５６Ｔ２ａ，６０Ｔ２ａ，６１Ｔ２ａ，６２Ｔ２ａ，７１Ｔ２ａと、スルーホール５５Ｔ２ｂ，５６Ｔ２ｂ，６０Ｔ２ｂ，６１Ｔ２ｂ，６２Ｔ２ｂ，７１Ｔ２ｂとによって構成されている。

インダクタＬ１３は、導体層６０３，６１３，７１３，７２３と、スルーホール５４Ｔ３ａ，５５Ｔ３ａ，５６Ｔ３ａ，６０Ｔ３ａ，６１Ｔ３ａ，６２Ｔ３ａ，７１Ｔ３ａと、スルーホール５５Ｔ３ｂ，５６Ｔ３ｂ，６０Ｔ３ｂ，６１Ｔ３ｂ，６２Ｔ３ｂ，７１Ｔ３ｂと、スルーホール６０Ｔ３ｃ，６１Ｔ３ｃ，６２Ｔ３ｃ，７１Ｔ３ｃとによって構成されている。

キャパシタＣ１１は、導体層５４１，５４２，５５１と、これらの導体層の間の誘電体層５４とによって構成されている。キャパシタＣ１２は、導体層５４２，５５２と、これらの導体層の間の誘電体層５４とによって構成されている。キャパシタＣ１３は、導体層５３１，５４２と、これらの導体層の間の誘電体層５３とによって構成されている。

次に、第２のフィルタ２０の構成要素について説明する。インダクタＬ２１は、導体層６０４，６１４，７１４，７２４と、スルーホール５４Ｔ４ａ，５５Ｔ４ａ，５６Ｔ４ａ，６０Ｔ４ａ，６１Ｔ４ａ，６２Ｔ４ａ，７１Ｔ４ａと、スルーホール５４Ｔ４ｂ，５５Ｔ４ｂ，５６Ｔ４ｂ，６０Ｔ４ｂ，６１Ｔ４ｂ，６２Ｔ４ｂ，７１Ｔ４ｂと、スルーホール６０Ｔ４ｃ，６１Ｔ４ｃ，６２Ｔ４ｃ，７１Ｔ４ｃとによって構成されている。

インダクタＬ２２は、導体層６０５，６１５，７１５，７２５と、スルーホール５４Ｔ５ａ，５５Ｔ５ａ，５６Ｔ５ａ，６０Ｔ５ａ，６１Ｔ５ａ，６２Ｔ５ａ，７１Ｔ５ａと、スルーホール５２Ｔ５ｂ，５３Ｔ５ｂ，５４Ｔ５ｂ，５５Ｔ５ｂ，５６Ｔ５ｂ，６０Ｔ５ｂ，６１Ｔ５ｂ，６２Ｔ５ｂ，７１Ｔ５ｂと、スルーホール６０Ｔ５ｃ，６１Ｔ５ｃ，６２Ｔ５ｃ，７１Ｔ５ｃとによって構成されている。

キャパシタＣ２１は、導体層５４１，５５３と、これらの導体層の間の誘電体層５４とによって構成されている。キャパシタＣ２２は、導体層５３２，５４３と、これらの導体層の間の誘電体層５３とによって構成されている。キャパシタＣ２３は、導体層５３３，５４４と、これらの導体層の間の誘電体層５３とによって構成されている。キャパシタＣ２４は、導体層５３３，５４５と、これらの導体層の間の誘電体層５３とによって構成されている。

キャパシタＣ２５は、導体層５４６，５５４と、これらの導体層の間の誘電体層５４とによって構成されている。キャパシタＣ２７は、導体層５４７，５５４と、これらの導体層の間の誘電体層５４とによって構成されている。

次に、図１、図７および図８を参照して、本実施の形態に係る電子部品１の構造上の特徴について説明する。図８は、積層体５０の内部を示す平面図である。

図７および図８に示したように、インダクタＬ１２，Ｌ１３の各々は、積層方向Ｔに直交する方向に延びる軸Ａ１を中心に巻回されている。本実施の形態では特に、軸Ａ１は、Ｘ方向に平行な方向に延びている。また、インダクタＬ１２の開口部とインダクタＬ１３の開口部は、互いに対向している。

なお、インダクタＬ１２，Ｌ１３は、図８に示したように、同じ軸Ａ１を中心に巻回されていてもよい。あるいは、インダクタＬ１２が巻回される第１の軸とインダクタＬ１３が巻回される第２の軸は、互いに異なっていてもよい。この場合、第１の軸と第２の軸は、平行であってもよいし、平行でなくてもよい。

インダクタＬ１２の巻回数とインダクタＬ１３の巻回数は互いに異なっている。図７および図８に示した例では、インダクタＬ１２，Ｌ１３の各々は、矩形状のコイルである。矩形状のコイルでは、巻回数について、矩形の１辺につき１／４回と数えてもよい。インダクタＬ１２の巻回数は、３／４回である。インダクタＬ１２の巻回数は、７／４回である。

インダクタＬ１２は、１つの導体層部Ｌ１２ａと、２つのスルーホール列Ｔ２ａ，Ｔ２ｂとを含んでいる。導体層部Ｌ１２ａは、スルーホール７１Ｔ２ａ，７１Ｔ２ｂによって互いに接続された２つの導体層７１２，７２２によって構成されている。スルーホール列Ｔ２ａは、スルーホール５４Ｔ２ａ，５５Ｔ２ａ，５６Ｔ２ａ，６０Ｔ２ａ，６１Ｔ２ａ，６２Ｔ２ａ，７１Ｔ２ａが直列に接続されることによって構成されている。スルーホール列Ｔ２ｂは、スルーホール５５Ｔ２ｂ，５６Ｔ２ｂ，６０Ｔ２ｂ，６１Ｔ２ｂ，６２Ｔ２ｂ，７１Ｔ２ｂが直列に接続されることによって構成されている。導体層部Ｌ１２ａとスルーホール列Ｔ２ａ，Ｔ２ｂは、軸Ａ１の周りを周回するように、スルーホール列Ｔ２ａ、導体層部Ｌ１２ａおよびスルーホール列Ｔ２ｂの順に接続されている。

インダクタＬ１３は、３つの導体層部Ｌ１３ａ，Ｌ１３ｂ，Ｌ１３ｃと、２つのスルーホール列Ｔ３ａ，Ｔ３ｂと、２つのスルーホール列Ｔ３ｃとを含んでいる。導体層部Ｌ１３ａは、スルーホール７１Ｔ３ａ，７１Ｔ３ｃによって互いに接続された２つの導体層７１３，７２３によって構成されている。導体層部Ｌ１３ｂは、２つのスルーホール６０Ｔ３ｃによって互いに接続された２つの導体層６０３，６１３によって構成されている。導体層部Ｌ１３ｃは、スルーホール７１Ｔ３ｂ，７１Ｔ３ｃによって互いに接続された２つの導体層７１３，７２３によって構成されている。

スルーホール列Ｔ３ａは、スルーホール５４Ｔ３ａ，５５Ｔ３ａ，５６Ｔ３ａ，６０Ｔ３ａ，６１Ｔ３ａ，６２Ｔ３ａ，７１Ｔ３ａが直列に接続されることによって構成されている。スルーホール列Ｔ３ｂは、スルーホール５５Ｔ３ｂ，５６Ｔ３ｂ，６０Ｔ３ｂ，６１Ｔ３ｂ，６２Ｔ３ｂ，７１Ｔ３ｂが直列に接続されることによって構成されている。２つのスルーホール列Ｔ３ｃは、それぞれ、スルーホール６０Ｔ３ｃ，６１Ｔ３ｃ，６２Ｔ３ｃ，７１Ｔ３ｃが直列に接続されることによって構成されている。

導体層部Ｌ１３ａ～Ｌ１３ｃとスルーホール列Ｔ３ａ～Ｔ３ｃは、軸Ａ１の周りを周回するように、スルーホール列Ｔ３ａ、導体層部Ｌ１３ａ、２つのスルーホール列Ｔ３ｃの一方、導体層部Ｌ１３ｂ、２つのスルーホール列Ｔ３ｃの他方、導体層部Ｌ１３ｃおよびスルーホール列Ｔ３ｂの順に接続されている。

図１に示したように、キャパシタＣ１２は、インダクタＬ１２，Ｌ１３に対して並列に接続されている。インダクタＬ１２のスルーホール列Ｔ２ａとインダクタＬ１３のスルーホール列Ｔ３ａは、キャパシタＣ１２を構成する導体層５４２に接続されている。インダクタＬ１２のスルーホール列Ｔ２ｂとインダクタＬ１３のスルーホール列Ｔ３ｂは、キャパシタＣ１２を構成する導体層５５２に接続されている。積層方向Ｔに平行な一方向から見たときに、導体層部Ｌ１２ａ，Ｌ１３ａ～Ｌ１３ｃは、導体層５４２，５５２と重なっている。

図７および図８に示したように、インダクタＬ１２，Ｌ１３は、Ｘ方向にこの順に並んでいる。インダクタＬ１２，Ｌ１３が並ぶ方向の先（Ｘ方向の先）には、インダクタＬ２２が配置されている。図７および図８に示したように、インダクタＬ２２は、積層方向Ｔに直交する方向に延びる軸Ａ２を中心に巻回されている。本実施の形態では特に、軸Ａ２は、Ｙ方向に平行な方向に延びている。また、インダクタＬ２２の開口部は、インダクタＬ１２，Ｌ１３の各々の開口部とは対向していない。

インダクタＬ２２は、矩形状のコイルである。インダクタＬ２２の巻回数は、１１／４回である。

インダクタＬ２２は、５つの導体層部Ｌ２２ａ，Ｌ２２ｂ，Ｌ２２ｃ，Ｌ２２ｄ，Ｌ２２ｅと、２つのスルーホール列Ｔ５ａ，Ｔ５ｂと、４つのスルーホール列Ｔ５ｃとを含んでいる。導体層部Ｌ２２ａは、スルーホール７１Ｔ５ａ，７１Ｔ５ｃによって互いに接続された２つの導体層７１５，７２５によって構成されている。導体層部Ｌ２２ｂは、２個のスルーホール６０Ｔ５ｃによって互いに接続された２つの導体層６０３，６１３によって構成されている。導体層部Ｌ２２ｃは、２個のスルーホール７１Ｔ５ｃによって互いに接続された２つの導体層７１５，７２５によって構成されている。導体層部Ｌ２２ｄは、他の２個のスルーホール６０Ｔ５ｃによって互いに接続された他の２つの導体層６０３，６１３によって構成されている。導体層部Ｌ２２ｅは、スルーホール７１Ｔ５ｂ，７１Ｔ５ｃによって互いに接続された２つの導体層７１５，７２５によって構成されている。

スルーホール列Ｔ５ａは、スルーホール５４Ｔ５ａ，５５Ｔ５ａ，５６Ｔ５ａ，６０Ｔ５ａ，６１Ｔ５ａ，６２Ｔ５ａ，７１Ｔ５ａが直列に接続されることによって構成されている。スルーホール列Ｔ５ｂは、スルーホール５２Ｔ５ｂ，５３Ｔ５ｂ，５４Ｔ５ｂ，５５Ｔ５ｂ，５６Ｔ５ｂ，６０Ｔ５ｂ，６１Ｔ５ｂ，６２Ｔ５ｂ，７１Ｔ５ｂが直列に接続されることによって構成されている。４つのスルーホール列Ｔ５ｃは、それぞれ、スルーホール６０Ｔ５ｃ，６１Ｔ５ｃ，６２Ｔ５ｃ，７１Ｔ５ｃが直列に接続されることによって構成されている。

導体層部Ｌ２２ａ～Ｌ２２ｅとスルーホール列Ｔ５ａ～Ｔ５ｃは、軸Ａ２の周りを周回するように、スルーホール列Ｔ５ａ、導体層部Ｌ２２ａ、スルーホール列Ｔ５ｃ、導体層部Ｌ２２ｂ、スルーホール列Ｔ５ｃ、導体層部Ｌ２２ｃ、スルーホール列Ｔ５ｃ、導体層部Ｌ２２ｄ、スルーホール列Ｔ５ｃ、導体層部Ｌ２２ｅおよびスルーホール列Ｔ５ｂの順に接続されている。

次に、本実施の形態に係る電子部品１の作用および効果について説明する。本実施の形態では、第１のフィルタ１０に設けられたインダクタＬ１２，Ｌ１３は、互いに並列に接続されている。また、インダクタＬ１２の巻回数とインダクタＬ１３の巻回数は、互いに異なっている。これにより、本実施の形態によれば、Ｑ値を大きくしながら、所望の特性を実現することができる。以下、この効果について、シミュレーションの結果を参照して説明する。

シミュレーションでは、比較例のモデルと実施例のモデルを用いた。比較例のモデルは比較例の電子部品のモデルである。比較例の電子部品の構成は、インダクタＬ１３が設けられていない点を除いて、本実施の形態に係る電子部品１の構成と同じである。実施例のモデルは、本実施の形態に係る電子部品１のモデルである。

シミュレーションでは、第１のフィルタ１０の第１の通過帯域の上限の周波数が２．２ＧＨｚとなり、第２のフィルタ２０の第２の通過帯域の下限の周波数が２．３ＧＨｚとなるように、比較例のモデルと実施例のモデルを設計した。そして、比較例のモデルと実施例のモデルのそれぞれについて、第１のポート２と第２のポート３との間の通過減衰特性と、第１のポート２と第３のポート４との間の通過減衰特性を求めた。また、比較例のモデルにおけるインダクタＬ１２のＱ値と、実施例のモデルにおけるインダクタＬ１２，Ｌ１３よりなる並列回路部分のＱ値を求めた。

図９は、比較例のモデルの通過減衰特性を示す特性図である。図１０は、実施例のモデルの通過減衰特性を示す特性図である。図９および図１０において、横軸は周波数を示し、縦軸は減衰量を示している。また、図９において、符号８１は、第１のポート２と第２のポート３との間の通過減衰特性を示し、符号８２は、第１のポート２と第３のポート４との間の通過減衰特性を示している。図１０において、符号８３は、第１のポート２と第２のポート３との間の通過減衰特性を示し、符号８４は、第１のポート２と第３のポート４との間の通過減衰特性を示している。

比較例のモデルでは、第１の通過帯域の上限の周波数における挿入損失の大きさ（減衰量の絶対値）は、１．７６ｄＢであった。実施例のモデルでは、第１の通過帯域の上限の周波数における挿入損失の大きさは、１．６６ｄＢであった。また、比較例のモデルにおけるインダクタＬ１２のＱ値は６７であり、実施例のモデルにおけるインダクタＬ１２，Ｌ１３よりなる並列回路部分のＱ値は７７であった。シミュレーションの結果から理解されるように、本実施の形態によれば、Ｑ値を大きくしながら、第１のフィルタ１０について、ローパスフィルタとして十分な特性を実現することができる。

なお、シミュレーションでは、比較例のモデルと実施例のモデルのいずれにおいても、第２のフィルタ２０については、ハイパスフィルタとして十分な特性を有していた。

以下、本実施の形態のその他の効果について説明する。前述のように、本実施の形態では、キャパシタＣ１２は、インダクタＬ１２，Ｌ１３に対して並列に接続されている。積層方向Ｔに平行な一方向から見たときに、インダクタＬ１２の導体層部Ｌ１２ａおよびインダクタＬ１３のＬ１３ａ～Ｌ１３ｃは、キャパシタＣ１２を構成する導体層５４２，５５２と重なっている。このように、本実施の形態では、積層体５０内の空間を効率よく利用して、電子部品１を小型化している。

また、前述のように、本実施の形態では、インダクタＬ２２は、インダクタＬ１２，Ｌ１３が並ぶ方向の先（Ｘ方向の先）に配置されている。電子部品１を小型化すると、インダクタＬ１２，Ｌ１３とインダクタＬ２２との間の電磁界結合が強くなりすぎて、例えば、第２のポート３と第３のポート４との間のアイソレーションが低下する等、所望の特性を実現することができないおそれがある。これに対し、本実施の形態では、インダクタＬ２２の開口部が、インダクタＬ１２，Ｌ１３の各々の開口部とは対向しないように、インダクタＬ２２を配置している。これにより、本実施の形態によれば、所望の特性を実現しながら、積層体５０内の空間を効率よく利用して、電子部品１を小型化することができる。

また、本実施の形態では、インダクタＬ１２，Ｌ１３よりなる並列回路部分は、比較的インダクタンスが小さいインダクタを代替している。これにより、本実施の形態によれば、インダクタＬ１２，Ｌ１３の各々の巻回数を少なくして、電子部品１を小型化することができる。なお、電子部品１の構成によっては、比較的インダクタンスが大きいインダクタ、すなわち巻回数が比較的多いインダクタの代替として、インダクタＬ１２，Ｌ１３よりなる並列回路部分と同様の構成を有する並列回路部分を用いてもよい。

なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、本発明の電子部品は、第１のフィルタ１０のみを備えた電子部品であってもよいし、インダクタＬ１２，Ｌ１３を含むローパスフィルタ以外の共振回路を備えた電子部品であってもよいし、インダクタＬ１２，Ｌ１３のみを備えた電子部品であってもよい。

また、第２のフィルタ２０は、インダクタＬ１２，Ｌ１３よりなる並列回路部分と同様の構成を有する並列回路部分を含んでいてもよい。

以上説明したように、本発明の積層型電子部品は、第１のインダクタと、第１のインダクタに対して並列に接続された第２のインダクタと、第１のインダクタおよび第２のインダクタを一体化するための積層体であって、積層された複数の誘電体層を含む積層体とを備えている。第１のインダクタと第２のインダクタの各々は、複数の誘電体層の積層方向に直交する方向に延びる軸を中心に巻回されている。第１のインダクタの巻回数と第２のインダクタの巻回数は、互いに異なっている。

本発明の積層型電子部品において、第１のインダクタと第２のインダクタの各々は、少なくとも１つの導体層部と、複数のスルーホール列とを含んでいてもよい。複数のスルーホール列の各々は、２つ以上のスルーホールが直列に接続されることによって構成されていてもよい。少なくとも１つの導体層部と複数のスルーホール列は、軸の周りを周回するように交互に接続されていてもよい。

また、本発明の積層型電子部品において、第１のインダクタの開口部と第２のインダクタの開口部は、互いに対向していてもよい。

また、本発明の積層型電子部品は、更に、第１の信号端子と、第２の信号端子と、第１の信号端子と第２の信号端子とを接続する信号経路とを備えていてもよい。第１のインダクタと第２のインダクタの各々の両端は、信号経路に接続されていてもよい。

また、本発明の積層型電子部品は、更に、第１のインダクタおよび第２のインダクタを含むローパスフィルタを備えていてもよい。

また、本発明の積層型電子部品は、更に、第１のインダクタと第２のインダクタの各々に対して並列に接続されたキャパシタを備えていてもよい。この場合、第１のインダクタと第２のインダクタの各々は、少なくとも１つの導体層部と、複数のスルーホール列とを含んでいてもよい。複数のスルーホール列の各々は、２つ以上のスルーホールが直列に接続されることによって構成されていてもよい。少なくとも１つの導体層部と複数のスルーホール列は、軸の周りを周回するように交互に接続されていてもよい。キャパシタは、キャパシタ用導体層を含んでいてもよい。第１のインダクタと第２のインダクタの各々の少なくとも１つの導体層部は、積層方向に平行な一方向から見たときに、キャパシタ用導体層と重なっていてもよい。

また、本発明の積層型電子部品は、更に、積層方向に直交する方向に延びる他の軸を中心に巻回された第３のインダクタを備えていてもよい。第３のインダクタは、第１のインダクタと第２のインダクタが並ぶ方向の先に配置されていてもよい。第３のインダクタの開口部は、第１のインダクタの開口部および第２のインダクタの開口部とは対向しなくてもよい。

１…電子部品、２…第１のポート、３…第２のポート、４…第３のポート、５，６…信号経路、１０…第２のフィルタ、２０…第２のフィルタ、５０…積層体、５０Ａ…底面、５０Ｂ…上面、５０Ｃ～５０Ｆ…側面、５１～７３…誘電体層、Ｃ１１～Ｃ１３，Ｃ２１～Ｃ２６…キャパシタ、Ｌ１１～Ｌ１３，Ｌ２１，Ｌ２２…インダクタ。

Claims (8)

1. 第１のインダクタと、
   前記第１のインダクタに対して並列に接続された第２のインダクタと、
   前記第１のインダクタおよび前記第２のインダクタを一体化するための積層体であって、積層された複数の誘電体層を含む積層体とを備え、
   前記第１のインダクタと前記第２のインダクタの各々は、前記複数の誘電体層の積層方向に直交する方向に延びる軸を中心に巻回され、
   前記第１のインダクタの巻回数と前記第２のインダクタの巻回数は、互いに異なることを特徴とする積層型電子部品。
2. 前記第１のインダクタと前記第２のインダクタの各々は、少なくとも１つの導体層部と、複数のスルーホール列とを含み、
   前記複数のスルーホール列の各々は、２つ以上のスルーホールが直列に接続されることによって構成され、
   前記少なくとも１つの導体層部と前記複数のスルーホール列は、前記軸の周りを周回するように交互に接続されていることを特徴とする請求項１記載の積層型電子部品。
3. 前記第１のインダクタの開口部と前記第２のインダクタの開口部は、互いに対向していることを特徴とする請求項１記載の積層型電子部品。
4. 更に、第１の信号端子と、
   第２の信号端子と、
   前記第１の信号端子と前記第２の信号端子とを接続する信号経路とを備え、
   前記第１のインダクタと前記第２のインダクタの各々の両端は、前記信号経路に接続されていることを特徴とする請求項１記載の積層型電子部品。
5. 更に、前記第１のインダクタおよび前記第２のインダクタを含むローパスフィルタを備えたことを特徴とする請求項１記載の積層型電子部品。
6. 更に、前記第１のインダクタと前記第２のインダクタの各々に対して並列に接続されたキャパシタを備えたことを特徴とする請求項１記載の積層型電子部品。
7. 前記第１のインダクタと前記第２のインダクタの各々は、少なくとも１つの導体層部と、複数のスルーホール列とを含み、
   前記複数のスルーホール列の各々は、２つ以上のスルーホールが直列に接続されることによって構成され、
   前記少なくとも１つの導体層部と前記複数のスルーホール列は、前記軸の周りを周回するように交互に接続され、
   前記キャパシタは、キャパシタ用導体層を含み、
   前記第１のインダクタと前記第２のインダクタの各々の前記少なくとも１つの導体層部は、前記積層方向に平行な一方向から見たときに、前記キャパシタ用導体層と重なっていることを特徴とする請求項６記載の積層型電子部品。
8. 更に、前記積層方向に直交する方向に延びる他の軸を中心に巻回された第３のインダクタを備え、
   前記第３のインダクタは、前記第１のインダクタと前記第２のインダクタが並ぶ方向の先に配置され、
   前記第３のインダクタの開口部は、前記第１のインダクタの開口部および前記第２のインダクタの開口部とは対向しないことを特徴とする請求項１ないし７のいずれかに記載の積層型電子部品。

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