TWI858953B - 積層型電子零組件 - Google Patents

Abstract

一種電子零組件，其具備有包含複數個第1導體與複數個第2導體的積層體。複數個第1導體包含第1導體群。複數個第2導體包含第2導體群，該第2導體群所配置之區域係鄰接於第1導體群所配置之區域。複數個第1導體進而包含第3導體群，該第3導體群所配置之區域位於如下位置，即，鄰接於第2導體群所配置之區域，並且在與第1導體群所配置之區域之間夾著第2導體群所配置之區域。第1導體群構成複數個並聯共振電路。第2導體群構成串聯共振電路。第3導體群構成其他並聯共振電路。

Description

積層型電子零組件

本發明係關於一種具備有複數個並聯共振電路及複數個串聯共振電路的積層型電子零組件。

在小型移動體通信機器中，廣泛地使用以下構成，即，設置在系統及使用頻帶不同之複數個應用中被共通地使用的天線，將該天線收發之複數個信號使用分支濾波器進行分離。

一般而言，將第1頻帶內之頻率的第1信號、及較第1頻帶更高之第2頻帶內之頻率的第2信號加以分離的分支濾波器具備有共通埠、第1信號埠、第2信號埠、被設於自共通埠至第1信號埠之第1信號路徑的第1濾波器、及被設於自共通埠至第2信號埠之第2信號路徑的第2濾波器。作為第1及第2濾波器，例如，使用LC並聯共振器及LC串聯共振器，該等LC並聯共振器及LC串聯共振器係使用電感器與電容器而構成。

近年來，市場端要求小型移動體通信機器的小型化、省空間化，且亦要求被用於該通信機器之分支濾波器的小型化。若分支濾波器小型化，則有共振器間的電磁耦合變得過強之情形。藉此，有無法實現所期望之特性的情形。

在中國專利申請案公開第111164890A號說明書中，揭示了具備有LC並聯共振電路與LC串聯共振電路的高頻濾波器。LC並聯共振電路與LC串聯共振電路被設於連結2個輸入輸出端子的路徑。中國專利申請案公開第111164890A號說明書中揭示有如下技術：藉由使LC並聯共振電路之電感器的磁通量的方向與LC串聯共振電路之電感器的磁通量的方向正交，以使LC並聯共振電路的電感器與LC串聯共振電路的電感器不進行電磁耦合。

作為適合小型化之分支濾波器，已知有使用包含積層之複數個介電體層與複數個導體層的積層體者。在中國專利申請案公開第111164890A號說明書所揭示之技術中，需要用於改變2個電感器之方向而加以配置的空間。因此，當將中國專利申請案公開第111164890A號說明書所揭示之技術應用於使用積層體而構成之分支濾波器時，由於積層體內產生無用之空間，因此有分支濾波器的小型化困難之問題。

又，隨著分支濾波器加以分支濾波之信號的數量變多，LC並聯共振器的數量與LC串聯共振器的數量變多。因此，上述問題在三工器或四工器等多工器中變得顯著。

上述問題不限於分支濾波器，其符合包含複數個並聯共振電路與複數個串聯共振電路的全部積層型電子零組件。

本發明之目的在於提供一種可抑制並聯共振電路與串聯共振電路之間之電磁耦合的影響，且可小型化之積層型電子零組件。

本發明之積層型電子零組件具備有輸入端子、複數個輸出端子、複數個並聯共振電路、複數個串聯共振電路、及包含積層之複數個介電體層、複數個第1導體及複數個第2導體的積層體。複數個第1導體構成複數個並聯共振電路與複數個串聯共振電路中之一者。複數個第2導體構成複數個並聯共振電路與複數個串聯共振電路中之另一者。複數個第1導體包含第1導體群。複數個第2導體包含第2導體群，該第2導體群所配置之區域係鄰接於第1導體群所配置之區域。複數個第1導體進而包含第3導體群，該第3導體群所配置之區域位於如下位置，即，鄰接於第2導體群所配置之區域，並且在與第1導體群所配置之區域之間夾著第2導體群所配置之區域。

複數個輸出端子包含第1端子、第2端子及第3端子。第1導體群構成被設於連接輸入端子與第1端子之路徑的電路之至少一部分。第2導體群構成被設於連接輸入端子與第2端子之路徑的電路之至少一部分。第3導體群構成被設於連接輸入端子與第3端子之路徑的電路之至少一部分。

在本發明之積層型電子零組件中，第1導體群、第2導體群及第3導體群係如前述般配置。藉此，根據本發明，可抑制並聯共振電路與串聯共振電路之間之電磁耦合的影響，且將積層型電子零組件小型化。

本發明之其他目的、特徵及益處將藉由以下說明而充分明瞭。

以下，對本發明之實施形態，參照圖式而詳細地進行說明。首先，參照圖1，對本發明之一實施形態的積層型電子零組件(以下，僅記為電子零組件。)1之概略構成進行說明。圖1係顯示電子零組件1之構成的方塊圖。在圖1中，作為電子零組件1之例，顯示了分支濾波器(四工器)。

電子零組件1具備有輸入埠10及複數個輸出埠。在本實施形態中，複數個輸出埠包含第1輸出埠11、第2輸出埠12、第3輸出埠13及第4輸出埠14。第1輸出埠11使第1通帶內之頻率的信號選擇性地通過。第2輸出埠12使第2通帶內之頻率的信號選擇性地通過。第3輸出埠13使第3通帶內之頻率的信號選擇性地通過。第4輸出埠14使第4通帶內之頻率的信號選擇性地通過。

第2通帶係較第1通帶更高之頻帶。第4通帶係較第3通帶更高之頻帶。第3通帶亦可為較第2通帶更高之頻帶。或是，第4通帶亦可為較第1通帶更低之頻帶。在此情形下，第3通帶亦為較第1通帶更低之頻帶。在以下之說明中，設定第3通帶係較第2通帶更高之頻帶。

電子零組件1進而具備有第1雙工器20、第2雙工器30、及第3雙工器40。第1雙工器20具有輸入端20a、及2個輸出端20b、20c。第1雙工器20之輸入端20a連接於輸入埠10。

第2雙工器30具有輸入端30a、及2個輸出端30b、30c。第2雙工器30在電路構成上被設於第1雙工器20的輸出端20b與第1及第2輸出埠11、12之間。第2雙工器30之輸入端30a連接於第1雙工器20的輸出端20b。第2雙工器30之輸出端30b直接連接於第1輸出埠11。第2雙工器30之輸出端30c直接連接於第2輸出埠12。

第3雙工器40具有輸入端40a、及2個輸出端40b、40c。第3雙工器40在電路構成上被設於第1雙工器20的輸出端20c與第3及第4輸出埠13、14之間。第3雙工器40之輸入端40a連接於第1雙工器20的輸出端20c。第3雙工器40之輸出端40b直接連接於第3輸出埠13。第3雙工器40之輸出端40c直接連接於第4輸出埠14。

再者，在本申請案中，「電路構成上」之表現並非物理構成中之配置，而是用於指電路圖上之配置。

第1雙工器20被構成為，包含第2通帶但不包含第3通帶之頻帶的信號選擇性地通過輸出端20b，且包含第3通帶但不包含第2通帶之頻帶的信號選擇性地通過輸出端20c。在本實施形態中，尤其第1雙工器20包含：電路構成上被設於輸入端20a與輸出端20b之間的第1濾波器21、及電路構成上被設於輸入端20a與輸出端20c之間的第2濾波器22。第1濾波器21係，使包含第1通帶與第2通帶但不包含第3通帶之頻帶的信號選擇性地通過的濾波器。第2濾波器22係，使包含第3通帶及第4通帶但不包含第2通帶之頻帶的信號選擇性地通過之濾波器。

第2雙工器30被構成為，第1通帶內之頻率的信號選擇性地通過輸出端30b，且第2通帶內之頻率的信號選擇性地通過輸出端30c。在本實施形態中，尤其第2雙工器30包含：電路構成上被設於輸入端30a與輸出端30b之間的第3濾波器31、及電路構成上被設於輸入端30a與輸出端30c之間的第4濾波器32。第3濾波器31係，使第1通帶內之頻率的信號選擇性地通過之濾波器。第4濾波器32係，使第2通帶內之頻率的信號選擇性地通過之濾波器。

第3雙工器40被構成為，第3通帶內之頻率的信號選擇性地通過輸出端40b，且第4通帶內之頻率的信號選擇性地通過輸出端40c。在本實施形態中，尤其第3雙工器40包含：電路構成上被設於輸入端40a與輸出端40b之間的第5濾波器41、及電路構成上被設於輸入端40a與輸出端40c之間的第6濾波器42。第5濾波器41係，使第3通帶內之頻率的信號選擇性地通過之濾波器。第6濾波器42係，使第4通帶內之頻率的信號選擇性地通過之濾波器。

電子零組件1進而具備有：連接輸入埠10與第1輸出埠11的第1路徑P1、連接輸入埠10與第2輸出埠12的第2路徑P2、連接輸入埠10與第3輸出埠13的第3路徑P3、及連接輸入埠10與第4輸出埠14的第4路徑P4。第1及第2路徑P1、P2自第1雙工器20之輸入端20a至第2雙工器30之輸入端30a係同一路徑。第3及第4路徑P3、P4自第1雙工器20之輸入端20a至第3雙工器40之輸入端40a係同一路徑。

第1濾波器21被設於連接第1雙工器20之輸入端20a與輸出端20b的路徑，該路徑構成第1及第2路徑P1、P2各者的一部分。第2濾波器22被設於連接第1雙工器20之輸入端20a與輸出端20c的路徑，該路徑構成第3及第4路徑P3、P4各者的一部分。

第3及第4濾波器31、32被設於第1濾波器21的後段。又，第1及第2路徑P1、P2在第1濾波器21的後段分支。第3濾波器31被設於第1路徑P1。第4濾波器32被設於第2路徑P2。

第5及第6濾波器41、42被設於第2濾波器22的後段。又，第3及第4路徑P3、P4在第2濾波器22的後段分支。第5濾波器41被設於第3路徑P3。第6濾波器42被設於第4路徑P4。

被輸入至輸入埠10之第1通帶內之頻率的第1信號選擇性地通過第1路徑P1即第1及第3濾波器21、31，而自第1輸出埠11被輸出。被輸入至輸入埠10之第2通帶內之頻率的第2信號選擇性地通過第2路徑P2即第1及第4濾波器21、32，而自第2輸出埠12被輸出。被輸入至輸入埠10之第3通帶內之頻率的第3信號選擇性地通過第3路徑P3即第2及第5濾波器22、41，而自第3輸出埠13被輸出。被輸入至輸入埠10之第4通帶內之頻率的第4信號選擇性地通過第4路徑P4即第2及第6濾波器22、42，而自第4輸出埠14被輸出。如此，電子零組件1將第1至第4信號加以分離。

接著，參照圖2，對電子零組件1之電路構成的一例進行說明。圖2係顯示電子零組件1之電路構成之一例的電路圖。

首先，對第1雙工器20之構成進行說明。第1雙工器20之第1濾波器21包含並聯共振電路21A。在本實施形態中，尤其第1濾波器21之整體係由並聯共振電路21A構成。

第1雙工器20之第2濾波器22包含串聯共振電路22B。在本實施形態中，尤其第2濾波器22之整體係由串聯共振電路22B構成。

並聯共振電路係被構成為在特定之元件參數及特定之頻率中電流為最小的共振電路。在並聯共振電路中，於信號路徑(例如，第1至第4路徑P1～P4)與接地端之間設有電容器。串聯共振電路係被構成為例如在特定之元件參數及特定之頻率中電流為最大的共振電路。在串聯共振電路中，於信號路徑與接地端之間未設置電容器。

第1濾波器21(並聯共振電路21A)包含電感器L21、L22及電容器C21、C22。電感器L21之一端連接於第1雙工器20的輸入端20a。電感器L22之一端連接於電感器L21的另一端。電感器L22之另一端連接於第1雙工器20的輸出端20b。

電容器C21之一端連接於電感器L21、L22的連接點。電容器C21之另一端連接於接地端。電容器C22相對於電感器L22而並聯地連接。

第2濾波器22(串聯共振電路22B)包含電感器L23、L24、L25及電容器C23、C24、C25、C26。電感器L23之一端連接於第1雙工器20的輸入端20a。

電容器C23之一端連接於電感器L23的另一端。電容器C24之一端連接於電容器C23的另一端。電容器C25之一端連接於電容器C23的一端。電容器C25之另一端與電容器C26之一端連接於電容器C24的另一端。電容器C26之另一端連接於第1雙工器20的輸出端20c。

電感器L24之一端連接於電容器C23與電容器C24的連接點。電感器L25之一端連接於電容器C24與電容器C25的連接點。電感器L24、L25的各另一端連接於接地端。

接著，對第2雙工器30之構成進行說明。第2雙工器30之第3濾波器31包含並聯共振電路31A。在本實施形態中，尤其第3濾波器31之整體係由並聯共振電路31A構成。

第2雙工器30之第4濾波器32包含串聯共振電路32B。在本實施形態中，尤其第4濾波器32之整體係由串聯共振電路32B構成。

第3濾波器31(並聯共振電路31A)包含電感器L31、L32及電容器C31、C32。電感器L31之一端連接於第2雙工器30的輸入端30a。電感器L32之一端連接於電感器L31的另一端。電感器L32之另一端連接於第2雙工器30的輸出端30b。

電容器C31之一端連接於電感器L31、L32的連接點。電容器C31的另一端連接於接地端。電容器C32相對於電感器L32而並聯地連接。

第4濾波器32(串聯共振電路32B)包含電感器L33、L34及電容器C33、C34、C35。電感器L33之一端連接於第2雙工器30的輸入端30a。

電容器C33之一端連接於電感器L33的另一端。電容器C34之一端連接於電容器C33的另一端。電容器C34之另一端連接於第2雙工器30的輸出端30c。電容器C35之一端連接於電容器C33的一端。電容器C35之另一端連接於電容器C34的另一端。

電感器L34之一端連接於電容器C33與電容器C34的連接點。電感器L34的另一端連接於接地端。

接著，對第3雙工器40之構成進行說明。第3雙工器40之第5濾波器41包含並聯共振電路41A。在本實施形態中，尤其第5濾波器41之整體係由並聯共振電路41A構成。

第3雙工器40之第6濾波器42包含串聯共振電路42B、及並聯共振電路42A。串聯共振電路42B與並聯共振電路42A在電路構成上自第3雙工器40之輸入端40a側依序設置。

第5濾波器41(並聯共振電路41A)包含電感器L41、L42及電容器C41、C42。電感器L41之一端連接於第3雙工器40的輸入端40a。電感器L42之一端連接於電感器L41的另一端。電感器L42之另一端連接於第3雙工器40的輸出端40b。

電容器C41之一端連接於電感器L41、L42的連接點。電容器C41的另一端連接於接地端。電容器C42相對於電感器L42而並聯地連接。

第6濾波器42的串聯共振電路42B包含電感器L43、及電容器C43、C44、C45。電容器C43之一端連接於第3雙工器40的輸入端40a。電容器C44之一端連接於電容器C43的另一端。電容器C45之一端連接於電容器C43的一端。電容器C45之另一端連接於電容器C44的另一端。

電感器L43之一端連接於電容器C43與電容器C44的連接點。電感器L43的另一端連接於接地端。

第6濾波器42的並聯共振電路42A包含電感器L44、L45及電容器C46、C47、C48。電感器L44之一端連接於串聯共振電路42B之電容器C44的另一端。電感器L44之另一端連接於第3雙工器40的輸出端40c。

電容器C46之一端及電容器C48之一端連接於電感器L44的一端。電容器C47之一端與電容器C48之另一端連接於電感器L44的另一端。

電感器L45之一端連接於電容器C46、C47的各另一端。電感器L45的另一端連接於接地端。

並聯共振電路21A被設於連接第1雙工器20之輸入端20a與輸出端20b的路徑，該路徑構成第1及第2路徑P1、P2各者的一部分。串聯共振電路22B被設於連接第1雙工器20之輸入端20a與輸出端20c的路徑，該路徑構成第3及第4路徑P3、P4各者的一部分。

並聯共振電路31A及串聯共振電路32B被設於並聯共振電路21A的後段。並聯共振電路31A被設於第1路徑P1。串聯共振電路32B被設於第2路徑P2。

並聯共振電路41A及串聯共振電路42B被設於串聯共振電路22B的後段。並聯共振電路41A被設於第3路徑P3。串聯共振電路42B被設於第4路徑P4。

並聯共振電路42A被設於串聯共振電路42B的後段。又，並聯共振電路42A被設於第4路徑P4。

接著，參照圖3，對電子零組件1的其他構成進行說明。圖3係顯示電子零組件1之外觀的立體圖。

電子零組件1進而具備有包含積層之複數個介電體層及複數個導體的積層體50。積層體50係用於將輸入埠10、第1至第4輸出埠11～14及第1至第3雙工器20、30、40一體化者。第1至第3雙工器20、30、40分別使用複數個導體構成。

積層體50具有位於複數個介電體層之積層方向T兩端的底面50A及上面50B、及連接底面50A與上面50B的4個側面50C～50F。側面50C、50D相互朝向相反側，側面50E、50F亦相互朝向相反側。側面50C～50F相對於上面50B及底面50A而成為垂直。

此處，如圖3所示，定義X方向、Y方向、Z方向。X方向、Y方向、Z方向相互正交。在本實施形態中，將平行於積層方向T的一方向作為Z方向。又，將與X方向相反的方向作為-X方向，將與Y方向相反的方向作為-Y方向，將與Z方向相反的方向作為-Z方向。又，「自積層方向T觀察時」之表現係意味著自遠離Z方向或-Z方向之位置觀察對象物。

如圖3所示，底面50A位於積層體50之-Z方向的端部。上面50B位於積層體50之Z方向的端部。側面50C位於積層體50之-X方向的端部。側面50D位於積層體50之X方向的端部。側面50E位於積層體50之-Y方向的端部。側面50F位於積層體50之Y方向的端部。

電子零組件1進而具備有輸入端子111及複數個輸出端子。複數個輸出端子包含輸出端子113、115、116、117。電子零組件1進而具備有連接於接地端之接地端子112、114、118、119。輸入端子111、輸出端子113、115、116、117及接地端子112、114、118、119被設於積層體50的底面50A。

輸入端子111被配置在，存在於底面50A、側面50C與側面50E交叉之位置的角部附近。輸出端子113被配置在，存在於底面50A、側面50D與側面50E交叉之位置的角部附近。輸出端子115被配置在，存在於底面50A、側面50D與側面50F交叉之位置的角部附近。輸出端子117被配置在，存在於底面50A、側面50C與側面50F交叉之位置的角部附近。

接地端子112被配置於輸入端子111與輸出端子113之間。接地端子114被配置於輸出端子113與輸出端子115之間。輸出端子116被配置於輸出端子115與輸出端子117之間。接地端子118被配置於輸入端子111與輸出端子117之間。接地端子119被配置於底面50A的中央。

輸入端子111對應於輸入埠10，輸出端子113對應於第4輸出埠14，輸出端子115對應於第3輸出埠13，輸出端子116對應於第2輸出埠12，輸出端子117對應於第1輸出埠11。因此，輸入埠10及第1至第4輸出埠11～14被設於積層體50的底面50A。

接著，參照圖4A至圖13，對構成積層體50之複數個介電體層及複數個導體的一例進行說明。在此例中，積層體50具有積層之28層介電體層。以下，將該28層介電體層自下依序稱為第1層至第28層介電體層。又，將第1層至第28層介電體層以符號51～78表示。

在圖4A至圖12B中，複數個圓表示複數個通孔。在介電體層51～76各者形成有複數個通孔。複數個通孔分別藉由對通孔用的孔填充導電膠而形成。複數個通孔各者連接於導體層或其他通孔。

圖4A顯示第1層介電體層51的圖案形成面。在介電體層51之圖案形成面，形成有輸入端子111、輸出端子113、115、116、117及接地端子112、114、118、119。圖4B顯示第2層介電體層52的圖案形成面。在介電體層52之圖案形成面，形成有導體層521、522、523、524、525、526。

圖4C顯示第3層介電體層53的圖案形成面。在介電體層53之圖案形成面，形成有導體層531、532、533、534、535、536、537、538、539。導體層532連接於導體層531。導體層538連接於導體層537。

圖5A顯示第4層介電體層54的圖案形成面。在介電體層54之圖案形成面，形成有導體層541、542、543、544、545、546。圖5B顯示第5層介電體層55的圖案形成面。在介電體層55之圖案形成面，形成有導體層551、552、553、554、555。圖5C顯示第6層介電體層56的圖案形成面。在介電體層56之圖案形成面，形成有導體層561、562。

圖6A顯示第7層之介電體層57的圖案形成面。在介電體層57之圖案形成面，形成有導體層571。圖6B顯示第8層介電體層58的圖案形成面。在介電體層58之圖案形成面，形成有導體層581、582、583、584、585、586。圖6C顯示第9層介電體層59的圖案形成面。在介電體層59之圖案形成面，形成有導體層592、594、595、596。

圖7A顯示第10層介電體層60的圖案形成面。在介電體層60之圖案形成面，形成有導體層602、604、605。圖7B顯示第11層介電體層61的圖案形成面。在介電體層61之圖案形成面，形成有導體層611、612、613、614、615。圖7C顯示第12層介電體層62的圖案形成面。在介電體層62之圖案形成面，形成有導體層621、622、623、624、625。

圖8A顯示第13層介電體層63的圖案形成面。在介電體層63之圖案形成面，形成有導體層631、632、633、634。圖8B顯示第14層介電體層64的圖案形成面。在介電體層64之圖案形成面，形成有導體層641、642、643、644。圖8C顯示第15層介電體層65的圖案形成面。在介電體層65之圖案形成面，形成有導體層652、653。

圖9A顯示第16層介電體層66的圖案形成面。在介電體層66之圖案形成面，形成有導體層662、663。圖9B顯示第17層介電體層67的圖案形成面。在介電體層67之圖案形成面，形成有導體層674、675。圖9C顯示第18層介電體層68的圖案形成面。在介電體層68之圖案形成面，形成有導體層684、685。

圖10A顯示第19層介電體層69的圖案形成面。在介電體層69之圖案形成面，形成有導體層692、693、694、695。圖10B顯示第20層介電體層70的圖案形成面。在介電體層70之圖案形成面，形成有導體層702、703、704、705。圖10C顯示第21層介電體層71的圖案形成面。在介電體層71之圖案形成面，形成有導體層711、712、713、714、715。

圖11A顯示第22層介電體層72的圖案形成面。在介電體層72之圖案形成面，形成有導體層721、722、723、724、725。圖11B顯示第23層介電體層73的圖案形成面。在介電體層73之圖案形成面，形成有導體層731、732、733、734、735、736。圖11C顯示第24層介電體層74的圖案形成面。在介電體層74之圖案形成面，形成有導體層741、742、743、744、745、746。

圖12A顯示第25層介電體層75的圖案形成面。在介電體層75之圖案形成面，形成有導體層751、752、753、754。導體層754連接於導體層752。圖12B顯示第26層介電體層76的圖案形成面。在介電體層76之圖案形成面，形成有導體層761、762、763、764、765、766。導體層764連接於導體層763。導體層766連接於導體層764。在圖12B中，以虛線表示2個導體層的邊界。圖12C顯示第27層介電體層77的圖案形成面。在介電體層77之圖案形成面，形成有導體層771、772、773。導體層773連接於導體層772。

圖13顯示第28層介電體層78的圖案形成面。在介電體層78之圖案形成面，形成有標記781。

圖3所示之積層體50係，以第1層介電體層51的圖案形成面成為積層體50的底面50A，且與第28層介電體層78之圖案形成面相反側的面成為積層體50的上面50B之方式，將第1層至第28層介電體層51～78加以積層而構成。

圖4A至圖12B所示之複數個通孔各者在積層第1層至第27層介電體層51～77時，連接於在積層方向T重疊之導體層或在積層方向T重疊之其他通孔。又，圖4A至圖12B所示之複數個通孔之中，位於端子內或導體層內之通孔係連接於該端子或該導體層。

圖14顯示第1層至第28層介電體層51～78被積層而構成之積層體50的內部。如圖14所示，在積層體50之內部，積層有圖4A至圖12C所示之複數個導體層及複數個通孔。再者，圖14中省略了標記781。

積層體50例如將介電體層51～78的材料設為陶瓷，藉由低溫共燒法而製作。在此情形下，首先，分別製作之後成為介電體層51～78的複數個陶瓷生胚片(ceramic green sheet)。在各陶瓷生胚片，形成有之後成為複數個導體層的複數個燒結前導體層、及之後成為複數個通孔的複數個燒結前通孔。接著，將複數個陶瓷生胚片加以積層，製作生胚片積層體。接著，切斷該生胚片積層體，製作燒結前積層體。接著，藉由低溫共燒步驟而將該燒結前積層體中之陶瓷與導體加以燒結，使積層體50完成。

以下，對圖2所示之電子零組件1之電路的構成要件、與圖4B至圖12C所示之積層體50內部的構成要件之對應關係進行說明。首先，對第1濾波器21之並聯共振電路21A的構成要件進行說明。電感器L21係由導體層711、721、731、741構成。電感器L22係由導體層611、621、631、641構成。

電容器C21係由導體層531、541、及該等導體層之間的介電體層53構成。電容器C22係由導體層541、551、及該等導體層之間的介電體層54構成。

接著，對第2濾波器22之串聯共振電路22B的構成要件進行說明。電感器L23係由導體層692、702、712、722、732、742構成。電感器L24係由導體層592、602、612、622、632、642、652、662構成。電感器L25係由導體層613、623、633、643、653、663構成。

電容器C23係由導體層761、771、及該等導體層之間的介電體層76構成。電容器C24係由導體層761、772、及該等導體層之間的介電體層76構成。電容器C25係由導體層762、772、及該等導體層之間的介電體層76構成。電容器C26係由導體層763、773、及該等導體層之間的介電體層76構成。

接著，對第3濾波器31之並聯共振電路31A的構成要件進行說明。電感器L31係由導體層693、703、713、723、733、743構成。電感器L32係由導體層594、604、614、624構成。

電容器C31係由導體層532、542、552、561、及該等導體層之間的介電體層53、54、55構成。電容器C32係由導體層533、542、561、571、及該等導體層之間的介電體層53、56構成。

接著，對第4濾波器32之串聯共振電路32B的構成要件進行說明。電感器L33係由導體層595、605、615、625構成。電感器L34係由導體層674、684、694、704、714、724、734、744構成。

電容器C33係由導體層553、562、及該等導體層之間的介電體層55構成。電容器C34係由導體層534、543、553、及該等導體層之間的介電體層53、54構成。電容器C35係由導體層535、543、及該等導體層之間的介電體層53構成。

接著，對第5濾波器41之並聯共振電路41A的構成要件進行說明。電感器L41係由導體層715、725、735、745構成。電感器L42係由導體層736、746、連接導體層554與導體層736之串聯連接的複數個通孔、及連接導體層544與導體層736之串聯連接的複數個通孔構成。

電容器C41係由導體層536、544、及該等導體層之間的介電體層53構成。電容器C42係由導體層544、554、及該等導體層之間的介電體層54構成。

接著，對第6濾波器42之串聯共振電路42B的構成要件進行說明。電感器L43係由導體層675、685、695、705構成。

電容器C43係由導體層752、764、及該等導體層之間的介電體層75構成。電容器C44係由導體層753、764、及該等導體層之間的介電體層75構成。電容器C45係由導體層754、765、及該等導體層之間的介電體層75構成。

接著，對第6濾波器42之並聯共振電路42A的構成要件進行說明。電感器L44係由導體層634、644、連接導體層586與導體層634之串聯連接的複數個通孔、及連接導體層546與導體層634之串聯連接的複數個通孔構成。電感器L45係由導體層525構成。

電容器C46係由導體層537、545、及該等導體層之間的介電體層53構成。電容器C47係由導體層538、546、及該等導體層之間的介電體層53構成。電容器C48係由導體層546、555、及該等導體層之間的介電體層54構成。

接著，參照圖2、圖4A至圖15，對本實施形態之電子零組件1之構造上的特徵進行說明。圖15係顯示積層體50之內部的俯視圖。

電子零組件1具備有複數個並聯共振電路、及複數個串聯共振電路。在本實施形態中，尤其複數個並聯共振電路包含並聯共振電路21A、31A、41A、42A。複數個串聯共振電路包含串聯共振電路22B、32B、42B。

積層體50包含複數個導體即複數個導體層及複數個通孔。在本實施形態中，積層體50包含有複數個第1導體及複數個第2導體而作為複數個導體。複數個第1導體構成複數個並聯共振電路與複數個串聯共振電路中之一者。複數個第2導體構成複數個並聯共振電路與複數個串聯共振電路中之另一者。以下，以複數個第1導體構成複數個並聯共振電路，且複數個第2導體構成複數個串聯共振電路之情形為例而進行說明。

在圖15中，分別由虛線包圍之4個區域R1、R2、R3、R4表示用於針對既定之每個群組而配置複數個第1導體及複數個第2導體的區域。區域R1係沿著側面50C的區域。區域R2係在區域R1與側面50D之間沿著側面50E的區域。區域R3位於區域R2與側面50F之間。區域R4位於區域R1與區域R3之間且位於區域R3與側面50F之間。又，區域R4鄰接於區域R1。區域R3被配置於在與區域R1之間夾著區域R4的位置。

複數個第1導體包含第1導體群G1。複數個第2導體包含第2導體群G4，其所配置之區域係鄰接於第1導體群所配置之區域。複數個第1導體進而包含第3導體群G3，其所配置之位置為，鄰接於第2導體群所配置之區域，並且在與第1導體群G1所配置之區域之間夾著第2導體群G4所配置之區域。在本實施形態中，尤其第1導體群G1被配置於區域R1，第2導體群G4被配置於區域R4，第3導體群G3被配置於區域R3。

第1導體群G1構成被設於第1路徑P1之電路的至少一部分。在本實施形態中，尤其第1導體群G1構成並聯共振電路21A、31A。第1導體群G1包含導體層531、532、533、541、542、551、552、561、571、594、604、611、614、621、624、631、641、693、703、711、713、721、723、731、733、741、743、及連接於該等導體層的複數個通孔。

第2導體群G4構成被設於第2路徑P2之電路的至少一部分。在本實施形態中，尤其第2導體群G4構成串聯共振電路32B。第2導體群G4包含導體層534、535、543、553、562、595、605、615、625、674、684、694、704、714、724、734、744、及連接於該等導體層的複數個通孔。

第3導體群G3構成被設於第3路徑P3之電路的至少一部分。在本實施形態中，尤其第3導體群G3構成並聯共振電路41A。第3導體群G3包含導體層536、544、554、715、725、735、736、745、746、連接於該等導體層的複數個通孔、連接導體層554與導體層736之串聯連接的複數個通孔、及連接導體層544與導體層736之串聯連接的複數個通孔。

又，複數個第1導體的一部分被配置於區域R1。上述複數個第1導體的一部分包含第1導體群G1。在本實施形態中，尤其上述複數個第1導體的一部分為第1導體群G1本身。

複數個第2導體的一部分G2被配置於區域R2。複數個第2導體的一部分G2構成被設於第4路徑P4之電路的至少一部分。在本實施形態中，尤其複數個第2導體的一部分G2構成串聯共振電路22B、42B。複數個第2導體的一部分G2包含導體層592、602、612、613、622、623、632、633、642、643、652、653、662、663、675、685、692、695、702、705、712、722、732、742、752～754、761～765、771～773、及連接於該等導體層的複數個通孔。

複數個第1導體之中，構成並聯共振電路42A之複數個導體可被配置於區域R2，亦可被配置於區域R2與側面50D之間的區域。上述複數個導體係導體層525、537、538、545、546、555、634、644、連接於該等導體層的複數個通孔、連接導體層586與導體層634之串聯連接的複數個通孔、及連接導體層546與導體層634之串聯連接的複數個通孔。

接著，顯示本實施形態之電子零組件1之特性的一例。圖16係顯示電子零組件1之通過衰減特性的特性圖。在圖16中，橫軸表示頻率，縱軸表示衰減量。在圖16中，符號101表示輸入埠10與第1輸出埠11之間的通過衰減特性。符號102表示輸入埠10與第2輸出埠12之間的通過衰減特性。符號103表示輸入埠10與第3輸出埠13之間的通過衰減特性。符號104表示輸入埠10與第4輸出埠14之間的通過衰減特性。

接著，對本實施形態之電子零組件1的作用及效果進行說明。在本實施形態中，在區域R1配置有構成並聯共振電路21A、31A的複數個導體，在區域R4配置有構成串聯共振電路32B的複數個導體，在區域R3配置有構成並聯共振電路41A的複數個導體。在本實施形態中，沿著側面50D，並聯共振電路與串聯共振電路交互排列。

此處，考量2個串聯共振電路鄰接之情形。在此情形下，2個串聯共振電路之一者所包含之電感器與2個串聯共振電路之另一者所包含之電感器比較容易電磁耦合。因此，在此情形下，因電磁耦合之影響，有無法獲得所期望的特性之虞。為了降低電磁耦合的影響，需要擴大2個串聯共振電路的間隔。但是，如此一來，則存在具備有2個串聯共振電路之電子零組件的小型化變難之問題。該問題亦符合2個並聯共振電路鄰接之情形。

對此，在本實施形態中，如前述般，並聯共振電路與串聯共振電路交互排列。如此，不同種類之共振電路鄰接的情形相比於相同種類之共振電路鄰接的情形，其可降低電磁耦合的影響，且可縮小2個共振器間的間隔。藉此，根據本實施形態，可抑制2個共振電路之間之電磁耦合的影響，且將電子零組件1小型化。

再者，本發明不受限於上述實施形態，可進行各種變更。例如，亦可為，複數個第1導體構成複數個串聯共振電路，且複數個第2導體構成複數個並聯共振電路。在此情形下，亦可為，以在2個串聯共振電路之間配置並聯共振電路之方式，將並聯共振電路與串聯共振電路交互排列。

如以上所說明般，本發明之積層型電子零組件具備有輸入端子、複數個輸出端子、複數個並聯共振電路、複數個串聯共振電路、及包含積層之複數個介電體層、複數個第1導體及複數個第2導體的積層體。複數個第1導體構成複數個並聯共振電路與複數個串聯共振電路中之一者。複數個第2導體構成複數個並聯共振電路與複數個串聯共振電路中之另一者。複數個第1導體包含第1導體群。複數個第2導體包含第2導體群，該第2導體群所配置之區域係鄰接於第1導體群所配置之區域。複數個第1導體進而包含第3導體群，該第3導體群所配置之區域位於如下位置，即，鄰接於第2導體群所配置之區域，並且在與第1導體群所配置之區域之間夾著第2導體群所配置之區域。

複數個輸出端子包含第1端子、第2端子及第3端子。第1導體群構成被設於連接輸入端子與第1端子之路徑的電路之至少一部分。第2導體群構成被設於連接輸入端子與第2端子之路徑的電路之至少一部分。第3導體群構成被設於連接輸入端子與第3端子之路徑的電路之至少一部分。

在本發明之積層型電子零組件中，積層體亦可具有第1側面與第2側面。複數個第1導體的一部分亦可被配置於沿著第1側面的第1區域。複數個第2導體的一部分亦可被配置於沿著第2側面的第2區域。被配置於第1區域之複數個第1導體的一部分亦可包含第1導體群。第2導體群亦可被配置於鄰接於第1區域的區域。第3導體群亦可被配置於鄰接於第2區域的區域。複數個輸出端子亦可進而包含第4端子。被配置於第2區域之複數個第2導體的一部分亦可構成被設於連接輸入端子與第4端子之路徑的電路之至少一部分。

又，在本發明之積層型電子零組件中，複數個第1導體亦可構成複數個並聯共振電路。複數個第2導體亦可構成複數個串聯共振電路。

根據以上說明，明顯可實施本發明之各種態樣或變化例。因此，在申請專利範圍之均等的範圍內，即便為上述最佳形態以外的形態，仍可實施本發明。

1:電子零組件 10:輸入埠 11:第1輸出埠 12:第2輸出埠 13:第3輸出埠 14:第4輸出埠 20:第1雙工器 20a、30a、40a:輸入端 20b、20c、30b、30c、40b、40c:輸出端 21:第1濾波器 21A、31A、41A、42A:並聯共振電路 22:第2濾波器 22B、32B、42B:串聯共振電路 30:第2雙工器 31:第3濾波器 32:第4濾波器 40:第3雙工器 41:第5濾波器 42:第6濾波器 50:積層體 50A:底面 50B:上面 50C～50F:側面 51～78:介電體層 101～104:通過衰減特性 111:輸入端子 112、114、118、119:接地端子 113、115、116、117:輸出端子 521～526、531～539、541～546、551～555、561、562、571、581～586、592、594～596、602、604、605、611～615、621～625、631～634、641～644、652、653、662、663、674、675、684、685、692～695、702～705、711～715、721～725、731～736、741～746、751～754、761～766、771～773:導體層 781:標記 C21～C26、C31～C35、C41～C48:電容器 G1:第1導體群 G2:第2導體之一部分 G3:第3導體群 G4:第2導體群 L21～L25、L31～L34、L41～L45:電感器 P1:第1路徑 P2:第2路徑 P3:第3路徑 P4:第4路徑 R1～R4:區域 T:積層方向 X、Y、Z:方向

圖1係顯示本發明之一實施形態的積層型電子零組件之構成的方塊圖。

圖2係顯示本發明之一實施形態的積層型電子零組件的電路構成之一例的電路圖。

圖3係顯示本發明之一實施形態的積層型電子零組件之外觀的立體圖。

圖4A至圖4C係顯示本發明之一實施形態的積層型電子零組件之積層體中第1層至第3層介電體層的圖案形成面的說明圖。

圖5A至圖5C係顯示本發明之一實施形態的積層型電子零組件之積層體中第4層至第6層介電體層的圖案形成面的說明圖。

圖6A至圖6C係顯示本發明之一實施形態的積層型電子零組件之積層體中第7層至第9層介電體層的圖案形成面的說明圖。

圖7A至圖7C係顯示本發明之一實施形態的積層型電子零組件之積層體中第10層至第12層介電體層的圖案形成面的說明圖。

圖8A至圖8C係顯示本發明之一實施形態的積層型電子零組件之積層體中第13層至第15層介電體層的圖案形成面的說明圖。

圖9A至圖9C係顯示本發明之一實施形態的積層型電子零組件之積層體中第16層至第18層介電體層的圖案形成面的說明圖。

圖10A至圖10C係顯示本發明之一實施形態的積層型電子零組件之積層體中第19層至第21層介電體層的圖案形成面的說明圖。

圖11A至圖11C係顯示本發明之一實施形態的積層型電子零組件之積層體中第22層至第24層介電體層的圖案形成面的說明圖。

圖12A至圖12C係顯示本發明之一實施形態的積層型電子零組件之積層體中第25層至第27層介電體層的圖案形成面的說明圖。

圖13係顯示本發明之一實施形態的積層型電子零組件之積層體中第28層介電體層的圖案形成面的說明圖。

圖14係顯示本發明之一實施形態的積層型電子零組件之積層體之內部的立體圖。

圖15係顯示本發明之一實施形態的積層型電子零組件之積層體之內部的俯視圖。

圖16係顯示本發明之一實施形態的積層型電子零組件的通過衰減特性之一例的特性圖。

1:電子零組件 21A、31A、41A:並聯共振電路 32B、42B:串聯共振電路 50:積層體 50C～50F:側面 551、571、741、743、744、745、746、764、765、771、772、773:導體層 C22、C23、C24、C25、C26、C32、C44、C45:電容器 G1:第1導體群 G2:第2導體之一部分 G3:第3導體群 G4:第2導體群 L21、L31、L34、L41、L42:電感器 R1～R4:區域 X、Y、Z:方向

Claims (7)

1. 一種積層型電子零組件，其具備有： 輸入端子； 複數個輸出端子； 複數個並聯共振電路； 複數個串聯共振電路；及 包含積層之複數個介電體層、複數個第1導體、及複數個第2導體的積層體； 前述複數個第1導體構成前述複數個並聯共振電路與前述複數個串聯共振電路中之一者， 前述複數個第2導體構成前述複數個並聯共振電路與前述複數個串聯共振電路中之另一者， 前述複數個第1導體包含第1導體群， 前述複數個第2導體包含第2導體群，該第2導體群所配置之區域係鄰接於前述第1導體群所配置之區域， 前述複數個第1導體進而包含第3導體群，該第3導體群所配置之區域位於如下位置，即，鄰接於前述第2導體群所配置之區域，並且在與前述第1導體群所配置之區域之間夾著前述第2導體群所配置之區域， 前述複數個輸出端子包含第1端子、第2端子及第3端子， 前述第1導體群構成被設於連接前述輸入端子與前述第1端子之路徑的電路之至少一部分， 前述第2導體群構成被設於連接前述輸入端子與前述第2端子之路徑的電路之至少一部分， 前述第3導體群構成被設於連接前述輸入端子與前述第3端子之路徑的電路之至少一部分。
2. 如請求項1之積層型電子零組件，其中， 前述積層體具有第1側面與第2側面， 前述複數個第1導體的一部分被配置於沿著前述第1側面的第1區域， 前述複數個第2導體的一部分被配置於沿著前述第2側面的第2區域。
3. 如請求項2之積層型電子零組件，其中，被配置於前述第1區域之前述複數個第1導體的前述一部分包含前述第1導體群。
4. 如請求項2之積層型電子零組件，其中，前述第2導體群所配置之區域係鄰接於前述第1區域。
5. 如請求項2之積層型電子零組件，其中，前述第3導體群所配置之區域係鄰接於前述第2區域。
6. 如請求項2之積層型電子零組件，其中，前述複數個輸出端子進而包含第4端子， 被配置於前述第2區域之前述複數個第2導體的前述一部分構成被設於連接前述輸入端子與前述第4端子之路徑的電路之至少一部分。
7. 如請求項1至6中任一項之積層型電子零組件，其中，前述複數個第1導體構成前述複數個並聯共振電路， 前述複數個第2導體構成前述複數個串聯共振電路。