JP2023138170A - 半導体装置および半導体記憶装置 - Google Patents

Abstract

【課題】高い信頼性を有する半導体装置および半導体記憶装置を提供する。
【解決手段】半導体装置は、半導体基板の表面に設けられ、ｎ型の導電型を有する第１、第２の領域の間の表面に設けられた第３の領域と、第３の領域の上方に設けられたゲート絶縁膜と、ゲート絶縁膜の上方に設けられ、金属含有層を含むゲート電極と、ゲート電極の上方に設けられ、第１の電圧が印加される第１の導電体と、第１の領域の上方に設けられ、第２の電圧が印加される第２の導電体と、第１の領域の上方に設けられ、第３の電圧が印加される第３の導電体と、第１の領域と第３の導電体との間に設けられた金属酸化物膜と、を具備する。金属酸化物膜の上面は、第２方向において表面に対する高さが金属含有層の上面よりも低い領域を有する。
【選択図】図１

Description

本発明の実施形態は、半導体装置および半導体記憶装置に関する。

近年、メモリセルアレイと周辺回路とを含む半導体記憶装置等の半導体装置が知られている。

米国特許出願公開２０１６／００５６０６７号明細書

発明が解決しようとする課題の一つは、高い信頼性を有する半導体装置および半導体記憶装置を提供することである。

実施形態の半導体装置は表面を有する半導体基板と、表面に設けられ、ｎ型の導電型を有する第１の領域と、第１方向において第１の領域と離間して表面に設けられ、ｎ型の導電型を有する第２の領域と、第１の領域と第２の領域との間の表面に設けられた第３の領域と、表面と交差する第２方向において第３の領域の上方に設けられたゲート絶縁膜と、第２方向においてゲート絶縁膜の上方に設けられ、金属含有層を含むゲート電極と、第２方向においてゲート電極の上方に設けられ、ゲート電極に電気的に接続され、第１の電圧が印加される第１の導電体と、第２方向において第１の領域の上方に設けられ、第１の領域に電気的に接続され、第２の電圧が印加される第２の導電体と、第２方向において第１の領域の上方に設けられ、第１および第２の電圧のそれぞれよりも低い第３の電圧が印加される第３の導電体と、第２方向において第１の領域と第３の導電体との間に設けられた金属酸化物膜と、を具備する。金属酸化物膜の上面は、第２方向において表面に対する高さが金属含有層の上面よりも低い領域を有する。

メモリチップの構成例を示すブロック図である。 メモリチップ２ａの構成例を示すブロック図である。 メモリセルアレイ２０の回路構成を示す回路図である。 メモリチップ２ａの第１の構造例を示す断面模式図である 高電圧駆動トランジスタＨＶ－ＴＲおよび超低電圧駆動トランジスタＶＬＶ－ＴＲの構造例を説明するための断面模式図である 図５の一部の拡大図である メモリピラーの構造例を示す断面模式図である。 メモリチップ２ａの第２の構造例を示す断面模式図である。 高電圧駆動トランジスタＨＶ－ＴＲの電界分布を示す模式図である。 高電圧駆動トランジスタＨＶ－ＴＲの電界分布を示す模式図である。 高電圧駆動トランジスタＨＶ－ＴＲのＶｇｓ－Ｉｄ曲線の例を示す図である。 高電圧駆動トランジスタＨＶ－ＴＲの電界分布を示す模式図である。 高電圧駆動トランジスタＨＶ－ＴＲの電界分布を示す模式図である。 半導体装置の製造方法例を説明するための断面模式図である。 半導体装置の製造方法例を説明するための断面模式図である。 半導体装置の製造方法例を説明するための断面模式図である。 半導体装置の製造方法例を説明するための断面模式図である。 半導体装置の製造方法例を説明するための断面模式図である。 半導体装置の製造方法例を説明するための断面模式図である。

以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。

図１は、半導体装置の構造例を説明するための断面模式図であり、Ｘ軸方向と、当該表面に沿ってＸ軸に略垂直なＹ軸方向と、当該表面に略垂直なＺ軸方向と、を図示する。半導体記憶装置は、配線基板１と、チップ積層体２と、ボンディングワイヤ３と、絶縁樹脂層４と、を具備する。

配線基板１は、表面１ａと、表面１ａの反対側の表面１ｂと、表面１ａに設けられた複数の外部接続端子１ｃと、表面１ｂに設けられた複数のボンディングパッド１ｄと、を有する。配線基板１の例は、プリント配線板（ＰＷＢ）を含む。表面１ａおよび表面１ｂは、例えばＸ軸方向およびＹ軸方向に延在する。配線基板１の厚さ方向は、例えばＺ軸方向である。

外部接続端子１ｃは、例えば金、銅、はんだ等を用いて形成される。外部接続端子１ｃは、例えば、錫－銀系、錫－銀－銅系の鉛フリーはんだを用いて形成されてもよい。また、複数の金属材料の積層を用いて外部接続端子１ｃを形成してもよい。なお、図１では、導電性ボールを用いて外部接続端子１ｃを形成しているが、バンプを用いて外部接続端子１ｃを形成してもよい。

複数のボンディングパッド１ｄは、配線基板１の内部配線を介して複数の外部接続端子１ｃに接続される。複数のボンディングパッド１ｄは、例えば銅、銀、金、またはニッケル等の金属元素を含有する。例えば、電解めっき法または無電解めっき法等により上記材料を含むめっき膜を形成することにより複数のボンディングパッド１ｄを形成してもよい。また、導電性ペーストを用いて複数のボンディングパッド１ｄを形成してもよい。

チップ積層体２は、複数のメモリチップ２ａを含む。複数のメモリチップ２ａは、例えばＺ軸方向において、配線基板１の表面１ｂの上に段々に積層される。換言すると、複数のメモリチップ２ａは、互いに部分的に重畳する。複数のメモリチップ２ａは、例えばダイアタッチフィルム等の接着層を挟んで互いに接着される。図１に示すチップ積層体２は、４つのメモリチップ２ａを有するが、メモリチップ２ａの数は、図１に示す数に限定されない。

複数のメモリチップ２ａのそれぞれは、複数の接続パッド２ｂを有する。複数のメモリチップ２ａは、複数のボンディングワイヤ３を介して並列に接続されるとともにボンディングパッド１ｄに直列に接続される。

絶縁樹脂層４は、チップ積層体２を覆う。絶縁樹脂層４は、酸化シリコン（ＳｉＯ_２）等の無機充填材を含有し、例えば無機充填材を有機樹脂等と混合した封止樹脂を用いてトランスファモールド法、コンプレッションモールド法、インジェクションモールド法等のモールド法により形成される。

図２は、メモリチップ２ａの構成例を示すブロック図である。メモリチップ２ａは、メモリセルアレイ２０と、コマンドレジスタ２１と、アドレスレジスタ２２と、シーケンサ２３と、ドライバ２４と、ローデコーダ２５と、センスアンプ２６と、を含む。

メモリセルアレイ２０は、複数のブロックＢＬＫ（ＢＬＫ０～ＢＬＫ（Ｌ－１）（Ｌは２以上の自然数である））を含む。ブロックＢＬＫは、データを不揮発に記憶する複数のメモリトランジスタＭＴの集合である。

メモリセルアレイ２０は、複数のワード線ＷＬおよび複数のビット線ＢＬに接続される。各メモリトランジスタＭＴは、複数のワード線ＷＬの一つおよび複数のビット線ＢＬの一つに接続される。

コマンドレジスタ２１は、メモリコントローラから受信したコマンド信号ＣＭＤを保持する。コマンド信号ＣＭＤは、例えば、シーケンサ２３に読み出し動作、書き込み動作、および消去動作を実行させる命令データを含む。

アドレスレジスタ２２は、メモリコントローラから受信したアドレス信号ＡＤＤを保持する。アドレス信号ＡＤＤは、例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、およびカラムアドレスＣＡを含む。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、およびカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線ＷＬ、およびビット線ＢＬの選択に用いられる。

シーケンサ２３は、メモリチップ２ａの動作を制御する。シーケンサ２３は、例えばコマンドレジスタ２１に保持されたコマンド信号ＣＭＤに基づいてドライバ２４、ローデコーダ２５、およびセンスアンプ２６等を制御して、読み出し動作、書き込み動作、および消去動作等の動作を実行する。

ドライバ２４は、読み出し動作、書き込み動作、および消去動作等で使用される電圧を生成する。ドライバ２４は、例えばＤＡコンバータを含む。そして、ドライバ２４は、例えば、アドレスレジスタ２２に保持されたページアドレスＰＡに基づいて、選択されたワード線ＷＬに対応する信号線に、生成した電圧を印加する。

ローデコーダ２５は、アドレスレジスタ２２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ２０内の１つのブロックＢＬＫを選択する。そして、ローデコーダ２５は、例えば、選択されたワード線ＷＬに対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線ＷＬに転送する。

センスアンプ２６は、書き込み動作において、メモリコントローラから受信した書き込みデータＤＡＴに応じて、各ビット線ＢＬに所望の電圧を印加する。また、センスアンプ２６は、読み出し動作において、メモリセルに記憶されたデータをビット線ＢＬの電圧に基づいて判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラに転送する。

メモリチップ２ａとメモリコントローラとの間の通信は、例えば、ＮＡＮＤインターフェイス規格をサポートしている。例えば、メモリチップ２ａとメモリコントローラとの間の通信は、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、および入出力信号Ｉ／Ｏを使用する。

コマンドラッチイネーブル信号ＣＬＥは、メモリチップ２ａが受信した入出力信号Ｉ／Ｏがコマンド信号ＣＭＤであることを示す。アドレスラッチイネーブル信号ＡＬＥは、受信した信号Ｉ／Ｏがアドレス信号ＡＤＤであることを示す。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力をメモリチップ２ａに命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力をメモリチップ２ａに命令する信号である。

レディビジー信号ＲＢｎは、メモリチップ２ａがメモリコントローラからの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラに通知する信号である。

入出力信号Ｉ／Ｏは、例えば、８ビット幅の信号であり、コマンド信号ＣＭＤ、アドレス信号ＡＤＤ、書き込みデータ信号ＤＡＴ等の信号を含むことができる。

以上で説明したメモリチップ２ａおよびメモリコントローラは、それらの組み合わせにより１つの半導体記憶装置を構成してもよい。このような半導体記憶装置の例は、例えばＳＤカードのようなメモリカードや、ソリッドステートドライブ（ＳＳＤ）を含む。

次に、メモリセルアレイ２０の回路構成例について説明する。図３は、メモリセルアレイ２０の回路構成を示す回路図である。図３は、ブロックＢＬＫ０を例示するが、他のブロックＢＬＫの構成も同じである。

ブロックＢＬＫは、複数のストリングユニットＳＵを含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。なお、図３は、３つのストリングユニットＳＵ（ＳＵ０～ＳＵ２）を図示しているが、ストリングユニットＳＵの数は、特に限定されない。

各ＮＡＮＤストリングＮＳは、複数のビット線ＢＬ（ＢＬ０～ＢＬ（Ｎ－１）（Ｎは２以上の自然数である））の一つに接続される。各ＮＡＮＤストリングＮＳは、メモリトランジスタＭＴと、選択トランジスタＳＴ１と、選択トランジスタＳＴ２と、を含む。

メモリトランジスタＭＴは、制御ゲートと、電荷蓄積層と、を含み、データを不揮発に保持する。図３は、複数のメモリトランジスタＭＴ（ＭＴ０～ＭＴ（Ｍ－１）（Ｍは２以上の自然数））を図示するが、メモリトランジスタＭＴの数は、特に限定されない。なお、各ＮＡＮＤストリングＮＳは、ダミーメモリトランジスタを含んでいてもよい。ダミーメモリトランジスタは、メモリトランジスタＭＴの構造と同じ構造を有するが、データの保持には使用されない。

メモリトランジスタＭＴは、それぞれ電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電体層を用いたＦＧ型であってもよい。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。

選択トランジスタＳＴ１は、各種動作時におけるストリングユニットＳＵの選択に使用される。選択トランジスタＳＴ１の数は、特に限定されない。

選択トランジスタＳＴ２は、各種動作時におけるストリングユニットＳＵの選択に使用される。選択トランジスタＳＴ２の数は、特に限定されない。

各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、直列に接続されたメモリトランジスタＭＴの一端に接続される。直列に接続されたメモリトランジスタＭＴの他端は、選択トランジスタＳＴ２のドレインに接続される。

同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。各ストリングユニットＳＵの選択トランジスタＳＴ１のゲートは、それぞれ対応する選択ゲート線ＳＧＤに接続される。メモリトランジスタＭＴの制御ゲートは、それぞれ対応するワード線ＷＬに接続される。選択トランジスタＳＴ２のゲートは、対応する選択ゲート線ＳＧＳに接続される。

同じカラムアドレスＣＡが割り当てられた複数のＮＡＮＤストリングＮＳは、複数のブロックＢＬＫ間で同じビット線ＢＬに接続される。ソース線ＳＬは、複数のブロックＢＬＫ間で接続される。

（メモリチップ２ａの第１の構造例）
図４は、メモリチップ２ａの第１の構造例を示す断面模式図であり、半導体基板２００の表面に沿うＸ軸方向と、当該表面に沿ってＸ軸に略垂直なＹ軸方向と、当該表面に略垂直なＺ軸方向と、を図示する。

図４に示すメモリチップ２ａは、図１に示すメモリセルアレイ２０を含む第１の領域Ｒ１と、メモリセルアレイ２０の下方に、図１に示すコマンドレジスタ２１、アドレスレジスタ２２、シーケンサ２３、ドライバ２４、ローデコーダ２５、センスアンプ２６等の周辺回路を含む第２の領域Ｒ２と、を具備する。

図４は、半導体基板２００に設けられた高電圧駆動トランジスタＨＶ－ＴＲと、超低電圧駆動トランジスタＶＬＶ－ＴＲと、ソース線ＳＬと、メモリピラーＭＰと、選択ゲート線ＳＧＳと、ワード線ＷＬ（ワード線ＷＬ０～ワード線ＷＬ（Ｍ－１）と、選択ゲート線ＳＧＤと、ビット線ＢＬと、導電層２２５と、導電層２２６と、導電層２３１と、導電層２３２と、導電層２３３と、を図示する。各構成要素の間は、必要に応じて絶縁層が設けられる。

半導体基板２００は、表面２００ａと、表面２００ａの反対側の表面２００ｂと、を含む。半導体基板２００の例は、シリコン基板である。

高電圧駆動トランジスタＨＶ－ＴＲは、高電圧を取り扱うことを目的として、高い絶縁耐圧を有する。高電圧駆動トランジスタＨＶ－ＴＲの駆動電圧は、超低電圧駆動トランジスタＶＬＶ－ＴＲの駆動電圧よりも高い。高電圧駆動トランジスタＨＶ－ＴＲは、例えばＮチャネル型電界効果トランジスタ（Ｎｃｈ－ＦＥＴ）である。高電圧駆動トランジスタＨＶ－ＴＲは、例えばローデコーダ２５における高電圧転送用スイッチや、センスアンプ２６等の昇圧回路に用いられる。

超低電圧駆動トランジスタＶＬＶ－ＴＲは、高速動作を目的として、高電圧駆動トランジスタＨＶ－ＴＲよりも非常に低い絶縁耐圧を有する。超低電圧駆動トランジスタＶＬＶ－ＴＲは、例えばＮチャネル型電界効果トランジスタまたはＰチャネル型電界効果トランジスタ（Ｐｃｈ－ＦＥＴ）である。超低電圧駆動トランジスタＶＬＶ－ＴＲは、例えば低電圧駆動および高速動作が可能なインターフェイス等の周辺回路に適用可能である。

図５は、高電圧駆動トランジスタＨＶ－ＴＲおよび超低電圧駆動トランジスタＶＬＶ－ＴＲの構造例を説明するための断面模式図である。図６は、図５の一部の拡大図である。

図５は、高電圧駆動トランジスタＨＶ－ＴＲと、超低電圧駆動トランジスタＶＬＶ－ＴＲと、導電体２２１ａと、導電体２２１ｂと、導電体２２２ａと、導電体２２２ｂと、導電体２２３ａと、導電体２２３ｂと、導電体２２４と、を図示する。

高電圧駆動トランジスタＨＶ－ＴＲおよび超低電圧駆動トランジスタＶＬＶ－ＴＲは、Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ（ＳＴＩ）等の素子分離体により電気的に互いに分離される。図５は便宜のため互いに隣接するように高電圧駆動トランジスタＨＶ－ＴＲおよび超低電圧駆動トランジスタＶＬＶ－ＴＲを示すが、高電圧駆動トランジスタＨＶ－ＴＲおよび超低電圧駆動トランジスタＶＬＶ－ＴＲは、互いに離れた位置に設けられていてもよい。

高電圧駆動トランジスタＨＶ－ＴＲは、不純物領域２０１ａと、不純物領域２０２ａと、チャネル形成領域２０３ａと、ゲート絶縁膜２１１ａと、半導体層２１２ａと、金属含有層２１３ａと、絶縁層２１４ａと、を有する。

超低電圧駆動トランジスタＶＬＶ－ＴＲは、不純物領域２０１ｂと、不純物領域２０２ｂと、チャネル形成領域２０３ｂと、ゲート絶縁膜２１１ｂと、半導体層２１２ｂと、金属含有層２１３ｂと、絶縁層２１４ｂと、を有する。

不純物領域２０１ａおよび不純物領域２０２ａは、Ｘ軸方向において互いに離間して表面２００ａに設けられる。不純物領域２０１ａおよび不純物領域２０２ａは、ｎ型の導電型を有し、高電圧駆動トランジスタＨＶ－ＴＲのソース領域およびドレイン領域を形成する。不純物領域２０１ａおよび不純物領域２０２ａは、例えばリン（Ｐ）、ヒ素（Ａｓ）等のｎ型の導電型を付与するドナー不純物を含む。

チャネル形成領域２０３ａは、例えばＸ軸方向において不純物領域２０１ａと不純物領域２０２ａとの間の表面２００ａに設けられる。チャネル形成領域２０３ａは、不純物領域２０１ａおよび不純物領域２０２ａのそれぞれよりもドナー不純物の濃度（ドナー濃度）が低い。チャネル形成領域２０３ａは、例えばリン、ヒ素等のｎ型の導電型を付与するドナー不純物を含んでいてもよい。チャネル形成領域２０３ａは、例えばボロン（Ｂ）等のｐ型の導電型を付与するアクセプタ不純物を含んでいてもよい。チャネル形成領域２０３ａは、高電圧駆動トランジスタＨＶ－ＴＲのチャネルを形成する。

不純物領域２０１ｂおよび不純物領域２０２ｂは、Ｘ軸方向において互いに離間して表面２００ａに設けられる。不純物領域２０１ｂおよび不純物領域２０２ｂは、ｎ型またはｐ型の導電型を有し、超低電圧駆動トランジスタＶＬＶ－ＴＲのソース領域およびドレイン領域を形成する。ｐ型の導電型を有する不純物領域２０１ｂおよび不純物領域２０２ｂは、例えばボロン等のｐ型の導電型を付与するアクセプタ不純物を含む。ｎ型の導電型を有する不純物領域２０１ｂおよび不純物領域２０２ｂは、例えばリン、ヒ素等のｎ型の導電型を付与するドナー不純物を含む。

チャネル形成領域２０３ｂは、例えばＸ軸方向において不純物領域２０１ｂと不純物領域２０２ｂとの間の表面２００ａに設けられる。チャネル形成領域２０３ｂは、不純物領域２０１ｂおよび不純物領域２０２ｂのそれぞれよりも上記導電型を付与する不純物の濃度（ドナー濃度またはアクセプタ濃度）が低い。チャネル形成領域２０３ｂは、上記導電型と逆の導電型を付与する不純物を含んでいてもよい。チャネル形成領域２０３ｂは、超低電圧駆動トランジスタＶＬＶ－ＴＲのチャネルを形成する。

ゲート絶縁膜２１１ａは、Ｚ軸方向において、チャネル形成領域２０３ａの上に設けられる。ゲート絶縁膜２１１ｂは、チャネル形成領域２０３ｂの上に設けられる。ゲート絶縁膜２１１ａおよびゲート絶縁膜２１１ｂは、例えばシリコンと、酸素または窒素と、を含む。

ゲート絶縁膜２１１ａは、ゲート絶縁膜２１１ｂよりも厚いことが好ましい。これにおり、高電圧駆動トランジスタＨＶ－ＴＲの絶縁耐圧を超低電圧駆動トランジスタＶＬＶ－ＴＲの絶縁耐圧よりも高くできる。また、ゲート絶縁膜２１１ｂをゲート絶縁膜２１１ａよりも薄くすることにより、超低電圧駆動トランジスタＶＬＶ－ＴＲの動作速度を向上させることができる。

半導体層２１２ａは、Ｚ軸方向において、ゲート絶縁膜２１１ａの上に設けられる。半導体層２１２ｂは、ゲート絶縁膜２１１ｂの上に設けられる。半導体層２１２ａおよび半導体層２１２ｂは、ｎ型の導電型を有する半導体層であり、例えばドープされたリンを含有するポリシリコン層である。

金属含有層２１３ａは、Ｚ軸方向において、半導体層２１２ａの上に設けられる。金属含有層２１３ｂは、半導体層２１２ｂの上に設けられる。金属含有層２１３ａおよび金属含有層２１３ｂは、例えばタングステンまたはチタンを含む。

絶縁層２１４ａは、Ｚ軸方向において、金属含有層２１３ａの上に設けられる。絶縁層２１４ｂは、金属含有層２１３ｂの上に設けられる。絶縁層２１４ａおよび絶縁層２１４ｂは、ゲート電極の上にコンタクトプラグを形成する際のエッチングストッパとして機能する。絶縁層２１４ａおよび絶縁層２１４ｂは、例えばシリコンと、窒素と、を含む。

半導体層２１２ａおよび金属含有層２１３ａの積層はそれぞれ、高電圧駆動トランジスタＨＶ－ＴＲのゲート電極２１５ａを形成する。半導体層２１２ｂおよび金属含有層２１３ｂの積層はそれぞれ、超低電圧駆動トランジスタＶＬＶ－ＴＲのゲート電極２１５ｂを形成する。

絶縁層２１６ａは、半導体層２１２ａの側面に接し、金属含有層２１３ａの側面および絶縁層２１４ａの側面には接していない。絶縁層２１６ｂは、半導体層２１２ｂの側面に接し、金属含有層２１３ｂの側面および絶縁層２１４ｂの側面には接していない。絶縁層２１６ａおよび絶縁層２１６ｂは、シリコンと、酸素と、を含む。絶縁層２１６ａおよび絶縁層２１６ｂはそれぞれ、高電圧駆動トランジスタＨＶ－ＴＲおよび超低電圧駆動トランジスタＶＬＶ－ＴＲのサイドウォールとしての機能を有する。絶縁層２１６ａおよび絶縁層２１６ｂは、必ずしも設けられなくてもよい。

絶縁層２１７は、Ｚ軸方向において、不純物領域２０１ａ、不純物領域２０１ｂ、不純物領域２０２ａ、および不純物領域２０２ｂのそれぞれの上に設けられる。絶縁層２１７は、例えばシリコンと、酸素と、を含む。

絶縁層２１８は、絶縁層２１７の上に設けられる。絶縁層２１８は、例えばシリコンと、酸素または窒素と、を含む。絶縁層２１８は、層間絶縁膜としての機能を有する。

金属酸化物膜２１９は、Ｚ軸方向において、絶縁層２１４ａ、絶縁層２１６ａ、および絶縁層２１７のそれぞれの上に設けられる。金属酸化物膜２１９は、Ｚ軸方向において、不純物領域２０１ａ、不純物領域２０２ａ、およびチャネル形成領域２０３ａの上方に設けられる。図６に示すように、金属酸化物膜２１９の上面は、Ｚ軸方向において表面２００ａに対する高さが金属含有層２１３ａの上面Ｔ_２１３よりも低い領域２１９ａを有する。領域２１９ａは、さらに絶縁層２１６ａに接する領域２１９ｂを有していてもよい。領域２１９ｂは、半導体層２１２ａの側面に接する。

金属酸化物膜２１９の比誘電率は、９以上、好ましくは、１５以上である。金属酸化物膜２１９の比誘電率の上限は特に限定されないが、薄膜化することで結晶構造が変化し，実際の誘電率が下がるため，例えば２００以下である。金属酸化物膜２１９の例は、酸化ハフニウム（比誘電率：１５～１８）、立方晶酸化ハフニウム（比誘電率：４０）、窒化ハフニウムアルミネート（比誘電率：１８）、酸化タンタル（比誘電率：２２）、酸化チタン（比誘電率：８０）、酸化イットリウム（比誘電率：１５）、酸化ジルコニウム（比誘電率：２５）、酸化ランタン（比誘電率：３０）、α-ランタンアルミネート（比誘電率：３０）、ランタンセリウムシリケート（比誘電率：１７．４）、酸化セリウム（比誘電率：８０）、酸化アルミニウム（比誘電率：９～１０）等の膜が挙げられる。金属酸化物膜２１９の厚さは、特に限定されないが、例えば絶縁層２１７の厚さよりも薄い。

金属酸化物膜２１９は、Ｚ軸方向において、超低電圧駆動トランジスタＶＬＶ－ＴＲの上方には設けられておらず、不純物領域２０１ｂ、不純物領域２０２ｂ、およびチャネル形成領域２０３ｂの上方には設けられていないことが好ましい。これにより、超低電圧駆動トランジスタＶＬＶ－ＴＲの上方において、金属酸化物膜２１９を誘電体とする不要な容量の形成を防止できるため、例えば超低電圧駆動トランジスタＶＬＶ－ＴＲの動作速度の低下を抑制できる。

導電体２２１ａは、Ｚ軸方向においてゲート電極２１５ａの上方に設けられ、例えば絶縁層２１４ａを貫通するコンタクトプラグを介してゲート電極２１５ａに電気的に接続される。導電体２２１ａは、例えばワード線ＷＬに電気的に接続される。導電体２２１ａは、例えば電圧Ｖ１が印加される。電圧Ｖ１は、例えば２８Ｖ以上３２Ｖ以下である。

導電体２２２ａは、Ｚ軸方向において不純物領域２０１ａの上方に設けられ、例えばコンタクトプラグを介して不純物領域２０１ａに電気的に接続される。導電体２２２ａは、例えば電圧Ｖ２が印加される。電圧Ｖ２は、例えば２４Ｖ以上２６Ｖ以下である。

導電体２２３ａは、Ｚ軸方向において不純物領域２０２ａの上方に設けられ、例えばコンタクトプラグを介して不純物領域２０２ａに電気的に接続される。導電体２２３ａは、例えば電圧Ｖ３が印加される。電圧Ｖ３は、例えば２４Ｖ以上２６Ｖ以下である。

導電体２２４は、Ｚ軸方向において不純物領域２０１ａの上方に設けられる。導電体２２４は、ビット線ＢＬやワード線ＷＬ等に電気的に接続される。導電体２２４は、電圧Ｖ４が印加される。例えば、導電体２２４に電気的に接続されたビット線ＢＬやワード線ＷＬが非選択であるときの電圧Ｖ４は、電圧Ｖ１および電圧Ｖ２のそれぞれよりも低く、例えば０Ｖ以上１０Ｖ以下である。電圧Ｖ１および電圧Ｖ２のそれぞれと、電圧Ｖ４との差は、例えば２４．５Ｖ以上である。電圧Ｖ４は、電圧Ｖ３よりも低い。

図５は、Ｘ軸方向において、導電体２２１ａと導電体２２２ａとの間の３つの導電体２２４と、導電体２２１ａと導電体２２３ａとの間の２つの導電体２２４と、導電体２２２ａの導電体２２１ａと反対側の１つの導電体２２４と、を示しているが、導電体２２４の数は、図５に示す数に限定されない。複数の導電体２２４を設ける場合、複数の導電体２２４のそれぞれに印加される電圧Ｖ４は、互いに異なる値であってもよい。

導電体２２１ａないし導電体２２３ａ、および導電体２２４のそれぞれは、配線を形成する。導電体２２１ａないし導電体２２３ａ、および導電体２２４は、互いに同一層に形成される。よって、導電体２２４は、導電体２２１ａと導電体２２２ａとの間、または導電体２２１ａと導電体２２３ａとの間等に設けられる。

導電体２２１ｂは、Ｚ軸方向においてゲート電極２１５ｂの上方に設けられ、例えば絶縁層２１４ｂを貫通するコンタクトプラグを介してゲート電極２１５ｂに電気的に接続される。

導電体２２２ｂは、Ｚ軸方向において不純物領域２０１ｂの上方に設けられ、例えばコンタクトプラグを介して不純物領域２０１ｂに電気的に接続される。

導電体２２３ｂは、Ｚ軸方向において不純物領域２０２ｂの上方に設けられ、例えばコンタクトプラグを介して不純物領域２０２ｂに電気的に接続される。

導電体２２１ｂないし導電体２２３ｂのそれぞれは、配線としての機能を有する。導電体２２１ａないし導電体２２３ａ、および導電体２２４は、互いに同一層に形成される。

導電層２２５および導電層２２６は、例えば複数のコンタクトプラグを介して導電体２２４に接続される。

ソース線ＳＬは、電界効果トランジスタの上方に設けられる。選択ワード線ＳＧＳは、ソース線ＳＬの上方に設けられる。ワード線ＷＬは、選択ワード線ＳＧＳの上方に順に設けられる。選択ワード線ＳＧＤは、複数のワード線ＷＬの上方に設けられる。ビット線ＢＬは、選択ワード線ＳＧＤの上方に設けられる。

メモリピラーＭＰは、選択ワード線ＳＧＳ、複数のワード線ＷＬ、および選択ワード線ＳＧＤを含む積層体を貫通して延在する。ここで、メモリピラーＭＰの構造例について説明する。図７は、メモリピラーＭＰの構造例を示す断面模式図である。図７は、導電層２４１と、絶縁層２４２と、ブロック絶縁膜２５１と、電荷蓄積膜２５２と、トンネル絶縁膜２５３と、半導体層２５４と、コア絶縁層２５５と、キャップ層２５６と、導電層２３１と、を図示する。

導電層２４１および絶縁層２４２は、交互に積層されて積層体を構成する。複数の導電層２４１は、選択ゲート線ＳＧＳ、ワード線ＷＬ、選択ゲート線ＳＧＤをそれぞれ構成する。導電層２４１は、金属材料を含む。絶縁層２４２は、例えば酸化シリコンを含む。

ブロック絶縁膜２５１、電荷蓄積膜２５２、トンネル絶縁膜２５３、半導体層２５４、およびコア絶縁層２５５は、メモリピラーＭＰを構成する。メモリピラーＭＰの各構成要素は、Ｚ軸方向に沿って延伸する。１つのメモリピラーＭＰが１つのＮＡＮＤストリングＮＳに対応する。また、ブロック絶縁膜２５１、電荷蓄積膜２５２、およびトンネル絶縁膜２５３は、導電層２４１と絶縁層２４２との積層体と半導体層２５４との間にメモリ層を構成する。

ブロック絶縁膜２５１、トンネル絶縁膜２５３、およびコア絶縁層２５５は、例えば酸化シリコンを含む。電荷蓄積膜２５２は、例えば窒化シリコンを含む。半導体層２５４およびキャップ層２５６は、例えばポリシリコンを含む。

より具体的には、複数の導電層２４１を貫通してメモリピラーに対応するホールが形成される。ホールの側面にはブロック絶縁膜２５１、電荷蓄積膜２５２、及びトンネル絶縁膜２５３が順次積層されている。そして、側面がトンネル絶縁膜２５３に接するように半導体層２５４が形成される。

半導体層２５４は、Ｚ軸方向に沿って導電層２４１と絶縁層２４２との積層体を貫通する。半導体層２５４は、選択トランジスタＳＴ１、選択トランジスタＳＴ２、メモリトランジスタＭＴのチャネル形成領域を有する。よって、半導体層２５４は、選択トランジスタＳＴ１、選択トランジスタＳＴ２、メモリトランジスタＭＴの電流経路を接続する信号線として機能する。

コア絶縁層２５５は、半導体層２５４の内側に設けられる。コア絶縁層２５５は、半導体層２５４に沿って延在する。

キャップ層２５６は、半導体層２５４およびコア絶縁層２５５の上に設けられるとともに、トンネル絶縁膜２５３に接する。

導電層２３１の一つは、コンタクトプラグを介してキャップ層２５６に接する。導電層２３１の一つは、ビット線ＢＬを構成する。導電層２３１は、金属材料を含む。

導電層２３２および導電層２３３は、コンタクトプラグを介して導電層２３１に接続される。

各ワード線ＷＬを構成する導電層２４１およびメモリピラーＭＰは、メモリトランジスタＭＴを構成する。選択ゲート線ＳＧＤを構成する導電層２４１およびメモリピラーＭＰは、選択トランジスタＳＴ１を構成する。選択ゲート線ＳＧＳを構成する導電層２４１およびメモリピラーＭＰは、選択トランジスタＳＴ２を構成する。

（メモリチップ２ａの第２の構造例）
図８は、メモリチップ２ａの第２の構造例を示す断面模式図であり、半導体基板２００の表面２００ａに沿うＸ軸方向と、表面２００ａに沿ってＸ軸に略垂直なＹ軸方向と、表面２００ａに略垂直なＺ軸方向と、を図示する。なお、メモリチップ２ａの第１の構造例と同じ構成要素については、第１の構造例の説明を適宜援用できる。

図８に示すメモリチップ２ａは、メモリセルアレイ２０を含む第１の領域Ｒ１と、メモリセルアレイ２０の隣に並置され、コマンドレジスタ２１、アドレスレジスタ２２、シーケンサ２３、ドライバ２４、ローデコーダ２５、センスアンプ２６等の周辺回路を含む第２の領域Ｒ２と、を具備する。第１の領域Ｒ１および第２の領域Ｒ２は、別々の基板に設けられ、基板同士を貼り合わせることにより接合されている。

図８は、半導体基板２００に設けられた高電圧駆動トランジスタＨＶ－ＴＲおよび超低電圧駆動トランジスタＶＬＶ－ＴＲと、導電層２２７と、導電層２２８と、基板３００に設けられたメモリピラーＭＰと、選択ゲート線ＳＧＳと、ワード線ＷＬ（ワード線ＷＬ０～ワード線ＷＬ（Ｍ－１）と、選択ゲート線ＳＧＤと、ビット線ＢＬと、導電層２３１と、導電層２３４と、接続パッド２６１と、接続パッド２６２と、を図示する。

半導体基板２００は、図４に示す構造と同じであるため、ここでは説明を省略する。

高電圧駆動トランジスタＨＶ－ＴＲおよび超低電圧駆動トランジスタＶＬＶ－ＴＲの構造例は、図５に示す構造と同じであるため、ここでは説明を省略する。

メモリピラーＭＰは、選択ゲート線ＳＧＳ、複数のワード線ＷＬ、および選択ゲート線ＳＧＤを含む積層体を貫通して基板３００上の図示しない電極パッドに接続され、当該電極パッドを介して図示しないソース線ＳＬに接続される。その他のメモリピラーＭＰの構造例は、図７に示す構造と同じであるため、ここでは説明を省略する。

導電層２２８の一つは、コンタクトプラグおよび導電層２２７を介して導電体２２１ａ、導電体２２１ｂ、導電体２２２ａ、導電体２２２ｂ、導電体２２３ａ、導電体２２３ｂ、導電体２２４に接続される。導電体２２１ａ、導電体２２１ｂ、導電体２２２ａ、導電体２２２ｂ、導電体２２３ａ、導電体２２３ｂ、導電体２２４は、図５に示す構造と同じであるため、ここでは説明を省略する。

導電層２３４の一つは、コンタクトプラグおよび導電層２３１を介して基板３００上の図示しない電極パッドに接続される。導電層２３４の他の一つは、コンタクトプラグを介してビット線ＢＬに接続される。導電層２３４の別の他の一つは、コンタクトプラグおよび導電層２３１を介して選択ゲート線ＳＧＳ、複数のワード線ＷＬ、または選択ゲート線ＳＧＤに接続される。

接続パッド２６１は、半導体基板２００側の接続パッドである。接続パッド２６１は、コンタクトプラグを介して導電層２２８に接続される。接続パッド２６１は、例えば銅や銅合金等の金属材料を含む。

接続パッド２６２は、基板３００側の接続パッドである。接続パッド２６２は、コンタクトプラグを介して導電層２３４に接続される。接続パッド２６２は、例えば銅や銅合金等の金属材料を含む。

接続パッド２６１および接続パッド２６２は、例えば金属間の元素拡散、ファンデルワールス力、体積膨張や溶融による再結晶化等により直接接合される。さらに、絶縁物同士の元素拡散、ファンデルワールス力、脱水縮合やポリマー化等の化学反応等により直接接合することにより、別々の基板に設けられた第１の領域Ｒ１および第２の領域Ｒ２を貼り合わせることができる。

基板３００は、特に限定されないが、例えば配線基板を用いてもよい。基板３００は、例えば表面に複数の電極パッドを有する。複数の電極パッドは、メモリピラーＭＰやコンタクトプラグに接続される。

第１および第２の構造例で挙げたようなメモリチップ２ａでは、メモリセル数の増加に伴い、高電圧駆動トランジスタＨＶ－ＴＲのゲート電極やソース・ドレイン領域に電圧を供給するための配線と同一層に導電体２２４のような低い電圧が印加される配線を配置してチップサイズの増加を抑制する場合がある。しかしながら、この場合、高電圧駆動トランジスタＨＶ－ＴＲのオン電流が減少する場合がある。オン電流の減少は、例えば半導体記憶装置の動作不良の原因となる。

図９および図１０は、高電圧駆動トランジスタＨＶ－ＴＲの電界分布を示す模式図である。図９に示すように、導電体２２４を設けない場合、導電体２２１ａおよび導電体２２２ａに電圧Ｖ１、Ｖ２をそれぞれ印加すると、不純物領域２０１ａ近傍まで十分な電界を与えることができる。一方で、図１０に示すように、導電体２２４を設ける場合、導電体２２１ａおよび導電体２２２ａに電圧Ｖ１、Ｖ２をそれぞれ印加すると、導電体２２４に印加される電圧Ｖ４により形成される電界の影響により、不純物領域２０１ａ近傍まで十分な電界を与えることが困難である。

図１１は、高電圧駆動トランジスタＨＶ－ＴＲのＶｇｓ（ゲート－ソース間電圧）－Ｉｄ（ドレイン電流）曲線の例を示す図である。Ｖｇ－Ｉｄ曲線Ｃ１は、導電体２２４を設けない場合のＶｇ－Ｉｄ曲線であり、Ｖｇ－Ｉｄ曲線Ｃ２は、導電体２２４を設ける場合のＶｇ－Ｉｄ曲線である。図１１に示すように、導電体２２４を設ける場合、導電体２２４を設けない場合と比較してドレイン電流が低下する。

これに対し、本実施形態の半導体装置では、Ｚ軸方向において、不純物領域２０１ａと導電体２２４との間に金属酸化物膜２１９を形成する。金属酸化物膜２１９は、高い誘電率を有するため、導電体２２４を設ける場合であっても、不純物領域２０１ａ近傍まで十分な電界を与えることが可能である。これにより、高電圧駆動トランジスタＨＶ－ＴＲのオン電流の減少を抑制できる。

図１２および図１３は、高電圧駆動トランジスタＨＶ－ＴＲの電界分布を示す模式図である。図１２に示すように、Ｚ軸方向において不純物領域２０１ａの上方および絶縁層２１６ａの上方に、金属酸化物膜２１９の一部が金属含有層２１３ａの上面よりも低い位置に配置されている場合、導電体２２１ａおよび導電体２２２ａのそれぞれに電圧を印加すると、不純物領域２０１ａ近傍まで十分な電界を与えることができる。一方で、図１３に示すように、絶縁層１１６ａ上において金属酸化物膜２１９の一部が金属含有層２１３ａの上面よりも高い位置に配置されている場合、不純物領域２０１ａ近傍に与えられる電界が小さくなる。この場合、高電圧駆動トランジスタＨＶ－ＴＲのオン電流の減少を十分に抑制できない場合がある。

次に、半導体装置の製造方法例について図１４ないし図１９を参照して説明する。図１４ないし図１９は、半導体装置の製造方法例を説明するための断面模式図であり、Ｘ－Ｚ断面を示す。なお、ここでは、高電圧駆動トランジスタＨＶ－ＴＲおよび超低電圧駆動トランジスタＶＬＶ－ＴＲを形成してから導電体２２４を形成するまでの製造工程について説明する。

まず、図１４に示すように、高電圧駆動トランジスタＨＶ－ＴＲおよび超低電圧駆動トランジスタＶＬＶ－ＴＲを覆うように絶縁層２１７を形成し、絶縁層２１７を覆うように絶縁層２１８を形成する。絶縁層２１７および絶縁層２１８は、例えば化学気相成長法（ＣＶＤ）を用いて形成可能である。

次に、図１５に示すように、化学機械研磨（ＣＭＰ）を用いて絶縁層２１７および絶縁層２１８を厚さ方向に部分的に除去することにより、絶縁層２１４ａの上面および絶縁層２１４ｂの上面を露出させる。

次に、図１６に示すように、絶縁層２１８を厚さ方向に部分的に除去することにより、絶縁層２１８の上面が金属含有層２１３ａの上面よりも低くなるように加工する。絶縁層２１８は、例えば反応性イオンエッチング（ＲＩＥ）により部分的に除去可能である。

次に、図１７に示すように、絶縁層２１７の一部、ならびに絶縁層２１６ａおよび絶縁層２１６ｂの少なくとも一部を除去することにより、絶縁層２１６ａの上面および絶縁層２１６ｂの上面が金属含有層２１３ａの上面よりも低くなるように加工する。絶縁層２１７の一部、ならびに絶縁層２１６ａおよび絶縁層２１６ｂの少なくとも一部は、例えば反応性イオンエッチング（ＲＩＥ）により部分的に除去可能である。

次に、図１８に示すように、金属酸化物膜２１９を形成する。金属酸化物膜２１９は、例えばスパッタリングや原子層堆積法（ＡＬＤ）を用いて形成可能である。絶縁層２１４ａ、絶縁層２１４ｂ、絶縁層２１６ａ、絶縁層２１６ｂ、および絶縁層２１８を覆うように金属酸化物膜２１９を形成する場合には、金属酸化物膜２１９において不純物領域２０１ｂ、不純物領域２０２ｂおよびチャネル形成領域２０３ｂとの重畳部等の不要部分を除去することにより、金属酸化物膜２１９を、Ｚ軸方向から見たときに、超低電圧駆動トランジスタＶＬＶ－ＴＲの上方に形成せずに、高電圧駆動トランジスタＨＶ－ＴＲの上方に形成できる。

その後、図１９に示すように、導電体２２１ａ、導電体２２１ｂ、導電体２２２ａ、導電体２２２ｂ、導電体２２３ａ、導電体２２３ｂ、および導電体２２４を形成する。これらの導電体は、例えばスパッタリングや原子層堆積法（ＡＬＤ）を用いて形成可能である。

その他の構成要素の形成方法については、既知の方法を用いることができる。以上が半導体装置の製造方法例の説明である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…配線基板、１ａ…表面、１ｂ…表面、１ｃ…外部接続端子、１ｄ…ボンディングパッド、２…チップ積層体、２ａ…メモリチップ、２ｂ…接続パッド、３…ボンディングワイヤ、４…絶縁樹脂層、２０…メモリセルアレイ、２１…コマンドレジスタ、２２…アドレスレジスタ、２３…シーケンサ、２４…ドライバ、２５…ローデコーダ、２６…センスアンプ、２００…半導体基板、２００ａ…表面、２０１ａ…不純物領域、２０１ｂ…不純物領域、２０２ａ…不純物領域、２０２ｂ…不純物領域、２０３ａ…チャネル形成領域、２０３ｂ…チャネル形成領域、２１１ａ…ゲート絶縁膜、２１１ｂ…ゲート絶縁膜、２１２ａ…半導体層、２１２ｂ…半導体層、２１３ａ…金属含有層、２１３ｂ…金属含有層、２１４ａ…絶縁層、２１４ｂ…絶縁層、２１５ａ…ゲート電極、２１５ｂ…ゲート電極、２１６ａ…絶縁層、２１６ｂ…絶縁層、２１７…絶縁層、２１８…絶縁層、２１９…金属酸化物膜、２１９ａ…領域、２１９ｂ…領域、２２１…導電層、２２１ａ…導電体、２２１ａ…不純物領域、２２１ｂ…導電体、２２２ａ…導電体、２２２ｂ…導電体、２２３ａ…導電体、２２３ｂ…導電体、２２４…導電体、２２５…導電層、２２６…導電層、２２７…導電層、２２８…導電層、２３１…導電層、２３２…導電層、２３３…導電層、２３４…導電層、２４１…導電層、２４２…絶縁層、２５１…ブロック絶縁膜、２５２…電荷蓄積膜、２５３…トンネル絶縁膜、２５４…半導体層、２５５…コア絶縁層、２５６…キャップ層、２６１…接続パッド、２６２…接続パッド、３００…基板。

Claims (6)

1. 表面を有する半導体基板と、
   前記表面に設けられ、ｎ型の導電型を有する第１の領域と、
   第１方向において前記第１の領域と離間して前記表面に設けられ、ｎ型の導電型を有する第２の領域と、
   前記第１の領域と前記第２の領域との間の前記表面に設けられた第３の領域と、
   前記表面と交差する第２方向において前記第３の領域の上方に設けられたゲート絶縁膜と、
   前記第２方向において前記ゲート絶縁膜の上方に設けられ、金属含有層を含むゲート電極と、
   前記第２方向において前記ゲート電極の上方に設けられ、前記ゲート電極に電気的に接続され、第１の電圧が印加される第１の導電体と、
   前記第２方向において前記第１の領域の上方に設けられ、前記第１の領域に電気的に接続され、第２の電圧が印加される第２の導電体と、
   前記第２方向において前記第１の領域の上方に設けられ、前記第１および第２の電圧のそれぞれよりも低い第３の電圧が印加される第３の導電体と、
   前記第２方向において前記第１の領域と前記第３の導電体との間に設けられた金属酸化物膜と、
   を具備し、
   前記金属酸化物膜の上面は、前記第２方向において前記表面に対する高さが前記金属含有層の上面よりも低い領域を有する、半導体装置。
2. 前記第１の電圧および前記第２の電圧のそれぞれと、前記第３の電圧との差は、２４．５Ｖ以上である、請求項１に記載の半導体装置。
3. 前記第３の導電体は、前記第１方向において前記第１の導電体と前記第２の導電体との間に設けられる、請求項１または請求項２に記載の半導体装置。
4. 前記ゲート電極は、前記ゲート絶縁膜と前記金属含有層との間にｎ型の導電型を有する半導体層を備え、
   前記金属酸化物膜は、前記半導体層の側面に接する、請求項１ないし請求項３のいずれか一項に記載の半導体装置。
5. 表面を有する半導体基板と、
   前記表面に設けられ、ｎ型の導電型を有する第１の領域と、
   第１方向において前記第１の領域と離間して前記表面に設けられ、ｎ型の導電型を有する第２の領域と、
   前記第１の領域と前記第２の領域との間の前記表面に設けられた第３の領域と、
   前記表面と交差する第２方向において前記第３の領域の上方に設けられた第１のゲート絶縁膜と、
   前記第２方向において前記第１のゲート絶縁膜の上方に設けられ、第１の金属含有層を含む第１のゲート電極と、
   前記表面に設けられ、一導電型を有する第４の領域と、
   第３方向において前記第４の領域と離間して前記表面に設けられ、前記一導電型を有する第５の領域と、
   前記第４の領域と前記第５の領域との間の前記表面に設けられた第６の領域と、
   前記第２方向において前記第６の領域の上方に設けられた第２のゲート絶縁膜と、
   前記第２方向において前記第２のゲート絶縁膜の上方に設けられた第２のゲート電極と、
   前記第２方向において前記第１のゲート電極の上方に設けられ、前記第１のゲート電極に電気的に接続され、第１の電圧が印加される第１の導電体と、
   前記第２方向において前記第１の領域の上方に設けられ、前記第１の領域に電気的に接続され、第２の電圧が印加される第２の導電体と、
   前記第２方向において前記第１の領域の上方に設けられ、前記第１および第２の電圧のそれぞれよりも低い第３の電圧が印加される第３の導電体と、
   前記第２方向において前記第１の領域と前記第３の導電体との間に設けられ、前記第２方向において前記第４、前記第５および前記第６の領域のそれぞれの上方には設けられない金属酸化物膜と、
   を具備し、
   前記金属酸化物膜の上面は、前記第２方向において前記表面に対する高さが前記金属含有層の上面よりも低い領域を有する、半導体装置。
6. メモリセルと、
   前記メモリセルに電気的に接続されたワード線と、
   前記メモリセルに電気的に接続されたビット線と、
   表面を有する半導体基板と、
   前記表面に設けられ、ｎ型の導電型を有する第１の領域と、
   第１方向において前記第１の領域と離間して前記表面に設けられ、ｎ型の導電型を有する第２の領域と、
   前記第１の領域と前記第２の領域との間の前記表面に設けられた第３の領域と、
   前記表面と交差する第２方向において前記第３の領域の上方に設けられたゲート絶縁膜と、
   前記第２方向において前記ゲート絶縁膜の上方に設けられ、金属含有層を含むゲート電極と、
   前記第２方向において前記ゲート電極の上方に設けられ、前記ゲート電極に電気的に接続され、第１の電圧が印加される第１の導電体と、
   前記第２方向において前記第１の領域の上方に設けられ、前記第１の領域に電気的に接続され、第２の電圧が印加される第２の導電体と、
   前記第２方向において前記第１の領域の上方に設けられ、前記第１および第２の電圧のそれぞれよりも低い第３の電圧が印加される第３の導電体と、
   前記第２方向において前記第１の領域と前記第３の導電体との間に設けられた金属酸化物膜と、
   を具備し、
   前記第３の導電体は、前記ワード線または前記ビット線に電気的に接続され、
   前記金属酸化物膜の上面は、前記第２方向において前記表面に対する高さが前記金属含有層の上面よりも低い領域を有する、半導体記憶装置。

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