JP2023039618A - メモリデバイス - Google Patents

Abstract

【課題】メモリデバイスの信頼性を向上する。
【解決手段】実施形態のメモリデバイス１００は、メモリ素子１と、スイッチング素子２とを含み、スイッチング素子２は、第１の電極２１Ａと、第２の電極２１Ｂと、第１の電極２１Ａと第２の電極２１Ｂとの間の可変抵抗層２０と、を含む。第１及び第２の電極２１Ａ，２１Ｂのうち少なくとも一方は、第１の層２１２と、第１の層２１２と可変抵抗層２０との間の第２の層２１１と、第１の層２１１と第２の層２１２との間の第３の層２１０と、を含む。第１及び第２の層２１１，２１２のそれぞれは、炭素、窒化炭素、窒化チタン、窒化タンタル、タングステン、窒化タングステン及び白金の中から選択された少なくとも１つを含む。第３の層２１０は、リチウム、ナトリウム、マグネシウム、カルシウム、チタン、及びランタンの中から選択された少なくとも１つを含む。
【選択図】 図７

Description

本発明の実施形態は、メモリデバイスに関する。

可変抵抗素子（例えば、磁気抵抗効果素子）をメモリ素子として用いたメモリデバイスが、知られている。メモリデバイスの特性を向上するために、メモリデバイスに関する様々な技術の研究及び開発が、行われている。

米国特許第１０，９４３，６３２号明細書 米国特許出願公開第２０２１／００８３１７０号明細書 米国特許出願公開第２０２１／００７４９０８号明細書

メモリデバイスの信頼性を向上する。

実施形態のメモリデバイスは、メモリ素子と、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に設けられた可変抵抗層と、を含むスイッチング素子と、を含み、前記第１及び第２の電極のうち少なくとも一方は、第１の層と、前記第１の層と前記可変抵抗層との間に設けられた第２の層と、前記第１の層と前記第２の層との間に設けられた第３の層と、を含み、前記第１及び第２の層のそれぞれは、炭素、窒化炭素、窒化チタン、窒化タンタル、タングステン、窒化タングステン及び白金の中から選択された少なくとも１つを含み、前記第３の層は、リチウム、ナトリウム、マグネシウム、カルシウム、チタン、及びランタンの中から選択された少なくとも１つを含む。

実施形態のメモリデバイスの構成例を示すブロック図。 実施形態のメモリデバイスのメモリセルアレイの構成例を示す図。 実施形態のメモリデバイスのメモリセルアレイの構成例を示す鳥瞰図。 実施形態のメモリデバイスのメモリセルアレイの構成例を示す断面図。 実施形態のメモリデバイスのメモリセルアレイの構成例を示す断面図。 実施形態のメモリデバイスのメモリセルの構成例を示す模式図。 実施形態のメモリデバイスのスイッチング素子の構成例を示す模式図。 実施形態のメモリデバイスのスイッチング素子を説明するための図。 実施形態のメモリデバイスのスイッチング素子を説明するための図。 実施形態のメモリデバイスのスイッチング素子を説明するための図。 実施形態のメモリデバイスのスイッチング素子を説明するための図。 実施形態のメモリデバイスのスイッチング素子を説明するための図。 実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 実施形態のメモリデバイスの変形例を示す図。 実施形態のメモリデバイスの変形例を示す図。 実施形態のメモリデバイスの変形例を示す図。

以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
以下の各実施形態において、同一の複数の構成要素（例えば、回路、配線、各種の電圧及び信号など）に関して、参照符号の末尾に、区別化のための数字／英字を付す場合がある。末尾に区別化のための数字／英字を伴った参照符号を付された構成要素が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。

（１）実施形態
図１乃至図１６を参照して、実施形態のメモリデバイス１００について、説明する。

［ａ］構成例
図１乃至図１２を参照して、実施形態のメモリデバイス１００の構成例について、説明する。

（ａ－１）全体構成
図１は、本実施形態のメモリデバイス１００の構成例を示す図である。

図１に示されるように、本実施形態のメモリデバイス１００は、メモリデバイス１００の外部のデバイス（以下では、外部デバイスとよばれる）９００に接続されている。

外部デバイス９００は、メモリデバイス１００に、コマンドＣＭＤ、アドレスＡＤＲ、及び制御信号ＣＮＴを、送る。データＤＴが、メモリデバイス１００と外部デバイス９００との間で転送される。外部デバイス９００は、書き込み動作時に、メモリデバイス１００内に書き込まれるデータ（以下では、書き込みデータとよばれる）を、メモリデバイス１００に送る。外部デバイス９００は、読み出し動作時に、メモリデバイス１００から読み出されたデータ（以下では、読み出しデータとよばれる）をメモリデバイス１００から受ける。

本実施形態のメモリデバイス１００は、メモリセルアレイ１１０、ロウ制御回路１２０、カラム制御回路１３０、書き込み回路１４０、読み出し回路１５０、電圧生成回路１６０、入出力回路１７０、及び制御回路１８０を含む。

メモリセルアレイ１１０は、複数のメモリセルＭＣ、複数のワード線ＷＬ及び複数のビット線ＢＬを含む。
複数のメモリセルＭＣは、メモリセルアレイ１１０内の複数のロウ及び複数のカラムに対応付けられている。各メモリセルＭＣは、複数のワード線ＷＬのうち対応する１つに接続される。各メモリセルＭＣは、複数のビット線ＢＬのうち対応する１つに接続される。

ロウ制御回路１２０は、ワード線ＷＬを介してメモリセルアレイ１１０に接続される。ロウ制御回路１２０は、アドレスＡＤＲにおけるメモリセルアレイ１１０のロウアドレス（又はロウアドレスのデコード結果）を受ける。ロウ制御回路１２０は、ロウアドレスのデコード結果に基づいて、複数のワード線ＷＬを制御する。これによって、ロウ制御回路１２０は、複数のワード線ＷＬ（複数のロウ）のそれぞれを、選択状態又は非選択状態に設定する。以下において、選択状態に設定されたワード線ＷＬは、選択ワード線ＷＬとよばれ、選択ワード線ＷＬ以外のワード線ＷＬは、非選択ワード線ＷＬとよばれる。

カラム制御回路１３０は、ビット線ＢＬを介してメモリセルアレイ１１０に接続される。カラム制御回路１３０は、アドレスＡＤＲにおけるメモリセルアレイ１１０のカラムアドレス（又はカラムアドレスのデコード結果）を受ける。カラム制御回路１３０は、カラムアドレスのデコード結果に基づいて、複数のビット線ＢＬを制御する。これによって、カラム制御回路１３０は、複数のビット線ＢＬ（複数のカラム）のそれぞれを選択状態又は非選択状態に設定する。以下において、選択状態に設定されたビット線ＢＬは、選択ビット線ＢＬとよばれ、選択ビット線ＢＬ以外のビット線ＢＬは、非選択ビット線ＢＬとよばれる。

書き込み回路１４０は、メモリセルＭＣへのデータの書き込みを行う。書き込み回路１４０は、選択ワード線ＷＬ及び選択ビット線ＢＬのそれぞれに、データの書き込みのための電圧（又は電流）を供給する。これによって、或る書き込み電圧（又は、書き込み電流）が、選択されたメモリセルＭＣに供給される。書き込み回路１４０は、複数の書き込み電圧のうち書き込みデータに応じたいずれか１つを、選択されたメモリセルＭＣに供給できる。例えば、複数の書き込み電圧のそれぞれは、書き込みデータに応じた極性（バイアス方向）を有する。例えば、書き込み回路１４０は、書き込みドライバ（図示せず）及び書き込みシンク（図示せず）などを含む。

読み出し回路１５０は、メモリセルＭＣからのデータの読み出しを行う。読み出し回路１５０は、選択されたメモリセルＭＣから選択ビット線ＢＬに出力された信号を増幅する。読み出し回路１５０は、増幅された信号に基づいて、メモリセルＭＣ内のデータを判別する。例えば、読み出し回路１５０は、プリアンプ（図示せず）、センスアンプ（図示せず）、読み出しドライバ（図示せず）及び読み出しシンク（図示せず）などを含む。

電圧生成回路１６０は、外部デバイス９００から提供された電源電圧を用いて、メモリセルアレイ１１０の各種の動作のための電圧を生成する。例えば、電圧生成回路１６０は、書き込み動作に用いられる種々の電圧を生成する。電圧生成回路１６０は、生成した電圧を、書き込み回路１４０に出力する。例えば、電圧生成回路１６０は、読み出し動作に用いられる種々の電圧を生成する。電圧生成回路１６０は、生成した電圧を、読み出し回路１５０に出力する。

入出力回路１７０は、メモリデバイス１００と外部デバイス９００との間の各種の信号ＡＤＲ，ＣＭＤ，ＣＮＴ，ＤＴのインターフェイス回路として機能する。入出力回路１７０は、外部デバイス９００からのアドレスＡＤＲを、制御回路１８０に転送する。入出力回路１７０は、外部デバイス９００からのコマンドＣＭＤを、制御回路１８０に転送する。入出力回路１７０は、種々の制御信号ＣＮＴを、外部デバイス９００と制御回路１８０との間で転送する。入出力回路１７０は、外部デバイス９００からの書き込みデータＤＴを書き込み回路１４０に転送する。入出力回路１７０は、読み出し回路１５０からのデータＤＴを、読み出しデータとして外部デバイス９００に転送する。

制御回路（シーケンサ、ステートマシン、内部コントローラともよばれる）１８０は、コマンドＣＭＤをデコードする。制御回路１８０は、コマンドＣＭＤのデコード結果及び制御信号ＣＮＴに基づいて、メモリデバイス１００内のロウ制御回路１２０、カラム制御回路１３０、書き込み回路１４０、読み出し回路１５０、電圧生成回路１６０、及び入出力回路１７０の動作を制御する。制御回路１８０は、アドレスＡＤＲをデコードする。制御回路１８０は、アドレスＡＤＲのデコード結果を、ロウ制御回路１２０及びカラム制御回路１３０などに送る。例えば、制御回路１８０は、コマンドＣＭＤ及びアドレスＡＤＲを一時的に記憶するレジスタ回路（図示せず）を含む。尚、レジスタ回路、コマンドＣＭＤのデコードのための回路（コマンドデコーダ）、及びアドレスＡＤＲのデコードのための回路（アドレスデコーダ）が、制御回路１８０の外部において、メモリデバイス１００内に設けられてもよい。

（ａ－２）メモリセルアレイ
図２乃至図５を参照して、本実施形態のメモリデバイス１００における、メモリセルアレイ１１０の構成例について、説明する。

図２は、本実施形態のメモリデバイス１００のメモリセルアレイ１１０の構成例を示す等価回路図である。
図２に示されるように、複数のメモリセルＭＣは、メモリセルアレイ１１０内においてマトリクス状に配置されている。各メモリセルＭＣは、複数のビット線ＢＬ（ＢＬ＜０＞，ＢＬ＜１＞，・・・，ＢＬ＜ｉ－１＞）のうち対応する１つ、及び、複数のワード線ＷＬ（ＷＬ＜０＞、ＷＬ＜１＞，・・・，ＷＬ＜ｊ－１＞）のうち対応する１つ、に接続されている。ｉ及びｊは、２以上の整数である。

各メモリセルＭＣは、メモリ素子１及びスイッチング素子２を含む。

メモリ素子１は、例えば、可変抵抗素子である。メモリ素子１の抵抗状態は、供給された電圧（又は電流）によって、複数の抵抗状態（例えば、低抵抗状態及び高抵抗状態）のうちいずれか１つの抵抗状態に変わる。メモリ素子１は、その素子１の抵抗状態とデータ（例えば、“０”データ及び“１”データ）との関連付けによって、データを記憶できる。

スイッチング素子（又は、セレクタ素子又は単にセレクタともよばれる）２は、メモリセルＭＣの選択素子として機能する。スイッチング素子２は、対応するメモリ素子１に対するデータの書き込み時及び対応するメモリ素子１からのデータの読み出し時において、メモリ素子１に対する電圧（又は電流）の供給を制御する機能を有する。

例えば、或るメモリセルＭＣに印加される或る電圧が、そのメモリセルＭＣ内のスイッチング素子２の閾値電圧より低い場合、スイッチング素子２は、オフ状態（高抵抗状態、非導通状態）に設定される。この場合において、スイッチング素子２は、メモリ素子１に対する電圧（又は電流）を、遮断する。或るメモリセルＭＣに印加される或る電圧が、そのメモリセルＭＣ内のスイッチング素子２の閾値電圧以上である場合、スイッチング素子２は、オン状態（低抵抗状態、導通状態）に設定される。この場合において、スイッチング素子２は、電圧（又は電流）を、メモリ素子１に供給する。

スイッチング素子２は、メモリセルＭＣ内における電流の流れる方向に依らずに、メモリセルＭＣに印加される電圧の大きさに応じて、メモリセルＭＣ内に電流を流すか流さないかを切り替えることが可能である。
例えば、スイッチング素子２は、２端子型の素子である。

図３乃至図５は、本実施形態のメモリデバイス１００のメモリセルアレイ１１０の構成例を説明するための図である。図３は、メモリセルアレイ１１０の構成例を説明するための鳥瞰図である。図４は、メモリセルアレイ１１０の第１の方向（軸）に沿う断面構造を示す模式的な断面図である。図５は、メモリセルアレイ１１０の第２の方向（軸）に沿う断面構造を示す模式的な断面図である。図３乃至図５の例において、第１の方向はＹ方向に対応し、第２の方向はＸ方向に対応する。

図３乃至図５に示されるように、メモリセルアレイ１１０は、基板９０の上面の上方に設けられている。
Ｘ方向は、基板９０の上面に対して平行な方向である。Ｙ方向は、基板９０の上面に対して平行で、Ｘ方向に交差する方向である。以下において、基板９０の上面に対して平行な面は、Ｘ－Ｙ平面とよばれる。Ｘ－Ｙ平面に垂直な方向（軸）は、Ｚ方向（Ｚ軸）とする。Ｘ方向とＺ方向とからなる面に平行な面は、Ｘ－Ｚ平面とよばれる。Ｙ方向とＺ方向とからなる面に平行な面は、Ｙ－Ｚ平面とよばれる。

複数の配線（導電層）５０は、Ｚ方向において、絶縁層９１を介して、基板９０の上面の上方に設けられる。複数の配線５０は、Ｙ方向に沿って並ぶ。各配線５０は、Ｘ方向に沿って延びる。複数の配線５０は、例えば、ワード線ＷＬとして機能する。

複数の配線（導電層）５１は、Ｚ方向において、複数の配線５０の上方に設けられている。複数の配線５１は、Ｘ方向に沿って並ぶ。各配線５１は、Ｙ方向に沿って延びる。複数の配線５１は、例えば、ビット線ＢＬとして機能する。

複数のメモリセルＭＣが、複数の配線５０と複数の配線５１との間に、設けられている。複数のメモリセルＭＣは、Ｘ－Ｙ平面内において、マトリクス状に配列されている。

Ｘ方向に並ぶ複数のメモリセルＭＣは、１つの配線５０上に設けられている。Ｘ方向に並ぶ複数のメモリセルＭＣは、共通のワード線ＷＬに接続される。
Ｙ方向に並ぶ複数のメモリセルＭＣは、１つの配線５１下に設けられている。Ｙ方向に並ぶ複数のメモリセルＭＣは、共通のビット線ＢＬに接続される。

例えば、メモリセルアレイ１１０が図２の回路構成を有する場合、スイッチング素子２は、Ｚ方向においてメモリ素子１の下方に設けられている。スイッチング素子２が、メモリ素子１と配線（ワード線）５０との間に設けられている。メモリ素子１が、配線（ビット線）５１とスイッチング素子２との間に設けられている。
このように、各メモリセルＭＣは、メモリ素子１とスイッチング素子２との積層体である。このメモリセルＭＣによって、メモリセルアレイ１１０は、積層型の構成を有する。
メモリセルＭＣは、メモリセルアレイ１１０の形成に用いられるプロセス（例えば、エッチング方法）に応じて、テーパー状の断面形状を有する場合がある。

図４及び図５において、絶縁層９１が、複数の配線５０と基板９０との間に設けられた例が示されている。基板９０が半導体基板である場合、１つ以上の電界効果トランジスタ（図示せず）が、基板９０の上面の半導体領域上に設けられてもよい。電界効果トランジスタは、絶縁層９１に覆われる。基板９０上の電界効果トランジスタは、ロウ制御回路１２０などの回路の構成素子である。電界効果トランジスタは、絶縁層９１内のコンタクトプラグ（図示せず）及び配線（図示せず）を介して、メモリセルアレイ１１０に接続される。このように、Ｚ方向におけるメモリセルアレイ１１０の下方に、メモリセルアレイ１１０の動作の制御のための回路が設けられてもよい。尚、基板９０が絶縁性基板であれば、複数の配線５０は、絶縁層９１無しに、基板９０の上面上に直接設けられてもよい。

積層型のメモリセルアレイ１１０の回路構成及び構造は、図２乃至図５に示された例に限定されない。ビット線ＢＬ及びワード線ＷＬに対するメモリ素子１及びスイッチング素子２の接続関係に応じて、メモリセルアレイ１１０の回路構成及び構造は、適宜変形され得る。例えば、図２の回路構成を有するメモリセルアレイ１１０の構造は、図３乃至図５の例に限定されない。例えば、スイッチング素子２が、Ｚ方向においてメモリ素子１の上方に設けられてもよい。この場合において、配線５０がビット線ＢＬとして用いられ、配線５１がワード線ＷＬとして用いられる。

（ａ－３）メモリセル
図６は、本実施形態のメモリデバイス１００における、メモリセルＭＣの構成例を示す断面図である。

図６に示されるように、積層体のメモリセルＭＣにおいて、メモリ素子１及びスイッチング素子２は、Ｚ方向に並んでいる。本例において、メモリ素子１が、Ｚ方向において、スイッチング素子２上に設けられている。

例えば、メモリ素子１としての可変抵抗素子は、磁気抵抗効果素子である。この場合において、本実施形態のメモリデバイス１００は、ＭＲＡＭ（Magnetoresistive Random Access Memory）のような磁気メモリである。

＜磁気抵抗効果素子の構成例＞
例えば、磁気抵抗効果素子１は、少なくとも、２つの磁性層１１，１３と非磁性層１２とを含む。非磁性層１２は、Ｚ方向において２つの磁性層１１，１３の間に設けられている。図６の例において、ワード線ＷＬ（配線５０）側からビット線ＢＬ（配線５１）側に向かって、磁性層１１、非磁性層１２、及び磁性層１３の順に、複数の層１１，１２，１３がＺ方向に並んでいる。

２つの磁性層１１，１３及び非磁性層１２は、磁気トンネル接合を成す。以下において、磁気トンネル接合を含む磁気抵抗効果素子１は、ＭＴＪ（Magnetic Tunnel Junction）素子１とよばれる。ＭＴＪ素子１における非磁性層１２は、トンネルバリア層とよばれる。

磁性層１１，１３は、例えば、コバルト（Ｃｏ）、鉄（Ｆｅ）及び（又は）ボロン（Ｂ）などを含む強磁性層である。磁性層１１，１３は、単層膜（例えば、合金膜）でもよいし、多層膜（例えば、人工格子膜）でもよい。トンネルバリア層１２は、例えば、酸化マグネシウムを含む絶縁層である。トンネルバリア層１２は、単層膜でもよいし、多層膜でもよい。

本実施形態において、ＭＴＪ素子１は、垂直磁化型の磁気抵抗効果素子である。
例えば、各磁性層１１，１３は、垂直磁気異方性を有する。各磁性層１１，１３の磁化容易軸方向は、磁性層１１，１３の層面（膜面）に対して垂直である。各磁性層１１，１３は、磁性層１１，１３の層面に対して垂直な磁化を有する。各磁性層１１，１３の磁化の方向は、磁性層１１，１３の配列方向（Ｚ方向）に対して平行である。

２つの磁性層１１，１３のうち、一方の磁性層は、磁化の向きが可変であり、他方の磁性層は、磁化の向きが不変である。ＭＴＪ素子１は、一方の磁性層の磁化の向きと他方の磁性層の磁化の向きとの相対的な関係（磁化配列）に応じて、複数の抵抗状態（抵抗値）を有し得る。
図６の例において、磁性層１３の磁化の向きは、可変である。磁性層１１の磁化の向きは、不変（固定状態）である。以下において、磁化の向きが可変な磁性層１３は、記憶層とよばれる。以下において、磁化の向きが不変（固定状態）の磁性層１１は、参照層とよばれる。尚、記憶層１３は、自由層、磁化自由層、又は、磁化可変層とよばれる場合もある。参照層１１は、ピン層、ピンド層、磁化不変層、又は、磁化固定層とよばれる場合もある。

本実施形態において、「参照層（磁性層）の磁化の向きが不変である」、又は、「参照層（磁性層）の磁化の向きが固定状態である」とは、記憶層１３の磁化の向きを変えるための電流又は電圧がＭＴＪ素子１に供給された場合において、参照層１１の磁化の向きが、供給された電流又は電圧によって電流／電圧の供給の前後で変化しないことを、意味する。

記憶層１３の磁化の向きが、参照層１１の磁化の向きと同じである場合（ＭＴＪ素子１の磁化配列状態が平行配列状態である場合）、ＭＴＪ素子１の抵抗状態は、第１の抵抗状態である。記憶層１３の磁化の向きが、参照層１１の磁化の向きと異なる場合（ＭＴＪ素子１の磁化配列状態が反平行配列状態である場合）、ＭＴＪ素子１の抵抗状態は、第１の抵抗状態と異なる第２の抵抗状態である。第２の抵抗状態（反平行配列状態）のＭＴＪ素子１の抵抗値は、第１の抵抗状態（平行配列状態）のＭＴＪ素子１の抵抗値より高い。
以下において、ＭＴＪ素子１の磁化配列状態に関して、平行配列状態はＰ状態とも表記され、反平行配列状態はＡＰ状態とも表記される。

例えば、ＭＴＪ素子１は、２つの電極１９Ａ，１９Ｂを含む。磁性層１１，１３及びトンネルバリア層１２は、Ｚ方向において、２つの電極１９Ａ，１９Ｂ間に設けられている。参照層１１は、電極１９Ａとトンネルバリア層１２との間に設けられている。記憶層１３は、電極１９Ｂとトンネルバリア層１２との間に設けられている。

例えば、シフトキャンセル層（図示せず）が、ＭＴＪ素子１内に設けられてもよい。この場合において、シフトキャンセル層は、参照層１１と電極１９Ａとの間に設けられる。シフトキャンセル層は、参照層１１の漏れ磁場の影響を緩和するための磁性層である。ＭＴＪ素子１がシフトキャンセル層を含む場合、非磁性層（図示せず）が、シフトキャンセル層と参照層１１との間に設けられる。非磁性層は、例えば、Ｒｕ層などの金属層である。シフトキャンセル層は、非磁性層を介して参照層１１と反強磁性的に結合する。これによって、参照層１１及びシフトキャンセル層を含む積層体は、ＳＡＦ（Synthetic antiferromagnetic）構造を形成する。ＳＡＦ構造において、シフトキャンセル層の磁化の向きは、参照層１１の磁化の向きと反対になる。ＳＡＦ構造によって、参照層１１の磁化の向きは、より安定的に固定状態となり得る。尚、ＳＡＦ構造を形成する２つの磁性層及び非磁性層の集合が、参照層とよばれる場合もある。

例えば、ＭＴＪ素子１は、下地層（図示せず）及びキャップ層（図示せず）の少なくとも一方を含んでもよい。下地層は、磁性層（ここでは、参照層）１１と電極１９Ａとの間に設けられている。下地層は、非磁性層（例えば、導電性化合物層）である。下地層は、下地層に接する磁性層１１の特性（例えば、結晶性及び（又は）磁気特性）を改善するための層である。キャップ層は、磁性層（ここでは、記憶層）１３と電極１９Ｂとの間に設けられている。キャップ層は、非磁性層（例えば、導電性化合物層）である。キャップ層は、キャップ層に接する磁性層１３の特性（例えば、結晶性及び磁気特性）を改善するための層である。尚、下地層及びキャップ層のそれぞれは、電極１９（１９Ａ，１９Ｂ）の構成要素としてみなされてもよい。

＜スイッチング素子の構成例＞
図６に示されるように、スイッチング素子２が２端子型の素子である場合、スイッチング素子２は、少なくとも、可変抵抗層（以下では、スイッチング層又はセレクタ層とよばれる）２０と２つの電極（電極層）２１Ａ，２１Ｂとを含む。スイッチング層２０は、Ｚ方向において２つの電極２１Ａ，２１Ｂの間に設けられている。スイッチング層２０は、複数の抵抗状態を取り得る。

図６の例において、電極２１Ａは、Ｚ方向においてスイッチング層２０の下方に設けられ、電極２１Ｂは、Ｚ方向においてスイッチング層２０の上方に設けられている。例えば、電極２１Ａは、配線５０とスイッチング層２０との間に設けられている。電極２１Ｂは、スイッチング層２０とＭＴＪ素子１との間に設けられている。
スイッチング層２０は、電極２１Ａを介して、配線５０に接続されている。スイッチング層２０は、電極２１Ｂを介して、ＭＴＪ素子１に接続されている。

以下において、スイッチング素子２の２つの電極２１Ａ，２１Ｂにおいて、基板９０側の電極２１Ａは、下部電極とよばれる。２つの電極２１Ａ，２１Ｂのうち、Ｚ方向において下部電極２１Ａの上方に配置された電極（基板９０側に対して反対側の電極）２１Ｂは、上部電極とよばれる。

スイッチング素子２（メモリセルＭＣ）に印加される電圧に応じて、スイッチング層２０の抵抗状態は、高抵抗状態（非導通状態）又は低抵抗状態（導通状態）になる。スイッチング層２０の抵抗状態が高抵抗状態である場合、スイッチング素子２は、オフしている。スイッチング層２０の抵抗状態が低抵抗状態である場合、スイッチング素子２は、オンしている。
メモリセルＭＣが選択状態に設定される場合、スイッチング素子２がオンするため、スイッチング層２０の抵抗状態は、低抵抗状態となっている。メモリセルＭＣが非選択状態に設定される場合、スイッチング素子２がオフするため、スイッチング層２０の抵抗状態は、高抵抗状態となっている。

尚、スイッチング層２０の材料に応じて、スイッチング層２０の抵抗状態の変化は、スイッチング素子２（メモリセルＭＣ）内を流れる電流（例えば、電流の大きさ）に依存する場合もある。

本実施形態において、スイッチング素子２の電極２１Ａ，２１Ｂのそれぞれは、複数の層２１０（２１０ａ，２１０ｂ），２１１（２１１ａ，２１１ｂ），２１２（２１２ａ，２１２ｂ）を含む積層構造を有する。各電極２１Ａ，２１Ｂにおいて、層２１０は、層２１１と層２１２との間に設けられている。例えば、層２１０，２１１，２１２は、導電層である。

本実施形態において、層２１０は、水素を吸着及び（又は）貯蔵することが可能な材料（以下では、水素貯蔵材料とよばれる）を含む。以下において、区別化のために、層２１０は、水素貯蔵層ともよばれる。
層２１１，２１２は、他の層（例えば、水素貯蔵層２１０）の化学反応（酸化又は窒化）を防止することが可能な材料を含む。例えば、層２１１，２１２は、水素貯蔵層２１０の酸化を防止する。以下において、区別化のために、層２１１，２１２は、酸化防止層（又は反応防止層）ともよばれる。

下部電極２１Ａは、水素貯蔵層２１０ａ及び２つの酸化防止層２１１ａ，２１２ａを含む。水素貯蔵層２１０ａ及び２つの酸化防止層２１１ａ，２１２ａは、Ｚ方向に積層されている。一方の酸化防止層２１２ａは、スイッチング層２０の下方に設けられている。水素貯蔵層２１０ａは、一方の酸化防止層２１２ａとスイッチング層２０との間に設けられている。一方の酸化防止層２１２ａは、水素貯蔵層２１０ａと配線５０との間に設けられている。他方の酸化防止層２１１ａは、水素貯蔵層２１０ａとスイッチング層２０との間に設けられている。
下部電極２１Ａは、スイッチング層２０に対して、スイッチング層２０と下部電極２１Ａとの界面全体にわたって密着している。例えば、酸化防止層２１１ａは、酸化防止層２１１ａとスイッチング層２０との間における空隙の発生無しに、スイッチング層２０の下面全体に直接接触している。

上部電極２１Ｂは、水素貯蔵層２１０ｂ及び２つの酸化防止層２１１ｂ，２１２ｂを含む。水素貯蔵層２１０ｂ及び２つの酸化防止層２１１ｂ，２１２ｂは、Ｚ方向に積層されている。一方の酸化防止層２１２ｂは、Ｚ方向において、スイッチング層２０の上方に設けられている。一方の酸化防止層２１２ｂは、水素貯蔵層２１０ｂとＭＴＪ素子１（電極１９Ａ）との間に設けられている。水素貯蔵層２１０ｂは、一方の酸化防止層２１２ｂとスイッチング層２０との間に設けられている。他方の酸化防止層２１１ｂは、水素貯蔵層２１０ｂとスイッチング層２０との間に設けられている。
上部電極２１Ｂは、スイッチング層２０に対して、スイッチング層２０と上部電極２１Ｂとの界面全体にわたって密着している。例えば、酸化防止層２１１ｂは、酸化防止層２１１ｂとスイッチング層２０との間における空隙の発生無しに、スイッチング層２０の上面全体に直接接触している。

このように、スイッチング素子２の各電極２１において、水素貯蔵層２１０は、２つの酸化防止層２１１，２１２に挟まれている。水素貯蔵層２１０は、酸化防止層２１１を介してスイッチング層２０に隣り合う。

図７を参照して、本実施形態のＭＲＡＭ１００における、スイッチング素子２に用いられる材料について、より具体的に説明する。図７は、本実施形態のＭＲＡＭ１００における、スイッチング素子２の各層２０，２１０，２１１，２１２に用いられる材料の一例を示す図である。

図７に示されるように、スイッチング層２０は、例えば、リン（Ｐ）、ヒ素（Ａｓ）、硫黄（Ｓ）、セレン（Ｓｅ）及びテルル（Ｔｅ）の中から選択される少なくとも１つをスイッチング層２０の構成元素として含む。
スイッチング層２０の材料は、例えば、ドーパント（不純物）を含む絶縁体である。

スイッチング層２０に用いられる絶縁体の一例は、酸化シリコンである。絶縁体に添加されるドーパントは、スイッチング層２０の絶縁体内における電気伝導に寄与する不純物である。スイッチング層２０の材料が酸化シリコンである場合、酸化シリコンに添加されるドーパントは、リン、ヒ素、硫黄、セレン又はテルルである。尚、スイッチング層２０としての酸化シリコンに添加されるドーパントの種類は、上述の例に限定されない。

このように、スイッチング層２０は、リン、ヒ素、硫黄、セレン及びテルルのうち少なくとも１つを含む。
尚、スイッチング層２０の材料は、リン、ヒ素、硫黄、セレン及びテルルのうち少なくとも１つを含む部材であれば、上述の例以外の材料（導電性又は絶縁性の酸化物、導電性又は絶縁性の窒化物、又は半導体）でもよい。

水素貯蔵層２１０（２１０ａ，２１０ｂ）は、リチウム（Ｌｉ）、ナトリウム（Ｎａ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、チタン（Ｔｉ）、及びランタン（Ｌａ）の中から選択される少なくとも１つを含む層である。水素貯蔵層２１０は、リチウム層、ナトリウム層、マグネシウム層、カルシウム層、チタン層、又はランタン層のような１種類の元素からなる層でもよい。水素貯蔵層２１０は、リチウム合金層、ナトリウム合金層、マグネシウム合金層、カルシウム合金層、チタン合金層、又はランタン合金層でもよい。又は、水素貯蔵層２１０は、リチウム化合物層、ナトリウム化合物層、マグネシウム化合物層、カルシウム化合物層、チタン化合物層、又はランタン化合物層でもよい。

水素貯蔵層２１０の例としては、マグネシウム層、マグネシウムとニッケル（Ｎｉ）との合金層（例えば、Ｍｇ_２Ｎｉ層）、又は、マグネシウムと銅（Ｃｕ）との合金層（例えば、Ｍｇ_２Ｃｕ層）が、水素貯蔵層２１０に用いられてもよい。

水素貯蔵層２１０は、複数の層を含んでもよい。この場合において、水素貯蔵層２１０内の複数の層のうち少なくとも１つの層は、リチウム、ナトリウム、マグネシウム、カルシウム、チタン、及びランタンのうち少なくとも１つを含む。

水素貯蔵層２１０は、水素を吸着する、又は、水素を水素貯蔵層２１０の内部に貯蔵する。
それゆえ、水素貯蔵層２１０は、上述のリチウム、ナトリウム、マグネシウム、カルシウム、チタン、及びランタンのうち選択された少なくとも１つに加えて、さらに、水素（Ｈ）を含み得る。水素貯蔵層２１０は、水素貯蔵層２１０に用いられた上述のリチウム、ナトリウム、マグネシウム、カルシウム、チタン、及びランタンのうち選択された少なくとも１つと水素との化合物（水素化合物）を、含んでもよい。

水素貯蔵層２１０の特性は、上述の元素及び材料の種類に応じて、変化する。
水素貯蔵層２１０に用いられた元素及び材料に応じて、水素貯蔵層２１０が、貯蔵可能な水素の量が、変わる。
上述の元素及び材料を用いた水素貯蔵層２１０は、水素の吸着及び貯蔵に関して可逆性を有し得る。例えば、水素貯蔵層２１０は、或る条件（例えば、周囲の温度条件）下において貯蔵した水素を放出し得る。温度条件による水素の放出を防ぐために、水素貯蔵層２１０は、水素貯蔵層２１０の水素の放出温度が高いことが望ましい。これによって、水素貯蔵層２１０は、水素が水素貯蔵層２１０から脱離するのを抑制でき、水素の貯蔵状態を維持できる。
尚、水素貯蔵層２１０は、電極２１の構成部材であるため、水素を層２１０内に含む状態であっても、導電性を有することが望ましい。

各酸化防止層２１１，２１２は、炭素（Ｃ）、窒化炭素（ＣＮ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）及び白金（Ｐｔ）の中から選択される少なくとも１つを含む層である。各酸化防止層２１１，２１２は、複数の層を含んでもよい。
酸化防止層２１１，２１２は、水素貯蔵層２１０の酸化を抑制する。

スイッチング層２０は、Ｚ方向において、膜厚（Ｚ方向における寸法）ｔ０を有する。水素貯蔵層２１０は、Ｚ方向において、膜厚（Ｚ方向における寸法）ｔ１を有する。酸化防止層２１１は、Ｚ方向において、膜厚（Ｚ方向における寸法）ｔ２を有する。酸化防止層２１２は、Ｚ方向において、膜厚（Ｚ方向における寸法）ｔ３を有する。

例えば、スイッチング層２０の膜厚ｔ０が、５ｎｍから４０ｎｍまでの範囲内の或る値である場合、水素貯蔵層２１０の膜厚ｔ１は、１ｎｍから２０ｎｍまでの範囲内において、膜厚ｔ０以下の或る値であることが好ましい。この場合において、酸化防止層２１１，２１２の膜厚ｔ２，ｔ３は、１ｎｍから５ｎｍの範囲内において、膜厚ｔ１以下の或る値であることが好ましい。
各層の膜厚の一例としては、スイッチング層２０の膜厚ｔ０が１０ｎｍである場合、水素貯蔵層２１０の膜厚ｔ１は、５ｎｍである。この場合において、各酸化防止層２１１，２１２の膜厚ｔ２，ｔ３は、３ｎｍである。

尚、酸化防止層２１１の膜厚ｔ２は、酸化防止層２１２の膜厚ｔ３と異なってもよい。また、下部電極２１Ａ内の水素貯蔵層２１０ａの膜厚ｔ１は、上部電極２１Ｂ内の水素貯蔵層２１０ｂの膜厚ｔ１と同じでもよいし、異なってもよい。下部電極２１Ａ内の酸化防止層２１１ａの膜厚ｔ２は、上部電極２１Ｂ内の酸化防止層２１１ｂの膜厚ｔ２と同じでもよいし、異なってもよい。下部電極２１Ａ内の酸化防止層２１２ａの膜厚ｔ３は、上部電極２１Ｂ内の酸化防止層２１２ｂの膜厚ｔ３と同じでもよいし、異なってもよい。

水素貯蔵層２１０は、その部材（例えば、マグネシウム）の酸化又は窒化によって、水素を吸着及び（又は）貯蔵する機能が低減又は消失する可能性がある。水素貯蔵層２１０に用いられる上述のリチウム、ナトリウム、マグネシウム、カルシウム、チタン、及びランタンは、それらの電気陰性度に基づくと、酸素（Ｏ）（又は窒素（Ｎ））と結合しやすい。
本実施形態のように、酸化防止層２１１，２１２が水素貯蔵層２１０に隣り合うように電極２１内に設けられた場合、酸化防止層２１１，２１２が、水素貯蔵層２１０の酸化（又は窒化）を抑制できる。
これによって、本実施形態のＭＲＡＭ１００は、水素貯蔵層２１０が水素を吸着及び貯蔵する機能を、保証できる。

本実施形態のＭＲＡＭ１００は、水素貯蔵層２１０を含む電極２１によって、スイッチング層２０内の構成元素（リン、ヒ素、又はセレンなど）と水素との結合を、抑制できる。
この結果として、本実施形態のＭＲＡＭ１００は、スイッチング素子２の特性劣化、及び（又は）、スイッチング素子２の欠陥を、抑制できる。

＜水素貯蔵モデル＞
図８を参照して、本実施形態のＭＲＡＭ１００における、スイッチング素子２の水素貯蔵層２１０における水素の吸着及び貯蔵のモデルの一例について説明する。図８の（ａ）、（ｂ）及び（ｃ）は、本実施形態のＭＲＡＭ１００における、水素貯蔵層２１０による水素の吸着及び貯蔵のメカニズムを示す図である。

ＭＲＡＭ１００の製造工程中に実行されるプロセス（例えば、絶縁層６０，６１の形成）に起因して、水素が発生する場合がある。
本実施形態のＭＲＡＭ１００のスイッチング素子２において、電極２１内の水素貯蔵層２１０は、発生した水素を吸着及び貯蔵できる。

図８の（ａ）に示されるように、水素貯蔵層２１０は、水素７９（７９ａ，７９ｂ）を吸着する。例えば、水素貯蔵層２１０は、その層２１０の表面において、水素貯蔵層２１０の構成原子（構成元素）７０の作用によって、分子状の水素（すなわち、水素分子）７９ａを原子状の水素（すなわち、水素原子）７９ｂに解離する。

水素貯蔵層２１０は、水素７９ｂを層２１０の表面に吸着したり、層２１０の内部に取り込んだりする。

図８の（ｂ）に示されるように、水素原子７９ｂは、水素貯蔵層２１０内において、構成原子７０の結晶格子の内部（例えば、格子間位置）に、配置される。または、構成原子７０と水素原子７９ｂとの間に生じる引力によって、水素原子７９ｂが、構成原子７０の近傍に配置される。
これによって、水素原子７９ｂと構成原子７０との固溶体が、水素貯蔵層２１０内において形成される。

この結果として、水素原子７９ｂは、水素貯蔵層２１０の周囲の条件下（例えば、解離圧及び温度など）における水素貯蔵層２１０に用いられた材料の特性に応じて、水素貯蔵層２１０の水素の吸着作用及び貯蔵作用によって、構成原子７０の近傍又は構成原子７０の結晶格子内から離脱することなしに、水素貯蔵層２１０内に比較的安定に存在できる。

水素貯蔵層２１０内の水素濃度が高くなると、固溶体における構成原子７０と水素原子７９ｂとの化学反応が生じる。これによって、水素原子７９ｂが、構成原子７０と化学結合し得る。
この場合において、図８の（ｃ）に示されるように、水素貯蔵層２１０内において、水素原子７９と構成原子（例えば、金属原子）７０との水素化合物（金属水素化物）が形成される。

尚、上述の図８の（ａ）及び（ｂ）の過程を経ることなく、水素原子７９ｂが、構成原子７０と結合し、金属水素化物を形成する場合もある。

以上の水素貯蔵モデルによって、本実施形態のＭＲＡＭ１００のスイッチング素子２において、水素貯蔵層２１０は、水素７９を吸着し、貯蔵できる。

図９乃至図１２は、本実施形態のＭＲＡＭ１００における、スイッチング素子２の電極２１の水素貯蔵状態を模式的に示す図である。

図９に示されるように、水素貯蔵層２１０（２１０ａ，２１０ｂ）の全体が、金属層（例えば、Ｍｇ層）から水素化合物層（例えば、ＭｇＨ_２層）２１９Ａに変換される場合がある。この場合において、電極２１内において、水素化合物層２１９Ａが、酸化防止層２１１，２１２に挟まれる。
尚、図９において、水素原子７９が構成原子７０と化学反応せずに、水素原子７９が、水素貯蔵層２１０の内部全体にわたって固溶している場合もある。この場合において、水素貯蔵層２１０は、水素が固溶した領域（以下では、水素固溶領域とよばれる）２１９Ａを層２１０全体にわたって含む。

図１０、図１１及び図１２に示されるように、水素を含む部分が、水素貯蔵層２１０内に部分的に形成される場合もある。

図１０に示されるよう、水素貯蔵層２１０の露出している面（例えば、水素貯蔵層２１０のＸ方向及び（又は）Ｙ方向における側面）に沿って、水素化合物層（又は、水素固溶領域）２１９Ｂが、設けられてもよい。

図１１に示されるように、複数の水素化合物層（水素固溶領域）２１９Ｃが、水素貯蔵層２１０内に不規則に設けられる場合もある。
又は、図１２に示されるように、層状の水素化合物層（又は、水素固溶領域）２１９Ｄが、水素貯蔵層２１０内に設けられてもよい。例えば、下部電極２１Ａ内の水素化合物層２１９Ｄのように、水素化合物層２１９Ｄが、水素貯蔵層２１０ａと酸化防止層２１２ａとの界面に沿って設けられる場合もある。

尚、図９乃至図１１に示される例とは異なって、水素化合物層２１９がスイッチング素子２の両方の電極２１Ａ，２１Ｂに設けられること無しに、２つの電極２１Ａ，２１Ｂの一方のみに形成される場合もあるし、２つの電極２１Ａ，２１Ｂのそれぞれにおいて、水素化合物層２１９の配置状態（形成状態）が異なる場合もある。

スイッチング素子２における上述の水素貯蔵層２１０を含む電極２１によって、本実施形態のＭＡＲＡＭ１００は、水素７９とスイッチング層２０の構成部材との化学反応（化合物の形成）を抑制できる。

尚、本実施形態のＭＲＡＭ１００の書き込み動作及び読み出し動作は、周知の技術によって、実行される。それゆえ、本実施形態において、ＭＲＡＭ１００の書き込み動作及び読み出し動作の説明は、省略される。

［ｂ］製造方法
図１３乃至図１６を参照して、本実施形態のＭＲＡＭ１００の製造方法について説明する。
図１３、図１４、及び図１５のそれぞれは、本実施形態のＭＲＡＭ１００の製造工程の一工程における、メモリセルアレイ１１０のＹ方向に沿う断面（Ｙ－Ｚ平面）を示す断面工程図である。図１６は、本実施形態のＭＲＡＭ１００の製造工程の一工程における、メモリセルアレイ１１０のＸ方向に沿う断面（Ｘ－Ｚ平面）を示す断面工程図である。

図１３に示されるように、絶縁層９１が、基板９０上に形成される。尚、基板９０が半導体基板である場合、ロウ制御回路１２０及びカラム制御回路１３０のようなＭＲＡＭ１００内の回路が、半導体基板９０上に形成されてもよい。絶縁層９１は、半導体基板９０上に形成された回路を、覆う。

導電層５０Ｘが、スパッタリング法を用いて、絶縁層９１上に形成される。導電層５０Ｘは、ワード線（又はビット線）のための層である。

積層体３００が、スパッタリング法又はＣＶＤ（Chemical vapor deposition）法を用いて、導電層５０Ｘ上に形成される。
より具体的には、積層体３００の複数の層は、以下のように、形成される。

導電層２１Ｘａが、導電層５０Ｘ上に形成される。導電層２１Ｘａは、スイッチング素子２の下部電極のための層である。

層２０Ｘが、導電層２１Ｘａ上に形成される。層２０Ｘは、例えば、化合物層である。層２０Ｘは、スイッチング素子２のスイッチング層（可変抵抗層、セレクタ層）である。スイッチング層２０Ｘは、リン、ヒ素、硫黄、セレン、及びテルルのうち少なくとも１つを含む。

導電層２１Ｘｂが、スイッチング層２０Ｘ上に形成される。導電層２１Ｘｂは、スイッチング素子２の上部電極のための層である。

本実施形態において、導電層２１Ｘａ，２１Ｘｂのそれぞれは、複数の層２１０ｘ，２１１ｘ，２１２ｘを含む積層構造を有する。

層２１１ｘ，２１２ｘは、炭素、窒化炭素、窒化チタン、窒化タンタル、タングステン、窒化タングステン、及び白金のうち少なくとも１つを含む。層２１１ｘ，２１２ｘは、酸化防止層である。

層２１０Ｘは、リチウム、ナトリウム、マグネシウム、カルシウム、チタン、及びランタンのうち少なくとも１つを含む。層２１０ｘは、水素貯蔵材料を用いた層（水素貯蔵層）である。水素貯蔵層２１０ｘは、Ｚ方向において２つの酸化防止層２１１ｘ，２１２ｘ間に形成されている。

酸化防止層２１１ｘ，２１２ｘによって、製造工程中における水素貯蔵層２１０ｘの酸化を防止できる。酸化防止層２１１ｘが、水素貯蔵層２１０ｘとスイッチング層２０Ｘとの間に設けられている。例えば、スイッチング層２０Ｘが酸素を含む材料から形成される場合、酸化防止層２１１ｘは、スイッチング層２０Ｘの形成時において酸素が水素貯蔵層２１０ｘに侵入（拡散）するのを抑制できる。
これによって、水素貯蔵層２１０ｘの酸化が、防止される。

ＭＴＪ素子を形成するための積層体（以下では、ＭＴＪスタックともよばれる）１Ｘが、導電層２１Ｘｂ上に形成される。
導電層１９Ｘａが、導電層２１Ｘｂ上に形成される。磁性層１１Ｘが、導電層１９Ｘａ上に形成される。非磁性層１２Ｘが、磁性層１１Ｘ上に形成される。磁性層１３Ｘが、非磁性層１２Ｘ上に形成される。導電層１９Ｘｂが、磁性層１３Ｘ上に形成される。
例えば、磁性層１１Ｘは、参照層となる層である。磁性層１３Ｘは、記憶層となる層である。非磁性層１２Ｘは、トンネルバリア層となる層である。導電層１９Ｘａ，１９Ｘｂは、ＭＴＪ素子の電極となる層である。

尚、層１１Ｘ，１２Ｘ，１３Ｘ，１９Ｘａ，１９Ｘｂ以外の層（例えば、シフトキャンセル層を形成するための磁性層、キャップ層又はバッファ層などの非磁性層）が、ＭＴＪスタック１Ｘ内に形成されてもよい。

例えば、ＭＴＪスタック１Ｘの形成時において、導電層２１Ｘｂ内の酸化防止層２１２ｘが、水素貯蔵層２１０ｘの酸化を防止できる。

所定のパターンを有する複数のマスク層８０が、リソグラフィ処理によって、積層体３００上に形成される。例えば、各マスク層８０は、Ｘ方向に延びる直線状の形状を有する。スリット（開口部）が、Ｙ方向に隣り合うマスク層８０間に形成される。Ｙ方向に並ぶ複数のマスク層８０は、所定のピッチ（間隔）で並んでいる。

マスク層８０は、ハードマスク（例えば、酸化シリコン層又は窒化シリコン層）及び（又は）レジスト層（有機物層）を含む。マスク層８０の形成時に、水素が比較的発生しやすい。発生した水素は、原子半径が比較的小さいため、積層体３００内に侵入し、積層体３００の内部を移動する。

本実施形態において、上述の図８のように、製造工程中に発生した水素７９は、水素貯蔵層２１０ｘに吸着され、水素貯蔵層２１０ｘ内に貯蔵される。例えば、水素貯蔵層２１０ｘ内に、水素を含む部分（水素化合物層、固溶体領域）２１９が、形成される。水素貯蔵層２１０ｘは、水素化合物層２１９、又は、水素原子と構成原子（例えば、マグネシウム）との固溶体領域２１９を含む。

これによって、本実施形態は、水素７９がスイッチング層２０Ｘ内に侵入し、水素７９がスイッチング層２０Ｘの構成元素（例えば、リン、硫黄、ヒ素、セレン又はテルル）と化学反応するのを抑制できる。例えば、水素とスイッチング層２０Ｘの構成元素との反応によって、揮発性の生成物（例えば、ＡｓＨ_３又はＨ_２Ｓｅ）が、生じるのを抑制できる。この結果として、揮発したガス状の生成物が、スイッチング層２０Ｘと導電層２１Ｘ（２１Ｘａ，２１Ｘｂ）との剥離を引き起こしたり、スイッチング層２０Ｘと導電層２１Ｘとの間に空隙を形成したりするのを、抑制できる。

また、本実施形態は、水素７９とスイッチング層２０Ｘとの化学反応による構成元素の脱離、又は、スイッチング層２０Ｘ内における水素化合物の形成によって、スイッチング素子の特性が変動するのを抑制できる。

尚、酸化防止層２１１ｘ，２１２ｘは、水素貯蔵層２１０ｘ内に吸着及び貯蔵された水素７９がスイッチング層２０Ｘへ移動（拡散）するのを抑制できる。
さらに、水素貯蔵層２１０ｘは、ＭＴＪスタック１Ｘの構成部材と水素７９との化学反応を抑制できる。

この後、マスク層８０のパターンに基づいて、積層体３００及び導電層５０Ｘが、例えば、イオンミリングによってエッチングされる。積層体３００及び導電層５０Ｘのエッチングの後、マスク層８０は、除去される。

図１４に示されるように、図１３の工程におけるエッチングによって、Ｘ方向に延びる複数の配線（例えば、ワード線）５０が、絶縁層９１上に形成される。Ｘ方向に延びる複数の積層体３００Ｙが、配線５０上に形成される。

積層体３００Ｙ内において、ＭＴＪスタック１Ｙは、Ｘ方向に延びる。スイッチング層２０Ｙ及び導電層２１Ｙａ，２１Ｙｂは、Ｘ方向に延びる。各導電層２１Ｙａ，２１Ｙｂは、Ｘ方向にそれぞれ延びる水素貯蔵層２１０ｙ及び酸化防止層２１１ｙ，２１２ｙを含む。水素貯蔵層２１０ｙのＹ方向における側面及び酸化防止層２１１ｙ，２１２ｙのＹ方向における側面は、露出される。

絶縁層６０が、Ｙ方向に隣り合う配線５０間のスペース内、及び、Ｙ方向に隣り合う積層体３００Ｙ間のスペース内に形成される。
尚、絶縁層６０の形成のための原料ガスの化学反応によって、絶縁層６０が合成されるとともに、水素（Ｈ）７９が発生する場合がある。絶縁層６０の形成時において、発生した水素７９は、水素貯蔵層２１０ｙによって、水素貯蔵層２１０ｙ内に吸着及び格納される。

図１５及び図１６に示されるように、絶縁層６０が形成された後、絶縁層６０の上面は、例えばＣＭＰ（Chemical Mechanical Polishing）法によって、ＭＴＪスタック１Ｙ（導電層）の上面をストッパに用いて、平坦化される。
この後、導電層５１Ｙが、スパッタリング法によって、絶縁層６０及び積層体３００Ｙ上に形成される。

所定のパターンを有する複数のマスク層８１が、リソグラフィ処理によって、導電層５１Ｙ上に形成される。例えば、各マスク層８１は、Ｙ方向に延びる直線状の形状を有する。スリットが、Ｘ方向に隣り合うマスク層８１間に形成される。Ｘ方向に並ぶ複数のマスク層８１は、所定のピッチ（間隔）で並んでいる。

図１３の工程と同様に、マスク層８１の形成によって、水素７９が発生する場合がある。マスク層８１の形成時において、発生した水素７９は、水素貯蔵層２１０ｙによって、水素貯蔵層２１０ｙ内に吸着及び格納される。

この後、マスク層８１のパターンに基づいて、導電層５１Ｙ及び積層体３００Ｙが、例えばイオンミリングによってエッチングされる。このエッチングによって、導電層５１Ｙ及び積層体３００Ｙが、Ｘ方向において複数の部分にそれぞれ分割される。

これによって、図３乃至図５に示されるように、複数のメモリセルＭＣが、基板９０の上方に形成される。Ｙ方向に延びる複数の配線（例えばビット線）５１が、メモリセルＭＣの上方に形成される。このエッチング工程によって、水素貯蔵層２１０のＸ方向における側面及び酸化防止層２１１，２１２のＸ方向における側面は、露出される。

この後、上述の図１４に示される工程と同様に、絶縁層６１が、Ｘ方向に隣り合うメモリセルＭＣ間に形成される。本工程において、水素貯蔵層２１０が、絶縁層６１の形成時に発生した水素を、吸着及び貯蔵する。
上述の製造工程の結果として、図９乃至図１２に示されるように、水素貯蔵層２１０内に水素化合物層（又は水素固溶領域）２１９が、形成され得る。

この後、絶縁層６２が、配線５１及び絶縁層６０，６１上に形成される。

以上の工程によって、本実施形態のＭＲＡＭ１００における、メモリセルアレイ１１０が形成される。

この後、周知の製造工程によって、本実施形態のＭＲＡＭ１００が、完成する。

［ｃ］まとめ
ＭＲＡＭを形成するための製造プロセスにおいて、メモリセル内のスイッチング素子の構成部材が、水素を含むガス雰囲気中に曝される可能性がある。
スイッチング素子の構成部材（例えば、スイッチング層）は、水素と比較的反応しやすい部材を含む場合がある。

スイッチング層内に含まれる構成元素（例えば、リン、ヒ素、硫黄、セレン又はテルル）と水素との化学反応によって、水素化合物が生成される。
揮発性が高い水素化合物（例えば、ＡｓＨ_３又はＨ_２Ｓｅのようなガス化しやすい化合物）が発生した場合、水素化合物ガスがスイッチング層内で発生し、スイッチング層から放出され得る。水素化合物ガスの発生によって、スイッチング層と導電層（電極）と間における剥離、又は、スイッチング層と導電層と間における空隙（又は水素化合物ガス領域）の形成が、引き起こされる可能性がある。この結果として、電極とスイッチング層との間の開放（通電不良）のような欠陥が、スイッチング素子に生じ得る。

また、水素化合物ガスの発生によりスイッチング層から構成元素が脱離したり、スイッチング層内において水素化合物が形成されたりする場合、スイッチング層の特性に寄与する構成元素の濃度が、低下する。このため、スイッチング素子の特性が、所望の特性から変動する可能性がある。

本実施形態のＭＲＡＭ１００において、水素貯蔵層２１０が、スイッチング素子２の電極２１内に設けられている。水素貯蔵層２１０は、水素貯蔵材料を用いて形成される。水素貯蔵層２１０は、例えば、リチウム、ナトリウム、マグネシウム、カルシウム、チタン及びランタンなどのうち少なくとも１つを含む層である。

水素貯蔵層２１０は、スイッチング層２０及びＭＲＡＭ１００内の他の構成部材に比較して、水素に対する高い吸着機能及び貯蔵機能を有する。
これによって、本実施形態のＭＲＡＭ１００は、スイッチング層２０に対する水素の侵入、及び、スイッチング層２０の構成部材と水素との化学反応を抑制できる。

例えば、水素貯蔵層２１０は、水素の吸着及び貯蔵の結果として、水素を含み得る。それゆえ、本実施形態のＭＲＡＭ１００において、水素化合物層（又は水素固溶領域）２１９が、水素貯蔵層２１０内に、設けられる場合がある。

本実施形態において、水素貯蔵層２１０は、電極２１内において２つの酸化防止層２１１，２１２に挟まれている。酸化防止層２１１，２１２は、炭素、窒化炭素、窒化チタン、窒化タンタル、タングステン、窒化タングステン及び白金の中から選択される少なくとも１つを含む。酸化防止層２１１，２１２は、水素貯蔵層２１０の酸化（又は窒化）を、抑制できる。

水素貯蔵層２１０の構成部材が酸化又は窒化された場合、水素貯蔵層２１０による水素の吸着及び（又は）貯蔵の機能が、喪失又は低下してしまう可能性がある。
本実施形態のように、水素貯蔵層２１０に隣り合うように酸化防止層２１１，２１２が設けられた場合、本実施形態のＭＲＡＭ１００は、水素貯蔵層２１０の機能が水素貯蔵層２１０の酸化又は窒化に起因して低下するのを、防止できる。
それゆえ、本実施形態において、水素貯蔵層２１０は、その機能を喪失又は低下すること無しに、水素を比較的高い効率で吸着及び貯蔵できる。

以上のように、本実施形態のメモリデバイスとしてのＭＲＡＭ１００は、揮発性が高い水素化合物に起因する電極とスイッチング層との間の剥離、又は、電極とスイッチング層との間における空隙の発生を、抑制できる。
また、本実施形態のＭＲＡＭ１００は、スイッチング層内における水素化合物の形成に起因するスイッチング素子の特性の変動を、抑制できる。

したがって、本実施形態のメモリデバイスは、信頼性を向上できる。

（２）変形例
図１７乃至図１９を参照して、本実施形態のメモリデバイス１００の変形例について、説明する。

図１７は、本実施形態のメモリデバイス（例えば、ＭＲＡＭ）１００における、メモリセルＭＣのスイッチング素子２の変形例の一例を示す断面図である。

図１７に示されるように、スイッチング素子２Ａの２つの電極２１Ｂ，２８のうち一方の電極２１Ｂのみが、水素貯蔵層２１０ｂ及び酸化防止層２１１ｂ，２１２ｂを含んでもよい。他方の電極（例えば、単層又は積層の導電層）２８は、金属層又は導電性化合物層である。

図１８は、本実施形態のＭＲＡＭ１００における、メモリセルＭＣのスイッチング素子２の変形例の一例を示す断面図である。

図１７の例において、スイッチング素子２Ａの上部電極２１Ｂのみが水素貯蔵層２１０ｂ及び酸化防止層２１１ｂ，２１２ｂを含む例が示されている。
但し、図１８に示されるように、スイッチング素子２Ｂの下部電極２１Ａのみが、水素貯蔵層２１０ａ及び酸化防止層２１１ａ，２１２ａを含む積層構造を有し、スイッチング素子２Ｂの上部電極２７が、水素貯蔵層２１０ａを含まない構造（例えば、単層又は積層の導電層）を有していてもよい。例えば、導電層２９が、下部電極２１Ａと配線５０との間に、設けられている。上部電極２７及び導電層２９のそれぞれは、例えば、金属層又は導電性化合物層である。

図１９は、本実施形態のＭＲＡＭ１００における、メモリセルＭＣのスイッチング素子２の変形例の一例を示す断面図である。
図１９に示されるように、スイッチング素子２Ｃの電極２１Ｃ，２１Ｄのそれぞれは、複数の水素貯蔵層２１０（２１０ａ，２１０ｂ），２１５（２１５ａ，２１５ｂ）を含んでもよい。

下部電極２１Ｃにおいて、水素貯蔵層２１５ａは、酸化防止層２１２ａと配線５０との間に設けられている。上部電極２１Ｄにおいて、水素貯蔵層２１５ｂは、酸化防止層２１２ｂとＭＴＪ素子１との間に設けられている。

水素貯蔵層２１５の材料は、水素貯蔵層２１０の材料と異なってもよい。例えば、水素貯蔵層２１５の材料は、パラジウム（Ｐｄ）である。パラジウム層２１５は、水素貯蔵層２１０と酸化防止層２１１との間、又は、水素貯蔵層２１０と酸化防止層２１２との間に設けられてもよい。

図１７乃至図１９を用いて説明された変形例のスイッチング素子２Ａ，２Ｂ，２Ｃを含むＭＲＡＭ１００は、上述の実施形態と同様の効果を得ることができる。

（３） その他
上述の実施形態において、ＭＲＡＭが、本実施形態のメモリデバイス１００として例示されている。但し、本実施形態のメモリデバイス１００は、２つの酸化防止層に挟まれた水素貯蔵層を含むスイッチング素子が用いられていれば、ＭＲＡＭ以外のメモリデバイスでもよい。

例えば、本実施形態のメモリデバイス１００は、可変抵抗特性を有する遷移金属酸化物素子をメモリ素子に用いたメモリデバイス（例えば、ＲｅＲＡＭ（Resistive Random Access Memory）のような抵抗変化メモリ）、相変化素子をメモリ素子に用いたメモリデバイス（例えば、ＰＣＲＡＭ（Phase Change Random Access Memory）のような相変化メモリ）、又は強誘電体素子をメモリ素子に用いたメモリデバイス（例えば、ＦｅＲＡＭ（Ferroelectric Random Access Memory）のような強誘電体メモリ）でもよい。

本実施形態のメモリデバイス１００は、ＭＲＡＭ以外のメモリデバイスであっても、上述の実施形態で説明された効果を得ることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１００：メモリデバイス、１：メモリ素子、２：スイッチング素子、２１：電極、２０：スイッチング層、２１０：水素貯蔵層、２１１，２１２：酸化防止層。

Claims (12)

1. メモリ素子と、
   第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に設けられた可変抵抗層と、を含むスイッチング素子と、
   を具備し、
   前記第１及び第２の電極のうち少なくとも一方は、
   第１の層と、
   前記第１の層と前記可変抵抗層との間に設けられた第２の層と、
   前記第１の層と前記第２の層との間に設けられた第３の層と、
   を含み、
   前記第１及び第２の層のそれぞれは、炭素、窒化炭素、窒化チタン、窒化タンタル、タングステン、窒化タングステン及び白金の中から選択された少なくとも１つを含み、
   前記第３の層は、リチウム、ナトリウム、マグネシウム、カルシウム、チタン、及びランタンの中から選択された少なくとも１つを含む、
   メモリデバイス。
2. 前記可変抵抗層は、リン、ヒ素、硫黄、セレン及びテルルの中から選択される少なくとも１つを含む、
   請求項１に記載のメモリデバイス。
3. 前記第３の層は、水素を含む、
   請求項１又は２に記載のメモリデバイス。
4. 前記第３の層は、水素化合物を含む、
   請求項１乃至３のうちいずれか１項に記載のメモリデバイス。
5. 前記第３の層は、マグネシウム層、マグネシウムとニッケルとの合金層、及び、マグネシウムと銅との合金層の中から選択された層である、
   請求項１乃至４のうちいずれか１項に記載のメモリデバイス。
6. 前記可変抵抗層は、酸化シリコンを含む、
   請求項１乃至５のうちいずれか１項に記載のメモリデバイス。
7. 前記第３の層は、水素を吸着及び貯蔵するように構成された材料を含む、
   請求項１乃至６のうちいずれか１項に記載のメモリデバイス。
8. 前記第１及び第２の層は、前記第３の層の酸化を防止するように構成された材料を含む、
   請求項１乃至７のうちいずれか１項に記載のメモリデバイス。
9. 前記第１の電極は、前記第１乃至第３の層を含み、
   前記第２の電極は、
   第４の層と、
   前記第４の層と前記可変抵抗層との間に設けられた第５の層と、
   前記第４の層と前記第５の層との間に設けられた第６の層と、
   を含み、
   前記第４及び第５の層のそれぞれは、炭素、窒化炭素、窒化チタン、窒化タンタル、タングステン、窒化タングステン及び白金の中から選択された少なくとも１つを含み、
   前記第６の層は、リチウム、ナトリウム、マグネシウム、カルシウム、チタン、及びランタンの中から選択された少なくとも１つを含む、
   請求項１乃至８のうちいずれか１項に記載のメモリデバイス。
10. 前記メモリ素子は、磁気抵抗効果素子であり、
    前記磁気抵抗効果素子は、
    可変な磁化方向を有する第１の磁性層と、
    不変な磁化方向を有する第２の磁性層と、
    前記第１の磁性層と前記第２の磁性層との間の非磁性層と、
    を含む
    請求項１乃至９のうちいずれか１項に記載のメモリデバイス。
11. メモリ素子と、
    第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に設けられた可変抵抗層と、を含むスイッチング素子と、
    を具備し、
    前記第１及び第２の電極のうち少なくとも一方は、
    第１の層と、
    前記第１の層と前記可変抵抗層との間に設けられた第２の層と、
    前記第１の層と前記第２の層との間に設けられ、リチウム、ナトリウム、マグネシウム、カルシウム、チタン、及びランタンの中から選択された少なくとも１つと、水素と、を含む第３の層と、
    を含む
    メモリデバイス。
12. メモリ素子と、
    第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に設けられた可変抵抗層と、を含むスイッチング素子と、
    を具備し、
    前記第１及び第２の電極のうち少なくとも一方は、
    第１の層と、
    前記第１の層と前記可変抵抗層との間に設けられた第２の層と、
    前記第１の層と前記第２の層との間に設けられた第３の層と、
    を含み、
    前記第３の層は、水素を吸着及び貯蔵するように構成された材料を有し、
    前記第１及び第２の層は、前記第３の層の酸化を防止するように構成された材料を有する
    メモリデバイス。
    
    

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