JP2023000112A - 計測装置および計測プログラム - Google Patents

Abstract

【課題】対象物に形成されるパターンの位置ずれ量の算出精度を向上させる。【解決手段】計測装置は、対象物の表面に形成されるパターンの位置ずれ量を計測する。計測装置は、第１のパターンの形成後であって第２のパターンの形成前の対象物に光を照射することにより生じる第１の回折光の第１の二次元強度分布と、第２のパターンの形成後の対象物に光を照射することにより生じる第２の回折光の第２の二次元強度分布と、を測定する測定部と、第１の二次元強度分布を示す第１の測定データと、第２の二次元強度分布を示す第２の測定データと、を保存する記憶部と、第１の測定データと、第２の測定データと、を用いた演算処理を実行することにより、第１の測定データと第２の測定データとの差分データを取得し、差分データに基づいて、第１のパターンと第２のパターンとの差分パターンの位置ずれ量を算出する演算部と、を具備する。【選択図】図３

Description

本発明の実施形態は、計測装置および計測プログラムに関する。

メモリの更なる大容量化のため、３次元構造を有するメモリ等の半導体装置が開発されている。

特表２０１８－５２６６７４号公報

本発明の一実施形態では、対象物に形成されるパターンの位置ずれ量の算出精度を向上させるという課題を解決する。

実施形態の計測装置は、対象物の表面に形成されるパターンの位置ずれ量を計測する。計測装置は、第１のパターンの形成後であって第２のパターンの形成前の対象物に光を照射することにより生じる第１の回折光の第１の二次元強度分布と、第２のパターンの形成後の対象物に光を照射することにより生じる第２の回折光の第２の二次元強度分布と、を測定する測定部と、第１の二次元強度分布を示す第１の測定データと、第２の二次元強度分布を示す第２の測定データと、を保存する記憶部と、第１の測定データと、第２の測定データと、を用いた演算処理を実行することにより、第１の測定データと第２の測定データとの差分データを取得し、差分データに基づいて、第１のパターンと第２のパターンとの差分パターンの位置ずれ量を算出する演算部と、を具備する。

パターン位置ずれ量の従来の計測方法例を説明するための平面模式図である。 パターンレイアウト例を示す平面模式図である。 計測装置１００の構成例を示す概略図である。 計測装置１００の構成例を示す概略図である。 半導体記憶装置の全体構成を示すブロック図である。 メモリセルアレイ１０の回路構成例を示す図である。 半導体記憶装置の断面構成例を示す図である。 絶縁層２５５を形成する前の構造体の状態を示す模式図である。 絶縁層２５５を形成する前の構造体の状態を示す模式図である。 絶縁層２５５の形成例を説明するための模式図である。 絶縁層２５５の形成例を説明するための模式図である。 計測方法例を説明するためのフローチャートである。 第１の二次元強度分布の例を示す図である。 第１の二次元強度分布の例を示す図である。 第２の二次元強度分布の例を示す図である。 第２の二次元強度分布の例を示す図である。 光の照射領域を示す平面模式図である。 差分データに基づく二次元強度分布の例を示す図である。 差分データに対応する差分パターンの例を示す平面模式図である。 比較サンプルのパターンＰ１の例を示す平面模式図である。 比較サンプルのパターンＰ２の例を示す平面模式図である。 比較サンプルのパターンＰ３の例を示す平面模式図である。 パターンＰ１の差分データに基づく強度分布の例を示す二次元強度分布図である。 パターンＰ２の差分データに基づく強度分布の例を示す二次元強度分布図である。 パターンＰ２の差分データに基づく強度分布の例を示す二次元強度分布図である。 非対称成分の算出方法を説明するための二次元強度分布の模式図である。 モデル式Ｍの例を示す模式図である。

以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。

３次元構造を有するメモリ等の半導体装置は、複数の層を有する構造体を加工して回路パターンやデバイスパターン等のパターンを形成することにより製造される。これらのパターンは、例えばフォトリソグラフィ技術を用いて形成できる。先の工程で下層パターンを形成し、後の工程で下層パターンの位置に合わせて上層パターンを形成する場合、下層パターンと上層パターンとのアライメント精度が低いと、製造された半導体装置が正常に動作しない場合がある。そこで、形成されたパターンの位置ずれ量を計測してパターンの位置を調整することが知られている。

図１は、パターン位置ずれ量の従来の計測方法例を説明するための平面模式図である。図１は、下層パターンのアライメントマークＭＬと、上層パターンのアライメントマークＭＵと、を示す。パターン位置ずれ量の従来の計測方法例は、下層パターンのアライメントマークＭＬと、上層パターンのアライメントマークＭＵと、を形成し、上層パターン形成後において、アライメントマークＭＬの中心ＣＬとアライメントマークＭＵの中心ＣＵと間の中心間距離を光学的に計測することにより、パターン位置ずれ量を算出できる。

このようなアライメントマークは、回路パターンやデバイスパターンと同じ領域に形成することが困難である。図２は、パターンレイアウト例を示す平面模式図である。図２は、アライメントマークＡＭと、デバイスパターンＤＰと、スクライブパターンＳＰと、を示す。図２に示すように、アライメントマークＡＭがデバイスパターンＤＰと別の領域に形成される場合、図２の矢印のとおり、アライメントマークＡＭの位置ずれ方向は、デバイスパターンＤＰの位置ずれ方向と異なる場合がある。これにより、アライメントマークＡＭを用いてデバイスパターンＤＰの位置ずれ量を算出すると、実際のデバイスパターンＤＰのずれ量と異なる値の位置ずれ量が算出されてしまう。よって、所望のパターンの位置ずれ量を高い算出精度で計測できる計測装置が求められている。

次に、実施形態の計測装置について説明する。図３および図４は、計測装置１００の構成例を示す概略図である。計測装置１００は、対象物１１０に形成されるパターンの位置ずれ量を計測する機能を有する。計測装置１００は、測定装置１０１を含む測定部と、記憶装置１２１を含む記憶部と、演算装置１０３を含む演算部と、出力装置１０４と、を含む出力部と、制御装置１０８を含む制御部と、を具備する。なお、測定部、記憶部、延在部、出力部、制御部は、一つの装置に設けられていてもよいし、異なる複数の装置に設けられて計測システムを構成してもよい。

測定装置１０１は、対象物１１０に光を照射することにより生じる回折光の強度分布を測定することができる。測定装置１０１は、光源１１１と、ステージ１１２と、撮像装置１１３と、光学系１１４と、を有する。

光源１１１は、光を照射することができる。光源１１１の例は、キセノンランプ等を含む。

ステージ１１２は、対象物１１０を載置するための表面を有する。ステージ１１２は、Ｘ軸方向、Ｙ軸方向、Ｚ軸方向に稼働可能であり、ステージ１１２をＸ－Ｙ平面上で走査することにより、対象物１１０を移動させて測定を行うことができる。

撮像装置１１３は、対象物１１０に光を照射することにより生じる回折光の二次元強度分布を測定することができる。回折光は、０次光、１次光、２次光等の異なる位置に入射する光を含むため、撮像装置１１３にＸ－Ｙ平面上に複数配置された二次元の検出器を用いることにより、二次元強度分布を測定できる。二次元検出器の例は、Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ（ＣＣＤ）センサやＣＭＯＳセンサ等のイメージセンサを含む。

光学系１１４は、光源１１１からの光を対象物１１０に導く機能や、対象物１１０に光が照射されることにより生じる回折光を撮像装置１１３に導く機能を有する。図３および図４に示す光学系１１４は、複数の集光レンズ１４１と、ビームスプリッタ１４２と、対物レンズ１４３と、を有するが、光学系１１４の構成は、図３および図４に示す構成に限定されない。

記憶装置１０２は、測定装置１０１により測定される回折光の二次元強度分布を示すデータ（測定データ）を保存することができる。記憶装置１０２は、測定装置１０１により測定動作を実行するための測定プログラム、演算装置１０３により演算処理を実行するための演算プログラム、制御装置１０８により測定装置１０１、記憶装置１０２、および演算装置１０３の各動作を制御するための制御プログラムをさらに保存することができる。記憶装置１０２の例は、ハードディスクドライブ、ソリッドステートドライブ等を含む。記憶装置１０２は、測定装置１０１内に設けられてもよい。

演算装置１０３は、複数の測定データを用いた演算処理を行い、演算処理の結果に基づいてパターンの位置ずれ量を算出することができる。演算装置１０３の例は、パーソナルコンピュータ等のコンピュータを含む。演算装置１０３は、測定装置１０１内に設けられてもよい。

出力装置１０４は、演算処理の結果に基づいて算出されたパターンの位置ずれ量を示すデータを外部に出力できる。出力装置１０４の例は、ファイル保存プログラムを読み込んで中央演算処理装置（ＣＰＵ）で処理を行うコンピュータ等を含む。出力装置１０４は、測定装置１０１内に設けられてもよい。

制御装置１０８は、測定装置１０１、記憶装置１２１、および演算装置１０３の各動作を制御する。制御装置１０８の例は、パーソナルコンピュータ等のコンピュータを含む。制御装置１０８は、測定装置１０１内に設けられてもよい。

図４に示す計測装置１００は、測定装置１０５と、外部記憶装置１２２と、をさらに具備する。

測定装置１０５の構成は、測定装置１０１と同じ構成を適用可能である。よって、測定装置１０５の説明は、測定装置１０１の説明を適宜援用できる。測定装置１０５の動作は、例えば制御装置１０８により制御できるが、これに限定されず、別のコンピュータ等の制御装置により制御されてもよい。

外部記憶装置１２２は、記憶部に設けられる。外部記憶装置１２２は、測定装置１０５により測定される回折光の二次元強度分布を示すデータ（測定データ）を保存することができる。外部記憶装置１２２の例は、ハードディスクドライブ、ソリッドステートドライブ等である。外部記憶装置１２２の動作は、例えば制御装置１０８により制御できるが、これに限定されず、別のコンピュータ等の制御装置により制御されてもよい。外部記憶装置１２２は、測定装置１０５内に設けられてもよい。外部記憶装置１２２に保存される測定データは、例えば記憶部に設けられたデータ通信部１２３を介して記憶装置１２１に送ることができる。データ通信部１２３の例は、例えばローカルエリアネットワーク（ＬＡＮ）等を含む。

次に、対象物１１０の例について説明する。対象物１１０の例は、半導体記憶装置を製造する途中に形成される構造体である。

まず、半導体記憶装置の例について説明する。図５は、半導体記憶装置の全体構成を示すブロック図である。半導体記憶装置１は、例えばメモリコントローラによって制御される。半導体記憶装置１は、メモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、およびセンスアンプモジュール１６を含む。

メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫ（Ｌ－１）（Ｌは２以上の整数）を含む。ブロックＢＬＫは、データを不揮発に記憶する複数のメモリセルトランジスタ（以下、「メモリセル」と記す場合がある。）の集合体であり、例えばデータの消去単位として使用される。メモリセルアレイ１０には、複数のビット線および複数のワード線が設けられる。各メモリセルトランジスタは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。

コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラから受信したコマンドＣＭＤを保持可能である。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、および消去動作等を実行させる命令を含む。アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラから受信したアドレス情報ＡＤＤを保持可能である。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、およびカラムアドレスＣＡを含む。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、およびカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、およびビット線の選択に使用される。

シーケンサ１３は、半導体記憶装置１の全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、およびセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、および消去動作等を実行する。

ドライバモジュール１４は、読み出し動作、書き込み動作、および消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に、生成した電圧を印加する。

ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。

センスアンプモジュール１６は、書き込み動作において、メモリコントローラから受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧またはビット線に流れる電流に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラに転送する。

半導体記憶装置１とメモリコントローラとの間の通信は、例えばＮＡＮＤインターフェイスをサポートしている。例えば、半導体記憶装置１とメモリコントローラとの間の通信では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、および入出力信号Ｉ／Ｏが使用される。

コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１が受信する入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１が受信する信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏからのデータ入力を制御するために用いられる信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏからのデータ出力を制御するために用いられる信号である。

レディビジー信号ＲＢｎは、半導体記憶装置１がメモリコントローラからの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラに通知する信号である。

入出力信号Ｉ／Ｏは、例えば８ビット幅の信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。

以上説明した半導体記憶装置１およびメモリコントローラは、それらの組み合わせにより１つの半導体記憶装置を構成してもよい。このような半導体記憶装置としては、例えばＳＤカードのようなメモリカードや、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）等が挙げられる。

次に、メモリセルアレイ１０の回路構成について、図６を用いて説明する。図６の例は、ブロックＢＬＫ０を示しているが、他のブロックＢＬＫの回路構成も同じである。図６に示すように、ブロックＢＬＫ０は、例えば４つのストリングユニットＳＵ０～ＳＵ３を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。

複数のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０～ＢＬ（Ｎ－１）（Ｎは２以上の整数）に関連付けられている。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＣ０～ＭＣ７、並びに選択トランジスタＳＴ１およびＳＴ２を含む。

メモリセルトランジスタＭＣは、制御ゲートおよび電荷蓄積層を含み、データを不揮発に保持可能である。以下、メモリセルトランジスタＭＣ０～ＭＣ７のいずれかを限定しない場合は、メモリセルトランジスタＭＣと表記する。なお、メモリセルトランジスタＭＣは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電層を用いたＦＧ型であってもよい。以下、実施形態では、ＭＯＮＯＳ型を例として説明する。

選択トランジスタＳＴ１は、各種動作時におけるストリングユニットＳＵの選択に使用される。各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、直列に接続されたメモリセルトランジスタＭＣ０～ＭＣ７の一端に接続される。直列に接続されたメモリセルトランジスタＭＣ０～ＭＣ７の他端は、選択トランジスタＳＴ２のドレインに接続される。

同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続される。ストリングユニットＳＵ０～ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に共通接続される。メモリセルトランジスタＭＣ０～ＭＣ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。

以上で説明したメモリセルアレイ１０の回路構成において、同じカラムアドレスＣＡが割り当てられた複数のＮＡＮＤストリングＮＳは、複数のブロックＢＬＫ間で同じビット線ＢＬに共通接続される。ソース線ＳＬは、複数のブロックＢＬＫ間で共通接続される。

なお、半導体装置が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＣ、並びに選択トランジスタＳＴ１およびＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。

次に、半導体記憶装置の断面構成について、図７を用いて説明する。図７は、半導体記憶装置の構造例を説明するための図であり、半導体基板２００の表面（上面）に略平行なＸ軸、Ｘ軸に略垂直なＹ軸、Ｘ軸およびＹ軸に略垂直なＺ軸により表されるＹ－Ｚ断面を示す。

図７に示すように、半導体基板２００上には、絶縁層２０３が形成される。絶縁層２０３は、例えば酸化シリコンを用いて形成される。絶縁層２０３上にメモリセルアレイ１０が設けられている。メモリセルアレイ１０の下方には、周辺回路が形成される。なお、図７では、メモリセルアレイ１０を含むメモリセル領域の下に周辺回路を含む回路領域を有しているが、これに限定されず、メモリセル領域と並置するように回路領域を設けてもよい。

まず、メモリセルアレイ１０の構成について説明する。絶縁層２０３上には、ソース線ＳＬとして機能する導電層２２０が設けられる。例えば、導電層２２０は、半導体基板２００の表面（上面）に略平行なＸ－Ｙ平面に沿って広がった板状に形成される。導電層２２０は、導電材料を用いて形成され、導電材料の例は、金属材料または半導体材料等を含む。

導電層２２０上には、複数の導電層２２１のそれぞれと複数の絶縁層２２２のそれぞれが交互に積層される。絶縁層２２２には、例えばＳｉＯが用いられる。複数の導電層２２１は、例えば下方から順に、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、および選択ゲート線ＳＧＤとして機能する。例えば、導電層２２１はＸ軸方向に延伸する板状に形成される。導電層２２１は、導電材料を用いて形成され、導電材料の例は、金属材料を含む。

複数の導電層２２１をＺ軸方向に貫通（通過）し、底面が導電層２２０に達する複数のメモリピラーＭＰが設けられている。メモリピラーＭＰは、Ｚ軸方向に沿って延伸する。１つのメモリピラーＭＰが１つのＮＡＮＤストリングＮＳに対応する。メモリピラーＭＰは、ブロック絶縁膜２３１、電荷蓄積層２３２、トンネル絶縁膜２３３、半導体層２３４、コア絶縁体２３５、およびキャップ層２３６を含む。

より具体的には、複数の導電層２２１を貫通して、底面が導電層２２０に達するように、メモリピラーＭＰに対応するホールが形成される。ホールの側面にはブロック絶縁膜２３１、電荷蓄積層２３２、およびトンネル絶縁膜２３３が順次積層されている。そして、側面がトンネル絶縁膜２３３に接し、底面が導電層２２０に接するように半導体層２３４が形成されている。半導体層２３４は、メモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１およびＳＴ２のチャネルが形成される領域である。よって、半導体層２３４は、選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０～ＭＣ７、および選択トランジスタＳＴ１の電流経路を接続する信号線として機能する。半導体層２３４内にはコア絶縁体２３５が設けられている。そして、半導体層２３４およびコア絶縁体２３５上には、側面がトンネル絶縁膜２３３に接するキャップ層２３６が形成されている。

ブロック絶縁膜２３１、トンネル絶縁膜２３３、およびコア絶縁体２３５には、例えば、ＳｉＯが用いられる。電荷蓄積層２３２には、例えば窒化シリコン（ＳｉＮ）が用いられる。半導体層２３４およびキャップ層２３６には、例えばポリシリコンが用いられる。

メモリピラーＭＰと、ワード線ＷＬ０～ＷＬ７としてそれぞれ機能する複数の導電層２２１とが組み合わされ、メモリセルトランジスタＭＣ０～ＭＣ７として機能する。同様に、メモリピラーＭＰと、選択ゲート線ＳＧＤおよび選択ゲート線ＳＧＳとしてそれぞれ機能する複数の導電層２２１とが組み合わされ、選択トランジスタＳＴ１および選択トランジスタＳＴ２として機能する。

キャップ層２３６上には、コンタクトプラグＣＰが形成される。コンタクトプラグＣＰ上には、ビット線ＢＬとして機能する導電層（不図示）が形成される。コンタクトプラグＣＰは、導電材料を用いて形成され、導電材料の例は、金属材料等を含む。

なお、図７の例では、メモリピラーＭＰがＹ軸方向に沿って配置されているが、メモリピラーＭＰは、任意に配置され得る。

絶縁層２５１は、導電層２２１と絶縁層２２２との積層体の上方に設けられる。絶縁層２５１は、例えばテトラエチルオルトシリケート（ＴＥＯＳ）を用いて形成された酸化シリコンを含む。

導電層２５３は、複数のＮＡＮＤストリングＮＳからなるグループ毎にワード線ＷＬ０～ＷＬ７、選択ゲート線ＳＧＤ、選択ゲート線ＳＧＳを電気的に分離する分離体としての機能を有する。上記グループをフィンガーともいう。さらに、導電層２５３は、ソース線ＳＬに接続された配線（ローカルインターコネクト配線ともいう）ＬＩとしての機能を有する。導電層２５３は、複数の導電層２２１をＺ軸方向に貫通して導電層２２０に達する。導電層２５３は、導電層２２０上に設けられた導電層２５３ａと、導電層２５３ａ上に設けられた導電層２５３ｂと、を有する。導電層２５３ａは、例えばポリシリコン等の半導体材料を用いて形成される。導電層２５３ｂは、例えばタングステン等の金属材料を用いて形成される。

絶縁層２５４は、導電層２５３と複数の導電層２２１のそれぞれとの間に設けられる。絶縁層２５４は、例えば酸化シリコン等の絶縁材料を用いて形成される。

絶縁層２５５は、複数の導電層２２１のうち、選択ゲート線ＳＧＤの導電層２２１をＺ軸方向に貫通するとともに、選択ゲート線ＳＧＳの導電層２２１をＺ軸方向に貫通しない。絶縁層２５５は、複数のＮＡＮＤストリングＮＳからなるグループ毎に選択ゲート線ＳＧＤを電気的に分離する分離体としての機能を有する。絶縁層２５５は、例えば酸化シリコン等の絶縁材料を用いて形成される。

回路領域は、電界効果トランジスタＴＲ_Ｎと、電界効果トランジスタＴＲ_Ｐと、を有する。電界効果トランジスタＴＲ_Ｎおよび電界効果トランジスタＴＲ_Ｐは、例えば、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、およびセンスアンプモジュール１６等の周辺回路に用いることができる。電界効果トランジスタＴＲ_Ｎおよび電界効果トランジスタＴＲ_Ｐのチャネル長方向は、例えばＹ軸方向であり、チャネル幅方向は、例えばＸ軸方向である。

電界効果トランジスタＴＲ_Ｎおよび電界効果トランジスタＴＲ_Ｐは、メモリセルアレイ１０の下方に設けられる。電界効果トランジスタＴＲ_Ｎは、Ｎチャネル型トランジスタである。電界効果トランジスタＴＲ_Ｐは、Ｐチャネル型トランジスタである。

複数の導電層２０１のそれぞれは、コンタクトプラグを構成する。複数の導電層２０２は、１つの配線層を構成し、各導電層２０２は、上記配線層の各配線を構成する。各導電層２０２は、例えば、導電層２０１を介して、電界効果トランジスタＴＲ_Ｎ又は電界効果トランジスタＴＲ_Ｐのゲート、ソース、ドレインのいずれかに接続される。導電層２０１および導電層２０２は、金属材料を含む。

絶縁層２０３は、電界効果トランジスタＴＲ_Ｎと電界効果トランジスタＴＲ_Ｐの間や、複数の導電層２０１の間、複数の導電層２０２の間などを絶縁する。絶縁層２０３は、例えば酸化シリコンを含む。なお、電界効果トランジスタＴＲ_Ｎおよび電界効果トランジスタＴＲ_Ｐは、導電層２０１および導電層２０２だけでなく、他の配線層やコンタクトプラグを介してメモリセルアレイ１０に接続されるが、本実施形態では便宜のためこれらの図示を省略する。

次に、半導体記憶装置の製造方法例として、絶縁層２５５の形成例について説明する。図８および図９は、絶縁層２５５を形成する前の構造体の状態を示す模式図である。図８は、Ｘ－Ｙ平面模式図である。図９は、Ｙ－Ｚ断面模式図である。図８および図９に示すように、絶縁層２５５が形成される前に、複数の導電層２２１を貫通するようにメモリピラーＭＰおよび導電層２５３がそれぞれ形成される。絶縁層２５５の形成前のメモリピラーＭＰおよび導電層２５３は、第１のパターンを形成する。第１のパターンを有するこの構造体は、対象物１１０に使用可能である。

図１０および図１１は、絶縁層２５５の形成例を説明するための模式図である。図１０は、Ｘ－Ｙ平面模式図である。図１１は、Ｙ－Ｚ断面模式図である。図１０および図１１に示す箇所は、図８および図９に示す箇所と同じ箇所である。図１０および図１１に示すように、絶縁層２５５が形成される前に、複数の導電層２２１のうち、選択ゲート線ＳＧＤの導電層２２１を貫通し、選択ゲート線ＳＧＳの導電層２２１に到達しないようにＺ軸方向に延在するスリットＳＨＥを形成する。スリットＳＨＥは、例えばエッチングを用いて導電層２２１および絶縁層２２２を加工することにより形成できる。絶縁層２５５の形成前のメモリピラーＭＰ、導電層２５３、およびスリットＳＨＥは、第２のパターンを形成する。第２のパターンを有するこの構造体は、対象物１１０に使用可能である。その後、スリットＳＨＥを埋めるように絶縁層２５５が形成される。絶縁層２５５は、例えばＣＶＤ等を用いて形成できる。

スリットＳＨＥの位置ずれ量が大きく、平面視においてスリットＳＨＥがメモリピラーＭＰに重なると、半導体記憶装置の動作不良を引き起こす場合がある。このため、第１のパターンに含まれるメモリピラーＭＰの位置を基準として、スリットＳＨＥの位置が、設計上の位置からどれだけずれているかを計測する、すなわち、位置ずれ量を計測することが好ましい。これにより、半導体記憶装置の製造工程において、スリットＳＨＥの位置のフィードバック補正を適用できる。

次に、計測装置１００を用いてパターンの位置ずれ量を計測する方法の例について説明する。図１２は、計測方法例を説明するためのフローチャートである。

図１２に示すように、計測方法例は、測定ステップＳ１と、演算ステップＳ２と、データ処理ステップＳ３と、を具備する。上記計測方法例は、制御装置１０８が記憶装置１２１等の記憶部に保存された制御プログラムを読み出して測定装置１０１、記憶装置１２１、および演算装置１０３に各ステップを含む計測プログラムを実行させることにより行うことができる。

測定ステップＳ１において、測定装置１０１は、メモリピラーＭＰと導電層２５３とを含む上記第１のパターンの形成後であって、メモリピラーＭＰと導電層２５３とスリットＳＨＥとを含む上記第２のパターンの形成前の対象物１１０に光源１１１からの光を光学系１１４を介して照射することにより生じる第１の回折光の第１の二次元強度分布と、上記第２のパターンの形成後の対象物１１０に上記光を照射することにより生じる第２の回折光の第２の二次元強度分布と、を撮像装置１１３により測定する。光源１１１、ステージ１１２、撮像装置１１３の各動作は、制御装置１０８により制御される。第１の二次元強度分布を示す第１の測定データおよび第２の二次元強度分布を示す第２の測定データは、記憶装置１２１に保存される。第２の二次元強度分布を測定するための対象物１１０は、第１の二次元強度分布の測定後の対象物１１０と同じであってもよいし、同じ製造工程を経て製造された別の構造体を対象物１１０に使用してもよい。

図４に示す計測装置１００の場合、測定装置１０１は、第１の二次元強度分布を測定し、測定装置１０５は、第２の二次元強度分布を測定する。第１の二次元強度分布を示す第１の測定データは、記憶装置１２１に保存される。第２の二次元強度分布を示す第２の測定データは、外部記憶装置１２２に保存される。さらに第２の測定データは、外部記憶装置１２２からデータ通信部１２３を介して記憶装置１２１に送られる。測定装置１０１と測定装置１０５のそれぞれで回折光の二次元強度分布を測定することにより、高効率で測定ステップＳ１を行うことができる。

図１３および図１４は、第１の二次元強度分布の例を示す図である。二次元強度分布は、２次元状に複数の画素を有する撮像装置１１３で検出された画素毎の強度分布から得られ、撮像装置１１３に二次元的に入射する回折光の各ＸＹ平面座標での強度を示す。二次元強度分布図の横軸は、回折光のＸ軸方向の波数を表す。二次元強度分布図の縦軸は、回折光のＹ軸方向の波数を表す。二次元強度分布図の色の濃淡は、強度の高低を表す。平面視において、メモリピラーＭＰの位置に対する導電層２５３の位置が設計通りである場合、第１の二次元強度分布は、図１３に示すように、上下対称になる。しかしながら、導電層２５３を形成する際に用いられるフォトリソグラフィ技術やドライエッチング等の処理に起因する製造誤差により導電層２５３の位置が設計上の位置からずれる場合、第１の二次元強度分布は、図１４に示すように、上下非対称になる。二次元強度分布の上下対称性が低下するほど、導電層２５３の位置ずれ量が大きいことを示す。

図１５および図１６は、第２の二次元強度分布の例を示す図である。図１５および図１６の横軸は、回折光のＸ軸方向の波数を表す。図１５および図１６の縦軸は、回折光のＹ軸方向の波数を表す。平面視において、メモリピラーＭＰの位置に対する導電層２５３の位置およびメモリピラーＭＰの位置に対するスリットＳＨＥの位置が設計通りである場合、第２の二次元強度分布は、図１５に示すように、上下対称になる。しかしながら、導電層２５３、スリットＳＨＥを形成する際に用いられるフォトリソグラフィ技術やドライエッチング等の処理に起因する製造誤差により導電層２５３の位置、スリットＳＨＥの位置が設計上の位置からずれる場合、第２の二次元強度分布は、図１６に示すように、上下非対称になる。二次元強度分布の上下対称性が低下するほど、メモリピラーＭＰの位置に対して、導電層２５３、スリットＳＨＥの位置ずれ量が大きいことを示す。第２の二次元強度分布の上下対称性は、導電層２５３の位置ずれ量およびスリットＳＨＥの位置ずれ量の両方によって変化する。さらに、光の照射領域は、デバイスパターンよりも大きい。

図１７は、光の照射領域を示す平面模式図であり、メモリピラーＭＰと、導電層２５３と、スリットＳＨＥと、光照射領域ＢＡと、を示す。図１７に示す光照射領域ＢＡは、導電層２５３とスリットＳＨＥとの両方に重なる。導電層２５３の位置ずれ量が大きくなると、導電層２５３とメモリピラーＭＰとの間隔Ｄ１（メモリピラーＭＰに対する導電層２５３のＹ軸方向の位置ずれ量）が変化する。スリットＳＨＥの位置ずれ量が大きくなると、スリットＳＨＥとメモリピラーＭＰとの間隔Ｄ２（メモリピラーＭＰに対するスリットＳＨＥのＹ軸方向の位置ずれ量）が変化する。これらのことから、第２の二次元強度分布だけから導電層２５３の位置ずれ量と、スリットＳＨＥの位置ずれ量を区別することが困難であり、例えばスリットＳＨＥの位置ずれ量のみを算出することが困難である。

演算ステップＳ２において、演算装置１０３は、記憶装置１２１に保存された第１の測定データと、第２の測定データと、を読み出して第１の測定データと、第２の測定データと、を用いた演算処理を実行することにより、第１の測定データと第２の測定データとの差分データを取得する。演算処理の例は、例えば第１の測定データと第２の測定データとの減算処理を含む。

図１８は、差分データに基づく強度分布の例を示す二次元強度分布図である。図１８に示す強度分布は、例えば図１４に示す第１の二次元強度分布に対応する第１の測定データと、図１６に示す第２の二次元強度分布に対応する第２の測定データと、の減算処理を実行することにより得られる。

図１９は、差分データに対応する差分パターンの例を示す平面模式図である。図１９に示す差分パターンは、メモリピラーＭＰとスリットＳＨＥとを含み、導電層２５３を有しないパターンに対応する。よって、差分データに基づく二次元強度分布を取得することにより、第２の二次元強度分布からメモリピラーＭＰに対する導電層２５３の位置ずれ量に起因する上下対称性の変化を除去できる。

データ処理ステップＳ３において、演算装置１０３は、差分データに基づいて、差分パターンの位置ずれ量を算出する。差分パターンの位置ずれ量の算出方法例について以下に説明する。

まず、スリットＳＨＥの設計位置からのずれ量が予め判明している構造体の比較サンプルを準備する。構造体は、対象物１１０と同じ形状のパターンを有する。図２０ないし図２２は、比較サンプルのパターンの例を示す平面模式図である。図２０は、スリットＳＨＥの設計位置（点線部）に対する形成位置のＹ軸方向の位置ずれ量が＋１０ｎｍであるパターンＰ１を示す。図２１は、上記位置ずれ量が±０ｎｍであるパターンＰ２を示す。図２２は、上記位置ずれ量が－１０ｎｍであるパターンＰ３を示す。比較サンプルは、例えば１つの半導体基板の上方にパターンＰ１と、パターンＰ２と、パターンＰ３と、を有する。

これらのパターンＰ１、Ｐ２、Ｐ３について、対象物１１０と同様に、第１の二次元強度分布と、第２の二次元強度分布と、を事前に測定して、演算処理により差分データを取得する。図２３は、パターンＰ１の差分データに基づく強度分布の例を示す二次元強度分布図である。図２４は、パターンＰ２の差分データに基づく強度分布の例を示す二次元強度分布図である。図２５は、パターンＰ２の差分データに基づく強度分布の例を示す二次元強度分布図である。図２３ないし図２５の横軸は、回折光のＸ軸方向の波数を表す。図２３ないし図２５の縦軸は、回折光のＹ軸方向の波数を表す。

次に、各差分パターンに基づく二次元強度分布図において、上側の強度分布と下側の強度分布との差分データを取得して、非対称成分を算出する。図２６は、非対称成分の算出方法を説明するための二次元強度分布の模式図である。非対称成分は、二次元強度分布を第一象限、第二象限、第三象限、第四象限に分割し、第一象限およびと第二象限の強度平均値（上側の強度分布）から第三象限および第四象限の強度平均値（下側の強度分布）を引いた値である。

次に、Ｙ軸方向の位置ずれ量を目的変数とし、非対称成分を説明変数として、線型回帰を行うことにより、位置ずれ量のモデル式Ｍ：Ｙ＝Ｆ（Ｘ）を作成する。図２７は、モデル式Ｍの例を示す模式図である。例えば、パターンＰ１における非対称成分が－０．８、パターンＰ２における非対称成分が０．０、パターンＰ３における非対称成分が＋０．８である場合、モデル式Ｍは、Ｙ＝１２．５Ｘで表される。なお、モデル式Ｍは、線型回帰モデルに限定されず、Ｐａｒｔｉａｌ Ｌｅａｓｔ Ｓｑｕａｒｅｓ（ＰＬＳ）モデルや、ニューラルネットワーク等の複雑なモデルを用いてもよい。

その後、対象物１１０の差分データについても、同様の方法で非対称成分を取得する。次に、取得した非対称成分の値をモデル式Ｍ：Ｙ＝１２．５ＸのＹに代入することにより、Ｙ軸方向の位置ずれ量を算出できる。例えば非対称成分が－０．６である場合、Ｙ軸方向の位置ずれ量は、－７．５ｎｍであることがわかる。算出された位置ずれ量のデータは、その後計測装置１００の外部に出力されてもよい。

以上のように、本実施形態の計測装置を用いてパターンの位置ずれ量を計測する方法は、複数の製造工程毎に、対象物に形成されたパターンに応じた回折光の二次元強度分布を測定し、これらの測定データを用いた演算処理を実行して差分データを取得することにより、計測したいパターンの二次元強度分布のみを抽出できるため、所望のパターンの位置ずれ量の算出精度を向上させることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…半導体装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、１００…計測装置、１０１…測定装置、１０２…記憶装置、１０３…演算装置、１０４…出力装置、１０５…測定装置、１０８…制御装置、１１０…対象物、１１１…光源、１１２…ステージ、１１３…撮像装置、１１４…光学系、１２１…記憶装置、１２２…外部記憶装置、１２３…データ通信部、１２３…通信部、１４１…集光レンズ、１４２…ビームスプリッタ、１４３…対物レンズ、２００…半導体基板、２０１…導電層、２０２…導電層、２０３…絶縁層、２２０…導電層、２２１…導電層、２２２…絶縁層、２３１…ブロック絶縁膜、２３２…電荷蓄積層、２３３…トンネル絶縁膜、２３４…半導体層、２３５…コア絶縁体、２３６…キャップ層、２５３…導電層、２５３ａ…導電層、２５３ｂ…導電層、２５４…絶縁層、２５５…絶縁層。

Claims (6)

1. 対象物の表面に形成されるパターンの位置ずれ量を計測する計測装置であって、
   第１のパターンの形成後であって第２のパターンの形成前の前記対象物に光を照射することにより生じる第１の回折光の第１の二次元強度分布と、前記第２のパターンの形成後の前記対象物に前記光を照射することにより生じる第２の回折光の第２の二次元強度分布と、を測定する測定部と、
   前記第１の二次元強度分布を示す第１の測定データと、前記第２の二次元強度分布を示す第２の測定データと、を保存する記憶部と、
   前記第１の測定データと、前記第２の測定データと、を用いた演算処理を実行することにより、前記第１の測定データと前記第２の測定データとの差分データを取得し、前記差分データに基づいて、前記第１のパターンと前記第２のパターンとの差分パターンの位置ずれ量を算出する演算部と、
   を具備する、計測装置。
2. 前記測定部は、
   前記第１の二次元強度分布を測定する第１の測定装置と、
   前記第２の二次元強度分布を測定する第２の測定装置と、
   を有し、
   前記記憶部は、
   前記第１の測定データを保存する第１の記憶装置と、
   前記第２の測定データを保存する第２の記憶装置と、
   を有する、請求項１に記載の計測装置。
3. 前記測定部は、
   前記光を照射する光源と、
   前記第１および第２の回折光を受けることにより、前記第１および第２の二次元強度分布を測定する撮像装置と、
   を有する、請求項１または請求項２に記載の計測装置。
4. 前記演算処理は、前記第１の測定データと前記第２の測定データとの間の減算処理を含む、請求項１ないし請求項３のいずれか一項に記載の計測装置。
5. 対象物の表面に形成されるパターンの位置ずれ量を計測装置により計測するための計測プログラムであって、
   第１のパターンの形成後であって第２のパターンの形成前の前記対象物に光を照射することにより生じる第１の回折光の第１の二次元強度分布と、前記第２のパターンの形成後の前記対象物に前記光を照射することにより生じる第２の回折光の第２の二次元強度分布と、を測定部により測定するステップと、
   前記第１の二次元強度分布を示す第１の測定データと、前記第２の二次元強度分布を示す第２の測定データと、を用いた演算処理を演算部により実行することにより、前記第１の測定データと前記第２の測定データとの差分データを取得するステップと、
   前記差分データに基づいて、前記第１のパターンと前記第２のパターンとの差分パターンの位置ずれ量を前記演算部により算出するステップと、
   を具備する、計測プログラム。
6. 前記演算処理は、前記第１の測定データと前記第２の測定データとの間の減算処理を含む、請求項５に記載のプログラム。

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