JP2022032031A - 不揮発性メモリ装置を含むメモリシステム及びその消去方法 - Google Patents

Abstract

【課題】不揮発性メモリ装置を含むメモリシステム及びその消去方法を提供する。【解決手段】不揮発性メモリ装置及びメモリコントローラを含むメモリシステムの不良検出方法は、メモリコントローラが、パストランジスタと連結されたワードラインの消去回数を計数する段階、メモリコントローラが、消去回数が基準値に到逹する度に、第１消去命令を発行する段階、不揮発性メモリ装置が、第１消去命令に応答して、パストランジスタのゲート－ソース電位差Ｖｇｓが第１値になるように電圧を印加する段階、電圧が印加された結果、メモリコントローラが、ワードラインに発生した漏れ電流を検出する段階、及びメモリコントローラが、漏れ電流によって誘発される漏れ電圧が第１しきい値よりも大きくなることにより、ワードラインを不良処理する段階を含みうる。【選択図】図４Ａ

Description

本発明は、メモリシステムに係り、さらに詳細には、ノットオープンストリング(Not-open String)が存在する不揮発性メモリ装置及びメモリコントローラを含むメモリシステムの消去方法に関する。

最近、電子機器で処理されるデータの大きさが増加することにより、さらに多くの保存空間が要求されており、高い集積度を有する３次元メモリ装置が用いられている。３次元メモリ装置は、工程上のエラーによってストリング間の干渉が発生するノットオープンストリングが存在する恐れがある。ノットオープンストリングに保存されるデータの信頼性は高くないので、ノットオープンストリングの発生を検出し、不良処理する技術が要求される。

本発明の技術的思想が解決しようとする課題は、ノットオープンストリングの発生を検出し、それを不良処理するためのメモリシステムの消去方法を提供することである。

本発明の技術的思想による不揮発性メモリ装置及びメモリコントローラを含むメモリシステムの不良検出方法は、前記メモリコントローラが、パストランジスタと連結されたワードラインの消去回数を計数する段階、前記メモリコントローラが、前記消去回数が基準値に到逹する度に、第１消去命令を発行する段階、前記不揮発性メモリ装置が、前記第１消去命令に応答して、前記パストランジスタのゲート－ソース電位差Ｖｇｓが第１値になるように電圧を印加する段階、電圧が印加された結果、前記メモリコントローラが、ワードラインに発生した漏れ電流を検出する段階、及び前記メモリコントローラが、前記漏れ電流によって誘発される漏れ電圧が第１しきい値よりも大きくなることにより、前記ワードラインを不良処理する段階を含みうる。

本発明の技術的思想による不揮発性メモリ装置の消去方法は、消去命令を受信する段階、前記消去命令に基づいた第１消去モードで、ワードラインに連結されたパストランジスタのゲート－ソース電位差Ｖｇｓが第１値になるように電圧を印加する段階、前記パストランジスタのオン／オフ如何によって前記ワードラインに発生した漏れ電流を検出する段階、第２消去モードで、前記ゲート－ソース電位差を前記第１値よりも大きい第２値になるように電圧を印加することにより、前記ワードラインと連結されたメモリブロックを消去する段階を含みうる。

本発明の技術的思想によるメモリシステムは、不揮発性メモリ装置、及び前記不揮発性メモリ装置を制御するメモリコントローラを含み、前記不揮発性メモリ装置は、第１メタルパッドを含むメモリセル領域、第２メタルパッドを含み、前記第１メタルパッド及び前記第２メタルパッドによって前記メモリセル領域と連結された周辺領域、基板と垂直方向の複数のストリングを構成する複数のメモリセルを含み、前記メモリセル領域に含まれたメモリセルアレイ、前記複数のメモリセルそれぞれと個別的に連結された複数のワードラインそれぞれをスイッチングするように構成されたパストランジスタを含み、前記周辺領域に含まれ、前記複数のワードラインを通じて前記メモリセルアレイに含まれたメモリブロックを選択するように構成されたロウデコーダ、前記周辺領域に含まれ、前記メモリセルアレイ及び前記パストランジスタに提供される複数の電圧を生成するように構成された電圧生成器、及び前記周辺領域に含まれ、第１消去命令に基づいて前記メモリブロックが位置したワードラインの漏れ電流の検出のためにパストランジスタのゲート－ソース電位差Ｖｇｓを減少させるように構成された制御ロジックを含み、前記メモリコントローラは、前記メモリブロックの消去回数を計数し、前記消去回数が基準値に到逹することに応答して前記第１消去命令を発行し、前記漏れ電流を検出することができる。

本発明の技術的思想による不揮発性メモリ装置またはメモリシステムは、消去動作を遂行するとき、ノットオープンストリングによって発生した漏れ電流を検出し、漏れ電流が発生したメモリブロックを不良処理することができる。

また、本発明の技術的思想による不揮発性メモリ装置、またはメモリシステムは、漏れ電流が発生したワードラインをデータのプログラム前に予め把握可能なので、ノットオープンストリングにプログラムされることで誘発されるメモリブロックの修正不可能なエラー(Uncorrectable Error)を防止することができる。

本発明の例示的実施形態によるメモリシステムを示すブロック図である。 本発明の例示的実施形態による不揮発性メモリ装置を示すブロック図である。 本発明の例示的実施形態によるパストランジスタとメモリセルを示す回路図である。 本発明の例示的実施形態によるメモリシステムの不良検出方法を説明するフローチャートである。 本発明の例示的実施形態による不揮発性メモリ装置の不良検出方法を説明するフローチャートである。 本発明の例示的実施形態による不揮発性メモリ装置の不良検出方法を説明するフローチャートである。 本発明の例示的実施形態による不揮発性メモリ装置の不良検出方法を説明するフローチャートである。 本発明の例示的実施形態による不揮発性メモリ装置の不良検出方法を説明するフローチャートである。 本発明の例示的実施形態によるパストランジスタとメモリセルに印加される電圧を経時的に示すグラフである。 本発明の例示的実施形態によるメモリセルアレイを示す図面である。 本発明の例示的実施形態による不揮発性メモリ装置の消去動作を説明するグラフである。 本発明の例示的実施形態による不揮発性メモリ装置の消去動作を説明するグラフである。 本発明の例示的実施形態による不揮発性メモリ装置の消去動作を説明するグラフである。 （ａ）及び（ｂ）は、本発明の例示的実施形態による不揮発性メモリ装置の消去動作を説明するグラフである。 本発明の例示的実施形態による不揮発性メモリ装置の消去動作を説明する表である。 本発明の例示的実施形態によるメモリセルアレイを示す斜視断面図である。 本発明の例示的実施形態によるメモリセルアレイを示す斜視断面図である。 本発明の例示的実施形態によるメモリブロックを構成するメモリセルを示す図面である。 本発明の例示的実施形態によるメモリ装置に適用されたC2C(Chip to Chip)構造を説明するための図面である。

以下、添付した図面を参照して本発明の実施形態について詳細に説明する。本発明では、不揮発性メモリ装置としてＮＡＮＤフラッシュメモリを例示して本発明の実施形態が説明される。しかし、本発明の技術的思想は、ＮＡＮＤフラッシュメモリに限定されず、EEPROM (Electrically Erasable and Programmable ROM)、ＮＯＲフラッシュメモリ装置、PRAM(Phase-change RAM)、RRAM(Resistive RAM)、FRAM(Ferroelectric RAM)、MRAM(Magnetic RAM)、スピン伝達トルクMRAM(Spin-Transfer Torque MRAM)、Conductive bridging RAM(CBRAM)、FeRAM(Ferroelectric RAM)、PRAM(Phase RAM),抵抗メモリRAM(Nano tube RAM)、ナノチューブRAM(Nanottube RAM)、ポリマーRAM(Polymer RAM: PoRAM)、ナノ浮遊ゲートメモリ(Nano Floating Gate Memory: NFGM)、ホログラフィックメモリ(holographic memory)、分子電子メモリ素子(Molecular Electronics Memory)、または絶縁抵抗変化メモリ(Insulator Resistance Change Memory)のような多様な不揮発性メモリ装置に適用されうるということが理解されねばならない。

図１は、本発明の例示的実施形態による不揮発性メモリ装置及びメモリコントローラを含むメモリシステム１０を示すブロック図である。

メモリシステム１０は、多様なインターフェースを通じてホスト（ＨＯＳＴ）と通信することができる。ホストは、メモリシステム１０のデータ処理動作、例えば、データ読取動作、データ書込動作、及びデータ消去動作などを要請することができる。例示的な実施形態において、ホストは、CPU(Central Processing Unit)、マイクロプロセッサまたはアプリケーションプロセッサ(Application Processor、AP)などに該当する。

メモリシステム１０は、SSD(Solid-State Drive)のような記録装置で具現されうる。しかし、本発明は、それに限定されず、メモリシステム１０は、eMMC(embedded multimedia card)、UFS(universal flash storage)、または、ＣF(Compact Flash)、SD(Secure Digital)、Micro-SD(Micro Secure Digital)、Mini-SD(Mini Secure Digital)、xD(extreme Digital)、またはメモリスティック(Memory Stick)など多様な種類の装置として具現されうる。また、メモリシステム１０は、PC(personal computer)または、データサーバ、ラップトップ(laptop)コンピュータまたは携帯用装置として具現されうる。携帯用装置は、移動電話機、スマートフォン(smart phone)、タブレット(tablet)ＰＣ、PDA(personal digital assistant)、EDA(enterprise digital assistant)、デジタルスチールカメラ(digital still camera)、デジタルビデオカメラ(digital video camera)、PMP(portable multimedia player)、PND(personal navigation deviceまたはportable navigation device)、携帯用ゲームコンソール(handheld game console)、またはｅブック(e-book)によって具現されうる。例示的な実施形態によって、メモリシステム１０は、システムオンチップ(System-On-a-Chip、SoC)によっても具現される。

メモリシステム１０は、不揮発性メモリ装置１００、及びメモリコントローラ２００を含んでもよい。

不揮発性メモリ装置１００は、メモリセルアレイ１１０、ロウデコーダ１２０、電圧生成器１３０、制御ロジック１６０を含んでもよい。

メモリセルアレイ１１０は、基板上に行及び列方向に沿って配置された複数のストリング（または、セルストリング）を含んでもよい。メモリセルアレイ１１０は、２－Ｄ ＮＡＮＤメモリアレイや３－Ｄ（または垂直型、Vertical)NAND(VNAND)メモリアレイを含んでもよい。

例示的な実施形態において、３－Ｄタイプのメモリセルアレイ１１０のストリングそれぞれは、基板と垂直な方向に沿って積層された複数のメモリセルを含んでもよい。すなわち、メモリセルは、基板と垂直方向に積層されて３次元構造を形成することができる。３－Ｄタイプのメモリセルアレイ１１０は、シリコン基板上に配置される活性領域を有するメモリセルのアレイ、または前記メモリセルの動作に係わる回路であって、前記基板上にまたは前記基板内に形成された回路の少なくとも１つの物理的レベルにモノリシック(monolithic)に形成されうる。前記用語「モノリシック」は、前記アレイを構成する各レベルの層が前記アレイにおいて、各下部レベルの層の直上に積層されていることを意味する。例示的な実施形態において、前記３－Ｄタイプのメモリセルアレイ１１０は、少なくとも１つのメモリセルが他のメモリセル上に位置するように、垂直方向に配置されたVertical NANDストリングを含んでもよい。

メモリセルそれぞれは、シングルレベルセル（ＳＬＣ）、マルチレベルセル（ＭＬＣ）、またはトリプルレベルセル（ＴＬＣ）のようなセルタイプとして用いられうる。本発明の技術的思想は、メモリセルの多様なセルタイプによって柔軟に適用されうる。

本発明の例示的実施形態において、メモリセルアレイ１１０には、米国特許公報第７,６７９,１３３号、同第８,５５３,４６６号、同第８,６５４,５８７号、同第８,５５９,２３５号、及び米国特許出願公開公報第２０１１／０２３３６４８号に開示された３Ｄメモリセルアレイが複数レベルに構成され、ワードラインＷＬｓ及び／または、ビットラインＢＬｓがレベル間に共有されている３－Ｄメモリセルアレイ１１０に対する適切な構成を詳述するものであって、本明細書に引用形式で結合される。また、米国特許出願公開公報第２０１２－００５１１３８号及び同第２０１１－０２０４４２０号は、本明細書に引用形式で結合される。しかし、本開示の技術的思想によるメモリセルアレイ１１０は、前述した３－Ｄタイプに限らない。

本発明の例示的実施形態において、メモリセルアレイ１１０は、ノットオープンストリング(Not open string)を含んでしまうことがある。ノットオープンストリングは、３－Ｄタイプメモリセルアレイ１１０の工程上、誤差によって発生する。メモリの集積度を高めるために、チャネルは深く形成され、チャネル間の間隔は狭くなっている。半導体工程の物理的限界によって、基板の上面は、基板の下面に比べて相対的に大きいチャネル幅を有する。この際、基板に垂直に形成されたチャネルのうち、隣接したチャネル間に発生する漏れ電流によってチャネルのホール割れが発生しうる。本発明において、互いに隣接したチャネル間に漏れ電流が発生するストリングをノットオープンストリングとも指称する。漏れ電流の発生については、図１３Ａ及び図１３Ｂでさらに詳細に敍述される。

ロウデコーダ１２０は、電圧生成器１３０から供給された電圧信号をワードラインＷＬｓに供給することができる。例示的な実施形態において、ロウデコーダ１２０は、メモリ動作のために選択されたワードラインに動作電圧と検証電圧を、非選択のワードラインには、パス電圧を印加することができる。

電圧生成器１３０は、メモリ動作のための電圧信号をレギュレーティングすることができる。

制御ロジック１６０は、不揮発性メモリ装置１００の全般的な動作を制御することができる。例示的な実施形態において、制御ロジック１６０は、メモリコントローラ（図示せず）から受信したコマンドＣＭＤ、アドレスＡＤＤＲ、及び／または、制御信号ＣＴＲＬに基づいて、メモリセルアレイ１１０にデータをプログラムするか、メモリセルアレイ１１０からデータを読み取るか、メモリセルアレイ１１０に保存されたデータを消去するための各種内部制御信号を出力することができる。

メモリコントローラ２００は、ホストからの書込み／読取り要請に応答して不揮発性メモリ装置１００に保存されたデータを読み取るか、不揮発性メモリ装置１００にデータを書き込むように不揮発性メモリ装置１００を制御することができる。具体的に、メモリコントローラ２００は、不揮発性メモリ装置１００にコマンドＣＭＤ、アドレスＡＤＤ及び制御信号ＣＴＲＬを提供することで、不揮発性メモリ装置１００に対するプログラム（または、書込み）、読取及び消去動作を制御することができる。また、プログラムされるデータＤＡＴＡと読取られたデータＤＡＴＡがメモリコントローラ２００と不揮発性メモリ装置１００との間で送受信されうる。

メモリコントローラ２００は、消去計数器２１０及びエラー検出器２３０を含んでもよい。

消去計数器２１０は、不揮発性メモリ装置１００で行われた消去動作の回数を計数することができる。例示的な実施形態において、消去計数器２１０は、消去動作が行われた回数が既設定の基準値（例えば、１０の倍数、または、１００の倍数など）に到逹するときを判断し、メモリコントローラ２００に第１消去モードに入るように知らせることができる。

エラー検出器２３０は、メモリセルアレイ１１０に含まれた複数のワードラインのうち、漏れ電流が発生したワードラインを探知することができる。例示的な実施形態において、エラー検出器２３０は、ワードラインの活性化如何、または、ロウデコーダ１２０に含まれたパストランジスタのターンオフ如何に基づいて漏れ電流の発生を探知することができる。例えば、エラー検出器２３０は、漏れ電流が一定のしきい値以上に到逹することにより、ターンオフされるトランジスタの活性如何からワードラインの不良如何を確認することができる。

消去計数器２１０及びエラー検出器２３０は、メモリコントローラ２００と区分される別個のハードウェアのような処理回路として具現されるか、消去計数機能とエラー探知機能を遂行するソフトウェアを実行するプロセッサのようにハードウェアとソフトウェアとの組合わせによっても具現される。特に、処理回路は、中央処理装置(Central Processing Unit; CPU)、算術及び論理演算、ビットシフトなどを遂行するALU(Arithmetic Logic Unit)、DSP(Digital Signal Processor)、マイクロプロセッサ(microprocessor)、ASIC(Application Specific Integrated Circuit)などによっても具現されるが、それらに制限されない。

一方、メモリコントローラ２００は、外部のホストと多様な標準インターフェースを通じて通信することができる。例えば、メモリコントローラ２００ａは、ホストインターフェース（図示せず）を含み、ホストインターフェースは、ホストとメモリコントローラ２００ａとの間の各種標準インターフェースを提供する。前記標準インターフェースは、ATA(advanced technology attachment)、SATA(serial ATA)、e-SATA(external SATA)、SCSI(small computer small interface)、SAS(serial attached SCSI)、PCI(peripheral component interconnection)、PCI-E(PCI express)、IEEE 1394、USB(universal serial bus)、SD(secure digital)カード、MMC(multimedia card)、eMMC(embedded multimedia card),ユニバーサルフラッシュ記憶装置(UFS)、CF(compact flash)カードインターフェースのような多様なインターフェース方式を含んでもよい。

図２は、本発明の例示的実施形態による不揮発性メモリ装置１００を示すブロック図である。図２のメモリセルアレイ１１０、ロウデコーダ１２０、電圧生成器１３０及び制御ロジック１６０についての説明において、図１のメモリセルアレイ１１０、ロウデコーダ１２０、電圧生成器１３０と重複する説明は省略されうる。

図２を、図１と共に参照すれば、不揮発性メモリ装置１００は、メモリセルアレイ１１０、ロウデコーダ１２０、電圧生成器１３０、ページバッファ回路１４０、入出力回路１５０、及び制御ロジック１６０を含んでもよい。図２に図示されていないが、メモリ装置１００は、メモリ動作に係わる他の各種機能ブロックをさらに含んでもよい。

メモリセルアレイ１１０のメモリセルは、ワードラインＷＬｓ、ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ及びビットラインＢＬｓに連結されうる。メモリセルアレイ１１０は、ワードラインＷＬｓ、ストリング選択ラインＳＳＬ、及び接地選択ラインＧＳＬを通じてロウデコーダ１２０に連結され、ビットラインＢＬｓを通じてページバッファ回路１４０に連結されうる。

例示的な実施形態において、メモリセルアレイ１１０は、ワードラインＷＬｓ、ストリング選択ラインＳＳＬ、及び接地選択ラインＧＳＬを通じてワードライン電圧Ｖｗｌを提供されうる。例示的な実施形態において、メモリセルアレイ１１０は、電圧生成器１３０から生成された消去電圧Ｖｅｒｓを直接提供されるか、ワードラインＷＬｓを通じて間接的に提供されうる。

メモリセルアレイ１１０は、保存空間としてアドレス領域１１１を有することができる。アドレス領域１１１は、漏れ電流が発生したワードラインＷＬｓの位置情報（例えば、アドレス）を保存することができる。しかし、これは、例示的な実施形態に過ぎず、メモリセルアレイ１１０は、アドレス領域１１１を含まないこともある。

メモリセルアレイ１１０がアドレス領域１１１を含まない場合、ワードラインＷＬｓの位置情報は、不揮発性メモリ装置１００を含む電子装置のファームウェアで別途に処理されうる。例えば、漏れ電流が発生したワードラインＷＬｓの位置情報（例えば、アドレス）は、メモリコントローラ２００に伝達され、メモリコントローラ２００に搭載されたファームウェア（例えば、消去計数器２１０及びエラー検出器２３０）によって処理されうる。

ロウデコーダ１２０は、ロウアドレスＲ＿ＡＤＤＲに基づいて複数のワードラインＷＬｓのうち、特定ワードラインを選択し、選択されたワードラインを活性化する信号を提供することができる。ロウデコーダ１２０は、選択されたメモリセルまたはメモリブロックのワードラインを通じて動作モードに対応するワードライン電圧Ｖｗｌを印加することができる。

例示的な実施形態によって、ロウデコーダ１２０は、消去動作のために選択されたワードラインＷＬに消去電圧と消去検証電圧を、非選択ワードラインには、消去パス電圧を印加することができる。同様に、読取動作時、ロウデコーダ１２０は、選択されたワードラインに読取電圧を、非選択ワードラインには、読取パス電圧を伝達することができる。

ロウデコーダ１２０は、パストランジスタ１２１を含んでもよい。パストランジスタ１２１は、ワードラインに連結され、ワードラインを通じてメモリセルに伝達される信号の供給如何を決定することができる。例えば、ｍ個のワードラインを含むメモリセルアレイ１１０に対応し、ロウデコーダ１２０は、ｍ個のパストランジスタ１２１を含んでもよい。パストランジスタ１２１の構造については、図３でさらに詳細に説明される。

電圧生成器１３０は、１つ以上のポンプ（図示せず）を含んでもよく、電圧制御信号ＶＣに基づいたポンピング動作によって多様なレベルを有する電圧Ｖｗｌを生成することができる。

例示的な実施形態において、電圧生成器１３０は、電圧制御信号ＶＣに基づいてワードライン電圧Ｖｗｌを生成することができる。ワードライン電圧Ｖｗｌには、メモリセルにデータを管理するための多様な種類の電圧が含まれうる。

例示的な実施形態において、電圧生成器１３０は、制御ロジック１６０の電圧制御信号ＶＣを受信し、制御信号ＶＣの種類によって、ワードライン電圧Ｖｗｌ、及び消去電圧Ｖｅｒｓを生成することができる。例えば、電圧生成器１３０は、メモリセルにデータを保存するためのプログラム電圧、メモリセルに書き込まれたデータを読み取る読取電圧、メモリセルに書き込まれたデータを消去する消去電圧を生成することができる。また、電圧生成器１３０は、パストランジスタ１２１を活性化させる電圧（例えば、消去ワードライン電圧、ブロックワードライン電圧）を生成することができる。ワードライン電圧Ｖｗｌは、ロウデコーダ１２０に提供され、消去電圧Ｖｅｒｓは、メモリセルアレイ１１０に提供されうる。

ページバッファ回路１４０は、メモリセルアレイ１１０にプログラムされるデータ及びメモリセルアレイ１１０からリードされたデータを一時的に保存することができる。ページバッファ回路１４０は、複数のラッチ部（または、ページバッファ）を含んでもよい。例示的な実施形態において、ラッチ部それぞれは、複数のビットラインＢＬｓに対応する複数のラッチを含んでもよく、ページ単位でデータを保存することができる。例示的な実施形態において、ページバッファ回路１４０は、センシングラッチ部を含んでもよく、センシングラッチ部は、複数のビットラインＢＬｓに対応する複数のセンシングラッチを含んでもよい。また、センシングラッチそれぞれは、対応するビットラインを通じてデータが検知されるセンシングノードに連結されうる。

ページバッファ回路１４０は、複数のデータラインＤＬｓを通じて入出力回路１５０と連結されうる。

ページバッファ回路１４０は、カラムアドレス信号Ｃ－ＡＤＤＲに応答してビットラインＢＬｓのうち、一部ビットラインを選択することができる。例示的な実施形態において、ページバッファ回路１４０は、動作モードによって書込ドライバまたは、検知増幅器（センスアンプ）として動作することができる。例えば、読取動作時に、ページバッファ回路１４０は、検知増幅器として動作してメモリセルアレイ１１０に保存されたデータを出力し、プログラム動作時に、ページバッファ回路１４０は、書込ドライバとして動作し、メモリセルアレイ１１０に保存しようとするデータを入力させうる。

本発明の例示的な実施形態によれば、ページバッファ回路１４０は、複数のメモリセルに消去動作のためのワードライン電圧Ｖｗｌが印加されることにより、ビットラインＢＬｓから出力される結果信号ＲＳを制御ロジック１６０に提供することができる。制御ロジック１６０は、ページバッファ回路１４０から受信された結果信号ＲＳに基づいて複数のストリングのうち、ノットオープンストリングの発生を検出することができる。

入出力回路１５０は、外部からデータＤＡＴＡを受信するか、外部にデータＤＡＴＡを送信することができる。例示的な実施形態において、入出力回路１５０は、ページバッファ回路１４０からデータラインＤＬｓを通じて受信された２進化されたデータ信号を変換し、変換された信号をデータＤＡＴＡとして外部に送信することで、読取動作を遂行することができる。例示的な実施形態において、入出力回路１５０は、外部からデータＤＡＴＡを受信し、データＤＡＴＡをデータラインＤＬｓを通じてページバッファ回路１４０に伝送することで、プログラム動作を遂行することができる。

制御ロジック１６０から出力された各種内部制御信号は、ロウデコーダ１２０、電圧生成器１３０及びページバッファ回路１４０に提供されうる。具体的に、制御ロジック１６０は、ロウデコーダ１２０にロウアドレス信号Ｒ＿ＡＤＤＲを、電圧発生器１３０に電圧制御信号ＶＣを、ページバッファ回路１４０にカラムアドレス信号Ｃ＿ＡＤＤＲをそれぞれ提供することができる。

本発明の例示的な実施形態によって、制御ロジック１６０は、消去計数器１６１及びエラー検出器１６３を含んでもよい。制御ロジック１６０は、第２消去命令ＣＭＤ＿Ｅ、及び／またはアドレスＡＤＤＲに基づいて消去計数器１６１及びエラー検出器１６３を駆動させうる。

消去計数器１６１は、メモリセルアレイ１１０に含まれたメモリブロックの消去回数を計数することができる。メモリブロックの消去回数は、各メモリセルに連結されたワードラインの消去回数と同一でもあるので、複数のワードラインＷＬｓのうち、各ワードラインの消去回数を計数しても、同じ技術的効果が得られる。

本発明の例示的な実施形態によって、制御ロジック１６０は、第２消去命令ＣＭＤ＿Ｅに基づいて消去計数器１６１で計数されたメモリブロックの消去回数（すなわち、ワードラインの消去回数）に基づいて、第１消去モードの進入如何を決定することができる。制御ロジック１６０は、消去回数が基準値に到逹する度に第１消去モードに進入することができる。例えば、制御ロジック１６０は、消去回数が１０の倍数に到逹する度に第１消去モードに進入することができる。他の例において、制御ロジック１６０は、不揮発性メモリ装置１００の電力管理のために消去回数が１００の倍数に到逹する度に第１消去モードに進入することができる。しかし、本発明の技術的思想は、前述した数値（１０の倍数、または１００の倍数）に制限されない。

本発明の例示的な実施形態において、第１消去モードに進入した結果、制御ロジック１６０は、パストランジスタ１２１のゲート－ソース電位差が第１レベルになるように電圧を印加することができる。例示的な実施形態において、第１消去モードにおけるゲート－ソース電位差は、通常の消去モードに比べて降下されうる。その結果として、チャネル間に発生した漏れ電流は、さらに敏感にセンシングされうる。

本発明の例示的な実施形態において、エラー検出器１６３は、漏れ電流をセンシングすることで、ワードラインで発生した漏れ電流を探知することができる。例示的な実施形態によれば、エラー検出器１６３は、結果信号ＲＳを提供され、パストランジスタ１２１のしきい電圧とゲート－ソース電位差、ドレイン－ソース電位差及び漏れ電流による電圧変化値である漏れ電圧に基づいてワードラインに発生した漏れ電流を検出することができる。

例示的な実施形態によれば、エラー検出器１６３は、結果信号ＲＳに基づいて複数のワードラインＷＬｓのうち、漏れ電流が発生したワードラインを検出することができる。例示的な実施形態において、エラー検出器１６３は、漏れ電流による漏れ電圧が第１しきい値よりも大きい場合、パストランジスタ１２１は、ターンオフされることを確認することができる。その結果、エラー検出器１６３は、漏れ電流が発生したワードラインを不良処理することができる。

本発明の例示的な実施形態において、漏れ電流を確認した後、制御ロジック１６０は、別途のコマンド受信なしに第２消去モードに進入することができる。制御ロジック１６０は、第２モードに進入することにより、パストランジスタ１２１のゲート－ソース電位差が第２値になるように電圧を印加することができる。例示的な実施形態において、第２消去モードにおけるゲート－ソース電位差は、再び上昇しうる。ゲート－ソース電位差について図３でさらに詳細に説明され、第１消去モード及び第２消去モードについては、図７でさらに詳細に説明される
例示的な実施形態において、消去計数器１６１及びエラー検出器１６３は、制御ロジック１６０を含むハードウェアのような処理回路として具現されるか、消去計数機能とエラー探知機能を遂行するソフトウェアを行うプロセッサのようにハードウェアとソフトウェアとの組合わせによっても具現される。特に、処理回路は、中央処理装置(Central Processing Unit; CPU)、算術及び論理演算、ビットシフトなどを遂行するALU(Arithmetic Logic Unit)、DSP(Digital Signal Processor)マイクロプロセッサ(microprocessor)、ASIC(Application Specific Integrated Circuit)などによっても具現されるが、それらに制限されない。

例示的な実施形態において、制御ロジック１６０においてメモリブロックの消去回数を計数する消去計数器１６１及びメモリブロックのエラーを検出するエラー検出器１６３は、制御ロジック１６０で行われず、不揮発性メモリ装置１００の外部で別途に行われてもよい。例示的な実施形態によって、メモリコントローラ２００のファームウェアによって、メモリブロックの消去回数を計数する消去計数器２１０及びメモリブロックのエラーを検出するエラー検出器２３０が動作されうる。消去計数器２１０及びエラー検出器２３０は、メモリコントローラ２００に含まれた別途のハードウェアによって具現されるか、プロセッサ内部でソフトウェア的に具現された機能部でもある。不揮発性メモリ装置１００で消去計数及びエラー検出が行われる動作については、図４Ｂでさらに詳細に説明される。

例示的な実施形態によって、メモリコントローラ２００のファームウェアによって、メモリブロックの消去回数を計数する消去計数器２１０及びメモリブロックのエラーを検出するエラー検出器２３０が動作される場合が後述される。

本発明の例示的な実施形態によって、制御ロジック１６０は、第１消去命令ＣＭＤ＿ＳＥに基づいて第１消去モードに進入することができる。制御ロジック１６０は、第１消去モードでパストランジスタ１２１のゲート－ソース電位差が第１レベルになるように電圧を印加することができる。例示的な実施形態において、第１消去モードにおけるゲート－ソース電位差は、通常の消去モードに比べて降下されうる。その結果として、チャネル間に発生した漏れ電流は、さらに敏感にセンシングされうる。

本発明の例示的な実施形態によって、制御ロジック１６０は、第２消去命令ＣＭＤ＿Ｅに基づいて第２消去モードに進入することができる。制御ロジック１６０は、第２モードに進入することにより、パストランジスタ１２１のゲート－ソース電位差が第２値になるように電圧を印加することができる。例示的な実施形態において、第２消去モードにおけるゲート－ソース電位差は再び上昇しうる。

消去計数器２１０及びエラー検出器２３０は、データＤＡＴＡに含まれたワードライン電圧信号に基づいてパストランジスタ１２１のターンオフ如何を判定し、判定の結果、漏れ電流の発生を確認することができる。例示的な実施形態において、エラー検出器２３０は、漏れ電流が発生したワードライン、及びワードラインと連結されたメモリブロックを遅延なしに不良処理することができる。その場合、メモリコントローラ２００は、不良と判定されたメモリブロックにデータを書き込まないように、当該アドレスをマーキングし、不良メモリブロックのアドレスを除いた他のアドレスにデータが書き込まれるように論理的アドレスと物理的アドレスのマッピングを調節することができる。メモリコントローラ２００のファームウェアによって、メモリブロックの消去回数を計数する消去計数器２１０及びメモリブロックのエラーを検出するエラー検出器２３０が動作される場合について図４Ａでさらに詳細に説明される。

電子機器で処理されるデータの大きさが増加することにより、さらに多くの保存空間が要求されており、高い集積度を有する３次元メモリ装置が用いられる傾向にある。３次元メモリ装置の工程上の誤差によるノットオープンストリングに保存されるデータの信頼性は高くないので、ノットオープンストリングの発生を検出して不良処理する技術が要求される。

本発明の技術的思想による不揮発性メモリ装置１００は、消去動作を遂行するとき、ノットオープンストリングによって発生した漏れ電流を検出し、漏れ電流が発生したメモリブロックを不良処理することができる。また、本発明の技術的思想による不揮発性メモリ装置１００は、漏れ電流が発生したワードラインをデータのプログラム前に予め把握可能なので、ノットオープンストリングにプログラムされることで誘発されるメモリブロックの修正不可能なエラー(Uncorrectable Error)を防止することができる。

図３は、本発明の例示的実施形態によるパストランジスタ１２１とメモリセルを示す回路図である。

図３を参照すれば、パストランジスタ１２１は、メモリセルアレイ１１０に含まれた１つのメモリセルとワードラインＷＬを通じて連結されうる。パストランジスタ１２１は、電圧生成器１３０で生成されたワードライン電圧Ｖｗｌを提供され、メモリセルは、電圧生成器１３０で生成された消去電圧Ｖｅｒｓを提供されうる。例示的な実施形態において、パストランジスタ１２１に供給されるワードライン電圧Ｖｗｌには、消去ワードライン電圧Ｖｅｒｓｗｌ及びブロックワードライン電圧Ｖｂｌｋｗｌが含まれる。例えば、消去ワードライン電圧Ｖｅｒｓｗｌは、パストランジスタ１２１のソース端Ｓに直接印加され、ブロックワードライン電圧Ｖｂｌｋｗｌは、パストランジスタ１２１のゲート端Ｇに直接印加されうる。消去電圧Ｖｅｒｓは、電圧生成器１３０から直接提供されうるが、それに制限されず、ロウデコーダ１２０に一度送信された後、ワードラインＷＬを通じて提供されうる。

３－Ｄメモリセルアレイ工程の物理的限界によって、ストリング間の漏れ電流が発生してしまうことがある。漏れ電流によってメモリセルの電荷がワードラインＷＬ上に移動し、ワードラインＷＬ上の電位変動が発生する。例えば、漏れ電流によってワードラインＷＬの電圧は、上昇することができる。

電圧生成器１３０は、パストランジスタ１２１を活性化させる電圧（例えば、消去ワードライン電圧、ブロックワードライン電圧）を生成することができる。

例示的な実施形態において、パストランジスタ１２１のソース端Ｓに消去ワードライン電圧Ｖｅｒｓｗｌが印加され、ゲート端Ｇにブロックワードライン電圧Ｖｂｌｋｗｌが印加されうる。パストランジスタ１２１のドレイン端Ｄは、ワードラインＷＬと接続されうる。本発明では、説明の便宜上、ソース端Ｓを図面の左側に、ドレイン端Ｄを図面の右側に表現されたと例示しているが、本発明の技術的思想は、それに限定されず、漏れ電流の流れ及びチャネルの多様な形成方法によって、ソース端Ｓとドレイン端Ｄの位置は、互いに置き換えられる。

ゲート端Ｇに提供されるブロックワードライン電圧Ｖｂｌｋｗｌがパストランジスタ１２１のしきい電圧(Threshold Voltage)を超えれば、パストランジスタ１２１は、アクティブ状態になり、チャネルが形成されうる。例えば、ブロックワードライン電圧Ｖｂｌｋｗｌが３［Ｖ］（ボルト）であり、パストランジスタ１２１のしきい電圧Ｖｔｈは、１．４［Ｖ］であれば、パストランジスタ１２１は、アクティブ状態になりうる。

例示的な実施形態によれば、パストランジスタ１２１のソース端Ｓに印加される消去ワードライン電圧Ｖｅｒｓｗｌが、ブロックワードライン電圧Ｖｂｌｋｗｌとしきい電圧の差よりも小さい状態で、パストランジスタ１２１に形成されたチャネルは保持されうる。しかし、漏れ電流が存在する場合、ワードラインＷＬの電位を上昇させ、それにより、パストランジスタの消去ワードライン電圧Ｖｅｒｓｗｌは、ブロックワードライン電圧Ｖｂｌｋｗｌとしきい電圧との差と近くなる。その場合、パストランジスタ１２１は、ディープトライオード(Deep-triode)状態になるか、またはフローティング状態になる。例えば、ブロックワードライン電圧Ｖｂｌｋｗｌとしきい電圧との差が１．６［Ｖ］であり、消去ワードライン電圧Ｖｅｒｓｗｌは、０．７［Ｖ］であれば、漏れ電流によってワードラインＷＬの上昇した電位が０．９［Ｖ］に近くなることにより、パストランジスタ１２１は、フローティング状態になることで、ターンオフされうる。

本発明の技術的思想によれば、不揮発性メモリ装置（図１、１００）は、２個の消去モードによって互いに異なる消去動作を遂行し、パストランジスタ１２１は、２個の消去モードによって互いに異なってスイッチングされうる。

第１消去モードが説明される。本発明の例示的な実施形態によれば、消去ワードライン電圧Ｖｅｒｓｗｌが印加されるソース端Ｓと、ブロックワードライン電圧Ｖｂｌｋｗｌが印加されるゲート端Ｇの電位差であるゲート－ソース電位差Ｖｇｓは、第１値から前記第１値よりも低い第２値に降下されうる。本発明の例示的な実施形態において、ブロックワードライン電圧Ｖｂｌｋｗｌは、一定であるが、消去ワードライン電圧Ｖｅｒｓｗｌは、上昇することで、ゲート－ソース電位差Ｖｇｓが下降することができる。本発明の例示的な実施形態において、消去ワードライン電圧Ｖｅｒｓｗｌは、一定であるが、ブロックワードライン電圧Ｖｂｌｋｗｌが下降することで、ゲート－ソース電位差Ｖｇｓが下降する。また、本発明の例示的な実施形態によれば、消去ワードライン電圧Ｖｅｒｓｗｌは、上昇し、ブロックワードライン電圧Ｖｂｌｋｗｌが下降することで、ゲート－ソース電位差Ｖｇｓが下降する。

数式１を参照すれば、例示的な実施形態において、消去ワードライン電圧Ｖｅｒｓｗｌと、漏れ電流による電圧変化値である漏れ電圧Ｖｌｅａｋとの和が、ブロックワードライン電圧Ｖｂｌｋｗｌとしきい電圧Ｖｔｈとの差と同一であるか、大きくなる場合、パストランジスタ１２１は、ターンオフされうる。パストランジスタ１２１がターンオフされる場合、ターンオフされたパストランジスタ１２１と連結されたワードラインＷＬへの信号伝達は遮断され、つまり、ワードラインＷＬと連結されたメモリブロックは、不良処理されうる。不良処理されたメモリブロックのアドレスは、前述したようにメモリセルアレイ１１０のバッファ（図１、１１１）に保存されるか、ファームウェアによっても処理される。

本発明の例示的な実施形態によって数式１を参照すれば、ブロックワードライン電圧Ｖｂｌｋｗｌは、一定であるが、消去ワードライン電圧Ｖｅｒｓｗｌが上昇（すなわち、ゲート－ソース電位差Ｖｇｓが降下）する場合、数式１の左辺が相対的に大きくなるので、漏れ電圧Ｖｌｅａｋが相対的に小さい変化にも、パストランジスタ１２１は容易にターンオフされうる。

本発明の例示的な実施形態によって数式１を再び参照すれば、消去ワードライン電圧Ｖｅｒｓｗｌは、一定であるが、ブロックワードライン電圧Ｖｂｌｋｗｌが下降する場合、数式１の右辺が相対的に小さくなるので、漏れ電圧Ｖｌｅａｋの相対的に小さな変化にもパストランジスタ１２１は容易にターンオフされうる。

本発明の例示的な実施形態によれば、第１消去モードで消去ワードライン電圧Ｖｂｌｋｗｌは、１．４［Ｖ］に上昇し、ワードラインの不良を検知する第１ベリファイ電圧Ｖｖｒｆ１の電圧基準レベルは、１．６［Ｖ］に設定されうる。漏れ電圧Ｖｌｅａｋが０．２［Ｖ］だけ発生しても、第１ベリファイ電圧レベルを超過するので、ワードラインの不良は、エラー検出器（図１、１６３）によって容易に検出されうる。

また数式１は、次のように整理されうる

数式２を参照すれば、消去ワードライン電圧Ｖｅｒｓｗｌは、パストランジスタ１２１のソース端Ｓ電圧であり、ブロックワードライン電圧Ｖｂｌｋｗｌは、パストランジスタ１２１のゲート端Ｇ電圧なので、数式１の消去ワードライン電圧Ｖｅｒｓｗｌを右辺に移動させうる。その結果、ブロックワードライン電圧Ｖｂｌｋｗｌと消去ワードライン電圧Ｖｅｒｓｗｌとの差は、ゲート－ソース電位差Ｖｇｓと縮約されうる。例示的な実施形態において、ゲート－ソース電位差Ｖｇｓとしきい電圧Ｖｔｈとの差は、オーバードライブ電圧(Overdrive Voltage)とも指称される。

本発明の例示的な実施形態によって、漏れ電圧Ｖｌｅａｋがゲート－ソース電位差Ｖｇｓ（すなわち、オーバードライブ電圧）よりも大きくなる場合、パストランジスタ１２１は、ターンオフされうる（または、ディープトライオード状態になりうる）。結果として、ゲート－ソース電位差Ｖｇｓを降下させることで、ワードラインＷＬに発生した漏れ電流のセンシング感度が向上しうる。

第２消去モードが説明される。例示的な実施形態によれば、ゲート－ソース電位差Ｖｇｓは、第２値から、前記第２値よりも高い第１値に上昇しうる。その場合、消去電圧Ｖｅｒｓによって、メモリセルの消去動作が行われうる。例えば、消去ワードライン電圧Ｖｅｒｓｗｌは、第１消去モードで１．４［Ｖ］であったのに対して、第２消去モードで０．７［Ｖ］に下降する。ワードラインの不良を検知する第１ベリファイ電圧Ｖｖｒｆ１と異なって、消去動作の検証のための第２ベリファイ電圧Ｖｖｒｆ２の電圧基準レベルは、０．８［Ｖ］に設定されうる。したがって、第２消去モードで、相対的に低くなった消去ワードライン電圧Ｖｅｒｓｗｌは通常の消去動作を行うことができる。

本発明の例示的な実施形態によれば、不揮発性メモリ装置１００は、２回の消去動作を遂行するが、第１消去モードが漏れ電流がしきい値以上に流れる不良ワードライン（または、不良メモリブロック）を検出し、当該ワードラインのみを不良処理した後、通常の消去動作を遂行するので、全てのワードラインの不良を判断するよりも処理速度が向上しうる。

図４Ａは、本発明の例示的実施形態によるメモリシステムの不良検出方法を説明するフローチャートであり、図４Ｂは、本発明の例示的実施形態による不揮発性メモリ装置の不良検出方法を説明するフローチャートである。図４Ａ及び図４Ｂは、図１、及び図２と共に参照される。

図４Ａは、メモリコントローラ２００のファームウェアによって、メモリブロックの消去回数を計数する消去計数器２１０及びメモリブロックのエラーを検出するエラー検出器２３０が動作される場合である。

図４Ａを参照すれば、段階Ｓ１０５において、メモリコントローラ２００に含まれた消去計数器２１０は、不揮発性メモリ装置（ＮＶＭ）１００で行われた消去動作の回数を計数することができる。

段階Ｓ１１０において、消去計数器２１０は、消去動作が行われた回数が既設定の基準値（例えば、１０の倍数、または１００の倍数など）に到逹するときを判断することができる。消去動作が行われた回数が既設定の基準値に到逹しなければ、段階Ｓ１５５の遂行を待ち、既設定の基準値に到逹すれば、段階Ｓ１１５に移動する。

段階Ｓ１１５において、メモリコントローラ２００は、第１消去命令ＣＭＤ＿ＳＥを発行することができる。第１消去命令ＣＭＤ＿ＳＥは、不揮発性メモリ装置１００が第１消去動作に入るように指示する信号である。

段階Ｓ１２０において、第１消去命令ＣＭＤ＿ＳＥが発行されることにより、第１消去命令ＣＭＤ＿ＳＥは、不揮発性メモリ装置１００に伝送される。

段階Ｓ１２５において、不揮発性メモリ装置１００は、第１消去命令ＣＭＤ＿ＳＥを受信することで、第１消去モードに進入することができる。第１消去モードに進入することにより、不揮発性メモリ装置１００は、ダミー電圧を印加することで、メモリセルの状態を確認することができる。例示的な実施形態において、制御ロジック１６０は、ダミー電圧を生成するための電圧制御信号ＶＣを電圧生成器１３０に提供し、ロウデコーダ１２０は、複数のワードラインＷＬｓを通じてメモリセルアレイ１１０にダミー電圧を提供することができる。

段階Ｓ１３０において、不揮発性メモリ装置１００は、第１消去モードとして、パストランジスタ１２１のゲート端とソース端との電位差Ｖｇｓが第１値になるように電圧を印加することができる。例示的な実施形態において、制御ロジック１６０は、パストランジスタ１２１のゲート端の電圧を低めるか、ソース端の電圧を高めるための電圧制御信号ＶＣを電圧生成器１３０に提供し、電圧生成器１３０は、ワードライン電圧Ｖｗｌをロウデコーダ１２０に提供する。その結果、パストランジスタ１２１のゲート端の電位が下降するか、ソース端の電位が上昇しうる。

段階Ｓ１３５において、ワードラインに発生した漏れ電流が検出されうる。例示的な実施形態において、パストランジスタ１２１のゲート端の電位が下降するか、ソース端の電位が上昇する場合、漏れ電流のセンシング感度が高くなり、相対的に低い大きさの漏れ電圧の発生だけでも、パストランジスタ１２１は、ターンオフされるか、ディープ－トライオード領域に入る。パストランジスタ１２１がターンオフされる結果によって、漏れ電流がしきい値以上発生したことが確認されうる。漏れ電流が検出されていなければ、段階Ｓ１６５に移動し、漏れ電流が検出されたならば、段階Ｓ１４０に移動する。

段階Ｓ１４０において、漏れ電流が発生したワードライン、及びワードラインと連結されたメモリブロックの位置情報を含む不良情報が生成されうる。

段階Ｓ１４５において、不良情報は、データＤＡＴＡに含められてメモリコントローラ２００に伝達されうる。

段階Ｓ１５０において、メモリコントローラ２００は、データＤＡＴＡに基づいて漏れ電流を確認し、当該ワードラインを不良処理することができる。例示的な実施形態によれば、エラー検出器２３０は、ワードラインの活性化如何、またはロウデコーダ１２０に含まれたパストランジスタのターンオフ如何に基づいて漏れ電流の発生を探知することができる。例えば、エラー検出器２３０は、漏れ電流が一定しきい値以上に到逹することにより、ターンオフされるトランジスタの活性如何からワードラインの不良如何を確認し、それにより、当該ワードライン、及び／または当該ワードラインに連結されたメモリブロックを不良処理することができる。

段階Ｓ１５５において、ワードラインに漏れ電流の発生有無が確認された後、メモリコントローラ２００は、第２消去命令ＣＭＤ＿Ｅを発行することができる。

段階Ｓ１６０において、第２消去命令ＣＭＤ＿Ｅが発行されることにより、第２消去命令ＣＭＤ＿Ｅは、不揮発性メモリ装置１００に伝送されうる。

段階Ｓ１６５において、不揮発性メモリ装置１００は、第２消去命令ＣＭＤ＿Ｅを受信することで、第２消去モードに進入し、ゲート－ソース電位差Ｖｇｓが第２値になるように電圧を印加する。例示的な実施形態において、制御ロジック１６０は、パストランジスタ１２１のゲート端の電圧を高めるか、ソース端の電圧を低めるための電圧制御信号ＶＣを電圧生成器１３０に提供し、電圧生成器１３０は、ワードライン電圧Ｖｗｌをロウデコーダ１２０に提供することができる。その結果、ゲート－ソース電位差Ｖｇｓは、第１消去モードでの第１値に比べて大きい第２値を有する。

段階Ｓ１７０において、不揮発性メモリ装置１００は、メモリブロックの消去動作を完了することができる。

図４Ｂは、不揮発性メモリ装置１００自体で消去計数及びエラー探知が行われる場合についての図面である。図４Ｂを参照すれば、段階Ｓ２１０において、不揮発性メモリ装置１００のメモリセルにデータが反復的に書込/削除されうる。制御ロジック１６０の消去計数器１６１は、メモリセルの消去回数を判断するために、メモリセルに連結されたワードラインＷＬの消去回数を計数することができる。

段階Ｓ２２０において、消去計数器１６１は、消去回数が基準値に到逹したか否かを判断することができる。例示的な実施形態において、基準値は、１０の倍数であるか、１００の倍数などの数値で予め決定されうる。基準値は、上述された数値に制限されず、漏れ電流検出及び／または電力制御の効率性のために多様に変更されうる。

漏れ電流が基準値に到逹していない場合、第２消去モードに転移されうる(to S270)。

段階Ｓ２３０において、消去回数が基準値に到逹した場合、制御ロジック１６０は、メモリセルにダミー電圧を印加することができる。例示的な実施形態において、メモリセルに印加されたダミー電圧は、メモリセルに一時的にデータをプログラムさせることで、ワードラインＷＬに発生した漏れ電流をセンシングするための手段でもある。

段階Ｓ２４０において、不揮発性メモリ装置１００は、第１消去モードとして、パストランジスタ１２１のゲート－ソース電位差Ｖｇｓを降下させうる。例示的な実施形態によって、制御ロジック１６０は、ゲート－ソース電位差Ｖｇｓを減らすための電圧制御信号ＶＣを電圧生成器１３０に提供し、電圧生成器１３０は、ゲート－ソース電位差Ｖｇｓを減らすように生成されたワードライン電圧Ｖｗｌをロウデコーダ１２０及び／またはメモリセルアレイ１１０に提供することができる。

段階Ｓ２５０において、エラー検出器１６３は、漏れ電流を検出することができる。互いに隣接したストリング間に発生した漏れ電流は、ワードラインＷＬの電圧を上昇させ、ゲート－ソース電位差Ｖｇｓは、漏れ電流をさらに精密にセンシングするために降下されているので、漏れ電流の発生はさらに容易に検出されうる。

漏れ電流が検出されていない場合、第２消去モードに転移されうる(to S270)。

段階Ｓ２６０において、漏れ電流による漏れ電圧Ｖｌｅａｋがしきい値を超える場合、パストランジスタ１２１は、ターンオフされうる。例示的な実施形態において、パストランジスタ１２１がターンオフされ、メモリセルにワードライン電圧Ｖｗｌを印加できなくなり、エラー検出器１６３は、当該ワードラインＷＬを不良処理することができる。ワードラインＷＬに連結されたメモリセルの情報（例えば、アドレスなど）は、メモリセルアレイ１１０に含まれたアドレス領域１１１に直接保存されるか、不揮発性メモリ装置１００の外部に保存されることで、ファームウェアによって参照され、結果として、不揮発性メモリ装置１００が不良処理されたメモリセルにデータを書き込まないように処理されうる。

段階Ｓ２７０において、不揮発性メモリ装置１００は、第２消去モードに進入する。第２消去モードに転移されることにより、制御ロジック１６０は、パストランジスタ１２１のゲート－ソース電位差Ｖｇｓを上昇させうる。

段階Ｓ２８０において、不揮発性メモリ装置１００は、メモリセルに対する通常の消去動作を遂行することができる。例示的な実施形態において、第２ベリファイ電圧Ｖｖｒｆ２の電圧基準レベルに基づいて消去動作の検証が行われうる。

図５は、本発明の例示的実施形態による不揮発性メモリ装置の不良検出方法を説明するフローチャートである。図５は、図４Ａの段階Ｓ１３０または図４ＢのＳ２４０をさらに詳細に説明するためのフローチャートである。図４と共に、図１及び図３が共に参照される。

段階Ｓ１２５（またはＳ２３０）が行われた後、不揮発性メモリ装置１００の制御ロジック１６０は、第１消去モードであって、パストランジスタ１２１のゲート－ソース電位差Ｖｇｓを降下させうる。ゲート－ソース電位差Ｖｇｓを降下させるための２方法が例示される。

段階Ｓ１３１によれば、ゲート－ソース電位差Ｖｇｓを降下するための方法によって、パストランジスタ１２１のソース端Ｓの電圧を上昇させうる。数式１を再び参照すれば、ソース端Ｓの電圧に印加される消去ワードライン電圧Ｖｅｒｓｗｌの電圧を上昇させることにより、相対的に少ない漏れ電流の発生が容易に検知されうる。

段階Ｓ１３３によれば、ゲート－ソース電位差Ｖｇｓを降下するための他の方法によって、パストランジスタ１２１のゲート端Ｇの電圧を下降させうる。数式１を再び参照すれば、ゲート端Ｇの電圧に印加されるブロックワードライン電圧Ｖｂｌｋｗｌの電圧を下降させることにより、相対的に少ない漏れ電流の発生が容易に検知されうる。

段階Ｓ１３１や、Ｓ１３３が行われた後、段階Ｓ１３５（またはＳ２５０）が行われうる。

図６は、本発明の例示的実施形態による不揮発性メモリ装置の不良検出方法を説明するフローチャートである。図６は、図４Ａの段階Ｓ１３５または図４ＢのＳ２５０をさらに詳細に説明するためのフローチャートである。図６の説明において、図２が共に参照される。

段階Ｓ１３０（またはＳ２４０）に後続する段階Ｓ１３７において、制御ロジック１６０に含まれたエラー検出器１６３、またはメモリコントローラ２００に含まれたエラー検出器２３０は、それぞれ漏れ電流を検出するためにゲート－ソース電位差Ｖｇｓとしきい電圧Ｖｔｈとの差を漏れ電流によって誘発された漏れ電圧と比較しうる。

例示的な実施形態において、消去ワードライン電圧Ｖｅｒｓｗｌは、パストランジスタ１２１のソース端Ｓの電圧であり、ブロックワードライン電圧Ｖｂｌｋｗｌは、パストランジスタ１２１のゲート端Ｇの電圧なので、ゲート－ソース電位差Ｖｇｓに縮約されうるということは前述した通りである。例示的な実施形態において、ゲート－ソース電位差Ｖｇｓとしきい電圧Ｖｔｈとの差は、オーバードライブ電圧(Overdrive Voltage)なので、結果として、エラー検出器１６３は、オーバードライブ電圧を漏れ電圧Ｖｌｅａｋと比較し、漏れ電圧Ｖｌｅａｋがオーバードライブ電圧より大きいか、同一である場合、漏れ電流の発生を検出することができる。その後、漏れ電圧Ｖｌｅａｋがオーバードライブ電圧よりも大きい場合、段階Ｓ１４０（またはＳ２６０）に移動し、そうではない場合、段階Ｓ１６５（またはＳ２７０）に移動する。

図７は、本発明の例示的実施形態による不揮発性メモリ装置の不良検出方法を説明するフローチャートである。図７は、図４Ａの段階Ｓ１５０、または図４Ｂの段階Ｓ２６０をさらに詳細に説明するためのフローチャートである。図７の説明において、図１及び図３が共に参照される。

段階Ｓ１４５（またはＳ２５０）が行われた後である段階Ｓ１５１において、パストランジスタ１２１の漏れ電流の発生によるターンオフが確認されうる。パストランジスタ１２１のターンオフは、漏れ電圧Ｖｌｅａｋがオーバードライブ電圧（すなわち、Ｖｇｓ－Ｖｔｈ）より大きくなることにより、パストランジスタ１２１がフローティングされることでなされる。

段階Ｓ１５３において、エラー検出器１６３または２３０は、フローティングされたパストランジスタ１２１に連結されたワードラインＷＬを不良と判定することができる。この際、不良と判定されたワードラインＷＬに連結されたメモリセルの情報（例えば、アドレス）は、アドレス領域１１１に保存されるか、外部で動作するファームウェアによって処理されうるということは、前述した通りである。その後、段階Ｓ１５５（またはＳ２７０）に移動することができる。

図８は、本発明の例示的実施形態によるパストランジスタとメモリセルに印加される電圧を経時的に示すグラフである。図８のグラフの横軸は、時間を、縦軸は電圧を意味する。図８には、メモリセルに印加される電圧である消去電圧Ｖｅｒｓ、及びパストランジスタ１２１に印加されるワードライン電圧Ｖｗｌのうち、ブロックワードライン電圧Ｖｂｌｋｗｌ及び消去ワードライン電圧Ｖｗｅｒｓｗｌが同じ時間軸に沿って図示される。図２及び図３が共に参照される。

時点Ｔ１において、第１消去モードに入ることにより、消去電圧Ｖｅｒｓは、一定にランピングされうる。時点Ｔ１から時点Ｔ２の間で一定にランピングされる消去電圧Ｖｅｒｓのランピング時間は、第１ランピング時間Ｔｒｐ１である。パストランジスタ１２１は、反復的なメモリセルの動作によって既に活性化されているので、パストランジスタ１２１のゲート端Ｓに提供されるブロックワードライン電圧Ｖｂｌｋｗｌは、従来の電圧レベルを保持することができる。一方、消去ワードライン電圧Ｖｅｒｓｗｌは、第１消去動作に進入することにより、ロウレベルよりも高いレベルに遷移することができる。時点Ｔ１とＴ２との間で、ゲート－ソース電位差Ｖｇｓは、第１値Ｖｇｓ１を保持することができる。

時点Ｔ２において、消去電圧Ｖｅｒｓは、第１消去モードに相応する第１電圧レベルＶｅｒｓ１に到逹することにより、時点Ｔ２での電圧レベルを保持することができる。時点Ｔ２から時点Ｔ３の間に一定に保持される消去電圧Ｖｅｒｓの保持時間は、第１消去時間Ｔｅｒｓ１である。すなわち、第１消去時間Ｔｅｒｓ１の間、第１消去モードによる不揮発性メモリ装置１００の消去動作が行われうる。ブロックワードライン電圧Ｖｂｌｋｗｌは、時点Ｔ２の到達後に下降するか、消去ワードライン電圧Ｖｅｒｓｗｌは、時点Ｔ２の到達後に上昇する。図７では、説明の便宜上、ブロックワードライン電圧Ｖｂｌｋｗｌの下降及び消去ワードライン電圧Ｖｅｒｓｗｌの上昇を同時に図示したが、本発明の技術的思想は、前述したようにブロックワードライン電圧Ｖｂｌｋｗｌ及び消去ワードライン電圧Ｖｅｒｓｗｌのうち、いずれか１つのみの変化を包括する。結果として、ゲート－ソース電位差Ｖｇｓは、第１値Ｖｇｓ１から第２値Ｖｇｓ２に降下されうる。

時点Ｔ３において、消去電圧Ｖｅｒｓは、一定に下降し、第１消去モードに進入する前の電圧レベルに回復されうる。消去電圧Ｖｅｒｓが下降し、従来の電圧レベルを回復する時間は、第１回復時間Ｔｒｃ１である。時点Ｔ３において、時点Ｔ４の間に、ブロックワードライン電圧Ｖｂｌｋｗｌ及び消去ワードライン電圧Ｖｅｒｓｗｌの電圧レベルは保持されうる。

時点Ｔ４において、消去電圧Ｖｅｒｓは、ロウレベルを保持することができる。第１消去モードによる消去動作を検証するために、ブロックワードライン電圧Ｖｂｌｋｗｌは、上昇し、消去ワードライン電圧Ｖｅｒｓｗｌは下降する。すなわち、時点Ｔ４から時点Ｔ５の間に、第１消去モードによる消去動作についての検証動作が行われうる。

時点Ｔ５において、第２消去モードに入ることにより、消去電圧Ｖｅｒｓは、一定にランピングされうる。時点Ｔ５から時点Ｔ６の間で一定にランピングされる、消去電圧Ｖｅｒｓのランピング時間は、第２ランピング時間Ｔｒｐ１である。例示的な実施形態において、第１消去モードと第２消去モードのランピング時間は、互いに異なってもよい。

時点Ｔ６において、消去電圧Ｖｅｒｓは、第２消去モードに相応する第２電圧レベルＶｅｒｓ２に到逹することにより、時点Ｔ２での電圧レベルを保持することができる。時点Ｔ６から時点Ｔ７の間に、一定に保持される消去電圧Ｖｅｒｓの保持時間は、第２消去時間Ｔｅｒｓ２である。例示的な実施形態において、第２電圧レベルＶｅｒｓ２は、第１電圧レベルＶｅｒｓ１と互いに異なり、第２消去時間Ｔｅｒｓ２は、第１消去時間Ｔｅｒｓ１と互いに異なる。すなわち、第２消去時間Ｔｅｒｓ２の間、第２消去モードによる不揮発性メモリ装置１００の通常の消去動作が行われうる。

時点Ｔ７において、消去電圧Ｖｅｒｓは、一定に下降し、第２消去モードに進入する前の電圧レベルに回復されうる。消去電圧Ｖｅｒｓが下降し、従来の電圧レベルを回復する時間は、第２回復時間Ｔｒｃ２である。例示的な実施形態において、第２回復時間Ｔｒｃ２は、第１回復時間Ｔｒｃ１と互いに異なってもよい。

時点Ｔ５からＴ８の間で、パストランジスタ１２１のゲート端Ｓに提供されるブロックワードライン電圧Ｖｂｌｋｗｌ及び消去ワードライン電圧Ｖｅｒｓｗｌは、以前の電圧レベルを保持することができる。すなわち、時点Ｔ５とＴ８との間で、ゲート－ソース電位差Ｖｇｓは、第３値Ｖｇｓ３を保持し、これは、第１消去モードでゲート－ソース電位差Ｖｇｓが減少することと互いに異なってもよい。

図９は、本発明の例示的実施形態によるメモリセルアレイ１１０を示す図面である。

メモリセルアレイ１１０は、複数のメモリブロックＢＬＫ１～ＢＬＫｚを含んでもよい。各メモリブロックＢＬＫ１～ＢＬＫｚは、３次元構造（または垂直構造）を有することができる。例えば、各メモリブロックＢＬＫ１～ＢＬＫｚは、第１ないし第３方向に沿って延びた構造物を含んでもよい。各メモリブロックＢＬＫ１～ＢＬＫｚは、第２方向に沿って延びた複数のセルストリング（図示せず）を含んでもよい。複数のセルストリング（図示せず）は、第１及び第３方向に沿って互いに離隔されうる。１つのメモリブロックのセルストリング（図示せず）は、複数のビットラインＢＬｓ、複数のストリング選択ラインＳＳＬ、複数のワードラインＷＬｓ、１つの接地選択ラインまたは複数の接地選択ラインＧＳＬ、そして共通ソースライン（図示せず）に連結される。複数のメモリブロックＢＬＫ１～ＢＬＫｚのセルストリング（図示せず）は、複数のビットラインＢＬｓを共有することができる。例えば、複数のビットラインＢＬは、第２方向に沿って延び、複数のメモリブロックＢＬＫ１～ＢＬＫｚで共有されうる。

メモリブロックＢＬＫ１～ＢＬＫｚは、図１に図示されたロウデコーダ１２０によって選択されうる。例えば、ロウデコーダ１２０は、メモリブロックＢＬＫ１～ＢＬＫｚのうち、受信されたアドレスＡＤＤＲに対応するメモリブロックを選択するように構成されうる。プログラム動作、読取動作、消去動作は、選択されたメモリブロックで行われうる。

図１０Ａないし図１０Ｃは、本発明の例示的実施形態による不揮発性メモリ装置の消去動作を説明するグラフである。グラフの横軸は、しきい電圧Ｖｔｈを、縦軸は、動作するセルの数を意味する。図１ないし図３及び図８が共に参照される。

図１０Ａを参照すれば、メモリセルタイプがシングルレベルセル(ＳＬＣ)であるとき、メモリセルは、消去状態Ｅ及び第１プログラム状態Ｐ１のうち、いずれか１つに該当しうる。漏れ電流の存在によって発生されたノットオープンストリングに含まれたノットオープンメモリセル(N/O String Cells)は、チャネルが形成されないので、実際のしきい電圧と関係なく、最上位プログラム状態Ｐ１であるメモリセルのしきい電圧よりも大きなしきい電圧を有すると見られる。これにより、ベリファイ電圧Ｖｖｒｆａは、最上位プログラム状態Ｐ１を検証するための基準電圧ＶＰ１よりも高いレベルを有することができる。

図１０Ｂを参照すれば、メモリセルタイプがマルチレベルセル（ＭＬＣ）であるとき、メモリセルは、消去状態Ｅ、第１ないし第３プログラム状態Ｐ１～Ｐ３のうち、いずれか１つに該当しうる。ノットオープンストリングに含まれたメモリセル(N/O Sting Cells)は、チャネルが形成されず、実際のしきい電圧と関係なく最上位プログラム状態Ｐ３であるメモリセルのしきい電圧よりも大きいしきい電圧を有すると見られる。これにより、ベリファイ電圧Ｖｖｒｆｂは、最上位プログラム状態Ｐ３を検証するための基準電圧ＶＰ３よりも高いレベルを有することができる。

図１０Ｃを参照すれば、メモリセルタイプがトリプルレベルセル（ＴＬＣ）であるとき、一般メモリセルは、消去状態Ｅ、第１ないし第７プログラム状態Ｐ１～Ｐ７のうち、いずれか１つに該当し、ノットオープンストリングに含まれたメモリセル(N/O Sting Cells)は、チャネルが形成されず、実際のしきい電圧と関係なく、最上位プログラム状態Ｐ７であるメモリセルのしきい電圧よりも大きいしきい電圧を有すると見られる。これにより、第１チェック電圧Ｖｖｒｆｃは、最上位プログラム状態Ｐ７を検証するための基準電圧ＶＰ７よりも高いレベルを有することができる。

図１１の（ａ）及び（ｂ）は、本発明の例示的実施形態による不揮発性メモリ装置の消去動作を説明するグラフである。図１１のグラフは、図１０Ａないし図１０Ｃとの比較で図示される。図１ないし図３及び図１０Ａないし図１０Ｃが共に参照される。

図１１の（ａ）を参照すれば、第１消去モードに入ることにより、検証のためのダミー電圧がプログラムされうる。プログラムされたダミー電圧は、第１ベリファイ電圧Ｖｖｒｆ１よりも高い。例示的な実施形態によれば、第１消去モードによって消去ワードライン電圧Ｖｅｒｓｗｌは、上昇しうる。漏れ電流を検出するための第１ベリファイ電圧Ｖｖｒｆ１は、消去ワードライン電圧Ｖｅｒｓｗｌの上限よりも高いので、漏れ電流の発生によって誘発される漏れ電圧Ｖｌｅａｋが発生しなければ、当該ワードラインは、正常と判定されうる。しかし、漏れ電圧の発生が第１しきい値（例えば、オーバードライブ電圧）を超えると、消去ワードライン電圧Ｖｅｒｓｗｌに漏れ電圧Ｖｌｅａｋによる電位上昇がさらに発生するので、第１ベリファイ電圧Ｖｖｒｆ１を超える電圧上昇が検出されうる。その場合、エラー検出器１６３は、当該ワードラインＷＬを不良ＦＡＩＬと判定することができる。

図１１の（ｂ）を参照すれば、第２消去モードに入ることにより、消去ワードライン電圧Ｖｅｒｓｗｌは降下されうる。その場合、メモリセルアレイ１１０のメモリタイプ（例えば、ＳＬＣ、ＭＬＣ、ＴＬＣ）によって異なるが、メモリセルを通常に消去するための動作が行われうる。この際、消去動作のために第１ベリファイ電圧Ｖｖｒｆ１よりも低い第２ベリファイ電圧Ｖｖｒｆ２が用いられうる。

図１２は、本発明の例示的実施形態による不揮発性メモリ装置１００の消去動作を説明する表である。

第１消去モードによる消去動作が行われるが、不良が検出されない場合（ＰＡＳＳ）、第２消去モードによる消去動作が続けて行われうる。

第１消去モード及び第２消去モードでも不良が検出されない場合（ＰＡＳＳ）、漏れ電流は、検出されていないと解釈され、結果として、メモリセルアレイ上で隣接したストリング上に流れる漏れ電流が発生しないと理解されうる（ＰＡＳＳ）。

第１消去モードには、不良が検出されないが（ＰＡＳＳ）、第２消去モードでは、不良が検出された場合（ＦＡＩＬ）、漏れ電流が発生したが、正しく検出されていないと解釈されうる。本発明の例示的実施形態によって漏れ電流をさらに精密にセンシングするために、ゲート－ソース電位差Ｖｇｓを上昇させたにもかかわらず、漏れ電流が検出されていない場合、修正不可能エラー(Uncorrectable Error)とも指称する。

第１消去モードで不良が検出された場合（ＦＡＩＬ）、当該ワードラインＷＬに連結されたメモリブロックを不良ブロック(BAD BLOCK)として処理することができる。その結果、データが新たに書き込まれる前に予め、不良が発生したメモリブロックを使用しないように措置することで、データの信頼性を向上させうる。

図１３Ａ及び図１３Ｂは、本発明の例示的実施形態によるメモリセルアレイの斜視断面図の多様な例である。図１が共に参照される。

図１３Ａ及び図１３Ｂをさらに参照すれば、基板１１１０が提供される。例示的に、基板１１１０は、第１導電型(conductive type)を有するウェル(well)であってもよい。基板１１１０上に、第１方向に沿って延び、第２方向に沿って互いに離隔された複数の共通ソース領域ＣＳＲが提供されうる。複数の共通ソース領域ＣＳＲは、共通連結され、共通ソースラインを構成することができる。複数の共通ソース領域ＣＳＲは、基板１１１０と互いに異なる第２導電型(conductive type)を有する。

複数の共通ソース領域ＣＳＲのうち、隣接した２つの共通ソース領域の間で、複数の絶縁物質１１２０、１１２０ａが第３方向（すなわち、基板と垂直方向）に沿って基板１１１０上に順次に提供されうる。複数の絶縁物質１１２０、１１２０ａは、第３方向に沿って互いに離隔されうる。複数の絶縁物質１１２０、１１２０ａは、第１方向に沿って延びる。

隣接した２つの共通ソース領域の間で、第１方向に沿って順次に配置され、第２方向に沿って複数の絶縁物質１１２０、１１２０ａを貫通する複数のピラーＰＬが提供されうる。例示的に、複数のピラーＰＬは、絶縁物質１１２０、１１２０ａを貫いて基板１１１０と接触することができる。例示的に、隣接した２つの共通ソース領域の間で、ピラーＰＬは、第１方向に沿って互いに離隔されうる。ピラーＰＬは、第１方向に沿って一列に配置されうる。

例示的に、複数のピラーＰＬは、複数の物質を含んでもよい。例えば、ピラーＰＬは、チャネル膜１１４０及び内部物質１１５０を含んでもよい。チャネル膜１１４０は、第１導電型を有する半導体物質（例えば、シリコン）を含んでもよい。チャネル膜１１４０は、基板１１１０と同じ導電型を有する半導体物質（例えば、シリコン）を含んでもよい。チャネル膜１１４０は、導電型を有さない真性半導体(intrinsic semiconductor)を含んでもよい。

内部物質１１５０は、絶縁物質を含んでもよい。例えば、内部物質１１５０は、シリコン酸化物(Silicon Oxide)のような絶縁物質を含んでもよい。例えば、内部物質１１５０は、エアギャップ(air gap)を含んでもよい。隣接した２つの共通ソース領域の間で、絶縁物質１１２０、１１２０ａ及びピラーＰＬの露出された表面に情報保存膜１１６０が提供されうる。情報保存膜１１６０は、電荷を捕獲または流出することで情報を保存することができる。

隣接した２つの共通ソース領域の間で、そして絶縁物質１１２０、１１２０ａの間で、情報保存膜１１６０の露出された表面に導電物質ＣＭ１～ＣＭ８が提供される。導電物質ＣＭ１～ＣＭ８は、第１方向に沿って延びる。共通ソース領域ＣＳＲ上で、導電物質ＣＭ１～ＣＭ８は、ワードラインカットＷＬ ｃｕｔによって分離されうる。ワードラインカットＷＬ ｃｕｔは、共通ソース領域ＣＳＲを露出することができる。ワードラインカットＷＬ ｃｕｔは、第１方向に沿って延びる。例示的に、導電物質ＣＭ１～ＣＭ８は、金属性導電物質を含んでもよい。導電物質ＣＭ１～ＣＭ８は、ポリシリコンのような非金属性導電物質を含んでもよい。

例示的に、絶縁物質１１２０、１１２０ａのうち、最上部に位置した絶縁物質の上部面に提供される情報保存膜１１６０は除去されうる。例示的に、絶縁物質１１２０、１１２０ａの側面のうち、ピラーＰＬと対向する側面に提供される情報保存膜１１６０は除去されうる。

複数のピラーＰＬ上に複数のドレイン１２００が提供されうる。例示的に、ドレイン１２００は、第２導電型を有する半導体物質（例えば、シリコン）を含んでもよい。例えば、ドレイン１２００は、Ｎ導電型を有する半導体物質（例えば、シリコン）を含んでもよい。

ドレイン１２００上に、第２方向に延び、第１方向に沿って互いに離隔されたビットラインＢＬが提供されうる。ビットラインＢＬは、ドレイン１２００と連結される。例示的に、ドレイン１２００及びビットラインＢＬは、コンタクトプラグ（図示せず）を通じて連結されうる。例示的に、ビットラインＢＬ１、ＢＬ２は、金属性導電物質を含んでもよい。例示的に、ビットラインＢＬ１、ＢＬ２は、ポリシリコンのような非金属性導電物質を含んでもよい。導電物質ＣＭ１～ＣＭ８は、基板１１１０からの順序によって第１ないし第８高さを有することができる。

複数のピラーＰＬは、情報保存膜１１６０及び複数の導電物質ＣＭ１～ＣＭ８と共に、複数のストリングを形成することができる。複数のピラーＰＬそれぞれは、情報保存膜１１６０、そして隣接した導電物質ＣＭ１～ＣＭ８と共に、１つのストリングを構成する。基板１１１０上で、ピラーＰＬは、行方向及び列方向に沿って提供されうる。第８導電物質ＣＭ８は、行を構成することができる。同じ第８導電物質に連結されたピラーは、１行を構成することができる。ビットラインＢＬは、列を構成することができる。同じビットラインに連結されたピラーは、１つの列を構成することができる。ピラーＰＬは、情報保存膜１１６０及び複数の導電物質ＣＭ１～ＣＭ８と共に、行及び列方向に沿って配置される複数のストリングを構成する。ストリングそれぞれは、基板と垂直な方向に積層された複数のセルトランジスタＣＴ（または、メモリセル）を含んでもよい。

図１３ＢのＡ部分とＢ部分との間で、漏れ電流が発生しうる。基板１１１０に垂直なストリングを生成する物理的特性上、ピラーＰＬは、３次元方向に上昇するほど直径（または幅）が広くなる。微細工程化されるメモリ技術の傾向上、ピラーＰＬ間の間隔は、徐々に狭くなることにより、Ａ部分のピラーＰＬとＢ部分のピラーＰＬとが接触するノットオープンストリングが形成されうる。ノットオープンストリングが形成されることにより、いずれか１つのピラーＰＬに印加された電圧から発生した漏れ電流は、他の１つに流れる。例えば、漏れ電流は、Ａ部分からＢ部分に、またはＢ部分からＡ部分に流れる。

図１４は、本発明の例示的実施形態によるメモリブロックＢＬＫ１を構成するメモリセルの等価回路を示す図面である。図１及び図８が共に参照される。

図１４を参照すれば、ビットラインＢＬ１、ＢＬ２と共通ソースラインＣＳＬとの間にセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２が位置することができる。第１ビットラインＢＬ１と共通ソースラインＣＳＬとの間にセルストリングＣＳ１１、ＣＳ２１が連結されうる。第２ビットラインＢＬ２と共通ソースラインＣＳＬとの間にセルストリングＣＳ１２、ＣＳ２２が連結されうる。共通ソース領域ＣＳＲ（図１３Ｂ）が共通連結され、共通ソースラインＣＳＬを構成することができる。

同じ高さのメモリセルは、１つのワードラインに共通連結され、特定高さのワードラインに電圧が供給されるとき、全てのストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２に電圧が供給されうる。互いに異なる行のストリングは、互いに異なるストリング選択ラインＳＳＬ１、ＳＳＬ２にそれぞれ連結されうる。第１及び第２ストリング選択ラインＳＳＬ１、ＳＳＬ２を選択及び非選択することにより、ストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２が行単位で選択及び非選択されうる。例えば、非選択のストリング選択ラインＳＳＬ１またはＳＳＬ２に連結されたストリングＣＳ１１及びＣＳ１２、または、ＣＳ２１及びＣＳ２２は、ビットラインＢＬ１、ＢＬ２から電気的に分離されうる。選択されたストリング選択ラインＳＳＬ２またはＳＳＬ１に連結されたストリングＣＳ２１及びＣＳ２２、または、ＣＳ１１及びＣＳ１２は、ビットラインＢＬ１、ＢＬ２に電気的に連結されうる。

ストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２は、列単位でビットラインＢＬ１、ＢＬ２に連結されうる。第１ビットラインＢＬ１にストリングＣＳ１１、ＣＳ２１が連結され、第２ビットラインＢＬ２にストリングＣＳ１２、ＣＳ２２が連結されうる。ビットラインＢＬ１、ＢＬ２を選択及び非選択することで、ストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２が列単位で選択及び非選択されうる。以下では、図１４に図示された第１メモリブロックＢＬＫ１の構造を中心に本発明の例示的実施形態によるプログラム動作を敍述するが、これは、例示的な実施形態に過ぎないところ、他の構造を有する第１メモリブロックＢＬＫ１にも、本発明の技術的思想が適用されうるということは明白である。

図１５は、本発明の例示的実施形態によるメモリ装置４００に適用されたC2C(Chip to Chip)構造を説明するための図面である。

図１５を参照すれば、メモリ装置４００は、Ｃ２Ｃ構造でもある。Ｃ２Ｃ構造は、第１ウェーハ上にセル領域ＣＥＬＬを含む上部チップを製作し、第１ウェーハと異なる第２ウェーハ上に周辺回路領域ＰＥＲＩを含む下部チップを製作した後、前記上部チップと前記下部チップをボンディング(bonding)方式によって互いに連結することを意味する。一例として、前記ボンディング方式は、上部チップの最上部メタル層に形成されたボンディングメタルと下部チップの最上部メタル層に形成されたボンディングメタルを互いに電気的に連結する方式を意味することができる。例えば、前記ボンディングメタルが銅（Ｃｕ）に形成された場合、前記ボンディング方式は、Ｃｕ－Ｃｕボンディング方式でもあり、前記ボンディングメタルは、アルミニウムあるいはタングステンによっても形成されうる。

メモリ装置４００の周辺回路領域ＰＥＲＩとセル領域ＣＥＬＬそれぞれは、外部パッドボンディング領域ＰＡ、ワードラインボンディング領域ＷＬＢＡ、及びビットラインボンディング領域ＢＬＢＡを含んでもよい。

周辺回路領域ＰＥＲＩは、第１基板２１０ｚ、層間絶縁層２１５、第１基板２１０ｚに形成される複数の回路素子２２０ａ、２２０ｂ、２２０ｃ、複数の回路素子２２０ａ、２２０ｂ、２２０ｃそれぞれと連結される第１メタル層２３０ａ、２３０ｂ、２３０ｃ、第１メタル層２３０ａ、２３０ｂ、２３０ｃ上に形成される第２メタル層２４０ａ、２４０ｂ、２４０ｃを含んでもよい。一実施形態において、第１メタル層２３０ａ、２３０ｂ、２３０ｃは、相対的に抵抗が高いタングステンに形成され、第２メタル層２４０ａ、２４０ｂ、２４０ｃは、相対的に抵抗が低い銅によって形成されうる。

本明細書では、第１メタル層２３０ａ、２３０ｂ、２３０ｃと第２メタル層２４０ａ、２４０ｂ、２４０ｃのみ図示されて説明されるが、それに限定されるものではなく、第２メタル層２４０ａ、２４０ｂ、２４０ｃ上に少なくとも１つ以上のメタル層がさらに形成されうる。第２メタル層２４０ａ、２４０ｂ、２４０ｃの上部に形成される１つ以上のメタル層のうち、少なくとも一部は、第２メタル層２４０ａ、２４０ｂ、２４０ｃを形成する銅よりさらに低い抵抗を有するアルミニウムなどによっても形成される。

層間絶縁層２１５は、複数の回路素子２２０ａ、２２０ｂ、２２０ｃ、第１メタル層２３０ａ、２３０ｂ、２３０ｃ、及び第２メタル層２４０ａ、２４０ｂ、２４０ｃをカバーするように、第１基板２１０ｚ上に配置され、シリコン酸化物、シリコン窒化物のような絶縁物質を含んでもよい。

ワードラインボンディング領域ＷＬＢＡの第２メタル層２４０ｂ上に下部ボンディングメタル２７１ｂ、２７２ｂが形成されうる。ワードラインボンディング領域ＷＬＢＡで、周辺回路領域ＰＥＲＩの下部ボンディングメタル２７１ｂ、２７２ｂは、セル領域ＣＥＬＬの上部ボンディングメタル３７１ｂ、３７２ｂとボンディング方式によって互いに電気的に連結され、下部ボンディングメタル２７１ｂ、２７２ｂと上部ボンディングメタル３７１ｂ、３７２ｂは、アルミニウム、銅、あるいはタングステンなどによって形成されうる。

セル領域ＣＥＬＬは、少なくとも１つのメモリブロックを提供することができる。セル領域ＣＥＬＬは、第２基板３１０と共通ソースライン３２０を含んでもよい。第２基板３１０上には、第２基板３１０の上面に垂直方向（Ｚ軸方向）に沿って複数のワードライン（３３１－３３８；３３０）が積層されうる。ワードライン３３０の上部及び下部それぞれには、ストリング選択ラインと接地選択ラインが配置され、ストリング選択ラインと接地選択ラインとの間に複数のワードライン３３０が配置されうる。

ビットラインボンディング領域ＢＬＢＡにおいて、チャネル構造体ＣＨは、第２基板３１０の上面に垂直方向に延びてワードライン３３０、ストリング選択ライン、及び接地選択ラインを貫通することができる。チャネル構造体ＣＨは、データ保存層、チャネル層、及び埋込み絶縁層などを含んでもよく、チャネル層は、第１メタル層３５０ｃ及び第２メタル層３６０ｃと電気的に連結されうる。例えば、第１メタル層３５０ｃは、ビットラインコンタクトでもあり、第２メタル層３６０ｃは、ビットラインでもある。一実施形態において、ビットライン３６０ｃは、第２基板３１０の上面に平行な第１方向（Ｙ軸方向）に沿って延びる。

図１５に図示した一実施形態において、チャネル構造体ＣＨとビットライン３６０ｃなどが配置される領域がビットラインボンディング領域ＢＬＢＡと定義されうる。ビットライン３６０ｃは、ビットラインボンディング領域ＢＬＢＡにおいて周辺回路領域ＰＥＲＩにおいてページバッファ３９３を提供する回路素子３２０ｃと電気的に連結されうる。一例として、ビットライン３６０ｃは、周辺回路領域ＰＥＲＩで上部ボンディングメタル３７１ｃ、３７２ｃと連結され、上部ボンディングメタル３７１ｃ、３７２ｃは、ページバッファ３９３の回路素子３２０ｃに連結される下部ボンディングメタル２７１ｃ、２７２ｃと連結されうる。

ワードラインボンディング領域ＷＬＢＡにおいて、ワードライン３３０は、第２基板３１０の上面に平行な第２方向（Ｘ軸方向）に沿って延び、複数のセルコンタクトプラグ（３４１－３４７；３４０）と連結されうる。ワードライン３３０とセルコンタクトプラグ３４０は、第２方向に沿ってワードライン３３０のうち、少なくとも一部が互いに異なる長さに延びて提供するパッドで互いに連結されうる。ワードライン３３０に連結されるセルコンタクトプラグ３４０の上部には、第１メタル層３５０ｂと第２メタル層３６０ｂが順次に連結されうる。セルコンタクトプラグ３４０は、ワードラインボンディング領域ＷＬＢＡでセル領域ＣＥＬＬの上部ボンディングメタル３７１ｂ、３７２ｂと周辺回路領域ＰＥＲＩの下部ボンディングメタル２７１ｂ、２７２ｂを通じて周辺回路領域ＰＥＲＩと連結されうる。

セルコンタクトプラグ３４０は、周辺回路領域ＰＥＲＩでロウデコーダ３９４を提供する回路素子２２０ｂと電気的に連結されうる。一実施形態において、ロウデコーダ３９４を提供する回路素子２２０ｂの動作電圧は、ページバッファ３９３を提供する回路素子３２０ｃの動作電圧と異なりうる。一例として、ページバッファ３９３を提供する回路素子３２０ｃの動作電圧がロウデコーダ３９４を提供する回路素子２２０ｂの動作電圧より大きくてもよい。

外部パッドボンディング領域ＰＡには、共通ソースラインコンタクトプラグ３８０が配置されうる。共通ソースラインコンタクトプラグ３８０は、金属、金属化合物、またはポリシリコンなどの導電性物質で形成され、共通ソースライン３２０と電気的に連結されうる。共通ソースラインコンタクトプラグ３８０の上部には、第１メタル層３５０ａと第２メタル層３６０ａが順次に積層されうる。一例として、共通ソースラインコンタクトプラグ３８０、第１メタル層３５０ａ、及び第２メタル層３６０ａが配置される領域は、外部パッドボンディング領域ＰＡと定義されうる。

一方、外部パッドボンディング領域ＰＡには、入出力パッド２０５、３０５が配置されうる。第１基板２１０ｚの下部には、第１基板２１０ｚの下面を覆う下部絶縁膜５０１が形成され、下部絶縁膜２０１上に第１入出力パッド２０５が形成されうる。第１入出力パッド２０５は、第１入出力コンタクトプラグ２０３を通じて周辺回路領域ＰＥＲＩに配置される複数の回路素子２２０ａ、２２０ｂ、２２０ｃのうち、少なくとも１つと連結され、下部絶縁膜２０１によって第１基板２１０ｚと分離されうる。また、第１入出力コンタクトプラグ２０３と第１基板２１０ｚとの間には、側面絶縁膜が配置され、第１入出力コンタクトプラグ２０３と第１基板２１０ｚとを電気的に分離されうる。

第２基板３１０の上部には、第２基板３１０の上面を覆う上部絶縁膜３０１が形成され、上部絶縁膜３０１上に第２入出力パッド３０５が配置されうる。第２入出力パッド３０５は、第２入出力コンタクトプラグ３０３を通じて周辺回路領域ＰＥＲＩに配置される複数の回路素子２２０ａ、２２０ｂ、２２０ｃのうち、少なくとも１つと連結されうる。

実施形態によって、第２入出力コンタクトプラグ３０３が配置される領域には、第２基板３１０及び共通ソースライン３２０などが配置されないこともある。また、第２入出力パッド３０５は、第３方向（Ｚ軸方向）でワードライン３３０とオーバーラップされないこともある。第２入出力コンタクトプラグ３０３は、第２基板３１０の上面に平行な方向で第２基板３１０と分離され、セル領域ＣＥＬＬの層間絶縁層６１５を貫通して第２入出力パッド３０５に連結されうる。

実施形態によって、第１入出力パッド２０５と第２入出力パッド３０５は、選択的に形成されうる。一例として、メモリ装置４００は、第１基板２０１の上部に配置される第１入出力パッド２０５のみを含むか、または、第２基板３０１の上部に配置される第２入出力パッド３０５のみを含んでもよい。または、メモリ装置４００が第１入出力パッド２０５と第２入出力パッド３０５とをいずれも含んでもよい。

セル領域ＣＥＬＬと周辺回路領域ＰＥＲＩそれぞれに含まれる外部パッドボンディング領域ＰＡとビットラインボンディング領域ＢＬＢＡそれぞれには、最上部メタル層のメタルパターンがダミーパターン(dummy pattern)で存在するか、最上部メタル層が空いている場合もある。

メモリ装置４００は、外部パッドボンディング領域ＰＡで、セル領域ＣＥＬＬの最上部メタル層に形成された上部メタルパターン３７２ａに対応して周辺回路領域ＰＥＲＩの最上部メタル層にセル領域ＣＥＬＬの上部メタルパターン３７２ａと同一形態の下部メタルパターン２７３ａを形成することができる。周辺回路領域ＰＥＲＩの最上部メタル層に形成された下部メタルパターン２７３ａは、周辺回路領域ＰＥＲＩで別途のコンタクトと連結されないこともある。同様に、外部パッドボンディング領域ＰＡで周辺回路領域ＰＥＲＩの最上部メタル層に形成された下部メタルパターンに対応して、セル領域ＣＥＬＬの上部メタル層に周辺回路領域ＰＥＲＩの下部メタルパターンと同一形態の上部メタルパターンを形成してもよい。

ワードラインボンディング領域ＷＬＢＡの第２メタル層２４０ｂ上には、下部ボンディングメタル２７１ｂ、２７２ｂが形成されうる。ワードラインボンディング領域ＷＬＢＡで、周辺回路領域ＰＥＲＩの下部ボンディングメタル２７１ｂ、２７２ｂは、セル領域ＣＥＬＬの上部ボンディングメタル３７１ｂ、３７２ｂとボンディング方式によって互いに電気的に連結されうる。

また、ビットラインボンディング領域ＢＬＢＡにおいて、周辺回路領域ＰＥＲＩの最上部メタル層に形成された下部メタルパターン２５２に対応してセル領域ＣＥＬＬの最上部メタル層に周辺回路領域ＰＥＲＩの下部メタルパターン２５２と同一形態の上部メタルパターン３９２を形成することができる。セル領域ＣＥＬＬの最上部メタル層に形成された上部メタルパターン３９２上には、コンタクトを形成しないこともある。

前述したように、図面と明細書で例示的な実施形態が開示された。本明細書で特定の用語を使用して実施形態を説明されたが、これは、単に本発明の技術的思想を説明するための目的で使用されたものであって、意味限定や特許請求の範囲に記載の本発明の範囲を制限するために使用されたものではない。したがって、本技術分野の通常の知識を有する者であれば、それにより、多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されねばならない。

１０ メモリシステム
１００ 不揮発性メモリ装置
１１０ メモリセルアレイ
１２０ ロウデコーダ
１２１ パストランジスタ
１３０ 電圧生成器
１４０ ページバッファ回路
１５０ 入出力回路
１６０、２００ メモリコントローラ
１６１、２１０ 消去計数器
１６３、２３０ エラー検出器

Claims (20)

1. 不揮発性メモリ装置及びメモリコントローラを含むメモリシステムの不良検出方法において、
   前記メモリコントローラが、パストランジスタと連結されたワードラインの消去回数を計数する段階と、
   前記メモリコントローラが、前記消去回数が基準値に到逹するとき、第１消去命令を発行する段階と、
   前記不揮発性メモリ装置が、前記第１消去命令に応答して、前記パストランジスタのゲート－ソース電位差に第１値を持たせる第１電圧を印加する段階と、
   前記第１電圧が印加された後、前記メモリコントローラがワードラインでの漏れ電流を検出する段階と、
   前記メモリコントローラが、前記漏れ電流によって誘発された漏れ電圧が第１しきい値よりも大きいとき、前記ワードラインを不良処理する段階と、を含む、不良検出方法。
2. 前記第１電圧を印加する段階は、
   前記パストランジスタのソース端電圧を上昇させる段階を含むことを特徴とする請求項１に記載の不良検出方法。
3. 前記第１電圧を印加する段階は、
   前記パストランジスタのゲート端電圧を降下させる段階を含むことを特徴とする請求項１または２に記載の不良検出方法。
4. 前記不揮発性メモリ装置が、前記ゲート－ソース電位差に前記第１値よりも高い第２値を持たせる第２電圧を印加する段階と、
   前記不揮発性メモリ装置が前記ワードラインに連結されたメモリブロックに消去動作を遂行する段階と、をさらに含むことを特徴とする請求項１乃至３のいずれか一項に記載の不良検出方法。
5. 前記ワードラインを不良処理する段階は、
   前記パストランジスタがターンオフされることを確認する段階と、
   ターンオフされたパストランジスタと連結されたワードラインを不良ワードラインと判定する段階と、を含むことを特徴とする請求項１乃至４のいずれか一項に記載の不良検出方法。
6. 前記消去回数が基準値に到逹することにより、前記ワードラインに連結されたメモリブロックの状態を確認するためのダミー電圧を印加する段階と、
   プログラム電圧をバッファリングする段階と、をさらに含むことを特徴とする請求項１乃至５のいずれか一項に記載の不良検出方法。
7. 前記漏れ電流を検出する段階は、
   前記ゲート－ソース電位差と前記パストランジスタのしきい電圧との差が、前記漏れ電圧よりも小さいか、同一であると判定する段階を含むことを特徴とする請求項１乃至６のいずれか一項に記載の不良検出方法。
8. 前記第１しきい値は、オーバードライブ電圧であることを特徴とする、請求項１乃至７のいずれか一項に記載の不良検出方法。
9. 不揮発性メモリ装置の消去方法において、
   消去命令を受信する段階と、
   前記消去命令に基づいた第１消去モードにおいて、ワードラインに連結されたパストランジスタのゲート－ソース電位差が第１値になるように第１電圧を印加する段階と、
   前記パストランジスタのオン／オフ如何によって前記ワードラインに発生した漏れ電流を検出する段階と、
   第２消去モードにおいて、前記ゲート－ソース電位差を前記第１値よりも大きい第２値になるように第２電圧を印加することにより、前記ワードラインと連結されたメモリブロックを消去する段階と、を含む、消去方法。
10. 前記第１電圧を印加する段階は、
    前記パストランジスタのソース端電圧を上昇させる段階を含むことを特徴とする、請求項９に記載の消去方法。
11. 前記第１電圧を印加する段階は、
    前記パストランジスタのゲート端電圧を降下させる段階を含むことを特徴とする、請求項９または１０に記載の消去方法。
12. 前記第１消去モード及び前記第２消去モードは、前記消去命令によって進入することを特徴とする請求項９乃至１１のいずれか一項に記載の消去方法。
13. 前記漏れ電流を検出する段階は、
    メモリセルに印加される消去電圧を第１電圧レベルに保持する段階を含み、
    前記メモリブロックを消去する段階は、
    前記消去電圧を前記第１電圧レベルと互いに異なる第２電圧レベルに保持する段階を含むことを特徴とする、請求項９乃至１２のいずれか一項に記載の消去方法。
14. 前記漏れ電流を検出する段階は、
    メモリセルに印加される消去電圧が第１ベリファイ電圧レベルよりも高いことを確認する段階を含むことを特徴とする、請求項９乃至１３のいずれか一項に記載の消去方法。
15. 前記漏れ電流を検出する段階は、
    前記パストランジスタがターンオフされることを確認する段階と、
    ターンオフされたパストランジスタと連結されたワードラインを不良ワードラインと判定する段階と、を含むことを特徴とする、請求項９乃至１４のいずれか一項に記載の消去方法。
16. 前記ワードラインの消去回数を計数する段階をさらに含み、
    前記第１消去モードは、前記消去回数が基準値に到逹するとき、進入されることを特徴とする、請求項９乃至１５のいずれか一項に記載の消去方法。
17. 前記消去回数が前記基準値に到逹することにより、前記メモリブロックの状態を確認するためのダミー電圧を印加する段階と、
    プログラム電圧をバッファリングする段階をさらに含むことを特徴とする、請求項１６に記載の消去方法。
18. 不揮発性メモリ装置と、
    前記不揮発性メモリ装置を制御するメモリコントローラと、を含み、
    前記不揮発性メモリ装置は、
    第１メタルパッドを含むメモリセル領域と、
    第２メタルパッドを含み、前記第１メタルパッド及び前記第２メタルパッドによって前記メモリセル領域と連結された周辺領域と、
    基板と垂直方向の複数のストリングを構成する複数のメモリセルを含み、前記メモリセル領域に含まれたメモリセルアレイと、
    前記複数のメモリセルそれぞれと個別的に連結された複数のワードラインそれぞれをスイッチングするように構成されたパストランジスタを含み、前記周辺領域に含まれ、前記複数のワードラインを通じて前記メモリセルアレイに含まれたメモリブロックを選択するように構成されたロウデコーダと、
    前記周辺領域に含まれ、前記メモリセルアレイ及び前記パストランジスタに提供される複数の電圧を生成するように構成された電圧生成器と、
    前記周辺領域に含まれ、第１消去命令に基づいて前記メモリブロックが位置したワードラインの漏れ電流の検出のためにパストランジスタのゲート－ソース電位差Ｖｇｓを減少させるように構成された制御ロジックと、を含み、
    前記メモリコントローラは、
    前記メモリブロックの消去回数を計数し、前記消去回数が基準値に到逹することに応答して前記第１消去命令を発行し、前記漏れ電流を検出するように構成されている、メモリシステム。
19. 前記電圧生成器は、
    前記パストランジスタのソース端に印加される電圧を上昇させることを特徴とする、請求項１８に記載のメモリシステム。
20. 前記電圧生成器は、
    前記パストランジスタのゲート端に印加される電圧を下降させることを特徴とする、請求項１８または１９に記載のメモリシステム。
    

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