JP2022012039A - Voltage regulator circuit - Google Patents
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Abstract
Description
本明細書の実施形態は、電圧レギュレータ回路に関する。 Embodiments herein relate to voltage regulator circuits.
従来、複数の負荷の各々に必要な電圧を供給するために、多チャンネルの電源を有する複合電源がある。また、複合電源からの電源電圧の常時供給が必要な負荷のために、冗長電源として構成される複合電源がある。 Conventionally, there is a composite power supply having a multi-channel power supply in order to supply a required voltage to each of a plurality of loads. In addition, there is a composite power supply configured as a redundant power supply for a load that requires constant supply of power supply voltage from the composite power supply.
このような中、複合電源においては、消費電力の削減や使用用途に応じた選択的な負荷への電圧供給のために、すべてのチャンネルの電源を常時動作させず、一部のチャンネルで電源電圧の供給を停止する場合がある。具体的には、複合電源において、一部のチャンネルの電源（電源回路）をスタンバイ状態にしたり、リレーやスイッチにより一部のチャンネルの電源ラインを切断したりする場合がある。 Under these circumstances, in the combined power supply, in order to reduce power consumption and supply voltage to a selective load according to the intended use, the power supply of all channels is not always operated, and the power supply voltage of some channels is used. Supply may be stopped. Specifically, in a composite power supply, the power supply (power supply circuit) of some channels may be put into a standby state, or the power supply line of some channels may be disconnected by a relay or a switch.
しかしながら、冗長電源として構成された複合電源において、一部のチャンネルで電源電圧の供給を停止した場合、他の一部のチャンネルでの電源電圧の供給に起因して、停止された電源の入出力間電位差が逆転し、電流の逆流が生じる場合があった。電流の逆流が生じた場合、停止された電源回路の入力側に接続されている他の回路が誤動作する可能性がある。これらの電源は、電源回路、又は、電圧レギュレータ回路とも呼ばれる。以下、電源を、電源回路、又は、電圧レギュレータ回路と記載する場合がある。 However, in a composite power supply configured as a redundant power supply, when the power supply voltage supply is stopped in some channels, the input / output of the stopped power supply is caused by the power supply voltage supply in some other channels. In some cases, the potential difference was reversed and a backflow of current occurred. If a backflow of current occurs, other circuits connected to the input side of the stopped power supply circuit may malfunction. These power supplies are also called a power supply circuit or a voltage regulator circuit. Hereinafter, the power supply may be described as a power supply circuit or a voltage regulator circuit.
本発明の目的は、上記に鑑みてなされたものであって、電源回路の入出力間の電位差が逆転した場合であっても、出力側から入力側への電流の逆流を防止することができる電圧レギュレータ回路を提供することである。 An object of the present invention has been made in view of the above, and even when the potential difference between the input and output of the power supply circuit is reversed, it is possible to prevent the backflow of current from the output side to the input side. It is to provide a voltage regulator circuit.
上述した課題を解決し、目的を達成するために、実施形態に係る電圧レギュレータ回路は、導通状態及び非導通状態を切り替えるスイッチ回路と、第１の入力端子が前記スイッチ回路を介して外部電源に接続するための第１の外部入力端子に電気的に接続され、第１の出力端子が第１の負荷に接続するための第１の外部出力端子に電気的に接続され、前記第１の外部入力端子から前記第１の入力端子に供給される入力電圧を用いて、前記第１の出力端子から前記第１の外部出力端子へ所定の電圧を出力する第１の電源回路と、第２の入力端子が外部電源に接続するための第２の外部入力端子に電気的に接続され、第２の出力端子が前記第１の外部出力端子に電気的に接続され、前記第２の外部入力端子から前記第２の入力端子に供給される入力電圧を用いて、前記第２の出力端子から前記第１の外部出力端子へ所定の電圧を出力する第２の電源回路とを備え、前記第１の電源回路は、入力側が前記スイッチ回路を介さずに前記第１の外部入力端子に電気的に接続され、前記第１の外部入力端子から供給される入力電圧を用いてリーク電流を補償するための電流を発生する電流補償回路を有する。 In order to solve the above-mentioned problems and achieve the object, the voltage regulator circuit according to the embodiment has a switch circuit for switching between a conductive state and a non-conducting state, and a first input terminal is connected to an external power supply via the switch circuit. The first external is electrically connected to the first external input terminal for connection, the first output terminal is electrically connected to the first external output terminal for connecting to the first load, and the first external is connected. A first power supply circuit that outputs a predetermined voltage from the first output terminal to the first external output terminal by using the input voltage supplied from the input terminal to the first input terminal, and a second power supply circuit. The input terminal is electrically connected to a second external input terminal for connecting to an external power supply, the second output terminal is electrically connected to the first external output terminal, and the second external input terminal is connected. A second power supply circuit that outputs a predetermined voltage from the second output terminal to the first external output terminal by using the input voltage supplied from the second input terminal to the first external output terminal is provided. In the power supply circuit, the input side is electrically connected to the first external input terminal without going through the switch circuit, and the leakage current is compensated by using the input voltage supplied from the first external input terminal. It has a current compensation circuit that generates the current of.
本発明によれば、電源回路の入出力間の電位差が逆転した場合であっても、出力側から入力側への電流の逆流を防止することができる電圧レギュレータ回路を提供することができる。また、この電圧レギュレータ回路を用いることで、停止した電圧レギュレータ回路の入力側から、停止した電圧レギュレータ回路の入力側に接続された他の回路への電流の流入を防止することができる。したがって、冗長電源として構成された複合電源において、停止された電源回路の入力側に接続されている他の回路が誤動作することを防止できる。 According to the present invention, it is possible to provide a voltage regulator circuit capable of preventing backflow of current from the output side to the input side even when the potential difference between the input and output of the power supply circuit is reversed. Further, by using this voltage regulator circuit, it is possible to prevent the inflow of current from the input side of the stopped voltage regulator circuit to another circuit connected to the input side of the stopped voltage regulator circuit. Therefore, in the composite power supply configured as a redundant power supply, it is possible to prevent other circuits connected to the input side of the stopped power supply circuit from malfunctioning.
以下、図面を参照しながら、電圧レギュレータ回路の実施形態について詳細に説明する。以下の実施形態では、同一の参照符号を付した部分は同様の動作を行うものとして、重複する説明は適宜省略する。 Hereinafter, embodiments of the voltage regulator circuit will be described in detail with reference to the drawings. In the following embodiments, the parts with the same reference numerals perform the same operation, and duplicate description will be omitted as appropriate.
（第１の実施形態）
図１は、第１の実施形態に係る複合電源１（電圧レギュレータ回路）の構成の一例を示す図である。複合電源１は、外部電源（メインバッテリ２，サブバッテリ３）から供給される入力電圧を用いて、複数の負荷４，５の各々に必要な電圧を供給するように構成される電圧レギュレータ回路である。複合電源１は、図１に示すように、スイッチ回路Ｓ１、複数の電源ＲＥＧ１，ＲＥＧ２，ＲＥＧ３及びダイオードＤ１を有する。
(First Embodiment)
FIG. 1 is a diagram showing an example of the configuration of the composite power supply 1 (voltage regulator circuit) according to the first embodiment. The
スイッチ回路Ｓ１は、導通状態及び非導通状態を切り替える回路である。スイッチ回路Ｓ１の一端は、外部入力端子ＶＤＤ１及び電源ＲＥＧ１の電源端子ＯＦＦＲ１に電気的に接続される。スイッチ回路Ｓ１の他の一端は、電源ＲＥＧ１及び電源ＲＥＧ２に電気的に接続される。なお、スイッチ回路Ｓ１に代えて、リレー回路が利用されても構わない。 The switch circuit S 1 is a circuit for switching between a conductive state and a non-conducting state. One end of the switch circuit S1 is electrically connected to the external input terminal VDD1 and the power supply terminal OFF R1 of the power supply REG1. The other end of the switch circuit S1 is electrically connected to the power supply REG1 and the power supply REG2. A relay circuit may be used instead of the switch circuit S1.
電源ＲＥＧ１は、負荷４が必要とする電圧の一部を供給する電源回路である。電源ＲＥＧ１は、外部入力端子ＶＤＤ１から供給される入力電圧を用いて外部出力端子ＯＵＴ１へ所定の電圧を出力する。電源ＲＥＧ１の入力端子ＩＮＲ１は、スイッチ回路Ｓ１を介して、メインバッテリ２に接続するための外部入力端子ＶＤＤ１に電気的に接続される。電源ＲＥＧ１の出力端子ＯＵＴＲ１は、ノードＡを介して、外部出力端子ＯＵＴ１に電気的に接続される。ノードＡは、電源ＲＥＧ１の出力端子ＯＵＴＲ１と、ダイオードＤ１のカソードとを電気的に接続する接点である。ここで、電源ＲＥＧ１は、第１の電源回路の一例である。また、外部入力端子ＶＤＤ１は、第１の外部入力端子の一例である。また、外部出力端子ＯＵＴ１は、第１の外部出力端子の一例である。また、電源ＲＥＧ１の入力端子ＩＮＲ１は、第１の入力端子の一例である。また、電源ＲＥＧ１の出力端子ＯＵＴＲ１は、第１の出力端子の一例である。
The power supply REG1 is a power supply circuit that supplies a part of the voltage required by the
電源ＲＥＧ１は、図１に示すように、アンプＡ１、出力トランジスタＱ１、抵抗Ｒ１、抵抗Ｒ２、参照電圧源ＶＲＥＦ１及び電流補償回路ＯＦＦＢＩＡＳを有する。
As shown in FIG. 1, the
アンプＡ１は、反転入力端子（－）と非反転入力端子（＋）との間の電位差に応じた増幅結果（出力トランジスタＱ１のベース駆動アナログ信号）を出力する演算増幅器である。アンプＡ１の反転入力端子（－）は、参照電圧源ＶＲＥＦ１に電気的に接続される。アンプＡ１の非反転入力端子（＋）は、抵抗Ｒ１と抵抗Ｒ２との間に電気的に接続される。アンプＡ１のＶＤＤ端子Ａ１ＶＤＤは、電源ＲＥＧ１の入力端子ＩＮＲ１に電気的に接続される。アンプＡ１のＶＳＳ端子Ａ１ＶＳＳは、グランド電位となるノード（接地線）に電気的に接続される。アンプＡ１の出力端子Ａ１ＯＵＴは、出力トランジスタＱ１のベース及び電流補償回路ＯＦＦＢＩＡＳの出力端子ＯＵＴＯＦＦに電気的に接続される。
The amplifier A 1 is an operational amplifier that outputs an amplification result (base drive analog signal of the output transistor Q 1 ) according to the potential difference between the inverting input terminal (−) and the non-inverting input terminal (+). The inverting input terminal (-) of amplifier A 1 is electrically connected to the reference
出力トランジスタＱ１は、ＰＮＰ型のバイポーラトランジスタである。出力トランジスタＱ１のベースは、アンプＡ１の出力端子Ａ１ＯＵＴ及び電流補償回路ＯＦＦＢＩＡＳの出力端子ＯＵＴＯＦＦに電気的に接続される。出力トランジスタＱ１のエミッタは、電源ＲＥＧ１の入力端子ＩＮＲ１及びアンプＡ１のＶＤＤ端子Ａ１ＶＤＤに電気的に接続される。出力トランジスタＱ１のコレクタは、電源ＲＥＧ１の出力端子ＯＵＴＲ１及び抵抗Ｒ１の抵抗Ｒ２との接続端とは反対側の一端に電気的に接続される。
The output transistor Q 1 is a PNP type bipolar transistor. The base of the output transistor Q 1 is electrically connected to the output terminal A1 OUT of the amplifier A 1 and the output terminal OUT OFF of the current compensation circuit OFFBIAS. The emitter of the output transistor Q1 is electrically connected to the input terminal IN R1 of the power supply REG1 and the VDD terminal A1 VDD of the amplifier A1. The collector of the output transistor Q 1 is electrically connected to one end on the side opposite to the connection end of the output terminal OUT R1 of the
抵抗Ｒ１及び抵抗Ｒ２は、アンプＡ１の非反転入力端子（＋）に入力される電位を発生する抵抗素子である。抵抗Ｒ１は、一端が出力トランジスタＱ１のコレクタ及び電源ＲＥＧ１の出力端子ＯＵＴＲ１に電気的に接続され、他の一端が抵抗Ｒ２及びアンプＡ１の非反転入力端子（＋）に電気的に接続される。抵抗Ｒ２は、一端が抵抗Ｒ１及びアンプＡ１の非反転入力端子（＋）に電気的に接続され、他の一端がグランド電位となるノード（接地線）に電気的に接続される。
The resistance R 1 and the resistance R 2 are resistance elements that generate a potential input to the non-inverting input terminal (+) of the amplifier A 1 . One end of the resistor R 1 is electrically connected to the collector of the output transistor Q 1 and the output terminal OUT R1 of the
参照電圧源ＶＲＥＦ１は、アンプＡ１の反転入力端子（－）に入力される電位（参照電圧）を発生する電圧源である。参照電圧源ＶＲＥＦ１は、正側の一端がアンプＡ１の反転入力端子（－）に電気的に接続され、負側の一端がグランド電位となるノード（接地線）に電気的に接続される。 The reference voltage source V REF 1 is a voltage source that generates a potential (reference voltage) input to the inverting input terminal (−) of the amplifier A1. In the reference voltage source V REF 1 , one end on the positive side is electrically connected to the inverting input terminal (-) of the amplifier A1, and one end on the negative side is electrically connected to a node (ground wire) having a ground potential. ..
なお、抵抗Ｒ１の抵抗値、抵抗Ｒ２の抵抗値及び参照電圧源ＶＲＥＦ１による参照電圧の値は、負荷４に応じて設定される電源ＲＥＧ１の所望の出力電圧ＶＯＵＴＲ１を用いて、以下の式（１）により決定される。
ＶＯＵＴＲ１＝ＶＲＥＦ１×（Ｒ１＋Ｒ２）／Ｒ２ ・・・式（１）
The resistance value of the resistance R 1 , the resistance value of the resistance R 2 , and the value of the reference voltage by the reference
VOUT R1 = V REF1 × (R 1 + R 2 ) / R 2 ... Equation (1)
電流補償回路ＯＦＦＢＩＡＳは、外部入力端子ＶＤＤ１から供給される入力電圧を用いてリーク電流を補償するための電流を発生する回路である。図２は、図１の複合電源１（電圧レギュレータ回路）に搭載される電流補償回路ＯＦＦＢＩＡＳの構成の一例を示す図である。電流補償回路ＯＦＦＢＩＡＳは、図２に示すように、ＮＭＯＳトランジスタＭ３及び抵抗Ｒ３を有する。 The current compensation circuit OFFBIAS is a circuit that generates a current for compensating for a leak current by using an input voltage supplied from the external input terminal VDD1. FIG. 2 is a diagram showing an example of the configuration of the current compensation circuit OFFBIAS mounted on the composite power supply 1 (voltage regulator circuit) of FIG. As shown in FIG. 2, the current compensation circuit OFFBIAS has an NaCl transistor M 3 and a resistor R 3 .
電流補償回路ＯＦＦＢＩＡＳの入力端子ＩＮＯＦＦは、電源ＲＥＧ１の電源端子ＯＦＦＲ１に電気的に接続される。ここで、電源ＲＥＧ１の電源端子ＯＦＦＲ１は、電流補償回路ＯＦＦＢＩＡＳへ外部入力端子ＶＤＤ１からの入力電圧を入力するために電源ＲＥＧ１に設けられた電源端子である。電源ＲＥＧ１の電源端子ＯＦＦＲ１は、電源ＲＥＧ１の入力端子ＩＮＲ１とは異なり、スイッチ回路Ｓ１を介さずに外部入力端子ＶＤＤ１に電気的に接続される。具体的には、電源ＲＥＧ１の電源端子ＯＦＦＲ１は、電源ＲＥＧ１の入力端子ＩＮＲ１とは反対側のスイッチ回路Ｓ１の一端に電気的に接続される。つまり、電流補償回路ＯＦＦＢＩＡＳの入力端子ＩＮＯＦＦは、電源ＲＥＧ１の電源端子ＯＦＦＲ１を介して、外部入力端子ＶＤＤ１に電気的に接続される。電流補償回路ＯＦＦＢＩＡＳの出力端子ＯＵＴＯＦＦは、アンプＡ１の出力端子Ａ１ＯＵＴ及び出力トランジスタＱ１のベースに電気的に接続される。 The input terminal IN OFF of the current compensation circuit OFFBIAS is electrically connected to the power supply terminal OFF R1 of the power supply REG1. Here, the power supply terminal OFF R1 of the power supply REG1 is a power supply terminal provided in the power supply REG1 for inputting the input voltage from the external input terminal VDD1 to the current compensation circuit OFFBIAS. Unlike the input terminal IN R1 of the power supply REG1, the power supply terminal OFF R1 of the power supply REG1 is electrically connected to the external input terminal VDD1 without going through the switch circuit S1. Specifically, the power supply terminal OFF R1 of the power supply REG1 is electrically connected to one end of the switch circuit S1 on the opposite side of the input terminal IN R1 of the power supply REG1. That is, the input terminal IN OFF of the current compensation circuit OFFBIAS is electrically connected to the external input terminal VDD1 via the power supply terminal OFF R1 of the power supply REG1. The output terminal OUT OFF of the current compensation circuit OFFBIAS is electrically connected to the output terminal A1 OUT of the amplifier A1 and the base of the output transistor Q1 .
ＮＭＯＳトランジスタＭ３は、デプレッショントランジスタである。ＮＭＯＳトランジスタＭ３のドレインは、電流補償回路ＯＦＦＢＩＡＳの入力端子ＩＮＯＦＦに電気的に接続される。ＮＭＯＳトランジスタＭ３のソースは、抵抗Ｒ３の一端に電気的に接続される。ＮＭＯＳトランジスタＭ３のゲートは、ソースとの接続端とは反対側の抵抗Ｒ３の一端及び電流補償回路ＯＦＦＢＩＡＳの出力端子ＯＵＴＯＦＦに電気的に接続される。 The NOTE transistor M 3 is a depletion transistor. The drain of the MIMO transistor M 3 is electrically connected to the input terminal IN OFF of the current compensation circuit OFFBIAS. The source of the IGMP transistor M 3 is electrically connected to one end of the resistor R 3 . The gate of the MIMO transistor M 3 is electrically connected to one end of the resistor R 3 on the side opposite to the connection end with the source and to the output terminal OUT OFF of the current compensation circuit OFFBIAS.
抵抗Ｒ３は、電流制限抵抗（抵抗素子）である。抵抗Ｒ３は、一端がＮＭＯＳトランジスタＭ３のソースに電気的に接続され、他の一端がＮＭＯＳトランジスタＭ３のゲート及び電流補償回路ＯＦＦＢＩＡＳの出力端子ＯＵＴＯＦＦに電気的に接続される。 The resistor R 3 is a current limiting resistor (resistance element). One end of the resistor R 3 is electrically connected to the source of the nanotube transistor M3, and the other end is electrically connected to the gate of the nanotube transistor M 3 and the output terminal OUT OFF of the current compensation circuit OFFBIAS .
電源ＲＥＧ２は、負荷５が必要とする電圧を供給する電源回路である。電源ＲＥＧ２は、外部入力端子ＶＤＤ１から供給される入力電圧を用いて外部出力端子ＯＵＴ２へ所定の電圧を出力する。電源ＲＥＧ２の入力端子は、スイッチ回路Ｓ１を介して、メインバッテリ２に接続するための外部入力端子ＶＤＤ１に電気的に接続される。電源ＲＥＧ２の出力端子は、外部出力端子ＯＵＴ２に電気的に接続される。ここで、電源ＲＥＧ２は、第３の電源回路の一例である。また、電源ＲＥＧ２の入力端子は、第３の入力端子の一例である。また、電源ＲＥＧ２の出力端子は、第３の出力端子の一例である。また、外部出力端子ＯＵＴ２は、第２の外部出力端子の一例である。
The power supply REG2 is a power supply circuit that supplies the voltage required by the
電源ＲＥＧ３は、負荷４が必要とする電圧の一部を供給する電源回路である。電源ＲＥＧ３は、外部入力端子ＶＤＤ２から供給される入力電圧を用いて外部出力端子ＯＵＴ１へ所定の電圧を出力する。電源ＲＥＧ３の入力端子は、サブバッテリ３に接続するための外部入力端子ＶＤＤ２に電気的に接続される。電源ＲＥＧ３の出力端子は、ダイオードＤ１及びノードＡを介して、外部出力端子ＯＵＴ１に電気的に接続される。ここで、電源ＲＥＧ３は、第２の電源回路の一例である。また、電源ＲＥＧ３の入力端子は、第２の入力端子の一例である。また、電源ＲＥＧ３の出力端子は、第２の出力端子の一例である。また、外部入力端子ＶＤＤ２は、第２の外部入力端子の一例である。
The
ダイオードＤ１は、ノードＡから電源ＲＥＧ３への電流の逆流を遮断する回路素子である。ダイオードＤ１のアノードは、電源ＲＥＧ３の出力端子に電気的に接続される。ダイオードＤ１のカソードは、外部出力端子ＯＵＴ１に電気的に接続される。
The diode D 1 is a circuit element that cuts off the backflow of current from the node A to the
メインバッテリ２及びサブバッテリ３は、それぞれ複合電源１に電源電圧を供給するための外部電源である。メインバッテリ２は、複合電源１の外部入力端子ＶＤＤ１に電気的に接続される。サブバッテリ３は、複合電源１の外部入力端子ＶＤＤ２に電気的に接続される。
The main battery 2 and the
負荷４及び負荷５は、それぞれ複合電源１から供給される電源電圧を用いて動作する負荷である。負荷４は、消費電力を削減する要求や使用用途に応じて、必要とする電源電圧が変化する負荷であるとする。負荷４は、複合電源１の外部出力端子ＯＵＴ１に電気的に接続される。負荷５は、必要とする電源電圧が変化しない負荷であるとする。負荷５は、複合電源１の外部出力端子ＯＵＴ２に電気的に接続される。ここで、負荷４は、第１の負荷の一例である。また、負荷５は、第２の負荷の一例である。
The
図３は、図１の複合電源１（電圧レギュレータ回路）に搭載されるアンプＡ１の内部回路の構成の一例を示す図である。図３に示す例では、アンプＡ１の入力段及び利得段については、アンプ入力段／利得段Ａ１１として簡略化して図示している。アンプ入力段／利得段Ａ１１の入力側は、反転入力端子（－）及び非反転入力端子（＋）に電気的に接続される。また、アンプ入力段／利得段Ａ１１の出力側は、ＮＭＯＳトランジスタＭ４及びＰＭＯＳトランジスタＭ５の各ゲートにそれぞれ電気的に接続される。ＰＭＯＳトランジスタＭ５のソースは、アンプＡ１のＶＤＤ端子Ａ１ＶＤＤに電気的に接続される。ＮＭＯＳトランジスタＭ４及びＰＭＯＳトランジスタＭ５の各ドレインと、アンプＡ１の出力端子Ａ１ＯＵＴとは、電気的に接続される。ＮＭＯＳトランジスタＭ４のソースは、アンプＡ１のＶＳＳ端子Ａ１ＶＳＳを介してグランド電位となるノード（接地線）に電気的に接続される。 FIG. 3 is a diagram showing an example of the configuration of the internal circuit of the amplifier A1 mounted on the composite power supply 1 (voltage regulator circuit) of FIG. In the example shown in FIG. 3, the input stage and the gain stage of the amplifier A1 are simplified and shown as the amplifier input stage / gain stage A11. The input side of the amplifier input stage / gain stage A11 is electrically connected to the inverting input terminal (−) and the non-inverting input terminal (+). Further, the output side of the amplifier input stage / gain stage A11 is electrically connected to each gate of the MIMO transistor M 4 and the polyclonal transistor M 5 . The source of the polyclonal transistor M5 is electrically connected to the VDD terminal A1 VDD of the amplifier A1. Each drain of the MIMO transistor M 4 and the polyclonal transistor M 5 and the output terminal A1 OUT of the amplifier A 1 are electrically connected to each other. The source of the IGMP transistor M 4 is electrically connected to a node (ground wire) having a ground potential via the VSS terminal A1 VSS of the amplifier A1.
上述したように、第１の実施形態に係る複合電源１は、冗長電源として構成されている。冗長電源として構成された複合電源１においては、消費電力の削減や使用用途に応じた選択的な負荷への電圧供給のために、すべてのチャンネルの電源ＲＥＧ１，ＲＥＧ２，ＲＥＧ３を常時動作させず、一部のチャンネルの電源ＲＥＧ１，ＲＥＧ２で電源電圧の供給を停止することができる。具体的には、複合電源１において、一部のチャンネルの電源ＲＥＧ１，ＲＥＧ２をスタンバイ状態にしたり、スイッチ回路Ｓ１により一部のチャンネルの電源ライン、すなわち外部入力端子ＶＤＤ１と一部の電源ＲＥＧ１，ＲＥＧ２との間の接続を切断したりすることができる。これにより、実施形態に係る複合電源１は、負荷５への電源電圧の供給を停止する一方で、サブバッテリ３からの入力電圧を用いる電源ＲＥＧ３により負荷４への電源電圧の供給を継続することができる。
As described above, the
しかしながら、冗長電源として構成された複合電源１において負荷５への電源電圧の供給を停止する一方で、負荷４への電源電圧の供給を継続する場合、電源ＲＥＧ１の入出力間電位差が逆転してしまう場合がある。ここで、電源ＲＥＧ１の入出力間電位差は、電源ＲＥＧ１の入力端子ＩＮＲ１と、電源ＲＥＧ１の出力端子ＯＵＴＲ１との間の電位差を言う。具体的には、スイッチ回路Ｓ１をＯＦＦにすると、電源ＲＥＧ１及び電源ＲＥＧ２には外部入力端子ＶＤＤ１からの入力電圧が供給されない。一方で、電源ＲＥＧ３には外部入力端子ＶＤＤ２からの入力電圧が供給される。このため、電源ＲＥＧ３の出力電圧によりノードＡの電位が高まり、電源ＲＥＧ１の入出力間電位差が逆転してしまう場合がある。
However, when the combined
電源ＲＥＧ１の入出力間電位差が逆転した場合に出力トランジスタＱ１の逆流を防止するためには、すなわち出力トランジスタＱ１のＯＦＦ状態を保持するためには、出力トランジスタＱ１のベース電圧より電源ＲＥＧ１の出力端子ＯＵＴＲ１の電位が高くならないように、ベース電流を制御する必要がある。 In order to prevent backflow of the output transistor Q1 when the potential difference between the input and output of the power supply REG1 is reversed, that is, to maintain the OFF state of the output transistor Q1 , the power supply REG1 is used from the base voltage of the output transistor Q1 . It is necessary to control the base current so that the potential of the output terminal OUT R1 of is not high.
図４は、図１の複合電源１（電圧レギュレータ回路）におけるリーク電流ＩＡ１－ＬＥＡＫのリーク経路Ｌ１，Ｌ２，Ｌ３について説明するための図である。図４に示す例において、回路素子Ｅ１，Ｅ２，Ｅ３は、アンプＡ１の内部回路である。ここで、回路素子Ｅ１は、図３のＮＭＯＳトランジスタＭ４に対応する。また、回路素子Ｅ２は、図３のＰＭＯＳトランジスタＭ５に対応する。また、回路素子Ｅ３は、図３のアンプ入力段／利得段Ａ１１に対応する。回路素子Ｅ４は、電源ＲＥＧ２の内部回路である。具体的には、回路素子Ｅ４は、電源ＲＥＧ２のＶＤＤ端子ＲＥＧ２ＶＤＤ及び電源ＲＥＧ２のＶＳＳ端子ＲＥＧ２ＶＳＳに電気的に接続される。電源ＲＥＧ２のＶＤＤ端子ＲＥＧ２ＶＤＤは、スイッチ回路Ｓ１を介さずに、少なくとも電源ＲＥＧ１の入力端子ＩＮＲ１に電気的に接続される。一例として、電源ＲＥＧ２のＶＤＤ端子ＲＥＧ２ＶＤＤは、スイッチ回路Ｓ１を介して、メインバッテリ２に接続するための外部入力端子ＶＤＤ１に電気的に接続される。また、電源ＲＥＧ２のＶＳＳ端子ＲＥＧ２ＶＳＳは、グランド電位となるノード（接地線）に電気的に接続される。 FIG. 4 is a diagram for explaining leak paths L1, L2, and L3 of the leak current IA1-LEAK in the composite power supply 1 (voltage regulator circuit) of FIG. 1. In the example shown in FIG. 4 , the circuit elements E1, E2, and E3 are internal circuits of the amplifier A1. Here, the circuit element E1 corresponds to the NaCl transistor M4 of FIG. Further, the circuit element E2 corresponds to the polyclonal transistor M5 in FIG. Further, the circuit element E3 corresponds to the amplifier input stage / gain stage A11 of FIG. The circuit element E4 is an internal circuit of the power supply REG2. Specifically, the circuit element E4 is electrically connected to the VDD terminal REG2 VDD of the power supply REG2 and the VSS terminal REG2 VSS of the power supply REG2. The VDD terminal REG2 VDD of the power supply REG2 is electrically connected to at least the input terminal IN R1 of the power supply REG1 without going through the switch circuit S1. As an example, the VDD terminal REG2 VDD of the power supply REG2 is electrically connected to the external input terminal VDD1 for connecting to the main battery 2 via the switch circuit S1. Further, the VSS terminal REG2 VSS of the power supply REG2 is electrically connected to the node (ground wire) which becomes the ground potential.
図４に示す例において、リーク経路Ｌ１は、アンプＡ１の出力端子Ａ１ＯＵＴから回路素子Ｅ１を介してグランド電位となるＶＳＳ端子Ａ１ＶＳＳへ向かうリーク電流ＩＡ１－ＬＥＡＫの経路である。また、リーク経路Ｌ２は、アンプＡ１の出力端子Ａ１ＯＵＴから回路素子Ｅ２及び回路素子Ｅ３を介してグランド電位となるＶＳＳ端子Ａ１ＶＳＳへ向かうリーク電流ＩＡ１－ＬＥＡＫの経路である。また、リーク経路Ｌ３は、アンプＡ１の出力端子Ａ１ＯＵＴから回路素子Ｅ２及び回路素子Ｅ４を介してグランド電位となる電源ＲＥＧ２のＶＳＳ端子ＲＥＧ２ＶＳＳへ向かうリーク電流ＩＡ１－ＬＥＡＫの経路である。 In the example shown in FIG. 4, the leak path L1 is a path of the leak current I A1-LEAK from the output terminal A1 OUT of the amplifier A1 to the VSS terminal A1 VSS which becomes the ground potential via the circuit element E1. Further, the leak path L2 is a path of the leak current I A1-LEAK from the output terminal A1 OUT of the amplifier A1 to the VSS terminal A1 VSS which becomes the ground potential via the circuit element E2 and the circuit element E3. Further, the leak path L3 is a path of the leak current I A1-LEAK from the output terminal A1 OUT of the amplifier A1 to the VSS terminal REG2 VSS of the power supply REG2 which becomes the ground potential via the circuit element E2 and the circuit element E4.
図５は、図１の複合電源１（電圧レギュレータ回路）に電流補償回路ＯＦＦＢＩＡＳが搭載されない場合に生じる逆流について説明するための図である。図５に示す複合電源１は、図１に示す複合電源１の電源ＲＥＧ１が電源ＲＥＧ１´に変更された構成を有する。ここで、電源ＲＥＧ１´は、電流補償回路ＯＦＦＢＩＡＳを有していないこと以外は、電源ＲＥＧ１と同様である。図５に示すように、電流補償回路ＯＦＦＢＩＡＳが搭載されない場合には、アンプＡ１の出力にリーク経路が存在していると、リーク電流ＩＡ１－ＬＥＡＫにより出力トランジスタＱ１をＯＦＦできず、電源ＲＥＧ１´の入出力間電位差の逆転に伴い、出力トランジスタＱ１が動作する。
FIG. 5 is a diagram for explaining backflow that occurs when the current compensation circuit OFFBIAS is not mounted on the composite power supply 1 (voltage regulator circuit) of FIG. The
具体的には、スイッチ回路Ｓ１が切断された場合、アンプＡ１のＶＤＤ端子Ａ１ＶＤＤの電圧はグランド電位と同電位になる。また、入力電圧が印可されていないため、図３に示すように、ＮＭＯＳトランジスタＭ４及びＰＭＯＳトランジスタＭ５は、ＯＦＦ状態となる。このとき、電源ＲＥＧ１の入出力間電位差の逆転により、出力トランジスタＱ１のコレクタ電位がエミッタ電位より高く、かつ、アンプＡ１の出力からのリーク電流ＩＡ１－ＬＥＡＫにより、出力トランジスタＱ１のベース電位が電源ＲＥＧ１´の出力端子ＯＵＴＲ１の電位（出力トランジスタＱ１のコレクタ電位）より低くなる。このため、出力トランジスタＱ１がＯＮ状態となり、外部入力端子ＶＤＤ１からの入力電圧が電源ＲＥＧ１´に供給されている場合とは逆方向、すなわち出力トランジスタＱ１のコレクタからエミッタへの逆流が生じる。逆流が生じた場合、電源ＲＥＧ１´の入力側（電源ＲＥＧ１´の入力端子ＩＮＲ１）の電圧が上昇し、スタンバイ状態の電源ＲＥＧ２が誤動作してしまう原因となり得る。
Specifically, when the switch circuit S1 is disconnected, the voltage of the VDD terminal A1 VDD of the amplifier A1 becomes the same potential as the ground potential. Further, since the input voltage is not applied, the normic transistor M4 and the polyclonal transistor M5 are turned off as shown in FIG. At this time, the collector potential of the output transistor Q 1 is higher than the emitter potential due to the reversal of the potential difference between the input and output of the
また、電源ＲＥＧ３とノードＡとの間にダイオードＤ１が設けられている構成と同様に、電源ＲＥＧ１´の出力端子ＯＵＴＲ１とノードＡとの間にダイオードを電気的に接続することで、上述したような逆流を防ぐことはできる。しかしながら、ダイオードを用いる構成とした場合、ダイオードの順方向降下電圧が発生するため、負荷４への高精度な電圧供給が困難になるという問題がある。
Further, similarly to the configuration in which the diode D1 is provided between the power supply REG3 and the node A , the diode is electrically connected between the output terminal OUT R1 of the power supply REG1'and the node A to be described above. It is possible to prevent such backflow. However, when a diode is used, there is a problem that a high-precision voltage supply to the
一方で、第１の実施形態に係る複合電源１は、上述したように、電流補償回路ＯＦＦＢＩＡＳを搭載する。電流補償回路ＯＦＦＢＩＡＳは、アンプＡ１の出力にＯＦＦバイアス電流ＩＯＦＦＢＩＡＳを流し込むための回路である。ＯＦＦバイアス電流ＩＯＦＦＢＩＡＳの電流値は、おおよそ以下の式（２）により算出される。
ＩＯＦＦＢＩＡＳ≒ＶＴＨＭ３／Ｒ３ ・・・（２）
On the other hand, the
I OFFBIAS ≒ V THM3 / R 3 ... (2)
ここで、ＶＴＨＭ３は、ＮＭＯＳトランジスタＭ３の閾値である。また、Ｒ３は、抵抗Ｒ３の抵抗値である。また、ＯＦＦバイアス電流ＩＯＦＦＢＩＡＳは、以下の式（３）に示すように、アンプＡ１のリーク電流ＩＡ１－ＬＥＡＫ以上の大きさの電流値に設定する。例えば、アンプＡ１の出力のリーク電流ＩＡ１－ＬＥＡＫが数十ｎＡであれば、ＯＦＦバイアス電流ＩＯＦＦＢＩＡＳは、数百ｎＡ程度に設定され得る。
ＩＡ１－ＬＥＡＫ＜ＩＯＦＦＢＩＡＳ ・・・（３）
Here,
I A1-LEAK <I OFFBIAS ... (3)
なお、電源ＲＥＧ１に必要とされる電流供給能力やその耐圧によってアンプＡ１の出力段のトランジスタサイズが変化する。このため、アンプＡ１の出力のリーク電流ＩＡ１－ＬＥＡＫは、アンプＡ１の出力段のトランジスタサイズに伴い変化する。実施形態に係る電流補償回路ＯＦＦＢＩＡＳは、図２に例示する回路構成を有するため、電流制限抵抗としての抵抗Ｒ３の抵抗値を調整することにより、リーク電流ＩＡ１－ＬＥＡＫに合わせてＯＦＦバイアス電流ＩＯＦＦＢＩＡＳを容易に設定（調整）することができる。 The transistor size of the output stage of the amplifier A1 changes depending on the current supply capacity required for the power supply REG 1 and its withstand voltage. Therefore, the leakage current I A1-LEAK of the output of the amplifier A1 changes according to the transistor size of the output stage of the amplifier A1. Since the current compensation circuit OFFBIAS according to the embodiment has the circuit configuration illustrated in FIG. 2, the OFF bias current is adjusted to match the leak current IA1 - LEAK by adjusting the resistance value of the resistor R3 as the current limiting resistor. I OFFBIAS can be easily set (adjusted).
なお、電源ＲＥＧ２及び電源ＲＥＧ３の内部構成は、例えば電流補償回路ＯＦＦＢＩＡＳが搭載されていない図５の電源ＲＥＧ１´の内部構成と同様である。 The internal configuration of the power supply REG2 and the power supply REG3 is, for example, the same as the internal configuration of the power supply REG1'in FIG. 5 in which the current compensation circuit OFFBIAS is not mounted.
なお、第１の実施形態に係る複合電源１において、負荷５及び電源ＲＥＧ２は、必ずしも設けられていなくてもよい。
In the
なお、第１の実施形態に係る複合電源１において、メインバッテリ２及びサブバッテリ３は、１つのバッテリにより実現されても構わない。また、電流補償回路ＯＦＦＢＩＡＳへ電圧供給する電源ＲＥＧ１の電源端子ＯＦＦＲ１は、メインバッテリ２に限らず、サブバッテリ３や他のバッテリから入力電圧が供給されても構わない。
In the
このように、第１の実施形態に係る複合電源１は、アンプＡ１の出力のリーク電流ＩＡ１－ＬＥＡＫ以上のＯＦＦバイアス電流ＩＯＦＦＢＩＡＳを、電流補償回路ＯＦＦＢＩＡＳにより出力トランジスタＱ１のベースに流し込むように構成されている。この構成によれば、出力トランジスタＱ１をＯＦＦ状態に保持することができるため、電源ＲＥＧ１での逆流を防ぐことができる。換言すれば、実施形態に係る複合電源１（電圧レギュレータ回路）によれば、電源ＲＥＧ１の入出力間の電位差が逆転した場合であっても、電源ＲＥＧ１の出力側から入力側への電流の逆流を防止することができる。
As described above, in the
さらに、第１の実施形態に係る複合電源１は、電流補償回路ＯＦＦＢＩＡＳの動作により電源ＲＥＧ１の入出力間の電位差が逆転した場合の逆流を防止できるため、電源ＲＥＧ１の出力端子ＯＵＴＲ１とノードＡとの間への逆流防止のためのダイオードの挿入（接続）は、不要とすることができる。これにより、ダイオードの順方向降下電圧が発生しないため、負荷４への高精度な電圧供給を実現することができる。
Further, the
（第２の実施形態）
図６は、第２の実施形態に係る複合電源１（電圧レギュレータ回路）の構成の別の一例を示す図である。図６に示す複合電源１は、図１に示す電源ＲＥＧ１に代えて、スイッチ回路Ｓ２を有する。スイッチ回路Ｓ２は、電源ＲＥＧ１と同様に、図２に示す電流補償回路ＯＦＦＢＩＡＳを有する。一方で、スイッチ回路Ｓ２は、アンプＡ１に代えて、ゲートドライバ回路ＤＲ１を有する。
(Second embodiment)
FIG. 6 is a diagram showing another example of the configuration of the composite power supply 1 (voltage regulator circuit) according to the second embodiment. The
スイッチ回路Ｓ２は、メインバッテリ２（あるいは外部入力端子ＶＤＤ１）と負荷４（あるいは外部出力端子ＯＵＴ１）との間の電源ラインの導通／非導通を切り替える。このことから、スイッチ回路Ｓ２は、負荷４への電源電圧の供給を制御する電源であると表現することができる。ここで、スイッチ回路Ｓ２は、電源ＲＥＧ１と同様に、第１の電源回路の一例である。また、スイッチ回路Ｓ２の入力端子ＩＮＲ１は、第１の入力端子の一例である。また、スイッチ回路Ｓ２の出力端子ＯＵＴＲ１は、第１の出力端子の一例である。また、ゲートドライバ回路ＤＲ１は、ドライバ回路の一例である。
The switch circuit S 2 switches the continuity / non-conduction of the power supply line between the main battery 2 (or the external input terminal VDD1) and the load 4 (or the external output terminal OUT1). From this, it can be expressed that the switch circuit S 2 is a power supply that controls the supply of the power supply voltage to the
スイッチ回路Ｓ２の入力端子ＩＮＲ１は、図１に示す電源ＲＥＧ１と同様に、スイッチ回路Ｓ１を介して外部入力端子ＶＤＤ１に電気的に接続される。また、スイッチ回路Ｓ２の出力端子ＯＵＴＲ１は、図１に示す電源ＲＥＧ１と同様に、ノードＡを介して、外部出力端子ＯＵＴ１に電気的に接続される。また、スイッチ回路Ｓ２の電源端子ＯＦＦＲ１は、図１に示す電源ＲＥＧ１と同様に、スイッチ回路Ｓ１を介さずに外部入力端子ＶＤＤ１に電気的に接続されるとともに、電流補償回路ＯＦＦＢＩＡＳの入力端子ＩＮＯＦＦに電気的に接続される。つまり、スイッチ回路Ｓ２の電源端子ＯＦＦＲ１は、図１に示す電源ＲＥＧ１と同様に、電流補償回路ＯＦＦＢＩＡＳへ外部入力端子ＶＤＤ１からの入力電圧を入力するためにスイッチ回路Ｓ２に設けられた電源端子である。
The input terminal IN R1 of the switch circuit S2 is electrically connected to the external input terminal VDD1 via the switch circuit S1 in the same manner as the power supply REG1 shown in FIG. Further, the output terminal OUT R1 of the switch circuit S 2 is electrically connected to the external output terminal OUT 1 via the node A, similarly to the
ゲートドライバ回路ＤＲ１の入力端子ＯＮ／ＯＦＦは、複合電源１のＯＮ／ＯＦＦ信号の外部入力端子に電気的に接続される。ゲートドライバ回路ＤＲ１の入力端子ＯＮ／ＯＦＦには、ゲートドライバ回路ＤＲ１の駆動を制御するための信号が外部入力端子から供給される。ゲートドライバ回路ＤＲ１の出力端子ＤＲ１ＯＵＴには、出力トランジスタＱ１に代えて、ＰＭＯＳトランジスタＭ１及びＰＭＯＳトランジスタＭ２が設けられている。スイッチ回路Ｓ２には、電源ＲＥＧ１における抵抗Ｒ１及び抵抗Ｒ２は設けられていない。
The input terminal ON / OFF of the gate driver circuit DR 1 is electrically connected to the external input terminal of the ON / OFF signal of the
ゲートドライバ回路ＤＲ１の出力端子ＤＲ１ＯＵＴは、ＰＭＯＳトランジスタＭ１及びＰＭＯＳトランジスタＭ２の各ゲートに電気的に接続される。ＰＭＯＳトランジスタＭ１及びＰＭＯＳトランジスタＭ２の各ソースは、互いに電気的に接続される。ＰＭＯＳトランジスタＭ１のドレインは、電源ＲＥＧ１の出力トランジスタＱ１のエミッタと同様にスイッチ回路Ｓ２の入力端子ＩＮＲ１及びゲートドライバ回路ＤＲ１のＶＤＤ端子ＤＲ１ＶＤＤに電気的に接続される。ＰＭＯＳトランジスタＭ２のドレインは、スイッチ回路Ｓ２の出力端子ＯＵＴＲ１に電気的に接続される。
The output terminal DR1 OUT of the gate driver circuit DR 1 is electrically connected to each gate of the polyclonal transistor M 1 and the polyclonal transistor M 2 . The sources of the polyclonal transistor M 1 and the polyclonal transistor M 2 are electrically connected to each other. The drain of the epitaxial transistor M 1 is electrically connected to the input terminal IN R1 of the switch circuit S 2 and the
図７は、図６の複合電源１（電圧レギュレータ回路）に搭載されるゲートドライバ回路ＤＲ１の内部回路の構成の一例を示す図である。図７に示す例では、ゲートドライバ回路ＤＲ１の入力段については、ゲートドライバ入力段ＤＲ１１として簡略化して図示している。なお、ＮＭＯＳトランジスタＭＮ及びＰＭＯＳトランジスタＭＰは、それぞれ、図３のＮＭＯＳトランジスタＭ４及びＰＭＯＳトランジスタＭ５に対応する。ゲートドライバ入力段ＤＲ１１の入力側は、ゲートドライバ回路ＤＲ１の入力端子ＯＮ／ＯＦＦに電気的に接続される。また、ゲートドライバ入力段ＤＲ１１の出力側は、ＮＭＯＳトランジスタＭＮ及びＰＭＯＳトランジスタＭＰの各ゲートに電気的に接続される。ＰＭＯＳトランジスタＭＰのソースは、ゲートドライバ回路ＤＲ１のＶＤＤ端子ＤＲ１ＶＤＤに電気的に接続される。ＰＭＯＳトランジスタＭＰ及びＮＭＯＳトランジスタＭＮの各ドレインと、ゲートドライバ回路ＤＲ１の出力端子ＤＲ１ＯＵＴとは、電気的に接続される。ＮＭＯＳトランジスタＭＮのソースは、ゲートドライバ回路ＤＲ１のＶＳＳ端子ＤＲ１ＶＳＳを介してグランド電位となるノード（接地線）に電気的に接続される。 FIG. 7 is a diagram showing an example of the configuration of the internal circuit of the gate driver circuit DR 1 mounted on the composite power supply 1 (voltage regulator circuit) of FIG. In the example shown in FIG. 7, the input stage of the gate driver circuit DR 1 is simplified and shown as the gate driver input stage DR 11. It should be noted that the IGMP transistor MN and the polyclonal transistor MP P correspond to the MIMO transistor M 4 and the polyclonal transistor M 5 in FIG. 3, respectively. The input side of the gate driver input stage DR 11 is electrically connected to the input terminal ON / OFF of the gate driver circuit DR 1 . Further, the output side of the gate driver input stage DR11 is electrically connected to each gate of the MIMO transistor MN and the polyclonal transistor MP. The source of the polyclonal transistor MP is electrically connected to the VDD terminal DR1 VDD of the gate driver circuit DR 1 . Each drain of the polyclonal transistor MP and the neighboring transistor MN and the output terminal DR1 OUT of the gate driver circuit DR1 are electrically connected to each other. The source of the MIMO transistor MN is electrically connected to a node (ground wire) that becomes a ground potential via the VSS terminal DR1 VSS of the gate driver circuit DR1.
スイッチ回路Ｓ２の入出力間電位差が逆転した場合にＰＭＯＳトランジスタＭ１及びＰＭＯＳトランジスタＭ２の逆流を防止するためには、すなわちＰＭＯＳトランジスタＭ１及びＰＭＯＳトランジスタＭ２のＯＦＦ状態を保持するためには、ＰＭＯＳトランジスタＭ１及びＰＭＯＳトランジスタＭ２の各ゲート電圧をＰＭＯＳトランジスタＭ１及びＰＭＯＳトランジスタＭ２のソース電圧より高くする必要がある。 In order to prevent backflow of the polyclonal transistor M 1 and the polyclonal transistor M 2 when the potential difference between the input and output of the switch circuit S 2 is reversed, that is, in order to maintain the OFF state of the polyclonal transistor M 1 and the polyclonal transistor M 2 . Needs to make each gate voltage of the polyclonal transistor M 1 and the epitaxial transistor M 2 higher than the source voltage of the polyclonal transistor M 1 and the polyclonal transistor M 2 .
図６の複合電源１に電流補償回路ＯＦＦＢＩＡＳが搭載されない場合には、図５を参照して説明した場合と同様に、ゲートドライバ回路ＤＲ１の出力にリーク経路が存在していると、リーク電流ＩＤＲ１－ＬＥＡＫによりＰＭＯＳトランジスタＭ１及びＰＭＯＳトランジスタＭ２をＯＦＦできず、スイッチ回路Ｓ２の入出力間電位差の逆転に伴い、ＰＭＯＳトランジスタＭ１及びＰＭＯＳトランジスタＭ２がオンすることになる。
When the current compensation circuit OFFBIAS is not mounted on the
具体的には、スイッチ回路Ｓ１が切断された場合、ゲートドライバ回路ＤＲ１のＶＤＤ端子ＤＲ１ＶＤＤの電位はグランド電位と同電位になる。また、入力電圧が印可されていないため、図７のＮＭＯＳトランジスタＭＮ及びＰＭＯＳトランジスタＭＰは、ＯＦＦ状態になる。このとき、図５を参照して説明した場合と同様に、ＮＭＯＳトランジスタＭＮ及びＰＭＯＳトランジスタＭＰのリーク電流ＩＤＲ１－ＬＥＡＫによりゲートドライバ回路ＤＲ１の出力端子ＤＲ１ＯＵＴの電位は、各トランジスタのソース電位、すなわちグランド電位に推移する。その結果、ＰＭＯＳトランジスタＭ１及びＰＭＯＳトランジスタＭ２のソース電圧よりゲート電圧が低くなるため、ＰＭＯＳトランジスタＭ１及びＰＭＯＳトランジスタＭ２がＯＮ状態となり、スイッチ回路Ｓ２の出力端子ＯＵＴＲ１から入力端子ＩＮＲ１への電流の逆流が発生する。 Specifically, when the switch circuit S1 is disconnected, the potential of the VDD terminal DR1 VDD of the gate driver circuit DR 1 becomes the same potential as the ground potential. Further, since the input voltage is not applied, the MIMO transistor MN and the polyclonal transistor MP in FIG. 7 are turned off. At this time, as in the case described with reference to FIG. 5, the potential of the output terminal DR1 OUT of the gate driver circuit DR1 is set to the potential of each transistor by the leakage current I DR1 - LEAK of the nanotube transistor MN and the polyclonal transistor MP. It changes to the source potential, that is, the ground potential. As a result, the gate voltage is lower than the source voltage of the polyclonal transistor M 1 and the polyclonal transistor M 2 , so that the epitaxial transistor M 1 and the polyclonal transistor M 2 are turned on, and the output terminal OUT R1 to the input terminal IN R1 of the switch circuit S2 are turned on. A backflow of current occurs to.
一方で、図６に示す第２の実施形態に係る複合電源１は、第１の実施形態と同様に、ＰＭＯＳトランジスタＭ１及びＰＭＯＳトランジスタＭ２の各ゲートにＯＦＦバイアス電流ＩＯＦＦＢＩＡＳを流し込むための回路として、電流補償回路ＯＦＦＢＩＡＳを搭載する。具体的には、電流補償回路ＯＦＦＢＩＡＳの出力端子ＯＵＴＯＦＦは、図６に示すように、ゲートドライバ回路ＤＲ１の出力端子ＤＲ１ＯＵＴに電気的に接続されるとともに、ＰＭＯＳトランジスタＭ１及びＰＭＯＳトランジスタＭ２の各ゲートに電気的に接続される。本実施形態に係る電流補償回路ＯＦＦＢＩＡＳにおいても、第１の実施形態と同様に、ＯＦＦバイアス電流ＩＯＦＦＢＩＡＳの値を、ゲートドライバ回路ＤＲ１の出力のリーク電流ＩＤＲ１－ＬＥＡＫ対して充分に大きい値に設定する。これにより、ＰＭＯＳトランジスタＭ１及びＰＭＯＳトランジスタＭ２のゲート電位が低下することなく、ＰＭＯＳトランジスタＭ１及びＰＭＯＳトランジスタＭ２をＯＦＦ状態に保持することができる。
On the other hand, the
このように、第２の実施形態に係る複合電源１（電圧レギュレータ回路）によれば、電源ＲＥＧ１のような電源回路に限らず、導通／非導通を切り替えるスイッチ回路Ｓ２においても、入出力間の電位差が逆転した場合の電流の逆流を防止することができる。 As described above, according to the composite power supply 1 (voltage regulator circuit) according to the second embodiment, not only in the power supply circuit such as the power supply REG1, but also in the switch circuit S2 for switching between conduction and non-conduction, between the input and output. It is possible to prevent the backflow of the current when the potential difference between the two is reversed.
（第３の実施形態）
図８は、第１の実施形態に係る複合電源１（電圧レギュレータ回路）に搭載されるリーク電流遮断回路の構成の一例を示す図である。図８は、図３のアンプＡ１の出力段部の回路にリーク電流遮断回路を追加している。図８に示すように、アンプＡ１は、出力段部において、ＰＭＯＳトランジスタＭ６、ＮＭＯＳトランジスタＭ７、抵抗Ｒ４及び電流源Ｉ１をさらに有する。
(Third embodiment)
FIG. 8 is a diagram showing an example of the configuration of a leak current cutoff circuit mounted on the composite power supply 1 (voltage regulator circuit) according to the first embodiment. In FIG. 8, a leak current cutoff circuit is added to the circuit of the output stage portion of the amplifier A1 of FIG. As shown in FIG. 8, the amplifier A 1 further includes a polyclonal transistor M 6 and an IGMP transistor M 7 , a resistor R 4 and a current source I 1 in the output stage portion.
ＰＭＯＳトランジスタＭ６は、逆流防止の用途として、ＰＭＯＳトランジスタＭ５のソースと、アンプＡ１のＶＤＤ端子Ａ１ＶＤＤとの間に、ＰＭＯＳトランジスタＭ５に対して背中合わせに接続される。したがって、ＰＭＯＳトランジスタＭ６のドレインは、アンプＡ１のＶＤＤ端子Ａ１ＶＤＤに電気的に接続される。ＰＭＯＳトランジスタＭ５及びＰＭＯＳトランジスタＭ６の各ソースは、互いに電気的に接続される。また、ＰＭＯＳトランジスタＭ５及びＰＭＯＳトランジスタＭ６の各ソースと、ＰＭＯＳトランジスタＭ６のゲートとの間には、抵抗Ｒ４が電気的に接続される。ここで、ＰＭＯＳトランジスタＭ６は、トランジスタスイッチの一例である。 The polyclonal transistor M 6 is connected back-to-back with respect to the polyclonal transistor M 5 between the source of the epitaxial transistor M 5 and the VDD terminal A1 VDD of the amplifier A 1 for the purpose of preventing backflow. Therefore, the drain of the polyclonal transistor M6 is electrically connected to the VDD terminal A1 VDD of the amplifier A1. The sources of the polyclonal transistor M 5 and the polyclonal transistor M 6 are electrically connected to each other. Further, a resistance R 4 is electrically connected between each source of the polyclonal transistor M 5 and the photoresist transistor M 6 and the gate of the polyclonal transistor M 6 . Here, the polyclonal transistor M6 is an example of a transistor switch.
ＮＭＯＳトランジスタＭ７のドレインは、ＰＭＯＳトランジスタＭ６のゲート及び抵抗Ｒ４に電気的に接続される。ＮＭＯＳトランジスタＭ７のソースは、電流源Ｉ１に電気的に接続される。ＮＭＯＳトランジスタＭ７のゲートは、アンプＡ１のスタンバイ制御端子Ａ１ＳＴＡＮＤＢＹに電気的に接続される。アンプＡ１のスタンバイ制御端子Ａ１ＳＴＡＮＤＢＹには、例えば複合電源１のスイッチ回路Ｓ１を非導通状態にする際に、外部入力端子からＮＭＯＳトランジスタＭ７をＯＦＦ状態とするための信号が供給される。なお、スタンバイ制御端子Ａ１ＳＴＡＮＤＢＹに供給される信号は、電源ＲＥＧ１がスタンバイ状態のときにＮＭＯＳトランジスタＭ７をＯＦＦ状態とするような信号であればよい。スタンバイ制御端子Ａ１ＳＴＡＮＤＢＹには、例えば、電源ＲＥＧ１の入力電圧が低下したことを検出する低電圧誤動作防止（ＵＶＬＯ）回路（図示なし）の出力信号を供給してもよい。 The drain of the IGMP transistor M 7 is electrically connected to the gate of the polyclonal transistor M 6 and the resistance R 4 . The source of the MIMO transistor M 7 is electrically connected to the current source I 1 . The gate of the IGMP transistor M 7 is electrically connected to the standby control terminal A1 STANDBY of the amplifier A 1 . To the standby control terminal A1 STANDBY of the amplifier A1, for example, when the switch circuit S1 of the composite power supply 1 is brought into a non-conducting state, a signal for turning off the NOTE transistor M 7 is supplied from the external input terminal. .. The signal supplied to the standby control terminal A1 STANDBY may be a signal that turns off the nanotube transistor M7 when the power supply REG1 is in the standby state. The standby control terminal A1 STANDBY may be supplied with, for example, an output signal of a low voltage malfunction prevention (UVLO) circuit (not shown) that detects that the input voltage of the power supply REG1 has dropped.
電流源Ｉ１は、一端がＮＭＯＳトランジスタＭ７のソースに電気的に接続され、他の一端がグランド電位となるＶＳＳ端子Ａ１ＶＳＳ及びＮＭＯＳトランジスタＭ４のソースに電気的に接続される。 One end of the current source I1 is electrically connected to the source of the MIMO transistor M7 , and the other end is electrically connected to the source of the VSS terminal A1 VSS and the polymerase transistor M4 having a ground potential.
上述したように、電源ＲＥＧ１（電源回路）の入出力間電位差が逆転したとき、出力トランジスタＱ１のベースにリーク電流経路が存在すると、出力トランジスタＱ１において逆流電流が発生する。すなわち、図５の構成において、図８に例示するアンプＡ１がＰＭＯＳトランジスタＭ６を有しておらず、ＰＭＯＳトランジスタＭ５のソースと、アンプＡ１のＶＤＤ端子Ａ１ＶＤＤとが直接接続されており、アンプＡ１のＶＤＤ端子Ａ１ＶＤＤの電位がアンプＡ１の出力端子Ａ１ＯＵＴの電位よりも低い場合、ＰＭＯＳトランジスタＭ５のゲートの電位によらず、ＰＭＯＳトランジスタＭ５のボディダイオードを介して、アンプＡ１のＶＤＤ端子Ａ１ＶＤＤへの逆流電流が発生する。 As described above, when the potential difference between the input and output of the power supply REG1 (power supply circuit) is reversed, if a leak current path exists at the base of the output transistor Q1 , a backflow current is generated in the output transistor Q1. That is, in the configuration of FIG. 5 , the amplifier A1 illustrated in FIG. 8 does not have the polyclonal transistor M6 , and the source of the polyclonal transistor M5 and the VDD terminal A1 VDD of the amplifier A1 are directly connected. When the potential of the VDD terminal A1 VDD of the amplifier A1 is lower than the potential of the output terminal A1 OUT of the amplifier A1, the potential of the gate of the polyclonal transistor M5 is not affected by the potential of the gate of the polyclonal transistor M5 . A backflow current to the VDD terminal A1 VDD of the amplifier A1 is generated.
一方で、第３の実施形態に係る複合電源１は、図８を参照して上述したように、ＰＭＯＳトランジスタＭ６をＰＭＯＳトランジスタＭ５に対して背中合わせに電気的に接続し、アンプＡ１のＶＤＤ端子Ａ１ＶＤＤからアンプＡ１の出力端子Ａ１ＯＵＴへの片方向のみ電流が流れるように構成されている。 On the other hand, in the composite power supply 1 according to the third embodiment, as described above with reference to FIG. 8 , the polyclonal transistor M6 is electrically connected back to back to the polyclonal transistor M5 , and the amplifier A1 is connected. It is configured so that a current flows only in one direction from the VDD terminal A1 VDD to the output terminal A1 OUT of the amplifier A1.
また、通常動作時にＰＭＯＳトランジスタＭ６のボディダイオードにて順方向降下電圧が発生すると、負荷４への高精度な電圧供給が困難になるという問題がある。そこで、実施形態に係る複合電源１は、図８を参照して上述したように、電流源Ｉ１を有し、抵抗Ｒ４に電流を流すことによりＰＭＯＳトランジスタＭ６のゲート・ソース間に電圧を発生させて、ＰＭＯＳトランジスタＭ６をＯＮ状態にするように構成されている。
Further, if a forward voltage drop is generated in the body diode of the polyclonal transistor M6 during normal operation, there is a problem that it becomes difficult to supply a highly accurate voltage to the
また、アンプＡ１のＶＤＤ端子Ａ１ＶＤＤに入力電圧が入力されていないとき、すなわち電源ＲＥＧ１がスタンバイ状態のときには、抵抗Ｒ４への電流供給は停止する。これにより、電源ＲＥＧ１がスタンバイ状態のときには、ＰＭＯＳトランジスタＭ６は、ゲート・ソース間に電圧が発生せずＯＦＦ状態になる。このため、ＰＭＯＳトランジスタＭ６においては寄生ダイオードの順方向にのみ電流を流すことができる。この構成によれば、アンプＡ１の出力端子Ａ１ＯＵＴからアンプＡ１のＶＤＤ端子Ａ１ＶＤＤへのリーク電流ＩＡ１－ＬＥＡＫを遮断することができる。このように、出力トランジスタＱ１のベースからの逆流経路を遮断することでより確実に電源ＲＥＧ１における逆流電流の発生を防ぐことができる。
Further, when the input voltage is not input to the VDD terminal A1 VDD of the amplifier A 1 , that is, when the
さらに、ＯＦＦバイアス電流ＩＯＦＦＢＩＡＳの値は、図４を参照して上述したように、３つのリーク経路Ｌ１，Ｌ２，Ｌ３を流れる３つのリーク電流ＩＡ１－ＬＥＡＫの和以上の大きさに設定される。したがって、リーク電流遮断回路が搭載された複合電源１（電圧レギュレータ回路）によれば、リーク電流ＩＡ１－ＬＥＡＫを大幅に低減できるため、ＯＦＦバイアス電流ＩＯＦＦＢＩＡＳの値を低く設定することができる。これにより、複合電源１による消費電力を削減できるという効果が得られる。
Further, the value of the OFF bias current IOFFBIAS is set to be larger than the sum of the three leak currents I A1-LEAK flowing through the three leak paths L1, L2, and L3, as described above with reference to FIG. .. Therefore, according to the composite power supply 1 (voltage regulator circuit) equipped with the leak current cutoff circuit, the leak current I A1-LEAK can be significantly reduced, so that the value of the OFF bias current I OFF BIAS can be set low. This has the effect of reducing the power consumption of the
なお、第１の実施形態に係る複合電源１にリーク電流遮断回路が搭載された場合を例として説明したが、これに限らない。図９は、第２の実施形態に係る複合電源１（電圧レギュレータ回路）に搭載されるリーク電流遮断回路の構成の一例を示す図である。本実施形態に係るリーク電流遮断回路は、図９に示すように第２の実施形態に係る複合電源１に搭載することもできる。図９に示すゲートドライバ回路ＤＲ１は、図７に示すゲートドライバ回路ＤＲ１の内部構成に、図８に示すリーク電流遮断回路の構成を追加した構成であると表現することができる。このため、図７又は図８に示す各要素と同様の要素については、適宜説明を省略する。図９に示すゲートドライバ回路ＤＲ１は、出力段部において、リーク電流遮断回路としてのＰＭＯＳトランジスタＭ６、ＮＭＯＳトランジスタＭ７、抵抗Ｒ４及び電流源Ｉ１をさらに有する。
Although the case where the leak current cutoff circuit is mounted on the
図９に示すリーク電流遮断回路のＰＭＯＳトランジスタＭ６は、図８に示すリーク電流遮断回路と同様に、ＰＭＯＳトランジスタＭＰのソースと、ＶＤＤ端子ＤＲ１ＶＤＤとの間に、ＰＭＯＳトランジスタＭＰに対して背中合わせに接続される。また、ＰＭＯＳトランジスタＭＰ及びＰＭＯＳトランジスタＭ６の各ソースと、ＰＭＯＳトランジスタＭ６のゲートとの間には、抵抗Ｒ４が電気的に接続される。また、電流源Ｉ１は、一端がＮＭＯＳトランジスタＭ７のソースに電気的に接続され、他の一端がグランド電位となるＶＳＳ端子ＤＲ１ＶＳＳ及びＮＭＯＳトランジスタＭＮのソースに電気的に接続される。 Similar to the leak current cutoff circuit shown in FIG. 8 , the epitaxial transistor M6 of the leak current cutoff circuit shown in FIG. 9 is provided between the source of the epitaxial transistor MP and the VDD terminal DR1 VDD with respect to the polyclonal transistor MP. It is connected back to back. Further, a resistance R 4 is electrically connected between each source of the polyclonal transistor M P and the photoresist transistor M 6 and the gate of the polyclonal transistor M 6 . Further, one end of the current source I 1 is electrically connected to the source of the MIMO transistor M 7 , and the other end is electrically connected to the source of the VSS terminal DR1 VSS and the NOTE transistor MN having a ground potential.
図９に示すリーク電流遮断回路のＮＭＯＳトランジスタＭ７のゲートは、図８に示すリーク電流遮断回路と同様に、ゲートドライバ回路ＤＲ１のスタンバイ制御端子ＤＲ１ＳＴＡＮＤＢＹに電気的に接続される。ゲートドライバ回路ＤＲ１のスタンバイ制御端子ＤＲ１ＳＴＡＮＤＢＹには、例えば複合電源１のスイッチ回路Ｓ１を非導通状態にする際に、外部入力端子からＮＭＯＳトランジスタＭ７をＯＦＦ状態とするための信号が供給される。なお、スタンバイ制御端子ＤＲ１ＳＴＡＮＤＢＹに供給される信号は、スイッチ回路Ｓ２がスタンバイ状態のときにＮＭＯＳトランジスタＭ７をＯＦＦ状態とするような信号であればよい。 Similar to the leak current cutoff circuit shown in FIG. 8 , the gate of the NaOH transistor M7 of the leak current cutoff circuit shown in FIG. 9 is electrically connected to the standby control terminal DR1 STANDBY of the gate driver circuit DR1. To the standby control terminal DR1 STANDBY of the gate driver circuit DR 1 , for example, when the switch circuit S1 of the composite power supply 1 is put into a non-conducting state, a signal for turning off the NOTE transistor M 7 is supplied from the external input terminal. Will be done. The signal supplied to the standby control terminal DR1 STANDBY may be a signal that turns off the nanotube transistor M7 when the switch circuit S2 is in the standby state.
これにより、スイッチ回路Ｓ２がスタンバイ状態のときには、図８に示すリーク電流遮断回路と同様に、ＰＭＯＳトランジスタＭ６はＯＦＦ状態になり、寄生ダイオードの順方向にのみ電流を流すことができる。この構成であっても、ゲートドライバ回路ＤＲ１の出力端子ＤＲ１ＯＵＴからゲートドライバ回路ＤＲ１のＶＤＤ端子ＤＲ１ＶＤＤへのリーク電流ＩＤＲ１－ＬＥＡＫを遮断することができ、より確実にスイッチ回路Ｓ２における逆流電流の発生を防ぐことができる。 As a result, when the switch circuit S 2 is in the standby state, the polyclonal transistor M 6 is turned off and the current can flow only in the forward direction of the parasitic diode, as in the leak current cutoff circuit shown in FIG. Even with this configuration, the leak current I DR1 - LEAK from the output terminal DR1 OUT of the gate driver circuit DR1 to the VDD terminal DR1 VDD of the gate driver circuit DR1 can be cut off, and the switch circuit S2 can be more reliably performed. It is possible to prevent the generation of backflow current in.
（第４の実施形態）
図１０は、第４の実施形態に係る複合電源１（電圧レギュレータ回路）に搭載される逆流電流遮断回路Ｂ１の構成の一例を示す図である。逆流電流遮断回路Ｂ１の入力端子Ｂ１ＩＮは、図１に例示する複合電源１において、アンプＡ１及び電源ＲＥＧ１の入力端子ＩＮＲ１に電気的に接続される。逆流電流遮断回路Ｂ１の出力端子Ｂ１ＯＵＴは、図１に例示する複合電源１において、出力トランジスタＱ１のエミッタに電気的に接続される。図１０に示すように、逆流電流遮断回路Ｂ１は、ＰＭＯＳトランジスタＭ８、ＮＭＯＳトランジスタＭ９、抵抗Ｒ５及び電流源Ｉ２を有する。ＰＭＯＳトランジスタＭ８、ＮＭＯＳトランジスタＭ９、抵抗Ｒ５及び電流源Ｉ２は、それぞれ、図８のＰＭＯＳトランジスタＭ６、ＮＭＯＳトランジスタＭ７、抵抗Ｒ４及び電流源Ｉ１に相当する。
(Fourth Embodiment)
FIG. 10 is a diagram showing an example of the configuration of the backflow current cutoff circuit B1 mounted on the composite power supply 1 (voltage regulator circuit) according to the fourth embodiment. The input terminal B1 IN of the backflow current cutoff circuit B1 is electrically connected to the input terminal IN R1 of the amplifier A1 and the power supply REG1 in the
ＰＭＯＳトランジスタＭ８のドレインは、逆流電流遮断回路Ｂ１の入力端子Ｂ１ＩＮに電気的に接続される。ＰＭＯＳトランジスタＭ８のソースは、逆流電流遮断回路Ｂ１の出力端子Ｂ１ＯＵＴに電気的に接続される。また、ＰＭＯＳトランジスタＭ８のソース（あるいは逆流電流遮断回路Ｂ１の出力端子Ｂ１ＯＵＴ）と、ＰＭＯＳトランジスタＭ８のゲートとの間には、抵抗Ｒ５が電気的に接続される。また、電流源Ｉ２は、一端がＮＭＯＳトランジスタＭ９のソースに電気的に接続され、他の一端がグランド電位となるＶＳＳ端子Ｂ１ＶＳＳに電気的に接続される。ＮＭＯＳトランジスタＭ９のゲートは、図８又は図９に示すリーク電流遮断回路と同様に、逆流電流遮断回路Ｂ１のスタンバイ制御端子Ｂ１ＳＴＡＮＤＢＹに電気的に接続される。逆流電流遮断回路Ｂ１のスタンバイ制御端子Ｂ１ＳＴＡＮＤＢＹには、例えば複合電源１のスイッチ回路Ｓ１を非導通状態にする際に、外部入力端子からＮＭＯＳトランジスタＭ９をＯＦＦ状態とするための信号が供給される。なお、スタンバイ制御端子Ｂ１ＳＴＡＮＤＢＹに供給される信号は、電源ＲＥＧ１がスタンバイ状態のときにＮＭＯＳトランジスタＭ９をＯＦＦ状態とするような信号であればよい。
The drain of the epitaxial transistor M 8 is electrically connected to the input terminal B1 IN of the backflow current cutoff circuit B1. The source of the polyclonal transistor M 8 is electrically connected to the output terminal B1 OUT of the backflow current cutoff circuit B1. Further, a resistor R5 is electrically connected between the source of the polyclonal transistor M8 ( or the output terminal B1 OUT of the backflow current cutoff circuit B1) and the gate of the polyclonal transistor M8 . Further, one end of the current source I 2 is electrically connected to the source of the NaCl transistor M 9 , and the other end is electrically connected to the VSS terminal B1 VSS having a ground potential. The gate of the NaOH transistor M 9 is electrically connected to the standby control terminal B1 STANDBY of the backflow current cutoff circuit B1 in the same manner as the leak current cutoff circuit shown in FIG. 8 or 9. In the standby control terminal B1 STANDBY of the backflow current cutoff circuit B1, for example, when the switch circuit S1 of the composite power supply 1 is brought into a non-conducting state, a signal for turning off the NOTE transistor M 9 from the external input terminal is transmitted to the standby control terminal B1 STANDBY. Will be supplied. The signal supplied to the standby control terminal B1 STANDBY may be a signal that turns off the nanotube transistor M 9 when the
これにより、電源ＲＥＧ１がスタンバイ状態のときには、図８又は図９に示すリーク電流遮断回路と同様に、ＰＭＯＳトランジスタＭ８においては、寄生ダイオードの順方向にのみ電流が流れることになる。したがって、この構成によれば、第３の実施形態でリーク電流ＩＡ１－ＬＥＡＫを遮断したのと同様にして、逆流電流そのものを遮断することができる。 As a result, when the power supply REG1 is in the standby state, a current flows only in the forward direction of the parasitic diode in the polyclonal transistor M8, as in the leak current cutoff circuit shown in FIG. 8 or 9. Therefore, according to this configuration, the backflow current itself can be cut off in the same manner as when the leak current IA1-LEAK was cut off in the third embodiment.
なお、第１の実施形態に係る複合電源１に逆流電流遮断回路Ｂ１が搭載された場合を例として説明したが、本実施形態に係る逆流電流遮断回路Ｂ１は、第２の実施形態に係る複合電源１に搭載することもできる。この場合、逆流電流遮断回路Ｂ１の入力端子Ｂ１ＩＮは、図６に例示する複合電源１において、ゲートドライバ回路ＤＲ１及びスイッチ回路Ｓ２の入力端子ＩＮＲ１に電気的に接続される。逆流電流遮断回路Ｂ１の出力端子Ｂ１ＯＵＴは、図６に例示する複合電源１において、ＰＭＯＳトランジスタＭ１のドレインに電気的に接続される。この構成であっても、上述の効果が得られる。
Although the case where the backflow current cutoff circuit B1 is mounted on the
以上、本発明の実施形態を説明したが、上記実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。上記新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although the embodiments of the present invention have been described above, the above embodiments are presented as examples and are not intended to limit the scope of the invention. The above-mentioned novel embodiment can be implemented in various other embodiments, and various omissions, replacements, and changes can be made without departing from the gist of the invention. These embodiments are included in the scope and gist of the invention, and are also included in the scope of the invention described in the claims and the equivalent scope thereof.
１ 複合電源
２ メインバッテリ
３ サブバッテリ
４，５ 負荷
Ａ１ アンプ
Ａ１１ アンプ入力段／利得段
Ｄ１ ダイオード
ＤＲ１１ ゲートドライバ入力段
Ｅ１，Ｅ２，Ｅ３，Ｅ４ 回路素子
Ｉ１，Ｉ２ 電流源
Ｌ１，Ｌ２，Ｌ３ リーク経路
Ｍ１，Ｍ２，Ｍ５，Ｍ６，Ｍ８，ＭＰ ＰＭＯＳトランジスタ
Ｍ３，Ｍ４，Ｍ７，Ｍ９，ＭＮ ＮＭＯＳトランジスタ
ＯＦＦＢＩＡＳ 電流補償回路
Ｑ１ 出力トランジスタ
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５ 抵抗
ＲＥＧ１，ＲＥＧ１´，ＲＥＧ２，ＲＥＧ３ 電源
Ｓ１，Ｓ２ スイッチ回路
ＶＲＥＦ１ 参照電圧源
1 Combined power supply 2
Claims (6)
第１の入力端子が前記スイッチ回路を介して外部電源に接続するための第１の外部入力端子に電気的に接続され、第１の出力端子が第１の負荷に接続するための第１の外部出力端子に電気的に接続され、前記第１の外部入力端子から前記第１の入力端子に供給される入力電圧を用いて、前記第１の出力端子から前記第１の外部出力端子へ所定の電圧を出力する第１の電源回路と、
第２の入力端子が外部電源に接続するための第２の外部入力端子に電気的に接続され、第２の出力端子が前記第１の外部出力端子に電気的に接続され、前記第２の外部入力端子から前記第２の入力端子に供給される入力電圧を用いて、前記第２の出力端子から前記第１の外部出力端子へ所定の電圧を出力する第２の電源回路と
を備え、
前記第１の電源回路は、入力側が前記スイッチ回路を介さずに前記第１の外部入力端子に電気的に接続され、前記第１の外部入力端子から供給される入力電圧を用いてリーク電流を補償するための電流を発生する電流補償回路を有する、
電圧レギュレータ回路。 A switch circuit that switches between a conductive state and a non-conducting state,
The first input terminal is electrically connected to the first external input terminal for connecting to the external power supply via the switch circuit, and the first output terminal is connected to the first load. Predetermined from the first output terminal to the first external output terminal using an input voltage electrically connected to the external output terminal and supplied from the first external input terminal to the first input terminal. The first power supply circuit that outputs the voltage of
The second input terminal is electrically connected to the second external input terminal for connecting to the external power supply, the second output terminal is electrically connected to the first external output terminal, and the second is described. A second power supply circuit that outputs a predetermined voltage from the second output terminal to the first external output terminal by using the input voltage supplied from the external input terminal to the second input terminal is provided.
In the first power supply circuit, the input side is electrically connected to the first external input terminal without going through the switch circuit, and the leakage current is generated by using the input voltage supplied from the first external input terminal. It has a current compensation circuit that generates a current for compensation,
Voltage regulator circuit.
前記電流補償回路は、前記リーク電流を補償するための電流を前記出力トランジスタのベース端子に供給する、
請求項１に記載の電圧レギュレータ回路。 The first power supply circuit has an output transistor that outputs the predetermined voltage using the input voltage.
The current compensation circuit supplies a current for compensating for the leak current to the base terminal of the output transistor.
The voltage regulator circuit according to claim 1.
前記電流補償回路は、前記リーク電流を補償するための電流を前記ＭＯＳトランジスタのゲート端子に供給する、
請求項１に記載の電圧レギュレータ回路。 The first power supply circuit has a MOS transistor that switches between output and non-output of the input voltage as the predetermined voltage.
The current compensation circuit supplies a current for compensating for the leak current to the gate terminal of the MOS transistor.
The voltage regulator circuit according to claim 1.
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