JP2022010951A - 半導体記憶装置 - Google Patents

Abstract

【課題】高速に動作する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、メモリセルアレイと、メモリセルアレイに接続され、コマンドデータ及びアドレスデータを含むコマンドセットの入力に応じてユーザデータの入出力を行う周辺回路と、を備える。周辺回路は、コマンドレジスタと、アドレスレジスタと、キューレジスタと、を備える。コマンドレジスタは、コマンドデータを構成するｎビットのデータを保持可能なｎビットの第１レジスタ列を備える。アドレスレジスタは、アドレスデータを構成するｎビットのデータを保持可能なｎビットの第２レジスタ列を備える。キューレジスタは、少なくともｎ＋１ビットのデータを保持可能な第３レジスタ列を複数備え、第３レジスタ列はコマンドデータを構成するｎビットのデータ、及び、アドレスデータを構成するｎビットのデータを保持可能である。
【選択図】図７

Description

本実施形態は、半導体記憶装置に関する。

複数のメモリセルを含むメモリセルアレイと、このメモリセルアレイに接続され、コマンドデータ及びアドレスデータを含むコマンドセットの入力に応じてユーザデータを出力する周辺回路と、を備える半導体記憶装置が知られている。

特開２０１５－１７６３０９号公報

高速に動作する半導体記憶装置を提供する。

一の実施形態に係る半導体記憶装置は、複数のメモリセルを含むメモリセルアレイと、メモリセルアレイに接続され、コマンドデータ及びアドレスデータを含むコマンドセットの入力に応じてユーザデータの入出力を行う周辺回路と、を備える。周辺回路は、コマンドレジスタと、アドレスレジスタと、キューレジスタと、を備える。コマンドレジスタは、コマンドデータを構成するｎ（ｎは自然数）ビットのデータを保持可能なｎビットの第１レジスタ列を備える。アドレスレジスタは、アドレスデータを構成するｎビットのデータを保持可能なｎビットの第２レジスタ列を備える。キューレジスタは、少なくともｎ＋１ビットのデータを保持可能な第３レジスタ列を複数備え、第３レジスタ列はコマンドデータを構成するｎビットのデータ、及び、アドレスデータを構成するｎビットのデータを保持可能である。

一の実施形態に係る半導体記憶装置は、複数のメモリセルを含むメモリセルアレイと、メモリセルアレイに接続され、コマンドデータ及びアドレスデータを含むコマンドセットの入力に応じてユーザデータの入出力を行う周辺回路と、を備える。周辺回路は、入力されたコマンドセットを保持可能なキューレジスタを備え、第１のコマンドデータの入力に応じて、キューレジスタに保持されたコマンドセットを消去することなく、キューレジスタに保持されたコマンドセットに対応する内部動作を実行可能に構成されている。

一の実施形態に係る半導体記憶装置は、複数のメモリセルを含むメモリセルアレイと、メモリセルアレイに接続され、コマンドデータ及びアドレスデータを含むコマンドセットの入力に応じてユーザデータの入出力を行う周辺回路と、を備える。周辺回路は、第１の内部動作実行中のビジー期間中に入力されたコマンドセットを保持可能なキューレジスタを備え、第１の内部動作の実行後に、キューレジスタに保持されたコマンドセットに対応する第２の内部動作を自動的に実行可能に構成されている。

第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。 同メモリシステム１０の構成例を示す模式的な側面図である。 同構成例を示す模式的な平面図である。 第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。 同メモリダイＭＤの一部の構成を示す模式的な回路図である。 同メモリダイＭＤの一部の構成を示す模式的なブロック図である。 同メモリダイＭＤの一部の構成を示す模式的なブロック図である。 同メモリダイＭＤの動作について説明するためのタイミングチャートである。 同メモリダイＭＤの動作について説明するためのタイミングチャートである。 同メモリダイＭＤの動作について説明するためのタイミングチャートである。 同メモリダイＭＤの動作について説明するためのタイミングチャートである。 同メモリダイＭＤの動作について説明するためのタイミングチャートである。 同メモリダイＭＤの動作について説明するためのタイミングチャートである。 同メモリダイＭＤの動作について説明するためのタイミングチャートである。 第２実施形態に係るメモリダイの動作について説明するためのタイミングチャートである。 第３実施形態に係るメモリダイの動作について説明するためのタイミングチャートである。 第３実施形態に係るメモリダイの動作について説明するためのタイミングチャートである。 第４実施形態に係るメモリダイの動作について説明するためのタイミングチャートである。 第５実施形態に係るメモリダイＭＤ´の構成を示す模式的なブロック図である。 第５実施形態に係るメモリダイＭＤ´の動作について説明するためのタイミングチャートである。 第６実施形態に係るメモリダイＭＤ´´の構成を示す模式的なブロック図である。 第６実施形態に係るメモリダイＭＤ´´の動作について説明するためのタイミングチャートである。 第７実施形態に係るメモリダイの一部の構成を示す模式的なブロック図である。 第７実施形態に係るメモリダイの動作について説明するためのタイミングチャートである。 第７実施形態に係るメモリダイの動作について説明するためのタイミングチャートである。 第８実施形態に係るメモリダイの一部の構成を示す模式的なブロック図である。 第８実施形態に係るメモリダイの動作について説明するためのタイミングチャートである。

次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。

また、本明細書において「半導体記憶装置」と言った場合には、メモリダイ（メモリチップ）を意味する事もあるし、メモリカード、ＳＳＤ等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。

また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。

また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。

また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。

［第１実施形態］
［メモリシステム１０］
図１は、第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。

メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読出し、書込み、消去等を行う。メモリシステム１０は、例えば、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリダイ（メモリチップ）ＭＤと、これら複数のメモリダイＭＤ及びホストコンピュータ２０に接続されるコントローラダイ（コントローラチップ）ＣＤと、を備える。コントローラダイＣＤは、例えば、プロセッサ、ＲＡＭ等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ガベージコレクション（コンパクション）、ウェアレベリング等の処理を行う。

図２は、本実施形態に係るメモリシステム１０の構成例を示す模式的な側面図である。図３は、同構成例を示す模式的な平面図である。説明の都合上、図２及び図３では一部の構成を省略する。

図２に示す様に、本実施形態に係るメモリシステム１０は、実装基板ＭＳＢと、実装基板ＭＳＢに積層された複数のメモリダイＭＤと、メモリダイＭＤに積層されたコントローラダイＣＤと、を備える。実装基板ＭＳＢの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の一部の領域は接着剤等を介してメモリダイＭＤの下面に接着されている。メモリダイＭＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の領域は接着剤等を介して他のメモリダイＭＤ又はコントローラダイＣＤの下面に接着されている。コントローラダイＣＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられている。

図３に示す様に、実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤは、それぞれ、Ｘ方向に並ぶ複数のパッド電極Ｐを備えている。実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤに設けられた複数のパッド電極Ｐは、それぞれ、ボンディングワイヤＢを介してお互いに接続されている。

尚、図２及び図３に示した構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、図２及び図３に示す例では、複数のメモリダイＭＤ上にコントローラダイＣＤが積層され、これらの構成がボンディングワイヤＢによって接続されている。この様な構成では、複数のメモリダイＭＤ及びコントローラダイＣＤが一つのパッケージ内に含まれる。しかしながら、コントローラダイＣＤは、メモリダイＭＤとは別のパッケージに含まれていても良い。また、複数のメモリダイＭＤ及びコントローラダイＣＤは、ボンディングワイヤＢではなく、貫通電極等を介してお互いに接続されていても良い。

［メモリダイＭＤの構成］
図４は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図５は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図６及び図７は、メモリダイＭＤの一部の構成を示す模式的なブロック図である。

尚、図４には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合と、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合と、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合と、がある。図４において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含んでいる。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含んでいる。尚、図４の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。

図４に示す様に、メモリダイＭＤは、データを記憶するメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続された周辺回路ＰＣと、を備える。周辺回路ＰＣは、電圧生成回路ＶＧと、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、キャッシュメモリＣＭと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。また、周辺回路ＰＣは、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、アドレスレジスタＡＤＲ及びコマンドレジスタＣＭＲに接続されたキューレジスタＱＲと、キューレジスタＱＲを制御するキューレジスタ制御回路ＱＲＣ（図７）と、を備える。

［メモリセルアレイＭＣＡの構成］
メモリセルアレイＭＣＡは、図５に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。

メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ（メモリトランジスタ）、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを備える。以下、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）と呼ぶ事がある。

メモリセルＭＣは、チャネル領域として機能する半導体層、電荷蓄積膜を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。

選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）が接続される。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳは、複数のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳｂは、複数のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。

［電圧生成回路ＶＧの構成］
電圧生成回路ＶＧ（図４）は、例えば図５に示す様に、複数の電圧供給線３１に接続されている。電圧生成回路ＶＧは、例えば、レギュレータ等の降圧回路及びチャージポンプ回路３２等の昇圧回路を含む。これら降圧回路及び昇圧回路は、それぞれ、電源電圧Ｖ_ＣＣ及び接地電圧Ｖ_ＳＳ（図４）が供給される電圧供給線に接続されている。これらの電圧供給線は、例えば、図２、図３を参照して説明したパッド電極Ｐに接続されている。電圧生成回路ＶＧは、例えば、シーケンサＳＱＣからの制御信号に従って、メモリセルアレイＭＣＡに対する読出動作、書込動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に印加される複数通りの動作電圧を生成し、複数の電圧供給線３１に同時に出力する。電圧供給線３１から出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。

［ロウデコーダＲＤの構成］
ロウデコーダＲＤ（図４）は、例えば図５に示す様に、アドレスデータＤ_ＡＤＤをデコードするアドレスデコーダ２２と、アドレスデコーダ２２の出力信号に応じてメモリセルアレイＭＣＡに動作電圧を転送するブロック選択回路２３及び電圧選択回路２４と、を備える。

アドレスデコーダ２２は、複数のブロック選択線ＢＬＫＳＥＬ及び複数の電圧選択線３３を備える。アドレスデコーダ２２は、例えば、シーケンサＳＱＣからの制御信号に従って順次アドレスレジスタＡＤＲ（図４）のロウアドレスＲＡを参照し、このロウアドレスＲＡをデコードして、ロウアドレスＲＡに対応する所定のブロック選択トランジスタ３５及び電圧選択トランジスタ３７をＯＮ状態とし、それ以外のブロック選択トランジスタ３５及び電圧選択トランジスタ３７をＯＦＦ状態とする。例えば、所定のブロック選択線ＢＬＫＳＥＬ及び電圧選択線３３の電圧を“Ｈ”状態とし、それ以外の電圧を“Ｌ”状態とする。尚、Ｎチャネル型でなくＰチャネル型のトランジスタを用いる場合には、これらの配線に逆の電圧を印加する。

尚、図示の例において、アドレスデコーダ２２には、１つのメモリブロックＢＬＫについて１つずつブロック選択線ＢＬＫＳＥＬが設けられている。しかしながら、この構成は適宜変更可能である。例えば、２以上のメモリブロックＢＬＫについて１つずつブロック選択線ＢＬＫＳＥＬを備えていても良い。

ブロック選択回路２３は、メモリブロックＢＬＫに対応する複数のブロック選択部３４を備える。これら複数のブロック選択部３４は、それぞれ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に対応する複数のブロック選択トランジスタ３５を備える。ブロック選択トランジスタ３５は、例えば、電界効果型の耐圧トランジスタである。ブロック選択トランジスタ３５のドレイン電極は、それぞれ、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電気的に接続される。ソース電極は、それぞれ、配線ＣＧ及び電圧選択回路２４を介して電圧供給線３１に電気的に接続される。ゲート電極は、対応するブロック選択線ＢＬＫＳＥＬに共通に接続される。

尚、ブロック選択回路２３は、図示しない複数のトランジスタを更に備える。これら複数のトランジスタは、選択ゲート線（ＳＧＤ，ＳＧＳ、ＳＧＳｂ）及び接地電圧Ｖ_ＳＳが供給される電圧供給線の間に接続された電界効果型の耐圧トランジスタである。これら複数のトランジスタは、非選択のメモリブロックＢＬＫに含まれる選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に接地電圧Ｖ_ＳＳを供給する。尚、非選択のメモリブロックＢＬＫに含まれる複数のワード線ＷＬは、フローティング状態となる。

電圧選択回路２４は、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に対応する複数の電圧選択部３６を備える。これら複数の電圧選択部３６は、それぞれ、複数の電圧選択トランジスタ３７を備える。電圧選択トランジスタ３７は、例えば、電界効果型の耐圧トランジスタである。電圧選択トランジスタ３７のドレイン端子は、それぞれ、配線ＣＧ及びブロック選択回路２３を介して、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電気的に接続される。ソース端子は、それぞれ、対応する電圧供給線３１に電気的に接続される。ゲート電極は、それぞれ、対応する電圧選択線３３に接続される。

［センスアンプモジュールＳＡＭの構成］
センスアンプモジュールＳＡＭは、例えば、複数のビット線ＢＬに対応する複数のセンスアンプユニットＳＡＵ（図６）を備える。センスアンプユニットＳＡＵは、それぞれ、ビット線ＢＬに接続されたセンスアンプＳＡと、センスアンプＳＡに接続された配線ＬＢＵＳと、配線ＬＢＵＳに接続された複数のラッチ回路ＤＬと、を備える。センスアンプＳＡは、ビット線ＢＬに接続されたセンス回路と、ビット線ＢＬに接続された電圧転送回路と、センス回路及び電圧転送回路に接続されたラッチ回路と、を備える。センス回路は、ビット線ＢＬの電圧又は電流に応じてＯＮ状態又はＯＦＦ状態となり、この状態に応じて配線ＬＢＵＳ中の電荷を放電するセンストランジスタを備える。電圧転送回路は、センスアンプＳＡ中のラッチ回路にラッチされたデータに応じてビット線ＢＬを２つの電圧供給線のいずれかと導通させる。センスアンプユニットＳＡＵ内の配線ＬＢＵＳは、スイッチトランジスタＤＳＷを介してバスＤＢＵＳを構成する配線ｄｂｕｓに接続されている。

［キャッシュメモリＣＭの構成］
キャッシュメモリＣＭは、バスＤＢＵＳを構成する複数の配線ｄｂｕｓを介してセンスアンプモジュールＳＡＭ内のラッチ回路に接続された複数のラッチ回路ＸＤＬ（図６）を備える。ラッチ回路ＸＤＬには、例えば、メモリセルＭＣに書き込まれるユーザデータ又はメモリセルＭＣから読み出されたユーザデータが格納される。これら複数のラッチ回路ＸＤＬに含まれるデータＤＡＴは、順次センスアンプモジュールＳＡＭ又は入出力制御回路Ｉ／Ｏに転送される。

また、キャッシュメモリＣＭには、図示しないデコード回路及びスイッチ回路が接続されている。デコード回路は、アドレスレジスタＡＤＲ（図４）に格納されたカラムアドレスＣＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、カラムアドレスＣＡに対応するラッチ回路ＸＤＬをバスＤＢ（図４）と導通させる。

［シーケンサＳＱＣの構成］
シーケンサＳＱＣ（図４）は、コマンドレジスタＣＭＲに格納されたコマンドデータＤ_ＣＭＤに従い、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御号を出力する。また、シーケンサＳＱＣは、適宜メモリダイＭＤの状態を示すステータスデータＤ_ＳＴをステータスレジスタＳＴＲに出力する。

また、シーケンサＳＱＣは、レディ／ビジー信号を生成し、端子ＲＹ／／ＢＹに出力する。端子ＲＹ／／ＢＹの信号が“Ｌ”状態の期間（ビジー期間）では、メモリダイＭＤへのアクセスが基本的には禁止される。また、端子ＲＹ／／ＢＹの信号が“Ｈ”状態の期間（レディ期間）においては、メモリダイＭＤへのアクセスが許可される。尚、端子ＲＹ／／ＢＹの信号は、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。端子ＲＹ／／ＢＹから出力される信号を、レディ／ビジー信号ＲＹ／／ＢＹという場合がある。

［入出力制御回路Ｉ／Ｏの構成］
入出力制御回路Ｉ／Ｏは、データ信号入出力端子ＤＱ０～ＤＱ７と、トグル信号入出力端子ＤＱＳ，／ＤＱＳと、データ信号入出力端子ＤＱ０～ＤＱ７に接続されたコンパレータ等の入力回路及びＯＣＤ（Off Chip Driver）回路等の出力回路と、を備える。また、入出力回路Ｉ／Ｏは、これら入力回路及び出力回路に接続されたシフトレジスタと、バッファ回路と、を備える。入力回路、出力回路、シフトレジスタ及びバッファ回路は、それぞれ、電源電圧Ｖ_ＣＣＱ及び接地電圧Ｖ_ＳＳが供給される端子に接続されている。データ信号入出力端子ＤＱ０～ＤＱ７、トグル信号入出力端子ＤＱＳ，／ＤＱＳ及び電源電圧Ｖ_ＣＣＱが供給される端子は、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。

データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに出力される。また、データ信号入出力端子ＤＱ０～ＤＱ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。

［論理回路ＣＴＲの構成］
論理回路ＣＴＲ（図４）は、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。尚、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥは、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。

外部制御端子／ＣＥｎは、メモリダイＭＤの選択に際して用いられる。外部制御端子／ＣＥｎに“Ｌ”が入力されたメモリダイＭＤの入出力制御回路Ｉ／Ｏはデータ信号入出力端子ＤＱ０～ＤＱ７を介したデータの入出力を行う。外部制御端子／ＣＥｎに“Ｈ”が入力されたメモリダイＭＤの入出力制御回路Ｉ／Ｏはデータ信号入出力端子ＤＱ０～ＤＱ７を介したデータの入出力を行わない。外部制御端子／ＣＥｎに入力される信号を、チップイネーブル信号／ＣＥｎという場合がある。

また、外部制御端子ＣＬＥは、コマンドレジスタＣＭＲの使用に際して用いられる。外部制御端子ＣＬＥに“Ｈ”が入力された場合、データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータはコマンドデータＤ_ＣＭＤとして入出力制御回路Ｉ／Ｏ内のバッファメモリに格納され、コマンドレジスタＣＭＲに転送される。外部制御端子ＣＬＥに入力される信号を、コマンドラッチイネーブル信号ＣＬＥという場合がある。

また、外部制御端子ＡＬＥは、アドレスレジスタＡＤＲの使用に際して用いられる。外部制御端子ＡＬＥに“Ｈ”が入力された場合、データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータはアドレスデータＤ_ＡＤＤとして入出力制御回路Ｉ／Ｏ内のバッファメモリに格納され、アドレスレジスタＡＤＲに転送される。外部制御端子ＡＬＥに入力される信号を、アドレスラッチイネーブル信号ＡＬＥという場合がある。

尚、外部制御端子ＣＬＥ，ＡＬＥの双方に“Ｌ”が入力された場合、データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータＤＡＴはユーザデータとして入出力制御回路Ｉ／Ｏ内のバッファメモリに格納され、バスＤＢを介してキャッシュメモリＣＭに転送される。

外部制御端子／ＷＥは、データ信号入出力端子ＤＱ０～ＤＱ７を介したデータの入力に際して用いられる。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、外部制御端子／ＷＥの電圧の立ち上がり（入力信号の切り換え）のタイミングで入出力制御回路Ｉ／Ｏ内のシフトレジスタ内に取り込まれる。外部制御端子／ＷＥに入力される信号を、ライトイネーブル信号／ＷＥという場合がある。

トグル信号入出力端子ＤＱＳ，／ＤＱＳは、データ信号入出力端子ＤＱ０～ＤＱ７を介したデータの入力に際して用いられる。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、トグル信号入出力端子ＤＱＳの電圧の立ち上がり（入力信号の切り換え）及びトグル信号入出力端子／ＤＱＳの電圧の立ち下がり（入力信号の切り換え）のタイミング、並びに、トグル信号入出力端子ＤＱＳの電圧の立ち下がり（入力信号の切り換え）及びトグル信号入出力端子／ＤＱＳの電圧の立ち上がり（入力信号の切り換え）のタイミングで、入出力制御回路Ｉ／Ｏ内のシフトレジスタ内に取り込まれる。トグル信号入出力端子ＤＱＳ，／ＤＱＳに入力される信号を、データストローブ信号ＤＱＳ，／ＤＱＳという場合がある。

尚、データの入力に際しては、外部制御端子／ＷＥを使用しても良いし、トグル信号入出力端子ＤＱＳ，／ＤＱＳを使用しても良い。

外部制御端子ＲＥ，／ＲＥは、データ信号入出力端子ＤＱ０～ＤＱ７を介したデータの出力に際して用いられる。データ信号入出力端子ＤＱ０～ＤＱ７から出力されるデータは、外部制御端子ＲＥの電圧の立ち下がり（入力信号の切り換え）及び外部制御端子／ＲＥの電圧の立ち上がり（入力信号の切り換え）のタイミング、並びに、外部制御端子ＲＥの電圧の立ち上がり（入力信号の切り換え）及び外部制御端子／ＲＥの電圧の立ち下がり（入力信号の切り換え）のタイミングで切り替わる。外部制御端子ＲＥ，／ＲＥに入力される信号を、リードイネーブル信号ＲＥ，／ＲＥという場合がある。

［アドレスレジスタＡＤＲの構成］
アドレスレジスタＡＤＲは、図７に示す様に、パスＳ１０１を介して入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたアドレスデータＤ_ＡＤＤを格納する。アドレスレジスタＡＤＲは、例えば、８ビットレジスタ回路Ｒｅｇｉｓｔｅｒ［７：０］を備える８ビットのレジスタ列を、６セット含むレジスタ回路セットＲＧ１０１，ＲＧ１０２を備える。８ビットレジスタ回路Ｒｅｇｉｓｔｅｒ［７：０］は、例えば、１対のＣＭＯＳインバータを用いて１ビットのデータを保持するラッチ回路等を８つ備えていても良い。レジスタ回路セットＲＧ１０１は、例えば、読出動作、書込動作又は消去動作等の内部動作が実行される際、実行中の内部動作に対応するアドレスデータＤ_ＡＤＤを保持する。レジスタ回路セットＲＧ１０２は、例えば、書込動作又は消去動作を一時的に中断（ｓｕｓｐｅｎｄ）して読出動作を実行する場合に書込動作又は消去動作に対応するアドレスデータＤ_ＡＤＤを一時的に退避する場合等に使用可能である。

［コマンドレジスタＣＭＲの構成］
コマンドレジスタＣＭＲは、パスＳ１０２を介して入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたコマンドデータＤ_ＣＭＤを格納する。コマンドレジスタＣＭＲは、例えば、８ビットレジスタ回路Ｒｅｇｉｓｔｅｒ［７：０］を備える８ビットのレジスタ列を、１セット含むレジスタ回路セットＲＧ１０３を備える。８ビットレジスタ回路Ｒｅｇｉｓｔｅｒ［７：０］は、例えば、１対のＣＭＯＳインバータを用いて１ビットのデータを保持するラッチ回路等を８つ備えていても良い。コマンドレジスタＣＭＲにコマンドデータＤ_ＣＭＤが格納されると、パスＳ１０８を介してシーケンサＳＱＣに制御信号が送信され、又は、パスＳ１０７を介してキューレジスタ制御回路ＱＲＣに制御回路が送信される。

［キューレジスタＱＲの構成］
キューレジスタＱＲは、パスＳ１０３及びパスＳ１０４を介してアドレスレジスタＡＤＲに、パスＳ１０５及びパスＳ１０６を介してコマンドレジスタＣＭＲに接続され、アドレスレジスタＡＤＲ及びコマンドレジスタＣＭＲと双方向にデータの入出力を行う。

パスＳ１０３及びパスＳ１０５は、アドレスレジスタＡＤＲ及びコマンドレジスタＣＭＲから、キューレジスタＱＲへ、データを転送する経路である。

パスＳ１０４及びパスＳ１０６は、キューレジスタＱＲから、アドレスレジスタＡＤＲ及びコマンドレジスタＣＭＲへ、データを転送する経路である。

尚、パスＳ１０３，Ｓ１０４，Ｓ１０５，Ｓ１０６の構成は、適宜調整可能である。例えば、パスＳ１０３，Ｓ１０４，Ｓ１０５，Ｓ１０６は、データを転送する８本の配線と、後述するＱセット動作に応じてＯＮ状態となり、後述するＱエンド動作に応じてＯＦＦ状態となるＭＯＳトランジスタ等のスイッチ回路と、を含んでいても良い。また、パスＳ１０３，Ｓ１０４は、アドレスデータの転送に際してＯＮ状態となり、コマンドデータの転送に際してＯＦＦ状態となるＭＯＳトランジスタ等のスイッチ回路を含んでいても良い。また、パスＳ１０５，Ｓ１０６は、アドレスデータの転送に際してＯＦＦ状態となり、コマンドデータの転送に際してＯＮ状態となるＭＯＳトランジスタ等のスイッチ回路を含んでいても良い。また、パスＳ１０３及びパスＳ１０４は、共通の構成によって実現されても良い。また、パスＳ１０５及びパスＳ１０６は、共通の構成によって実現されても良い。

キューレジスタＱＲは、例えば、アドレス・コマンドデータ格納用の８ビットレジスタ回路Ｒｅｇｉｓｔｅｒ［７：０］及びアドレス・コマンド判定用の１ビットレジスタ回路ＡＤＤｎＣＭＤを備える合計９ビットのレジスタ列を、１０セット含むレジスタ回路セットＲＧ１０４を備える。８ビットレジスタ回路Ｒｅｇｉｓｔｅｒ［７：０］は、例えば、１対のＣＭＯＳインバータを用いて１ビットのデータを保持するラッチ回路等を８つ備えていても良い。１ビットレジスタ回路ＡＤＤｎＣＭＤは、例えば、１対のＣＭＯＳインバータを用いて１ビットのデータを保持するラッチ回路等を１つ備えていても良い。

アドレス・コマンドデータ格納用の８ビットレジスタ回路Ｒｅｇｉｓｔｅｒ［７：０］は、アドレスデータＤ_ＡＤＤ又はコマンドデータＤ_ＣＭＤを構成する８ビットのデータを格納する。アドレス・コマンド判定用の１ビットレジスタ回路ＡＤＤｎＣＭＤは、アドレス・コマンドデータ格納用の８ビットレジスタ回路Ｒｅｇｉｓｔｅｒ［７：０］に格納されたデータがアドレスデータであるかコマンドデータであるかを示す１ビットのデータを格納する。例えば、アドレス・コマンドデータ格納用の８ビットレジスタ回路Ｒｅｇｉｓｔｅｒ［７：０］に格納されるデータがコマンドデータＤ_ＣＭＤであるときは“Ｈ”を格納し、格納されるデータがアドレスデータＤ_ＡＤＤであるときは“Ｌ”を格納する。

尚、上記レジスタ列にアドレスデータもコマンドデータも格納されていない場合、例えば、このレジスタ列の８ビットレジスタ回路Ｒｅｇｉｓｔｅｒ［７：０］には後述するコマンドデータＣ９９９と同一のデータが格納され、このレジスタ列の１ビットレジスタ回路ＡＤＤｎＣＭＤには“Ｈ”が格納される。

キューレジスタＱＲへのデータ格納動作はＦＩＦＯ（First In First Out）動作であり、最初に入力されたデータが最初に出力される。キューレジスタＱＲの具体的な構成は、適宜調整可能である。キューレジスタＱＲは、例えば、信号線ＱｕｅＣＬＫの立ち上がりに応じてデータを更新するシフトレジスタとして構成されていても良い。この様な場合、例えば、信号線ＱｕｅＣＬＫの立ち上がりに応じて、１番目のレジスタ列から９番目のレジスタ列までに格納されたデータが２番目のレジスタ列から１０番目のレジスタ列までに転送される。また、パスＳ１０３又はパスＳ１０５が開通している状態では、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに格納されたデータが１番目のレジスタ列に転送される。また、パスＳ１０３もパスＳ１０５も開通していない状態では、１０番目のレジスタ列に格納されたデータが１番目のレジスタ列に転送される。また、パスＳ１０４又はパスＳ１０６が開通している状態では、１０番目のレジスタ列に格納されたデータが、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに転送される。ただし、パスＳ１０４又はパスＳ１０６が開通している状態であっても、１０番目のレジスタ列に格納されたデータがコマンドデータＣ９９９である場合には、このデータはアドレスレジスタＡＤＲにもコマンドレジスタＣＭＲにも転送されない。

尚、キューレジスタＱＲとコマンドレジスタＣＭＲとの間、及び、キューレジスタＱＲとアドレスレジスタＡＤＲとの間の少なくとも一方には、キューレジスタＱＲに入力されるデータがコマンドデータＤ_ＣＭＤであるかアドレスデータＤ_ＡＤＤであるかに応じて、１ビットレジスタ回路ＡＤＤｎＣＭＤに“Ｈ”又は“Ｌ”を格納する回路が設けられていても良い。この様な回路は、例えば、パスＳ１０３に含まれるスイッチ回路、及び、パスＳ１０５に含まれるスイッチ回路の少なくとも一方を制御する信号線を１ビットレジスタ回路ＡＤＤｎＣＭＤに接続することによって実現しても良いし、入力端子がこの様な信号線に接続され、出力端子が１ビットレジスタ回路ＡＤＤｎＣＭＤに接続されたＣＭＯＳインバータ等を備えていても良い。また、例えば、キューレジスタ制御回路ＱＲＣが、論理回路ＣＴＲから外部制御端子ＣＬＥ及び／又は外部制御端子ＡＬＥの信号レベルを取得して、それらの信号レベルに応じて、１ビットレジスタ回路ＡＤＤｎＣＭＤに“Ｈ”又は“Ｌ”を格納させてもよい。

また、キューレジスタＱＲと、コマンドレジスタＣＭＲ及びアドレスレジスタＡＤＲと、の間には、キューレジスタＱＲから出力されるデータがコマンドデータＤ_ＣＭＤであるかアドレスデータＤ_ＡＤＤであるかに応じて、キューレジスタＱＲ中の８ビットレジスタ回路Ｒｅｇｉｓｔｅｒ［７：０］をコマンドレジスタＣＭＲ又はアドレスレジスタＡＤＲ中の８ビットレジスタ回路Ｒｅｇｉｓｔｅｒ［７：０］に接続する回路が設けられていても良い。この様な回路は、例えば、パスＳ１０４に含まれるスイッチ回路を制御する信号線、及び、パスＳ１０６に含まれるスイッチ回路を制御する信号線を、１ビットレジスタ回路ＡＤＤｎＣＭＤに接続することによって実現しても良いし、出力端子がこの様な信号線に接続され、入力端子が１ビットレジスタ回路ＡＤＤｎＣＭＤに接続されたＣＭＯＳインバータ等を備えていても良い。

［キューレジスタ制御回路ＱＲＣの構成］
キューレジスタ制御回路ＱＲＣは、コマンドレジスタＣＭＲにパスＳ１０７を介して接続される。キューレジスタ制御回路ＱＲＣは、コマンドレジスタＣＭＲから入力されるコマンドデータに基づき、Ｑセット動作、Ｑエンド動作、Ｑ実行動作、Ｑリセット動作を実行可能に構成されている。

Ｑセット動作は、パスＳ２０１を通じてパスＳ１０３及びパスＳ１０５を開通させ、コマンドレジスタＣＭＲ及びアドレスレジスタＡＤＲからキューレジスタＱＲへのデータの転送を許可する動作である。

Ｑエンド動作は、パスＳ２０２を通じてパスＳ１０３及びパスＳ１０５を遮断し、コマンドレジスタＣＭＲ及びアドレスレジスタＡＤＲからキューレジスタＱＲへのデータの転送を禁止する動作である。

Ｑ実行動作は、パスＳ２０３を通じてパスＳ１０４及びパスＳ１０６を開通し、キューレジスタＱＲに格納された全てのデータをコマンドレジスタＣＭＲ及びアドレスレジスタＡＤＲに順次転送する動作である。

Ｑリセット動作は、キューレジスタＱＲに格納された全てのデータを消去する動作である。Ｑリセット動作が実行された場合、キューレジスタＱＲ内の全ての８ビットレジスタ回路Ｒｅｇｉｓｔｅｒ［７：０］にコマンドデータＣ９９９が格納される。また、キューレジスタＱＲ内の全ての１ビットレジスタ回路ＡＤＤｎＣＭＤに“Ｈ”が格納される。

尚、パスＳ２０１，Ｓ２０２の構成は、適宜調整可能である。例えば、パスＳ２０１及びパスＳ２０２は、パスＳ１０３及びパスＳ１０５に含まれるスイッチ回路に接続され、Ｑセット動作の実行に応じてスイッチ回路を導通させる状態（スイッチ回路がＮＭＯＳトランジスタで構成される場合、“Ｈ”状態）となり、Ｑエンド動作の実行に応じてスイッチ回路を導通させない状態（スイッチ回路がＮＭＯＳトランジスタで構成される場合、“Ｌ”状態）となる１本の共通の配線を備えていても良い。また、例えば、パスＳ２０１及びパスＳ２０２は、出力端子がこの様な配線に接続され、矩形波の入力に応じて出力信号を反転させるフリップフロップ回路、ＲＳフリップフロップ回路又はその他の回路を備えていても良い。

また、パスＳ２０３の構成も、適宜調整可能である。例えば、パスＳ２０３は、パスＳ１０４及びパスＳ１０６に含まれるスイッチ回路に接続され、Ｑ実行動作の開始に応じてスイッチ回路を導通させる状態（スイッチ回路がＮＭＯＳトランジスタで構成される場合、“Ｈ”状態）となり、Ｑ実行動作の終了に応じてスイッチ回路を導通させない状態（スイッチ回路がＮＭＯＳトランジスタで構成される場合、“Ｌ”状態）となる１本の共通の配線を備えていても良い。また、例えば、パスＳ２０３は、出力端子がこの様な配線に接続され、矩形波の入力に応じて出力信号を反転させるフリップフロップ回路、ＲＳフリップフロップ回路又はその他の回路を備えていても良い。

また、パスＳ１０３及びパスＳ１０４に含まれるスイッチ回路が共通の構成によって実現される場合、及び、パスＳ１０５及びパスＳ１０６に含まれるスイッチ回路が共通の構成によって実現される場合には、パスＳ２０１及びパスＳ２０２に含まれる一部または全部の構成と、パスＳ２０３に含まれる一部または全部の構成とが、共通の構成よって実現されても良い。

尚、図７においては、キューレジスタ制御回路ＱＲＣを独立した回路として図示しているが、キューレジスタ制御回路ＱＲＣは、シーケンサＳＱＣの一部として構成しても良い。

［読出動作］
次に、図８を参照し、本実施形態に係る半導体記憶装置の読出動作について説明する。

タイミングｔ１０１において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＤ_ＣＭＤとしてコマンドデータＣ１０１を入力する。コマンドデータＣ１０１は、読出動作に対応するコマンドセットＣｍｄＯＰ０の入力開始を示すコマンドである。

コマンドデータＤ_ＣＭＤとしてのデータの入力に際しては、データ信号入出力端子ＤＱ０～ＤＱ７の電圧を、入力されるデータの各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｈ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力した状態で、外部制御端子／ＷＥを“Ｌ”から“Ｈ”に立ち上げる。尚、この際、外部制御端子／ＷＥの信号を立ち上げるかわりに、トグル信号入出力端子ＤＱＳ，／ＤＱＳの信号を切り替えても（トグルさせても）良い。

タイミングｔ１０２，ｔ１０３，ｔ１０４，ｔ１０５，ｔ１０６において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＤ_ＡＤＤとしてアドレスデータＡ１０１，Ａ１０２，Ａ１０３，Ａ１０４，Ａ１０５を入力する。

アドレスデータＤ_ＡＤＤとしてのデータの入力に際しては、データ信号入出力端子ＤＱ０～ＤＱ７の電圧を、入力されるデータの各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｈ”を入力した状態で、外部制御端子／ＷＥを“Ｌ”から“Ｈ”に立ち上げる。尚、この際、外部制御端子／ＷＥの信号を立ち上げるかわりに、トグル信号入出力端子ＤＱＳ，／ＤＱＳの信号を切り替えても（トグルさせても）良い。

アドレスデータＡ１０１～Ａ１０５は、例えば、カラムアドレスＣＡ（図４）及びロウアドレスＲＡ（図４）を含む。ロウアドレスＲＡは、例えば、メモリブロックＢＬＫ（図５）を特定するブロックアドレスと、ストリングユニットＳＵ及びワード線ＷＬを特定するページアドレスと、メモリセルアレイＭＣＡを特定するプレーンアドレスと、メモリダイＭＤを特定するチップアドレスと、を含む。

タイミングｔ１０７において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＤ_ＣＭＤとしてコマンドデータＣ１０２を入力する。コマンドデータＣ１０２は、読出動作に対応するコマンドセットの入力が終了したことを示すコマンドである。

タイミングｔ１０８において、端子ＲＹ／／ＢＹの信号が“Ｈ”状態から“Ｌ”状態となり、メモリダイＭＤへのアクセスが禁止され、メモリダイＭＤにおいてコマンドセットＣｍｄＯＰ０で命令した読出動作が実行される。これにより、メモリセルアレイＭＣＡ（図４）に格納されていたデータが、キャッシュメモリＣＭ（図４）に読み出される。

タイミングｔ１０９において、メモリダイＭＤにおける読出動作が終了し、端子ＲＹ／／ＢＹの信号が“Ｌ”状態から“Ｈ”状態となり、メモリダイＭＤへのアクセスが許可される。

［書込動作］
次に、図９を参照し、本実施形態に係る半導体記憶装置の書込動作について説明する。

タイミングｔ１１１において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＤ_ＣＭＤとしてコマンドデータＣ１１１を入力する。コマンドデータＣ１１１は、書込動作に対応するコマンドセットの入力開始を示すコマンドである。

タイミングｔ１１２，ｔ１１３，ｔ１１４，ｔ１１５，ｔ１１６において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＤ_ＡＤＤとしてアドレスデータＡ１１１，Ａ１１２，Ａ１１３，Ａ１１４，Ａ１１５を入力する。

アドレスデータＡ１１１～Ａ１１５は、例えば、カラムアドレスＣＡ（図４）及びロウアドレスＲＡ（図４）を含む。ロウアドレスＲＡは、例えば、メモリブロックＢＬＫ（図５）を特定するブロックアドレスと、ストリングユニットＳＵ及びワード線ＷＬを特定するページアドレスと、メモリセルアレイＭＣＡを特定するプレーンアドレスと、メモリダイＭＤを特定するチップアドレスと、を含む。

タイミングｔ１１７からタイミングｔ１２０の前のタイミングにかけて、コントローラダイＣＤはメモリダイＭＤに、データＤＡＴとしてデータＤ１１１，Ｄ１１２，Ｄ１１３…を入力する。データＤ１１１，Ｄ１１２，Ｄ１１３…は、書込動作によってメモリセルアレイＭＣＡに格納されるユーザデータである。

データＤＡＴとしてのデータの入力に際しては、データ信号入出力端子ＤＱ０～ＤＱ７の電圧を入力されるデータの各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力した状態で、外部制御端子／ＷＥを“Ｌ”から“Ｈ”に立ち上げる。尚、この際、外部制御端子／ＷＥの信号を立ち上げるかわりに、トグル信号入出力端子ＤＱＳ，／ＤＱＳの信号を切り替えても（トグルさせても）良い。

タイミングｔ１２０において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＤ_ＣＭＤとしてコマンドデータＣ１１２を入力する。コマンドデータＣ１１２は、書込動作に対応するコマンドセットＣｍｄＯＰ１の入力が終了したことを示すコマンドである。

タイミングｔ１２１において、端子ＲＹ／／ＢＹの信号が“Ｈ”状態から“Ｌ”状態となり、メモリダイＭＤへのアクセスが禁止され、メモリダイＭＤにおいてコマンドセットＣｍｄＯＰ１で命令した書込動作が実行される。これにより、タイミングｔ１１７からタイミングｔ１２０の前のタイミングにかけて入力されたデータＤ１１１，Ｄ１１２，Ｄ１１３…が、メモリセルアレイＭＣＡ（図４）に格納される。

タイミングｔ１２２において、メモリダイＭＤにおける書込動作が終了し、端子ＲＹ／／ＢＹの信号が“Ｌ”状態から“Ｈ”状態となり、メモリダイＭＤへのアクセスが許可される。

タイミングｔ１２３において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＤ_ＣＭＤとしてコマンドデータＣ１１３を入力する。コマンドデータＣ１１３は、ステータスリード動作に対応するコマンドである。ステータスリード動作は、メモリダイＭＤからステータスデータＤ_ＳＴ（図４）を出力させる動作である。

［消去動作］
次に、図１０を参照し、本実施形態に係る半導体記憶装置の消去動作について説明する。

タイミングｔ１３１において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＤ_ＣＭＤとしてコマンドデータＣ１２１を入力する。コマンドデータＣ１２１は、消去動作に対応するコマンドセットの入力開始を示すコマンドである。

タイミングｔ１３２，ｔ１３３，ｔ１３４において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＤ_ＡＤＤとしてアドレスデータＡ１２１，Ａ１２２，Ａ１２３を入力する。

アドレスデータＡ１２１～Ａ１２３は、例えば、ロウアドレスＲＡ（図４）を含む。ロウアドレスＲＡは、例えば、メモリブロックＢＬＫ（図５）を特定するブロックアドレスと、メモリセルアレイＭＣＡを特定するプレーンアドレスと、メモリダイＭＤを特定するチップアドレスと、を含む。

タイミングｔ１３５において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＤ_ＣＭＤとしてコマンドデータＣ１２２を入力する。コマンドデータＣ１２２は、消去動作に対応するコマンドセットの入力が終了したことを示すコマンドである。

タイミングｔ１３６において、端子ＲＹ／／ＢＹの信号が“Ｈ”状態から“Ｌ”状態となり、メモリダイＭＤへのアクセスが禁止され、メモリダイＭＤにおいてコマンドセットＣｍｄＯＰ２で命令した消去動作が実行される。これにより、メモリセルアレイＭＣＡ（図４）の所定のメモリブロックＢＬＫ（図５）に格納されていたデータが消去される。

タイミングｔ１３７において、メモリダイＭＤにおける消去動作が終了し、端子ＲＹ／／ＢＹの信号が“Ｌ”状態から“Ｈ”状態となり、メモリダイＭＤへのアクセスが許可される。

タイミングｔ１３８において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＤ_ＣＭＤとしてコマンドデータＣ１１３を入力する。

［キューレジスタＱＲを利用する動作］
次に、本実施形態に係る半導体記憶装置の、キューレジスタＱＲを利用する動作の例について、図１１を用いて説明する。図１１は、この様な動作の例について説明するためのタイミングチャート、及び、この様な動作の実行時にキューレジスタＱＲ内部に格納されるデータを示す模式図である。

図１１の例では、レディ期間中（ＲＹ／／ＢＹ＝“Ｈ”）に、Ｑセット動作を指示するコマンドデータＣ８１１、及び、Ｑエンド動作を指示するコマンドデータＣ８１２が、入力される。これにより、図８を参照して説明したコマンドセットＣｍｄＯＰ０をキューレジスタＱＲに格納する。次に、Ｑ実行動作を指示するコマンドデータＣ８１３が入力される。これにより、キューレジスタＱＲに格納されたコマンドセットＣｍｄＯＰ０がコマンドレジスタＣＭＲ及びアドレスレジスタＡＤＲに転送され、読出動作（内部動作ＯＰ０）が実行される。Ｑリセット動作を指示するコマンドデータＣ８１６が入力されると、キューレジスタＱＲに格納されていたコマンドセットＣｍｄＯＰ０は消去される。

以下、図１１におけるタイミングチャートに沿って動作の説明を行う。

タイミングｔ１４０においては、端子ＲＹ／／ＢＹの信号が“Ｈ”状態である。また、タイミングｔ１４０においては、キューレジスタＱＲ中の全てのレジスタ列に対応する８ビットレジスタ回路Ｒｅｇｉｓｔｅｒ［７：０］にコマンドデータＣ９９９が格納され、全てのレジスタ列に対応する１ビットレジスタ回路ＡＤＤｎＣＭＤに“Ｈ”が格納されている。

タイミングｔ１４１において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＤ_ＣＭＤとして、Ｑセット動作を指示するコマンドデータＣ８１１を入力する。コマンドデータＣ８１１は、パスＳ１０２を通じ、コマンドレジスタＣＭＲ内のレジスタ回路セットＲＧ１０３に入力される（図７）。

コマンドレジスタＣＭＲにコマンドデータＣ８１１が入力されると、パスＳ１０７を通じてキューレジスタ制御回路ＱＲＣが制御される。キューレジスタ制御回路ＱＲＣはパスＳ２０１を介してＱセット動作を行い、パスＳ１０３及びパスＳ１０５を開通させる（図７）。

タイミングｔ１４２において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＤ_ＣＭＤとしてコマンドデータＣ１０１を入力する。ここで、タイミングｔ１４２においては、パスＳ１０３及びパスＳ１０５が開通している。この状態でコマンドデータＣ１０１が入力されると、半導体記憶装置の信号線ＱｕｅＣＬＫにパルス信号が１回入力される。これに伴い、コマンドレジスタＣＭＲに入力されたコマンドデータＣ１０１は、パスＳ１０５を通じてキューレジスタＱＲ内の１番目のレジスタ列に対応する８ビットレジスタ回路Ｒｅｇｉｓｔｅｒ［７：０］に転送される。また、この際、コマンドデータＣ１０１はコマンドデータＤ_ＣＭＤであるので、アドレス・コマンド判定用の１ビットレジスタ回路ＡＤＤｎＣＭＤには、“Ｈ”が格納される。

タイミングｔ１４３において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＤ_ＡＤＤの一部としてアドレスデータＡ１０１を入力する。ここで、タイミングｔ１４２においては、パスＳ１０３及びパスＳ１０５が開通している。この状態でアドレスデータＡ１０１が入力されると、半導体記憶装置の信号線ＱｕｅＣＬＫにパルス信号が１回入力される。これに伴い、アドレスレジスタＡＤＲに入力されたアドレスデータＡ１０１は、パスＳ１０３を通じてキューレジスタＱＲ内の１番目のレジスタ列に対応する８ビットレジスタ回路Ｒｅｇｉｓｔｅｒ［７：０］に転送される。また、この際、アドレスデータＡ１０１はアドレスデータＤ_ＡＤＤであるので、アドレス・コマンド判定用の１ビットレジスタＡＤＤｎＣＭＤには、“Ｌ”が格納される。尚、１番目のレジスタ列に格納されていたコマンドデータＣ１０１及び“Ｈ”は、２番目のレジスタ列に転送される。

タイミングｔ１４４において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＤ_ＡＤＤの一部としてアドレスデータＡ１０２を入力する。これに伴い、キューレジスタＱＲ内の、１番目のレジスタ列にアドレスデータＡ１０２及び“Ｌ”が格納され、２番目のレジスタ列にアドレスデータＡ１０１及び“Ｌ”が格納され、３番目のレジスタ列にコマンドデータＣ１０１及び“Ｈ”が格納される。

タイミングｔ１４５において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＤ_ＡＤＤの一部としてアドレスデータＡ１０３を入力する。これに伴い、キューレジスタＱＲ内の、１番目のレジスタ列にアドレスデータＡ１０３及び“Ｌ”が格納され、２番目のレジスタ列にアドレスデータＡ１０２及び“Ｌ”が格納され、３番目のレジスタ列にアドレスデータＡ１０１及び“Ｌ”が格納され、４番目のレジスタ列にコマンドデータＣ１０１及び“Ｈ”が格納される。

タイミングｔ１４６において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＤ_ＣＭＤとしてコマンドデータＣ１０２を入力する。これに伴い、キューレジスタＱＲ内の、１番目のレジスタ列にコマンドデータＣ１１２及び“Ｈ”が格納され、２番目のレジスタ列にアドレスデータＡ１１３及び“Ｌ”が格納され、３番目のレジスタ列にアドレスデータＡ１１２及び“Ｌ”が格納され、４番目のレジスタ列にアドレスデータＡ１１１及び“Ｌ”が格納され、５番目のレジスタ列にコマンドデータＣ１１１及び“Ｈ”が格納される。

タイミングｔ１４７において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＤ_ＣＭＤとして、Ｑエンド動作を指示するコマンドデータＣ８１２を入力する。

コマンドレジスタＣＭＲにコマンドデータＣ８１２が入力されると、パスＳ１０７を通じてキューレジスタ制御回路ＱＲＣが制御される。キューレジスタ制御回路ＱＲＣはパスＳ２０２を介してＱエンド動作を行い、パスＳ１０３及びパスＳ１０５を遮断する（図７）。

タイミングｔ１４８において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＤ_ＣＭＤとして、Ｑ実行動作を指示するコマンドデータＣ８１３を入力する。コマンドデータＣ８１３は、パスＳ１０２を通じ、コマンドレジスタＣＭＲ内のレジスタ回路セットＲＧ１０３に入力される（図７）。

コマンドレジスタＣＭＲにコマンドデータＣ８１３が入力されると、パスＳ１０７を通じてキューレジスタ制御回路ＱＲＣが制御される。キューレジスタ制御回路ＱＲＣは、パスＳ２０３を介してパスＳ１０４及びパスＳ１０６を開通させる。また、半導体記憶装置の信号線ＱｕｅＣＬＫにパルス信号が１０回入力される。パルス信号が１回入力されると、キューレジスタＱＲの１０番目のレジスタ列に格納されたデータが、コマンドレジスタＣＭＲ又はアドレスレジスタＡＤＲ、及び、キューレジスタＱＲの１番目のレジスタ列に転送される。ただし、キューレジスタＱＲに格納されたデータのうち、コマンドデータＣ９９９はコマンドレジスタＣＭＲに転送されない。また、パルス信号が１回入力されると、キューレジスタＱＲの１番目～９番目のレジスタ列に格納されたデータが、キューレジスタＱＲの２番目～１０番目のレジスタ列に転送される。従って、図示の例においてパルス信号が１０回入力されると、５番目のレジスタ列に格納されたコマンドデータＣ１０１から１番目のレジスタ列に格納されたコマンドデータＣ１０２までがコマンドレジスタＣＭＲ及びアドレスレジスタＡＤＲへ順次転送され、タイミングｔ１４９において、読出動作（内部動作ＯＰ０）が実行される。

尚、キューレジスタＱＲにデータが格納されているか否かは、例えば、コマンドデータＣ１１３（図９）の入力によってステータスリード動作を実行することにより、判別可能である。例えば図１１に例示する様に、読出動作（内部動作ＯＰ０）が完了した後のタイミングｔ１５０において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＤ_ＣＭＤとして、Ｑリセット動作を指示するコマンドデータＣ８１６を入力する。コマンドデータＣ８１６が入力されると、キューレジスタＱＲ内の全ての８ビットレジスタ回路Ｒｅｇｉｓｔｅｒ［７：０］にコマンドデータＣ９９９が格納され、キューレジスタＱＲ内の全ての１ビットレジスタ回路ＡＤＤｎＣＭＤに“Ｈ”が格納される。

また、キューレジスタＱＲに格納されたデータは、Ｑリセット動作を実行するまで、キューレジスタＱＲ内に保持される。従って、例えば図１２に例示する様に、タイミングｔ１４８より後のタイミングｔ１４９において、再度コマンドデータＣ８１３を入力すると、読出動作（内部動作ＯＰ０）が再度実行される。

また、コマンドデータＣ８１１が入力された後、コマンドデータ８１２が入力される前のタイミングであったとしても、半導体記憶装置にコマンドデータＣ９９９が入力された場合には、このコマンドデータＣ９９９はキューレジスタＱＲには転送されず、シーケンサＳＱＣによってコマンドデータＣ９９９に対応する動作が実行される。例えば図１３の例では、この様なタイミングｔ１５１において、コマンドデータＤ_ＣＭＤとして、内部リセット動作を指示するコマンドデータＣ９９９が入力されている。また、コマンドデータＣ９９９はキューレジスタＱＲへは転送されず、コマンドレジスタＣＭＲ内のレジスタ回路セットＲＧ１０３へ格納されている。その後、シーケンサＳＱＣによる内部リセット動作が実行されている。これにより、例えば、キューレジスタＱＲへコマンドセットを格納している途中に内部リセット動作をする必要が生じた場合にもシーケンサＳＱＣによって即座に内部リセット動作を実行させることができるため、メモリダイＭＤの動作の信頼性を向上させることができる。

また、図１１～図１３では、キューレジスタＱＲに、読出動作に対応するコマンドセットＣｍｄＯＰ０を格納する例を示した。しかしながら、キューレジスタＱＲには、書込動作に対応するコマンドセットＣｍｄＯＰ１の一部、又は、消去動作に対応するコマンドセットＣｍｄＯＰ２等、他のコマンドセットの一部または全部を格納しても良い。

例えば、図１４の例では、タイミングｔ１５１においてＱセット動作を指示するコマンドデータＣ８１１が入力され、タイミングｔ１５２からタイミングｔ１５３にかけてコマンドセットＣｍｄＯＰ１が入力され、タイミングｔ１５４においてＱエンド動作を指示するコマンドデータＣ８１２が入力されている。ここで、本実施形態においては、コマンドセットＣｍｄＯＰ１（図９）のうち、コマンドデータに対応するコマンドデータＣ１１１及びコマンドデータＣ１１２、並びに、アドレスデータに対応するアドレスデータＡ１１１～Ａ１１５のみがキューレジスタＱＲに格納され、データＤＡＴ１（データＤ１１１，Ｄ１１２，Ｄ１１３…）はキューレジスタＱＲに格納されない。

また、例えば、図１４の例では、タイミングｔ１５５においてデータ入力の開始を指示するコマンドデータＣ８１４が入力され、タイミングｔ１５６からタイミングｔ１５８の前のタイミングにかけてコマンドセットＣｍｄＯＰ１に含まれるデータＤＡＴ１（データＤ１１１，Ｄ１１２…）が入力され、タイミングｔ１５８においてデータ入力の終了を指示するコマンドデータＣ８１５が入力されている。ここで、本実施形態においては、タイミングｔ１５６からタイミングｔ１５８の前のタイミングにかけて入力されたデータＤ１１１，Ｄ１１２…が、キャッシュメモリＣＭ（図４）に格納される。

また、例えば、図１４の例では、タイミングｔ１５９においてＱ実行動作を指示するコマンドデータＣ８１３が入力されている。これに伴い、タイミングｔ１６０において、書込動作（内部動作ＯＰ１）が開始されている。

［効果］
本実施形態に係る半導体記憶装置によれば、予めコマンドセットをキューレジスタＱＲに格納しておくことにより、Ｑ実行動作のコマンド入力のみによって、同一の内部動作を複数回実行することができる。従って、例えば、同一の内部動作を複数回実行する場合等には、メモリダイＭＤへのコマンドセットの入力に要する時間を大幅に削減可能である。これにより、半導体記憶装置の動作の高速化を実現可能である。

［第２実施形態］
次に、第２実施形態に係る半導体記憶装置について、図１５を参照して説明する。図１５は、本実施形態に係る半導体記憶装置の動作について説明するためのタイミングチャート、及び、この動作の実行時にキューレジスタＱＲ内部に格納されるデータを示す模式図である。

第２実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第１実施形態に係るキューレジスタ制御回路ＱＲＣは、Ｑセット動作等の動作を、コマンドレジスタＣＭＲから入力されるコマンドデータに基づいて実行する様に構成されていた。一方、第２実施形態に係るキューレジスタ制御回路は、Ｑセット動作等の動作を、半導体記憶装置の状態に応じて自動的に実行する様に構成されている。

また、本実施形態に係る半導体記憶装置は、例えば、この様なＱセット動作等の自動的な実行を有効とする動作モードと、この様なＱセット動作等の自動的な実行を無効とする動作モードとを、例えばｓｅｔ＿ｆｅａｔｕｒｅ機能により選択可能に構成されていても良い。Ｑセット動作等の自動的な実行を有効とする場合、例えば、メモリダイＭＤに動作モードを設定するためのｓｅｔ＿ｆｅａｔｕｒｅコマンドセットｍｏｄｅｓｅｔを入力して、“ＱｕｅｕｅＢｕｓｙＭｏｄｅ”を有効とする。

“ＱｕｅｕｅＢｕｓｙＭｏｄｅ”が有効となっている場合、入力されたコマンドセットは、端子ＲＹ／／ＢＹの信号（レディビジー信号）が“Ｈ”状態であれば、コマンドレジスタＣＭＲ及びアドレスレジスタＡＤＲを介してシーケンサＳＱＣに転送され、シーケンサＳＱＣによって入力されたコマンドに応じた第１の内部動作が実行される。この際、入力されたコマンドセットはキューレジスタＱＲに転送されない。

本実施形態に係る半導体記憶装置では、第１の内部動作の実行が開始されると、端子ＲＹ／／ＢＹの信号が“Ｈ”状態から“Ｌ”状態に立ち下がる。また、これにより、Ｑセット動作が実行可能になる。

“ＱｕｅｕｅＢｕｓｙＭｏｄｅ”が有効となっている場合、入力されたコマンドセットは、端子ＲＹ／／ＢＹの信号（レディビジー信号）が“Ｌ”状態であれば、コマンドレジスタＣＭＲ及びアドレスレジスタＡＤＲを介してキューレジスタＱＲに転送され、キューレジスタＱＲに格納される。

コマンドセットの入力中に実行されていた第１の内部動作が終了すると、Ｑエンド動作及びＱ実行動作が自動的に実行され、キューレジスタＱＲに格納されたコマンドセットに対応する第２の内部動作が開始される。また、Ｑ実行動作の実行後、第２の内部動作の実行中に、Ｑリセット動作が自動的に実行されても良い。尚、第２の内部動作の実行中、端子ＲＹ／／ＢＹの信号は“Ｌ”状態である。

第２の内部動作が終了すると、端子ＲＹ／／ＢＹの信号が“Ｌ”状態から“Ｈ”状態に立ち上がる。

以下、図１５におけるタイミングチャートに沿って動作の説明を行う。

タイミングｔ２１１において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＤ_ＣＭＤとしてｓｅｔ＿ｆｅａｔｕｒｅコマンドセットｍｏｄｅｓｅｔを入力し、“ＱｕｅｕｅＢｕｓｙＭｏｄｅ”を有効とする。

タイミングｔ２１２において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＤ_ＣＭＤとしてコマンドデータＣ１２１を入力する。ここで、タイミングｔ２１２においては、端子ＲＹ／／ＢＹの信号が“Ｈ”状態である。従って、コマンドデータＣ１２１は、キューレジスタＱＲには転送されず、コマンドレジスタＣＭＲに格納される。

タイミングｔ２１３，ｔ２１４及びｔ２１５において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＤ_ＡＤＤとして、アドレスデータＡ１２１，Ａ１２２，Ａ１２３を入力する。ここで、タイミングｔ２１３，２１４，２１５においては、端子ＲＹ／／ＢＹの信号が“Ｈ”状態である。従って、アドレスデータＡ１２１，Ａ１２２，Ａ１２３は、キューレジスタＱＲには転送されず、アドレスレジスタＡＤＲに格納される。

タイミングｔ２１６において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＤ_ＣＭＤとしてコマンドデータＣ１２２を入力する。ここで、タイミングｔ２１６においては、端子ＲＹ／／ＢＹの信号が“Ｈ”状態である。従って、コマンドデータＣ１２２は、キューレジスタＱＲには転送されず、コマンドレジスタＣＭＲに格納される。

タイミングｔ２１７において、コマンドセットＣｍｄＯＰ２に従い、内部動作ＯＰ２の実行が開始される。また、これに伴い、端子ＲＹ／／ＢＹの信号が“Ｌ”状態となる。

タイミングｔ２１８において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＤ_ＣＭＤとしてコマンドデータＣ１２１を入力する。ここで、タイミングｔ２１８においては、端子ＲＹ／／ＢＹの信号が“Ｌ”状態である。従って、コマンドデータＣ１２１の入力に伴い、キューレジスタＱＲ内の、１番目のレジスタ列にコマンドデータＣ２２１及び“Ｈ”が格納される。

タイミングｔ２１９，ｔ２２０及びｔ２２１において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＤ_ＡＤＤとして、アドレスデータＡ１２１´，Ａ１２２´，Ａ１２３´を入力する。アドレスデータＡ１２１´，Ａ１２２´，Ａ１２３´は、例えば、タイミングｔ２１３からタイミングｔ２１５にかけて入力されたアドレスデータＡ１２１，Ａ１２２，Ａ１２３とは異なるアドレスを指定するものであっても良い。ここで、タイミングｔ２１９，２２０，２２１においては、端子ＲＹ／／ＢＹの信号が“Ｌ”状態である。従って、アドレスデータＡ１２１´，Ａ１２２´，Ａ１２３´の入力に伴い、キューレジスタＱＲ内の、１番目のレジスタ列にアドレスデータＡ１２３´及び“Ｌ”が格納され、２番目のレジスタ列にアドレスデータＡ１２２´及び“Ｌ”が格納され、３番目のレジスタ列にアドレスデータＡ１２１´及び“Ｌ”が格納され、４番目のレジスタ列にコマンドデータＣ１２１及び“Ｈ”が格納される。

タイミングｔ２２２において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＤ_ＣＭＤとしてコマンドデータＣ１２２を入力する。ここで、タイミングｔ２２２においては、端子ＲＹ／／ＢＹの信号が“Ｌ”状態である。従って、コマンドデータＣ１２２の入力に伴い、キューレジスタＱＲ内の、１番目のレジスタ列にコマンドデータＣ１２２及び“Ｈ”が格納され、２番目のレジスタ列にアドレスデータＡ１２３´及び“Ｌ”が格納され、３番目のレジスタ列にアドレスデータＡ１２２´及び“Ｌ”が格納され、４番目のレジスタ列にアドレスデータＡ１２１´及び“Ｌ”が格納され、５番目のレジスタ列にコマンドデータＣ１２１及び“Ｈ”が格納される。

タイミングｔ２２３において、内部動作ＯＰ２の実行が終了する。また、これに伴い、Ｑエンド動作及びＱ実行動作が自動的に実行され、キューレジスタＱＲに格納されたコマンドセットＣｍｄＯＰ２´に対応する内部動作ＯＰ２´の実行が開始される。

尚、図１５の例では内部動作ＯＰ２の実行が終了したタイミングでＱ実行動作が実行されているが、Ｑ実行動作が実行されるタイミングは、内部動作ＯＰ２の実行が終了する直前のタイミングであっても良い。この様なタイミングは、例えば、内部動作ＯＰ２の実行が実質的に終了し、メモリセルアレイＭＣＡ内の配線の電圧等を、内部動作が実行されていないときの電圧等に戻す期間（以下、「リカバリ期間」と呼ぶ。）等における所定のタイミングであっても良い。

［効果］
本実施形態に係る半導体記憶装置によれば、端子ＲＹ／／ＢＹの信号に応じてキューレジスタＱＲへのデータの格納を行うために、コマンドデータＣ８１１，Ｃ８１２を入力する必要がない。また、Ｑ実行動作に際して、コマンドデータＣ８１３を入力する必要が無い。従って、従来と同数のコマンドの入力によってキューレジスタＱＲにコマンドセットを入力することが可能となる。従って、半導体記憶装置の動作の高速化を実現可能である。

また、本実施形態に係る半導体記憶装置によれば、端子ＲＹ／／ＢＹの信号が“Ｌ”状態の場合にコマンドセットを入力することが可能である。従って、端子ＲＹ／／ＢＹの信号が“Ｈ”状態に立ち上がるのを待ってからコマンドセットを入力する場合と比較して、半導体記憶装置の動作の高速化を実現可能である。

［第３実施形態］
次に、第３実施形態に係る半導体記憶装置について、図１６を参照して説明する。図１６は、本実施形態に係る半導体記憶装置の動作について説明するためのタイミングチャートである。

第３実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第１実施形態に係る半導体記憶装置は、レディ期間中のみにおいてキューレジスタＱＲへのコマンドセットの入力が可能となる様に構成されていた。一方、第３実施形態に係る半導体記憶装置は、ビジー期間中においてもキューレジスタＱＲへのコマンドセットの入力が可能となる様に構成されている。

以下、図１６におけるタイミングチャートに沿って動作の説明を行う。

図１６に例示する動作は、タイミングｔ２１７までは図１５に例示した動作と同様に実行されている。

タイミングｔ３１１において、Ｑセット動作を指示するコマンドデータＣ８１１が入力され、タイミングｔ３１２からタイミングｔ３１６にかけてコマンドセットＣｍｄＯＰ２´が入力され、タイミングｔ３１７においてＱエンド動作を指示するコマンドデータＣ８１２が入力されている。

タイミングｔ３１８において、内部動作ＯＰ２の実行が終了する。また、これに伴い、端子ＲＹ／／ＢＹの信号が“Ｌ”状態から“Ｈ”状態に立ち上がる。

タイミングｔ３１９において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＤ_ＣＭＤとして、Ｑ実行動作を指示するコマンドデータＣ８１３を入力する。

タイミングｔ３２０において、内部動作ＯＰ２´の実行が開始される。また、内部動作ＯＰ２´の実行の開始に伴い、端子ＲＹ／／ＢＹの信号が“Ｈ”状態から“Ｌ”状態に立ち下がる。

尚、本実施形態においてキューレジスタＱＲに書込動作を指示するコマンドセットＣｍｄＯＰ１を入力する場合には、図１４の例と同様に、書込動作に対応するデータＤＡＴ１を別途入力する。

例えば図１７の例では、タイミングｔ３３１からタイミングｔ３３２にかけてコマンドセットＣｍｄＯＰ１が入力され、タイミングｔ３３３において書込動作（内部動作ＯＰ１）が開始されている。また、これに伴い、端子ＲＹ／／ＢＹの信号が“Ｈ”状態から“Ｌ”状態に立ち下がっている。

また、例えば、図１７の例では、タイミングｔ３３４においてＱセット動作を指示するコマンドデータＣ８１１が入力され、タイミングｔ３３５からタイミングｔ３３６にかけてコマンドセットＣｍｄＯＰ１´が入力され、タイミングｔ３３７においてＱエンド動作を指示するコマンドデータＣ８１２が入力されている。ここで、本実施形態においては、コマンドセットＣｍｄＯＰ１´のうち、コマンドデータに対応するコマンドデータＣ１１１及びコマンドデータＣ１１２、並びに、アドレスデータに対応するアドレスデータＡ１１１～Ａ１１５のみがキューレジスタＱＲに格納され、データＤＡＴ２（データＤ１１１，Ｄ１１２，Ｄ１１３…）はキューレジスタＱＲに格納されない。

また、例えば、図１７の例では、タイミングｔ３３８において書込動作（内部動作ＯＰ１）が終了し、端子ＲＹ／／ＢＹの信号が“Ｌ”状態から“Ｈ”状態に立ち上がっている。また、タイミングｔ３３９においてステータスリード動作を指示するコマンドデータＣ１１３が入力されている。

また、例えば、図１７の例では、タイミングｔ３４０においてデータ入力の開始を指示するコマンドデータＣ８１４が入力され、タイミングｔ３４１からタイミングｔ３４３の前のタイミングにかけてコマンドセットＣｍｄＯＰ１´に含まれるデータＤＡＴ２（データＤ１１１，Ｄ１１２…）が入力され、タイミングｔ３４３においてデータ入力の終了を指示するコマンドデータＣ８１５が入力されている。

また、例えば、図１７の例では、タイミングｔ３４４においてＱ実行動作を指示するコマンドデータＣ８１３が入力されている。これに伴い、タイミングｔ３４５において、書込動作（内部動作ＯＰ１´）が開始されている。また、これに伴い、端子ＲＹ／／ＢＹの信号が“Ｈ”状態から“Ｌ”状態に立ち下がっている。

［効果］
本実施形態に係る半導体記憶装置によれば、端子ＲＹ／／ＢＹの信号が“Ｌ”状態の場合にコマンドセットを入力することが可能である。従って、端子ＲＹ／／ＢＹの信号が“Ｈ”状態に立ち上がるのを待ってからコマンドセットを入力する場合と比較して、半導体記憶装置の動作の高速化を実現可能である。

［第４実施形態］
次に、第４実施形態に係る半導体記憶装置について、図１８を参照して説明する。図１８は、本実施形態に係る半導体記憶装置の動作について説明するためのタイミングチャートである。

第４実施形態に係る半導体記憶装置は、基本的には第３実施形態に係る半導体記憶装置と同様に構成されている。ただし、第３実施形態に係る半導体記憶装置は、第１の内部動作の終了後、レディ期間中にコマンドデータＣ８１３を入力することにより、第２の内部動作を実行する様に構成されていた。一方、第４実施形態に係る半導体記憶装置は、第１の内部動作の実行中、ビジー期間中にコマンドデータＣ８４２を入力することにより、第１の内部動作の終了後、自動的に第２の内部動作が実行される様に構成されている。

以下、図１８におけるタイミングチャートに沿って動作の説明を行う。

図１８に例示する動作は、タイミングｔ３１６までは図１３に例示した動作と同様に実行されている。

タイミングｔ４０１において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＤ_ＣＭＤとして、コマンドデータＣ８１２のかわりに、コマンドデータＣ８４２を入力する。コマンドデータＣ８４２は、現在実行中の内部動作の終了に応じて、現在入力中のコマンドデータに対応する内部動作を自動的に実行する旨を指示するコマンドである。

タイミングｔ４０２において、内部動作ＯＰ２の実行が終了する。また、これに伴い、Ｑ実行動作が実行され、内部動作ＯＰ２´の実行が開始される。

尚、図１８の例では内部動作ＯＰ２の実行が終了したタイミングでＱ実行動作が実行されているが、Ｑ実行動作が実行されるタイミングは、内部動作ＯＰ２の実行が終了する直前のタイミングであっても良い。この様なタイミングは、例えば、リカバリ期間等における所定のタイミングであっても良い。

［効果］
本実施形態に係る半導体記憶装置によれば、実行中の内部動作の終了後に、Ｑ実行動作に対応するコマンドデータＣ８１３を入力することなく、キューレジスタＱＲに格納されたコマンドセットに対応する動作を実行可能である。従って、第３実施形態と比較して、半導体記憶装置の動作の更なる高速化を実現可能である。

また、例えば、コマンドの区別によって図１６に例示した様な動作と図１８に例示した様な動作との双方を実行可能な態様を採用することにより、半導体記憶装置の操作性の向上を実現可能である。

［第５実施形態］
次に、第５実施形態に係る半導体記憶装置について、図１９を参照して説明する。図１９は、本実施形態に係るメモリダイＭＤ´の構成を示す模式的なブロック図である。

第５実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、図１９に示す様に、第５実施形態に係る入出力回路Ｉ／Ｏは、データ信号入出力端子ＤＱ０～ＤＱ７及びトグル信号入出力端子ＤＱＳ，／ＤＱＳに加えて、データ信号入力端子Ｘ１を備えている。データ信号入力端子Ｘ１は、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。第５実施形態においては、キューレジスタＱＲにコマンドセットを入力する際、このデータ信号入力端子Ｘ１が利用される。

データ信号入力端子Ｘ１は、レディ期間中でもビジー期間中でも入力を受付可能な、データ信号入出力端子ＤＱ０～ＤＱ７とは異なる端子である。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力される８ビットのデータは、コントローラダイＣＤからメモリダイＭＤ´にパラレルに入力される。即ち、外部制御端子／ＷＥ又はトグル信号入出力端子ＤＱＳ，／ＤＱＳの信号が１回切り替わると、８ビットのデータが同時に入力される。一方、データ信号入力端子Ｘ１を介して入力される８ビットのデータは、コントローラダイＣＤからメモリダイＭＤにシリアルに入力される。即ち、外部制御端子／ＷＥ又はトグル信号入出力端子ＤＱＳ，／ＤＱＳの信号が１回切り替わるごとに、１ビットずつ順番に入力される。

図２０は、本実施形態に係る半導体記憶装置の動作について説明するためのタイミングチャートである。

以下、図２０におけるタイミングチャートに沿って動作の説明を行う。

図２０に例示する動作は、タイミングｔ２１７までは図１５に例示した動作と同様に実行されている。

タイミングｔ５０１からタイミングｔ５０２にかけてコマンドデータＣ８１１を構成する８ビットのデータが、データ信号入力端子Ｘ１を介して１ビットずつ順番に入力される。

タイミングｔ５０３からタイミングｔ５０４よりも前のタイミングにかけて、コマンドセットＣｍｄＯＰ２´を構成する５×８ビットのデータ、及び、コマンドデータＣ８１２を構成する１×８ビットのデータが、データ信号入力端子Ｘ１を介して１ビットずつ順番に入力される。また、図２０の例では、タイミングｔ５０３において、ステータスリード動作を指示するコマンドデータＣ１１３が入力されている。

タイミングｔ５０４において、内部動作ＯＰ２の実行が終了する。また、内部動作ＯＰ２の終了に伴い、端子ＲＹ／／ＢＹの信号が“Ｌ”状態から“Ｈ”状態に立ち上がる。

タイミングｔ５０５において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＤ_ＣＭＤとして、Ｑ実行動作を指示するコマンドデータＣ８１３を入力する。

タイミングｔ５０６において、内部動作ＯＰ２´の実行が開始される。また、内部動作ＯＰ２´の実行の開始に伴い、端子ＲＹ／／ＢＹの信号が“Ｈ”状態から“Ｌ”状態に立ち下がる。

尚、図２０の例では、データ信号入力端子Ｘ１を介して、コマンドデータＣ８１１、コマンドセットＣｍｄＯＰ２´及びコマンドデータＣ８１２を入力する例を想定している。しかしながら、コマンドデータＣ８１２のかわりに、コマンドデータＣ８４２を入力しても良い。また、この様な場合、Ｑ実行動作が実行されるタイミングは、内部動作ＯＰ２の実行が終了したタイミングでも良いし、内部動作ＯＰ２の実行が終了する直前のタイミングであっても良い。

また、図２０に示す例では、コマンドデータＣ８１１等を用いてコマンドセットＣｍｄＯＰ２´を入力する例を示している。しかしながら、例えば、データ信号入力端子Ｘ１を介して入力されたコマンドデータＤ_ＣＭＤ及びアドレスデータＤ_ＡＤＤを自動的にキューレジスタＱＲに転送することも可能である。

［効果］
本実施形態に係る半導体記憶装置によれば、キューレジスタＱＲに格納されるコマンドセットの入力が、データ信号入力端子Ｘ１を介して実行される。従って、キューレジスタＱＲに格納されるコマンドセットの入力と並行して、ステータスリード動作等の他の動作を実行可能である。従って、第１実施形態と比較して、半導体記憶装置の動作の更なる高速化を実現可能である。

［第６実施形態］
次に、第６実施形態に係る半導体記憶装置について、図２１を参照して説明する。図２１は、本実施形態に係るメモリダイＭＤ´´の構成を示す模式的なブロック図である。

第６実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、図２１に示す様に、第６実施形態に係るメモリダイＭＤ´´は、図４等を参照して説明したメモリセルアレイＭＣＡに対応する２つのメモリセルアレイＭＣＡ１，ＭＣＡ２と、センスアンプモジュールＳＡＭに対応する２つのセンスアンプモジュールＳＡＭ１，ＳＡＭ２と、キャッシュメモリＣＭに対応する２つのキャッシュメモリＣＭ１，ＣＭ２と、を備えている。２つのメモリセルアレイＭＣＡ１，ＭＣＡ２は、例えば、上述したプレーンアドレスがお互いに異なる。センスアンプモジュールＳＡＭ１，ＳＡＭ２は、それぞれ、メモリセルアレイＭＣＡ１，ＭＣＡ２に接続されている。キャッシュメモリＣＭ１，ＣＭ２は、それぞれ、センスアンプモジュールＳＡＭ１，ＳＡＭ２に接続されている。また、本実施形態に係る入出力回路Ｉ／Ｏは、それぞれ、キャッシュメモリＣＭ１，ＣＭ２に接続されている。

図２２は、本実施形態に係る半導体記憶装置の動作について説明するためのタイミングチャート、及び、この動作の実行時にキャッシュメモリＣＭ１，ＣＭ２内部に格納されるデータを示す模式図である。

図１７を参照して説明した様に、第３実施形態に係る半導体記憶装置においては、キューレジスタＱＲに書込動作を指示するコマンドセットＣｍｄＯＰ１´を入力する際、このコマンドセットＣｍｄＯＰ１´のうち、コマンドデータに対応するコマンドデータＣ１１１及びコマンドデータＣ１１２、並びに、アドレスデータに対応するアドレスデータＡ１１１～Ａ１１５のみがキューレジスタＱＲに格納され、データＤＡＴ２（データＤ１１１，Ｄ１１２，Ｄ１１３…）はキューレジスタＱＲに格納されていなかった。

一方、第６実施形態に係る半導体記憶装置においては、キューレジスタＱＲに書込動作を指示するコマンドセットＣｍｄＯＰ１´を入力する際、このコマンドセットＣｍｄＯＰ１´に含まれるプレーンアドレスが、現在実行中の内部動作ＯＰ１に対応するプレーンアドレスと一致するか否か判定する。もしプレーンアドレスが一致した場合には、図１７を参照して説明した様に、内部動作ＯＰ１の実行後にデータＤＡＴ２を別途入力する。もしプレーンアドレスが一致しなかった場合には、図２２に例示する様に、コマンドセットＣｍｄＯＰ１´に対応するキャッシュメモリＣＭ１又はキャッシュメモリＣＭ２に、データＤＡＴ２を格納する。

以下、図２２におけるタイミングチャートに沿って動作の説明を行う。

図２２に例示する動作は、タイミングｔ３３９までは図１７に例示した動作と同様に実行されている。ただし、図１７に例示した動作と異なり、タイミングｔ３３５からタイミングｔ３３６の間に入力されたデータＤＡＴ２は、キャッシュメモリＣＭ２に格納されている。

タイミングｔ６０１では、内部動作ＯＰ１が終了した後、データＤＡＴ２を入力することなく、コマンドデータＤ_ＣＭＤとして、Ｑ実行動作を指示するコマンドデータＣ８１３を入力する。

タイミングｔ６０２において、内部動作ＯＰ１´の実行が開始される。また、これに伴い、端子ＲＹ／／ＢＹの信号が“Ｈ”状態から“Ｌ”状態に立ち下がる。

尚、図２２では、書込動作の実行中に書込動作を指示するコマンドセットＣｍｄＯＰ１´を入力する例について説明した。しかしながら、この様な動作は、例えば、読出動作又は消去動作の実行中に書込動作を指示するコマンドセットＣｍｄＯＰ１´を入力する場合にも、実行可能である。また、消去動作においてはキャッシュメモリＣＭ１，ＣＭ２を使用しない場合もある。この様な消去動作の実行中に書込動作を指示するコマンドセットＣｍｄＯＰ１´を入力する場合には、プレーンアドレスが一致する場合であっても、図２２に例示した様な動作と同様の動作を実行可能である。

また、図２２に示す例では、コマンドセットＣｍｄＯＰ１´の実行後に、Ｑエンド動作を指示するコマンドデータＣ８１２を入力する例を想定している。しかしながら、コマンドデータＣ８１２のかわりに、コマンドデータＣ８４２を入力しても良い。また、この様な場合、Ｑ実行動作が実行されるタイミングは、内部動作ＯＰ１の実行が終了したタイミングでも良いし、内部動作ＯＰ１の実行が終了する直前のタイミングであっても良い。

また、図２２に示す例では、コマンドデータＣ８１１等を用いてコマンドセットＣｍｄＯＰ１´を入力する例を示している。しかしながら、例えば、図１５を参照して説明した様な動作モードにおいて図２２を参照して説明した様な動作を実行しても良い。また、図１９を参照して説明した様なデータ信号入力端子Ｘ１を用いてコマンドセットＣｍｄＯＰ１´を入力する場合であっても、図２２を参照して説明した様な動作を実行しても良い。

［第７実施形態］
次に、第７実施形態に係る半導体記憶装置について、図２３を参照して説明する。図２３は、本実施形態に係る半導体記憶装置の構成を示す模式的なブロック図である。

第７実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、図２３に示す様に、第７実施形態に係る半導体記憶装置は、図７を参照したキューレジスタＱＲ及びキューレジスタ制御回路ＱＲＣのかわりに、キューレジスタＱＲ´と、キューレジスタ制御回路ＱＲＣａ，ＱＲＣｂと、を備えている。

キューレジスタＱＲ´は、パスＳ１０３´及びパスＳ１０４´を介してアドレスレジスタＡＤＲへ、パスＳ１０５´及びパスＳ１０６´を介してコマンドレジスタＣＭＲへ接続され、アドレスレジスタＡＤＲ及びコマンドレジスタＣＭＲと双方向にデータの入出力を行う。

パスＳ１０３´，Ｓ１０４´，Ｓ１０５´，Ｓ１０６´は、基本的には、パスＳ１０３，Ｓ１０４，Ｓ１０５，Ｓ１０６（図７）と同様に構成されている。ただし、パスＳ１０３´，Ｓ１０４´，Ｓ１０５´，Ｓ１０６´は、スイッチ回路等を含んでいなくても良い。

キューレジスタＱＲ´は、図７を参照して説明した様な１つのレジスタ回路セットＲＧ１０４ではなく、２つのレジスタ回路セットＲＧ１０４ａ，ＲＧ１０４ｂを備えている。これら２つのレジスタ回路セットＲＧ１０４ａ，ＲＧ１０４ｂは、それぞれ、図７を参照して説明したレジスタ回路セットＲＧ１０４と同様に構成されている。

また、キューレジスタＱＲ´は、レジスタ回路セットＲＧ１０４ａと、パスＳ１０３´，Ｓ１０４´，Ｓ１０５´，Ｓ１０６´と、の間に設けられたスイッチ回路ＳＷａを備えている。また、キューレジスタＱＲ´は、レジスタ回路セットＲＧ１０４ｂと、パスＳ１０３´，Ｓ１０４´，Ｓ１０５´，Ｓ１０６´と、の間に設けられたスイッチ回路ＳＷｂを備えている。スイッチ回路ＳＷａ，ＳＷｂは、例えば、パスＳ１０３，Ｓ１０４，Ｓ１０５，Ｓ１０６（図７）に含まれるスイッチ回路に対応する構成を含んでいても良い。

キューレジスタ制御回路ＱＲＣａ，ＱＲＣｂは、それぞれ、図７を参照して説明したキューレジスタ制御回路ＱＲＣと同様に構成されている。キューレジスタ制御回路ＱＲＣａ，ＱＲＣｂは、それぞれ、コマンドレジスタＣＭＲにパスＳ１０７ａ，Ｓ１０７ｂを介して接続される。また、キューレジスタ制御回路ＱＲＣａは、パスＳ２０４ａを介して、レジスタ回路セットＲＧ１０４ａ及びスイッチ回路ＳＷａに接続される。また、キューレジスタ制御回路ＱＲＣｂは、パスＳ２０４ｂを介して、レジスタ回路セットＲＧ１０４ｂ及びスイッチ回路ＳＷｂに接続される。パスＳ２０４ａ，Ｓ２０４ｂは、それぞれ、図７を参照して説明したパスＳ２０１，Ｓ２０２，Ｓ２０３に対応する構成を含んでいる。

図２４及び図２５は、本実施形態に係る半導体記憶装置の動作について説明するためのタイミングチャートである。

第７実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に動作する。ただし、第７実施形態に係る半導体記憶装置は、レジスタ回路セットＲＧ１０４ａに対するＱセット動作、Ｑエンド動作、Ｑ実行動作及びＱリセット動作と、レジスタ回路セットＲＧ１０４ｂに対するＱセット動作、Ｑエンド動作、Ｑ実行動作及びＱリセット動作と、を独立して実行可能である。

例えば、図２４に示す様に、第７実施形態に係る半導体記憶装置は、コマンドデータＣ８ａ１の入力によってレジスタ回路セットＲＧ１０４ａに対するＱセット動作を実行可能であり、コマンドデータＣ８ａ２の入力によってレジスタ回路セットＲＧ１０４ａに対するＱエンド動作を実行可能であり、コマンドデータＣ８ａ３の入力によってレジスタ回路セットＲＧ１０４ａに対するＱ実行動作を実行可能であり、コマンドデータＣ８ａ４の入力によってレジスタ回路セットＲＧ１０４ａに対するＱリセット動作を実行可能である。

尚、図２４の例では、タイミングｔ７ａ１においてコマンドデータＣ８ａ１が入力され、タイミングｔ７ａ２からタイミングｔ７ａ６にかけてコマンドセットＣｍｄＯＰ０が入力され、タイミングｔ７ａ７においてコマンドデータＣ８ａ２が入力されている。これにより、レジスタ回路セットＲＧ１０４ａにコマンドセットＣｍｄＯＰ０が格納されている。また、図２４の例では、タイミングｔ７ａ８においてコマンドデータＣ８ａ３が入力され、これによって読出動作（内部動作ＯＰ０）が開始されている。また、図２４の例では、タイミングｔ７ａ９においてコマンドデータＣ８ａ４が入力され、これによってレジスタ回路セットＲＧ１０４ａに格納されたコマンドセットＣｍｄＯＰ０が消去されている。

また、例えば、図２５に示す様に、第７実施形態に係る半導体記憶装置は、コマンドデータＣ８ｂ１の入力によってレジスタ回路セットＲＧ１０４ｂに対するＱセット動作を実行可能であり、コマンドデータＣ８ｂ２の入力によってレジスタ回路セットＲＧ１０４ｂに対するＱエンド動作を実行可能であり、コマンドデータＣ８ｂ３の入力によってレジスタ回路セットＲＧ１０４ｂに対するＱ実行動作を実行可能であり、コマンドデータＣ８ｂ４の入力によってレジスタ回路セットＲＧ１０４ｂに対するＱリセット動作を実行可能である。

尚、図２５の例では、タイミングｔ７ｂ１においてコマンドデータＣ８ｂ１が入力され、タイミングｔ７ｂ２からタイミングｔ７ｂ６にかけてコマンドセットＣｍｄＯＰ０が入力され、タイミングｔ７ｂ７においてコマンドデータＣ８ｂ２が入力されている。これにより、レジスタ回路セットＲＧ１０４ｂにコマンドセットＣｍｄＯＰ０が格納されている。また、図２５の例では、タイミングｔ７ｂ８においてコマンドデータＣ８ｂ３が入力され、これによって読出動作（内部動作ＯＰ０）が開始されている。また、図２５の例では、タイミングｔ７ｂ９においてコマンドデータＣ８ｂ４が入力され、これによってレジスタ回路セットＲＧ１０４ｂに格納されたコマンドセットＣｍｄＯＰ０が消去されている。

上述の通り、図２４に例示した様な動作と、図２５に例示した様な動作とは、独立して実行可能である。従って、例えば、図２４のタイミングｔ７ａ７とタイミングｔ７ａ８との間、又は、タイミングｔ７ａ８とタイミングｔ７ａ９との間に、図２５のタイミングｔ７ｂ１からタイミングｔ７ｂ７に対応する動作、タイミングｔ７ｂ８に対応する動作、及び、タイミングｔ７ｂ９に対応する動作の少なくとも一つを実行する様なことも可能である。

尚、図２４及び図２５に示す例では、コマンドデータＣ８ａ１，Ｃ８ｂ１等を用いてコマンドセットＣｍｄＯＰ０を入力する例を示している。しかしながら、例えば、図１５を参照して説明した様な動作モードにおいて図２４及び図２５を参照して説明した様な動作を実行しても良い。また、図１９を参照して説明した様なデータ信号入力端子Ｘ１を用いてコマンドセットＣｍｄＯＰ０を入力する場合であっても、図２４及び図２５に示す様な動作を実行しても良い。

また、図２４及び図２５に示す例では、レジスタ回路セットＲＧ１０４ａ，ＲＧ１０４ｂに対してＱ実行動作を実行する場合に、コマンドデータＣ８ａ３，Ｃ８ｂ３を入力する例を示している。しかしながら、例えば、レジスタ回路セットＲＧ１０４ａ，ＲＧ１０４ｂに対するＱ実行動作は、図１５を参照して説明した様な動作モード、図１８を参照して説明したコマンドデータＣ８４２に対応するコマンド等により、自動で実行されても良い。

この様な場合には、例えば、ビジー期間中に最初に入力された第１のコマンドセットがレジスタ回路セットＲＧ１０４ａに入力しても良い。また、第１のコマンドセットに対応する第１の内部動作の実行が開始される前に第２のコマンドセットが入力された場合には、この第２のコマンドセットがレジスタ回路セットＲＧ１０４ｂに入力されても良い。また、第１のコマンドセットの入力時に実行中だった内部動作が終了するタイミング、又は、終了する直前のタイミングで、第１のコマンドセットに対応する第１の内部動作が実行されても良い。更に、第１の内部動作が終了するタイミング、又は、終了する直前のタイミングで、第２のコマンドセットに対応する第２の内部動作が実行されても良い。また、例えば、第１の内部動作が開始されたタイミングよりも後に、第３のコマンドセットが更に入力された場合には、この第３のコマンドセットがレジスタ回路セットＲＧ１０４ａに入力されても良い。また、第２の内部動作が終了するタイミング、又は、終了する直前のタイミングで、第３のコマンドセットに対応する第３の内部動作が実行されても良い。

また、本実施形態に係る半導体記憶装置において書込動作を実行する場合においても、図２１及び図２２を参照して説明した様な動作を実行可能である。

［第８実施形態］
次に、第８実施形態に係る半導体記憶装置について、図２６を参照して説明する。図２６は、本実施形態に係る半導体記憶装置の構成を示す模式的なブロック図である。

第８実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、図２６に示す様に、第８実施形態に係る半導体記憶装置は、図７を参照したキューレジスタＱＲのかわりにキューレジスタＱＲ´´を備えている。また、第８実施形態に係る半導体記憶装置は、キューレジスタ選択回路ＱＲＳを備える。

キューレジスタＱＲ´´は、パスＳ１０３´及びパスＳ１０４´を介してアドレスレジスタＡＤＲへ、パスＳ１０５´及びパスＳ１０６´を介してコマンドレジスタＣＭＲへ接続され、アドレスレジスタＡＤＲ及びコマンドレジスタＣＭＲと双方向にデータの入出力を行う。

キューレジスタＱＲ´´は、図７を参照して説明した様な１つのレジスタ回路セットＲＧ１０４ではなく、ｍ（ｍは２以上の自然数）個のレジスタ回路セットＲＧ１０４_１～ＲＧ１０４_ｍを備えている。ｍ個のレジスタ回路セットＲＧ１０４_１～ＲＧ１０４_ｍは、それぞれ、図７を参照して説明したレジスタ回路セットＲＧ１０４と同様に構成されている。

また、キューレジスタＱＲ´´は、レジスタ回路セットＲＧ１０４_１～ＲＧ１０４_ｍと、パスＳ１０３´，Ｓ１０４´，Ｓ１０５´，Ｓ１０６´と、の間に設けられたｍ個のスイッチ回路ＳＷ_１Ａ～ＳＷ_ｍＡを備えている。スイッチ回路ＳＷ_１Ａ～ＳＷ_ｍＡは、例えば、パスＳ１０３，Ｓ１０４，Ｓ１０５，Ｓ１０６（図７）に含まれるスイッチ回路に対応する構成を含んでいても良い。

また、キューレジスタＱＲ´´は、レジスタ回路セットＲＧ１０４_１～ＲＧ１０４_ｍと、パスＳ２０４と、の間に設けられたｍ個のスイッチ回路ＳＷ_１Ｂ～ＳＷ_ｍＢを備えている。スイッチ回路ＳＷ_１Ｂ～ＳＷ_ｍＢは、例えば、図７を参照して説明したパスＳ２０１，Ｓ２０２，Ｓ２０３に含まれるスイッチ回路に対応する構成を含んでいても良い。

キューレジスタ選択回路ＱＲＳは、パスＳ２０５を介して、ｍ個のスイッチ回路ＳＷ_１Ｂ～ＳＷ_ｍＢに接続されている。パスＳ２０５は、例えば、ｍ本の配線を含んでいても良い。キューレジスタ選択回路ＱＲＳは、例えば、これらｍ本の配線に接続されたＭＯＳトランジスタ等を含んでいても良い。

図２７は、本実施形態に係る半導体記憶装置の動作について説明するためのタイミングチャートである。

第８実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に動作する。ただし、第８実施形態に係る半導体記憶装置は、ｍ個のレジスタ回路セットＲＧ１０４_１～ＲＧ１０４_ｍについてＱセット動作、Ｑエンド動作、Ｑ実行動作及びＱリセット動作を独立して実行可能である。

例えば、図２７に示す様に、第８実施形態に係る半導体記憶装置は、コマンドデータＣ８１１及びコマンドデータＣ８ｋ１（ｋは、１以上ｍ以下の整数）の入力によってｋ番目のレジスタ回路セットＲＧ１０４_ｋに対するＱセット動作を実行可能であり、コマンドデータＣ８１２及びコマンドデータＣ８ｋ１の入力によってｋ番目のレジスタ回路セットＲＧ１０４_ｋに対するＱエンド動作を実行可能であり、コマンドデータＣ８１３及びコマンドデータＣ８ｋ１の入力によってｋ番目のレジスタ回路セットＲＧ１０４_ｋに対するＱ実行動作を実行可能であり、コマンドデータＣ８１４及びコマンドデータＣ８ｋ１の入力によってｋ番目のレジスタ回路セットＲＧ１０４_ｋに対するＱリセット動作を実行可能である。

コマンドデータＣ８ｋ１は、ｍ個のレジスタ回路セットＲＧ１０４_１～ＲＧ１０４_ｍのうちの、いずれに対してアクセスを行うか指定するコマンドである。

尚、図２７の例では、タイミングｔ８０１においてコマンドデータＣ８１１が入力され、タイミングｔ８０２においてコマンドデータＣ８ｋ１が入力され、タイミングｔ８０３からタイミングｔ８０７にかけてコマンドセットＣｍｄＯＰ０が入力され、タイミングｔ８０８においてコマンドデータＣ８１２が入力され、タイミングｔ８０９においてコマンドデータＣ８ｋ１が入力されている。これにより、レジスタ回路セットＲＧ１０４_ｋにコマンドセットＣｍｄＯＰ０が格納されている。また、図２７の例では、タイミングｔ８１０においてコマンドデータＣ８１３が入力され、タイミングｔ８１１においてコマンドデータＣ８ｋ１が入力され、これによって読出動作（内部動作ＯＰ０）が開始されている。また、図２７の例では、タイミングｔ８１２においてコマンドデータＣ８１４が入力され、タイミングｔ８１３においてコマンドデータＣ８ｋ１が入力され、これによってレジスタ回路セットＲＧ１０４_ｋに格納されたコマンドセットＣｍｄＯＰ０が消去されている。

尚、図２７に示す例では、タイミングｔ８０９において、Ｑエンド動作を実行する場合にもコマンドデータＣ８ｋ１が入力されている。しかしながら、例えば、Ｑエンド動作を実行する場合にはコマンドデータＣ８ｋ１の入力を省略可能としても良い。また、図２７に示す例では、タイミングｔ８１３において、Ｑリセット動作を実行する場合にもコマンドデータＣ８ｋ１が入力されている。しかしながら、例えば、Ｑリセット動作を実行する場合にはコマンドデータＣ８ｋ１の入力を省略可能とし、全てのレジスタ回路セットＲＧ１０４_ｋに対してＱリセット動作を実行する様にしても良い。

また、第８実施形態に係る半導体記憶装置では、動作モードの設定等により、動作可能なレジスタ回路セットＲＧ１０４の数を指定出来る様にしても良い。この場合には、例えば、ｍ個のレジスタ回路セットＲＧ１０４_１～ＲＧ１０４_ｍを全て動作させても良いし、１つのみ動作させても良いし、全てを動作させなくても良い。

また、図２７に示す例では、コマンドデータＣ８１１等を用いてコマンドセットＣｍｄＯＰ０を入力する例を示している。しかしながら、例えば、本実施形態に係る半導体記憶装置は、図１５を参照して説明した様な動作モードにおいて動作させても良い。また、本実施形態に係る半導体記憶装置において、図１９を参照して説明した様なデータ信号入力端子Ｘ１を用いてコマンドセットＣｍｄＯＰ０´を入力しても良い。

また、図２７に示す例では、レジスタ回路セットＲＧ１０４_１～ＲＧ１０４_ｍに対してＱ実行動作を実行する場合に、コマンドデータＣ８１３及びコマンドデータＣ８ｋ１を入力する例を示している。しかしながら、例えば、レジスタ回路セットＲＧ１０４_１～ＲＧ１０４_ｍに対するＱ実行動作は、図１５を参照して説明した様な動作モード、図１８を参照して説明したコマンドデータＣ８４２に対応するコマンド等により、自動で実行されても良い。

また、本実施形態に係る半導体記憶装置において書込動作を実行する場合においても、図２１及び図２２を参照して説明した様な動作を実行可能である。

［その他の実施形態］
以上の実施形態は、あくまでも例示であり、具体的な態様等は適宜変更可能である。

例えば、図２，３には、実装基板ＭＳＢに複数のメモリダイＭＤ及びコントローラダイＣＤが積層され、実装基板ＭＳＢ、複数のメモリダイＭＤ及びコントローラダイＣＤのパッド電極ＰがボンディングワイヤＢを介して接続されている例を示した。しかしながら、実装基板ＭＳＢ上の所定の領域にメモリダイＭＤを積層し、実装基板ＭＳＢ上の他の領域にコントローラダイＣＤを配置しても良い。また、メモリダイＭＤの全てを一か所に積層するのでなく、積層された複数のメモリダイＭＤを複数個所に分散して積層しても良い。また、全てのメモリダイＭＤを直接実装基板ＭＳＢ上に設けても良い。また、実装基板ＭＳＢ及び複数のメモリダイＭＤのパッド電極Ｐは、ボンディングワイヤＢでなく、他の電極や配線等によって接続されていても良い。例えば、メモリダイＭＤの基板等を貫通する電極、所謂ＴＳＶ（Through Silicon Via）電極等によって接続されていても良い。

また、例えば上述の例では、メモリセルアレイＭＣＡが、ゲート絶縁膜に電荷蓄積膜を含むメモリトランジスタを備える、いわゆるフラッシュメモリとして構成されていた。しかしながら、この様な構成はあくまでも例示に過ぎず、メモリセルアレイとしては種々の構成を適用可能である。例えば、メモリセルアレイは、ＧｅＳｂＴｅ等のカルコゲナイド膜を含み、書込動作に応じてカルコゲナイド膜の結晶状態が変化する相変化メモリであっても良い。また、メモリセルアレイは、対向配置された一対の強磁性膜と、これら強磁性膜の間に設けられたトンネル絶縁膜と、を含み、書込動作に応じて上記強磁性膜の磁化方向が変化するＭＲＡＭ（Magnetoresistive Random Access Memory）であっても良い。また、メモリセルアレイは、一対の電極と、これら電極の間に設けられた金属酸化物等と、を含み、書込動作に応じて酸素欠陥等のフィラメント等を介して上記電極同士が導通するＲｅＲＡＭ（Resistive Random Access Memory）であっても良い。また、メモリセルアレイは、キャパシタ及びトランジスタを備え、書込動作及び読出動作に際してキャパシタへの充放電を行うＤＲＡＭ（Dynamic Random Access Memory）であっても良い。また、メモリセルアレイは、その他の構成を有していても良い。

また、例えば上述の例では、コマンドレジスタＣＭＲに含まれるレジスタ列、及び、アドレスレジスタに含まれるレジスタ列のビット数が８ビットであり、キューレジスタＱＲに含まれる複数のレジスタ列のビット数が９ビットだった。即ち、キューレジスタＱＲに含まれるレジスタ列のビット数が、コマンドレジスタＣＭＲに含まれるレジスタ列、及び、アドレスレジスタに含まれるレジスタ列のビット数よりも１ビット多かった。しかしながら、キューレジスタＱＲに含まれるレジスタ列のビット数は、コマンドレジスタＣＭＲに含まれるレジスタ列、及び、アドレスレジスタに含まれるレジスタ列のビット数より、２ビット以上多くても良い。

また、例えば上述の例では、８ビットのデータ信号入出力端子ＤＱ０～ＤＱ７を介してコマンドセット、ユーザデータ等の入出力が実行される例について説明した。しかしながら、データ信号入出力端子の数は、適宜変更可能である。

同様に、図１９及び図２０を参照して説明した第５実施形態では、入出力回路Ｉ／Ｏに、データ信号入出力端子ＤＱ０～ＤＱ７に加えて、１ビットのデータに対応するデータ信号入力端子Ｘ１が設けられていた。また、この１ビットのデータに対応するデータ信号入力端子Ｘ１を介して、キューレジスタＱＲにコマンドセットを入力していた。しかしながら、例えば、入出力回路Ｉ／Ｏには、データ信号入出力端子ＤＱ０～ＤＱ７に加えて、２ビット以上のデータに対応するデータ信号入力端子を設けても良い。また、この２ビット以上のデータに対応するデータ信号入力端子を介して、キューレジスタＱＲにコマンドセットを入力しても良い。

［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ、ＰＣ…周辺回路、ＡＤＲ…アドレスレジスタ、ＣＭＲ…コマンドレジスタ、ＱＲ…キューレジスタ。

Claims (14)

1. 複数のメモリセルを含むメモリセルアレイと、
   前記メモリセルアレイに接続され、コマンドデータ及びアドレスデータを含むコマンドセットの入力に応じてユーザデータの入出力を行う周辺回路と
   を備え、
   前記周辺回路は、
   前記コマンドデータを構成するｎ（ｎは自然数）ビットのデータを保持可能なｎビットの第１レジスタ列を備えるコマンドレジスタと、
   前記アドレスデータを構成するｎビットのデータを保持可能なｎビットの第２レジスタ列を備えるアドレスレジスタと、
   少なくともｎ＋１ビットのデータを保持可能な第３レジスタ列を複数備え、前記第３レジスタ列は前記コマンドデータを構成するｎビットのデータ、及び、前記アドレスデータを構成するｎビットのデータを保持可能であるキューレジスタと
   を備える半導体記憶装置。
2. 前記第３レジスタ列は、
   前記第１レジスタ列及び前記第２レジスタ列に接続され、ｎビットのデータを保持可能な第１レジスタ回路と、
   少なくとも１ビットのデータを保持可能な第２レジスタ回路と
   を備える
   請求項１記載の半導体記憶装置。
3. 前記第１レジスタ回路と前記第１レジスタ列との間に接続された第１スイッチ回路と、
   前記第１レジスタ回路と前記第２レジスタ列との間に接続された第２スイッチ回路と
   を備え、
   前記第１レジスタ回路に保持されたデータが前記第１レジスタ列又は前記第２レジスタ列に転送される際、
   前記第２レジスタ回路に第１の情報が保持されていた場合に、前記第１スイッチ回路がＯＮ状態、前記第２スイッチ回路がＯＦＦ状態となり、
   前記第２レジスタ回路に第２の情報が保持されていた場合に、前記第１スイッチ回路がＯＦＦ状態、前記第２スイッチ回路がＯＮ状態となる
   請求項２記載の半導体記憶装置。
4. 前記第１レジスタ回路と前記第１レジスタ列との間に接続された第３スイッチ回路と、
   前記第１レジスタ回路と前記第２レジスタ列との間に接続された第４スイッチ回路と
   を備え、
   前記第１レジスタ回路にｎビットのデータが入力される際、
   前記第３スイッチ回路がＯＮ状態であり、前記第４スイッチ回路がＯＦＦ状態である場合に前記第２レジスタ回路に前記第１の情報が入力され、
   前記第３スイッチ回路がＯＦＦ状態であり、前記第４スイッチ回路がＯＮ状態である場合に前記第２レジスタ回路に前記第２の情報が入力される
   請求項３記載の半導体記憶装置。
5. 前記第３スイッチ回路は前記第１スイッチ回路としても機能し、
   前記第４スイッチ回路は前記第２スイッチ回路としても機能する
   請求項４記載の半導体記憶装置。
6. 第１のコマンドデータの入力に応じて、前記キューレジスタに保持されたコマンドセットを消去することなく、前記キューレジスタに保持されたコマンドセットに対応する内部動作を実行可能に構成されている
   請求項１～５のいずれか１項記載の半導体記憶装置。
7. 第１の内部動作の実行中に入力されたコマンドセットを前記キューレジスタに保持可能に構成され、
   前記第１の内部動作の実行後に、前記キューレジスタに保持されたコマンドセットに対応する第２の内部動作を自動的に実行可能に構成されている
   請求項１～５のいずれか１項記載の半導体記憶装置。
8. 複数のメモリセルを含むメモリセルアレイと、
   前記メモリセルアレイに接続され、コマンドデータ及びアドレスデータを含むコマンドセットの入力に応じてユーザデータの入出力を行う周辺回路と
   を備え、
   前記周辺回路は、
   入力されたコマンドセットを保持可能なキューレジスタを備え、
   第１のコマンドデータの入力に応じて、前記キューレジスタに保持されたコマンドセットを消去することなく、前記キューレジスタに保持されたコマンドセットに対応する内部動作を実行可能に構成されている
   半導体記憶装置。
9. 複数のメモリセルを含むメモリセルアレイと、
   前記メモリセルアレイに接続され、コマンドデータ及びアドレスデータを含むコマンドセットの入力に応じてユーザデータの入出力を行う周辺回路と
   を備え、
   前記周辺回路は、
   第１の内部動作実行中のビジー期間中に入力されたコマンドセットを保持可能なキューレジスタを備え、
   前記第１の内部動作の実行後に、前記キューレジスタに保持されたコマンドセットに対応する第２の内部動作を自動的に実行可能に構成されている
   半導体記憶装置。
10. 第２のコマンドデータが入力されてから第３のコマンドデータが入力されるまでの間に入力されたコマンドセットが前記キューレジスタに入力される
    請求項１～９のいずれか１項記載の半導体記憶装置。
11. 第１の内部動作の実行中に入力されたコマンドセットが、自動的に前記キューレジスタに入力される
    請求項１～９のいずれか１項記載の半導体記憶装置。
12. 前記コマンドセットの入力に使用可能なｎ個の第１のデータ入力端子と、
    前記コマンドセットの入力に使用可能な第２のデータ入力端子と
    を備え、
    前記第２のデータ入力端子を介して、前記キューレジスタにコマンドセットを入力可能に構成されている
    請求項１～１１のいずれか１項記載の半導体記憶装置。
13. 第４のコマンドデータの入力に応じて、前記キューレジスタに保持されたコマンドセットが消去される
    請求項１～１２のいずれか１項記載の半導体記憶装置。
14. 第１のメモリセルアレイ及び第２のメモリセルアレイと、
    前記第１のメモリセルアレイに接続された第１のキャッシュメモリと、
    前記第２のメモリセルアレイに接続された第２のキャッシュメモリと
    を備え、
    前記第１のメモリセルアレイに対する第１の内部動作の実行中に前記第２のメモリセルアレイに対応するアドレスデータを含むコマンドセットが入力され、且つ、入力されたコマンドセットが前記ユーザデータを含む場合に、前記コマンドセットに含まれるユーザデータが前記第２のキャッシュメモリに入力される
    請求項１～１３のいずれか１項記載の半導体記憶装置。

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