JP2021068741A - 半導体装置 - Google Patents

Abstract

【課題】ダイシング中にダイシングブレードが傾くことを抑制すること、または切断面に発生した歪の成長を抑制することで、長時間使用しても、信頼性が低下することのない半導体装置を提供する。【解決手段】半導体装置５０は、主電流が流れる活性領域４０と、耐圧構造が設けられた終端領域４１と、を備える。活性領域４０は、第１導電型の第１半導体層２と、第２導電型の第２半導体層３と、第１導電型の第１半導体領域７と、ゲート絶縁膜９と、ゲート電極１０と、層間絶縁膜１１と、第１電極１３と、第２電極１４と、を有する。終端領域４１は、第１半導体層２と、第２半導体層３と、第２半導体層３の、半導体基板１側に対して反対側の表面の、活性領域４０と反対側の端部にめっき膜２７と、を有する。【選択図】図１

Description

この発明は、半導体装置に関する。

従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ)、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。

例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。

しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。

炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他のシリコンよりバンドギャップが広いワイドバンドギャップ半導体である、例えば窒化ガリウム（ＧａＮ）にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化を図ることができる。

トレンチゲート構造は、半導体基板（半導体チップ）のおもて面に形成したトレンチ内にＭＯＳゲートを埋め込んだＭＯＳゲート構造であり、トレンチの側壁に沿って半導体基板のおもて面と直交する方向にチャネル（反転層）が形成される。このため、半導体基板のおもて面に沿ってチャネルが形成されるプレーナゲート構造と比べて、単位面積当たりの単位セル（素子の構成単位）密度を増やすことができ、単位面積当たりの電流密度を増やすことができるため、コスト面で有利である。プレーナゲート構造は、半導体基板のおもて面上に平板状にＭＯＳゲートを設けたＭＯＳゲート構造である。

図１２は、従来の炭化珪素半導体装置の構造を示す断面図である。図１２は、炭化珪素半導体ウェハ上に形成され、個別化された後の炭化珪素半導体装置の構造を示す。ただし、後述するダイシング領域１４２は、個別化される前の構造を示す。図１２に示すように、トレンチ型ＭＯＳＦＥＴ１５０では、炭化珪素からなる半導体基体（以下、炭化珪素半導体基体とする）のおもて面（ｐ型炭化珪素エピタキシャル層１０３側の面）側に一般的なトレンチゲート構造のＭＯＳゲートを備える。炭化珪素半導体基体（半導体チップ）は、炭化珪素からなるｎ⁺型支持基板（以下、ｎ⁺型炭化珪素基板とする）１０１上にｎ型炭化珪素エピタキシャル層１０２、電流拡散領域であるｎ型高濃度領域１０６およびｐ型炭化珪素エピタキシャル層１０３となる各炭化珪素層を順にエピタキシャル成長させてなる。

ｎ型高濃度領域１０６には、隣り合うトレンチ１１８間（メサ部）に、第１ｐ⁺型ベース領域１０４が選択的に設けられている。また、ｎ型高濃度領域１０６には、トレンチ１１８の底面を部分的に覆う第２ｐ⁺型ベース領域１０５が選択的に設けられている。第２ｐ⁺型ベース領域１０５と第１ｐ⁺型ベース領域１０４は同時に形成されてもかまわない。第１ｐ⁺型ベース領域１０４は、ｐ型炭化珪素エピタキシャル層１０３に接するように設けられている。

符号１０７〜１１１、１１３、１１５は、それぞれｎ⁺型ソース領域、ｐ⁺⁺型コンタクト領域、ゲート絶縁膜、ゲート電極、層間絶縁膜、ソース電極およびソース電極パッドである。また、ソース電極パッド１１５上部には、めっき膜１１６、はんだ１１７、外部電極ピン１１９、第１保護膜１２１および第２保護膜１２３が設けられる。また、ｎ⁺型炭化珪素基板１０１の裏面側には裏面電極１１４が設けられる。

また、従来の炭化珪素半導体装置は、主電流が流れる活性領域１４０の外周部に、活性領域１４０の周囲を囲んで耐圧を保持するエッジ終端領域１４１が設けられ、エッジ終端領域１４１の外側にはダイシング領域１４２が設けられている。エッジ終端領域１４１には、ＪＴＥ構造１２４とｎ⁺型半導体領域１２５が設けられている。ダイシング領域１４２を切断（ダイシング）することで、炭化珪素半導体装置が個別化される。エッジ終端領域１４１とダイシング領域１４２では、炭化珪素半導体基体の表面に酸化膜１３０が設けられている。

また、切断面と接しているダメージ領域を備え、切断面の内部方向に歪が発生することを抑制することで、長時間使用しても、信頼性が低下することのない炭化珪素半導体装置が公知である（例えば、下記特許文献１参照）。

また、第１ダミー金属層、第２ダミー金属層、第３ダミー金属層を、それぞれ、第１層間絶縁膜、第２層間絶縁膜、第３層間絶縁膜を間に挟んで積層し、ダイシング時に半導体チップの側壁からのクラックが侵入することを抑制することで、信頼性向上を図った半導体装置が公知である（例えば、下記特許文献２参照）。

特開２０１９−０３３１４１号公報 特開２００９−２１８５０４号公報

ここで、ワイドバンドギャップ半導体基板（例えば、炭化珪素基板）は、シリコン基板よりも硬度が高い。このため、ダイシングブレード（ダイシングの刃）の劣化が早いため、頻繁にダイシングブレードの取り替えが必要となっている。さらに、ダイシング中にダイシングブレードにかかるダメージが強く、基板のダイシングを始めてから一つのラインを切り終わるまでに、ダイシングラインが斜めに傾くことがある。これにより、切断面に歪が発生することが多い。歪は、基板に生じたクラック（傷）や欠けである。

歪の発生を抑止するため、ダイシングブレードが斜めに傾くと、ダイシングを一時停止して、傾きを修正する方法がある。この場合、ダイシングが一時停止されるので、ダイシングにかかる時間が増大する。このため、ダイシングブレードが斜めに傾いても、半導体チップに影響を与えないように、ダイシング領域を広く取る方法がある。この場合、基板上のダイシング領域の面積が増大し、基板が斜めに切断されているため、切断面に、歪が発生することが多い。

このダイシングの際に発生した歪は、切断面にあるうちは半導体装置の各種特性に大きな影響を与えることはない。しかしながら、半導体装置の動作周波数が高く電流密度が高くなるほど、連続動作によるストレスで、この歪はエッジ終端領域から活性領域へ成長していき、半導体装置の各種特性の変動を発生させ、動作不良を発生させる場合がある。

この発明は、上述した従来技術による問題点を解消するため、ダイシング中にダイシングブレードが傾くことを抑制すること、または切断面に発生した歪の成長を抑制することで、長時間使用しても、信頼性が低下することのない半導体装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、第１導電型の半導体基板に設けられた、主電流が流れる活性領域と、前記活性領域の外側に配置され、耐圧構造が設けられた終端領域と、を備える。前記活性領域は、前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に設けられた第２導電型の第２半導体層と、前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、前記第２半導体層に接触するゲート絶縁膜と、前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられたゲート電極と、前記第２半導体層および前記第１半導体領域の表面に設けられた第１電極と、前記半導体基板の裏面に設けられた第２電極と、を有する。前記終端領域は、前記第１半導体層と、前記第２半導体層と、前記第２半導体層の、前記半導体基板側に対して反対側の表面の、前記活性領域と反対側の端部に設けられためっき膜と、を有する。

また、この発明にかかる半導体装置は、上述した発明において、前記めっき膜は、前記活性領域をリング状に取り囲むことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記終端領域の前記めっき膜は、ＮｉＰ膜であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記終端領域の前記めっき膜は、ＮｉＢ膜であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体層と前記めっき膜との間に酸化膜および金属膜が設けられ、前記めっき膜の表面に選択的に保護膜が設けられていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達するトレンチをさらに備え、前記ゲート電極は、前記トレンチの内部に前記ゲート絶縁膜を介して設けられることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１電極上に第２めっき膜がさらに設けられることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２めっき膜は前記めっき膜と同一の金属膜であることを特徴とする。

上述した発明によれば、エッジ終端領域の端部に第２めっき膜を設けている。これにより、炭化珪素半導体基体に対して圧力が加えられ、この圧力により、ダイシングの際に発生した歪がエッジ終端領域から成長することを抑制できる。このため、炭化珪素半導体装置を長時間使用しても、信頼性が低下することを防止できる。

また、ダイシングブレードが第２めっき膜と接触したことを検知でき、ダイシングブレードと第２めっき膜との接触量により、ダイシングブレードの方向を校正し、ダイシングブレードをスクライブラインと平行にすることができる。これにより、スクライブラインと平行に切断することが可能になり、ダイシングの際に発生する歪を抑制できる。

本発明にかかる半導体装置によれば、ダイシング中にダイシングブレードが傾くことを抑制すること、または切断面に発生した歪の成長を抑制することで、長時間使用しても、信頼性が低下することがないという効果を奏する。

実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態にかかる炭化珪素半導体装置を炭化珪素半導体ウェハから切り出す前の上面図である。 実施の形態にかかる炭化珪素半導体装置を炭化珪素半導体ウェハから切り出す前の上面の拡大図である。 実施の形態にかかる炭化珪素半導体装置の他の構造を示す断面図である（その１）。 実施の形態にかかる炭化珪素半導体装置の他の構造を示す断面図である（その２）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その６）。 従来の炭化珪素半導体装置の構造を示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態）
実施の形態にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体とする）を用いて構成される。この実施の形態にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。

図１では、炭化珪素半導体ウェハ上に形成され、個別化された後の半導体装置の構造を示す。ただし、後述するダイシング領域４２は、個別化した後では領域が無くなるため、個別化される前の構造を示す。図１では、素子構造が形成されオン状態のときに基板の厚さ方向に主電流が流れる活性領域４０の構成と、活性領域４０の周囲を囲んで耐圧を保持するエッジ終端領域４１の構成と、エッジ終端領域４１の外側のダイシング領域４２の構成を示す。ダイシング領域４２は、炭化珪素半導体装置を個別化する際に切断される領域である。

実施の形態にかかる炭化珪素半導体装置は、半導体基板のおもて面（後述するｐ型炭化珪素エピタキシャル層３側の面）側にトレンチゲート構造のＭＯＳゲートを備えたトレンチ型ＭＯＳＦＥＴ５０である。炭化珪素半導体基体は、炭化珪素からなるｎ⁺型炭化珪素基板（第１導電型の半導体基板）１上にｎ型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２およびｐ型炭化珪素エピタキシャル層（第２導電型の第２半導体層）３を順にエピタキシャル成長させてなる。ｎ型高濃度領域６をｎ型炭化珪素エピタキシャル層２上にエピタキシャル成長させてもよい。

トレンチゲート構造のＭＯＳゲートは、ｐ型炭化珪素エピタキシャル層３、ｎ⁺型ソース領域（第１導電型の第１半導体領域）７、ｐ⁺⁺型コンタクト領域８、トレンチ１８、ゲート絶縁膜９およびゲート電極１０で構成される。

具体的には、トレンチ１８は、半導体基板のおもて面から深さ方向ｚにｐ型炭化珪素エピタキシャル層３を貫通して、ｎ型高濃度領域６（ｎ型高濃度領域６が設けられていない場合は、ｎ型炭化珪素エピタキシャル層２、以下（２）と称する）に達する。深さ方向ｚとは、半導体基板のおもて面から裏面へ向かう方向である。トレンチ１８は、例えば、ストライプ状に配置されている。

トレンチ１８の内部には、トレンチ１８の内壁に沿ってゲート絶縁膜９が設けられ、ゲート絶縁膜９上にトレンチ１８の内部に埋め込むようにゲート電極１０が設けられている。１つのトレンチ１８内のゲート電極１０と、当該ゲート電極１０を挟んで隣り合うメサ領域（隣り合うトレンチ１８間の領域）と、でメイン半導体素子の１つの単位セルが構成される。図１では、一つの活性領域４０内に２つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチ構造のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。

ｎ型炭化珪素エピタキシャル層２のソース側（後述するソース電極１３側）の表面層に、ｐ型炭化珪素エピタキシャル層３に接するようにｎ型領域（以下、ｎ型高濃度領域とする）６が設けられていてもよい。ｎ型高濃度領域６は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。このｎ型高濃度領域６は、例えば、トレンチ１８の内壁を覆うように、基板おもて面（半導体基板のおもて面）に平行な方向に一様に設けられている。

ｎ型高濃度領域６は、ｐ型炭化珪素エピタキシャル層３との界面から、トレンチ１８の底面よりもドレイン側（後述する裏面電極１４側）に深い位置に達している。ｎ型高濃度領域６の内部には、第１，２ｐ⁺型ベース領域４、５がそれぞれ選択的に設けられていてもよい。第１ｐ⁺型ベース領域４は、隣り合うトレンチ１８間（メサ領域）に、第２ｐ⁺型ベース領域５およびトレンチ１８と離して設けられ、かつｐ型炭化珪素エピタキシャル層３に接する。第２ｐ⁺型ベース領域５は、トレンチ１８の底面および底面コーナー部のうち少なくとも底面を覆う。トレンチ１８の底面コーナー部とは、トレンチ１８の底面と側壁との境界である。

第１，２ｐ⁺型ベース領域４、５とｎ型炭化珪素エピタキシャル層２とのｐｎ接合は、トレンチ１８の底面よりもドレイン側に深い位置に形成されている。ｎ型高濃度領域６を設けずに、第１，２ｐ⁺型ベース領域４、５がｎ型炭化珪素エピタキシャル層２の内部に設けられていてもよい。第１，２ｐ⁺型ベース領域４、５のドレイン側端部の深さ位置は、第１，２ｐ⁺型ベース領域４、５とｎ型炭化珪素エピタキシャル層２とのｐｎ接合がトレンチ１８の底面よりもドレイン側に深い位置にあればよく、設計条件に合わせて種々変更可能である。第１，２ｐ⁺型ベース領域４、５により、トレンチ１８の底面に沿った部分でゲート絶縁膜９に高電界が印加されることを防止することができる。

ｐ型炭化珪素エピタキシャル層３の内部には、ｎ⁺型ソース領域７が選択的に設けられている。ｎ⁺型ソース領域７と接するようにｐ⁺⁺型コンタクト領域８が選択的に設けられていてもよい。ｎ⁺型ソース領域７は、トレンチ１８の側壁のゲート絶縁膜９に接し、トレンチ１８の側壁のゲート絶縁膜９を介してゲート電極１０に対向する。

層間絶縁膜１１は、ゲート電極１０を覆うように、半導体基板のおもて面全面に設けられている。層間絶縁膜１１には、層間絶縁膜１１を深さ方向ｚに貫通して基板おもて面に達するコンタクトホールが開口されている。

ソース電極（第１電極）１３は、コンタクトホール内において半導体基板（ｎ⁺型ソース領域７）にオーミック接触し、かつ層間絶縁膜１１によりゲート電極１０と電気的に絶縁されている。ソース電極１３上に、ソース電極パッド１５が設けられている。ｐ⁺⁺型コンタクト領域８が設けられている場合、ソース電極１３はｐ⁺⁺型コンタクト領域８とオーミック接触する。ｐ⁺⁺型コンタクト領域８が設けられていない場合、ソース電極１３はｎ⁺型ソース領域７とオーミック接触する。

ソース電極パッド１５上に、めっき膜１６およびはんだ１７を介して、外部電極ピン１９の一方の端部が接合されている。外部電極ピン１９の他方の端部は、半導体基板のおもて面に対向するように配置された金属バー（不図示）に接合されている。また、外部電極ピン１９の他方の端部は、半導体チップを実装したケース（不図示）の外側に露出し、外部装置（不図示）と電気的に接続される。

ソース電極パッド１５の表面のめっき膜１６以外の部分は、第１保護膜２１で覆われている。具体的には、ソース電極パッド１５を覆うように第１保護膜２１が設けられており、第１保護膜２１の開口部には、めっき膜１６が設けられている。はんだ１７を介してめっき膜１６の表面に外部電極ピン１９が接合されている。はんだ１７の領域を制限するために、めっき膜１６の表面に第２保護膜２３を設けてもよい。第１，２保護膜２１、２３は、例えばポリイミド膜である。

半導体基板の裏面に、ドレイン電極となる裏面電極（第２電極）１４が設けられている。裏面電極１４上には、ドレイン電極パッド（不図示）が設けられている。

次に、エッジ終端領域４１およびダイシング領域４２について説明する。エッジ終端領域４１には、電界を緩和または分散させることで高耐圧半導体装置全体の耐圧を向上させるため、接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造として、ＪＴＥ構造２４が設けられている。ＪＴＥ構造２４の外側（ダイシング領域４２側）に、チャネルストッパとして機能するｎ⁺型半導体領域２５が設けられている。ＪＴＥ構造２４およびｎ⁺型半導体領域２５の表面には、酸化膜３０が設けられている。酸化膜３０の表面に、層間絶縁膜１１および第１保護膜２１が設けられている。また、エッジ終端領域４１と活性領域４０との間にはゲートランナーが設けられているが、図示省略している。

また、ダイシング領域４２では、ダイシングブレードが接する部分に酸化膜３０が設けられていない。これにより、切断される際にダイシングブレードのチッピング（刃先が細かく欠けること）を無くすことができる。

さらに、実施の形態の炭化珪素半導体装置では、ｎ⁺型半導体領域２５より外側のエッジ終端領域４１の層間絶縁膜１１の表面端部に、活性領域４０のソース電極パッド１５上の構造と類似する構造が設けられている。具体的には、炭化珪素半導体基体上に、酸化膜３０、層間絶縁膜１１、金属膜２６および第２めっき膜２７が順に設けられている。また、第２めっき膜２７の保護のため、第２めっき膜２７と第１保護膜２１との界面上に第２保護膜２３が設けられている。

金属膜２６は、ソース電極パッド１５と同一の金属膜で構成されていてもよい。この場合、ソース電極パッド１５を形成する際に、炭化珪素半導体基体上に金属膜を形成し、この金属膜を活性領域４０に残したのがソース電極パッド１５となり、エッジ終端領域４１に残したのが金属膜２６となる。金属膜２６が、ソース電極パッド１５と同一の金属膜である場合、Ａｌ膜や、Ａｌ−Ｓｉ膜等のＡｌ合金膜であってもよい。金属膜２６が、ソース電極パッド１５と異なる金属膜である場合、Ｔｉ膜であってもよい。

また、金属膜２６上に第２めっき膜２７が設けられている。第２めっき膜２７は、めっき膜１６と同一の金属膜で構成されてもよい。この場合、ソース電極パッド１５上にめっき膜１６を形成する際に同時に金属膜２６上に第２めっき膜２７を形成することができる。これにより、めっき膜１６と同程度の厚さの第２めっき膜２７を形成することができる。第２めっき膜２７は、めっき膜１６と同一の金属膜である場合、ＮｉＰ（ニッケルリン）である。めっき膜１６は、安定した抵抗を有することが必要なためＮｉＰが使用されているが、第２めっき膜２７は、ソース電極１３等の電極と接続されないため、安定した抵抗は必要でない。このため、第２めっき膜２７が、めっき膜１６と異なる金属膜である場合、第２めっき膜２７に、ＮｉＰより硬く熱処理に安定したＮｉＢ（ホウ化ニッケル）を用いることができる。

図２は、実施の形態にかかる炭化珪素半導体装置を炭化珪素半導体ウェハから切り出す前の上面図である。また、図３は、実施の形態にかかる炭化珪素半導体装置を炭化珪素半導体ウェハから切り出す前の上面の拡大図である。ダイシングでは、スクライブライン３１に沿って、炭化珪素半導体ウェハを切断する。ここで、ＡＸ−ＡＹスクライブラインに沿って一つのラインを切断しようとすると、炭化珪素の硬さのため、直線性が悪く、一定の角度をもって斜めにダイシングされる。

これにより、切断面に歪が発生することが多い。このダイシングの際に発生した歪は、炭化珪素半導体装置の動作周波数が高く電流密度が高くなるほど、連続動作によるストレスで、エッジ終端領域４１から活性領域４０へ成長していく。この成長した歪により、炭化珪素半導体装置の各種特性が変動し、さらに動作不良が発生する。このため、実施の形態では、エッジ終端領域４１の端部に第２めっき膜２７を設けている。第２めっき膜２７は、炭化珪素半導体基体に対して圧力を加える機能を有している。この圧力によって、ダイシングの際に発生した歪がエッジ終端領域４１から成長することを抑制できる。

図３に示すように、第２めっき膜２７は、環状に繋がり切断部分が設けられていないリング状に活性領域４０を取り囲むように設けられている。このため、すべての切断面でダイシングの際に発生した歪が成長することを抑制できる。

また、実施の形態では、エッジ終端領域４１に第２めっき膜２７を設けることにより、ダイシングブレードが第２めっき膜２７と接触したことを検知できる。この際、ダイシングブレードと第２めっき膜２７との接触量により、ダイシングブレードの方向を校正し、ダイシングブレードをスクライブライン３１と平行にすることができる。例えば、ダイシングブレードの傾きが大きいと第２めっき膜２７との接触量が大きくなるため、接触量が大きいほどダイシングブレードの傾きの修正量を多くする。これにより、スクライブライン３１と平行に切断することが可能になり、ダイシングの際に発生する歪を抑制できる。

また、第２めっき膜２７は、炭化珪素半導体基体と硬さおよび色が異なっている。このため、第２めっき膜２７の硬さおよび色の違いにより、第２めっき膜２７の間の領域をダイシング領域４２と識別可能になるため、ダイシングの際の誤動作が少なくなる。

ここで、図４および図５は、実施の形態にかかる炭化珪素半導体装置の他の構造を示す断面図である。図３〜図５において、ダイシング領域４２の幅は同程度である場合の構造を示している。金属膜２６および第２めっき膜２７のダイシング領域４２側の端は、図１のように、エッジ終端領域４１内にあってもよいし、図４に示すようにエッジ終端領域４１とダイシング領域４２の境界にあってもよい。さらに、図５に示すように、金属膜２６および第２めっき膜２７が、ダイシング領域４２までに延在している形態でもよい。図５の形態では、ダイシングにダイシングブレードが接触する領域に、金属膜２６および第２めっき膜２７は設けない。ダイシングブレードが第２めっき膜２７と接触したことを検知できなくなるためである。また、ダイシングブレードが金属膜２６および第２めっき膜２７を削ると金属片が活性領域４０にも飛散する場合があるためである。

（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図６〜図１１は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。

まず、ｎ型の炭化珪素でできたｎ⁺型炭化珪素基板１を用意する。そして、このｎ⁺型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子（Ｎ）をドーピングしながら炭化珪素でできた第１ｎ型炭化珪素エピタキシャル層２ａを、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。ここまでの状態が図６に示されている。

次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の下部第１ｐ⁺型ベース領域４ａおよび第２ｐ⁺型ベース領域５を形成する。

また、隣り合う下部第１ｐ⁺型ベース領域４ａと第２ｐ⁺型ベース領域５との距離が１．５μｍ程度となるよう形成する。下部第１ｐ⁺型ベース領域４ａおよび第２ｐ⁺型ベース領域５の不純物濃度を例えば５×１０¹⁸／ｃｍ³程度に設定する。

次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第１ｎ型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の下部ｎ型高濃度領域６ａを形成してもよい。下部ｎ型高濃度領域６ａの不純物濃度を例えば１×１０¹⁷／ｃｍ³程度に設定する。ここまでの状態が図７に示されている。

次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、窒素等のｎ型の不純物をドーピングした第２ｎ型炭化珪素エピタキシャル層２ｂを、０．５μｍ程度の厚さで形成する。第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度が３×１０¹⁵／ｃｍ³程度となるように設定する。以降、第１ｎ型炭化珪素エピタキシャル層２ａと第２ｎ型炭化珪素エピタキシャル層２ｂとを合わせてｎ型炭化珪素エピタキシャル層２となる。

次に、第２ｎ型炭化珪素エピタキシャル層２ｂの表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の上部第１ｐ⁺型ベース領域４ｂを、下部第１ｐ⁺型ベース領域４ａに重なるように形成する。下部第１ｐ⁺型ベース領域４ａと上部第１ｐ⁺型ベース領域４ｂは連続した領域を形成し、第１ｐ⁺型ベース領域４となる。上部第１ｐ⁺型ベース領域４ｂの不純物濃度を例えば５×１０¹⁸／ｃｍ³程度となるように設定する。

次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第２ｎ型炭化珪素エピタキシャル層２ｂの表面領域の一部に、例えば深さ０．５μｍ程度の上部ｎ型高濃度領域６ｂを形成してもよい。上部ｎ型高濃度領域６ｂの不純物濃度を例えば１×１０¹⁷／ｃｍ³程度に設定する。この上部ｎ型高濃度領域６ｂと下部ｎ型高濃度領域６ａは少なくとも一部が接するように形成され、ｎ型高濃度領域６を形成する。ただし、このｎ型高濃度領域６が基板全面に形成される場合と、形成されない場合がある。ここまでの状態が図８に示されている。

次にｎ型炭化珪素エピタキシャル層２の表面上に、エピタキシャル成長によりｐ型炭化珪素エピタキシャル層３を１．１μｍ程度の厚さで形成する。ｐ型炭化珪素エピタキシャル層３の不純物濃度は４×１０¹⁷／ｃｍ³程度に設定する。ｐ型炭化珪素エピタキシャル層３をエピタキシャル成長により形成した後、ｐ型炭化珪素エピタキシャル層３にさらにアルミニウム等のｐ型の不純物を、ｐ型炭化珪素エピタキシャル層２のチャネル領域にイオン注入を行ってもよい。

次に、ｐ型炭化珪素エピタキシャル層３の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部に窒素（Ｎ）、リン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型炭化珪素エピタキシャル層３の表面の一部にｎ⁺型ソース領域７を形成する。次に、ｎ⁺型ソース領域７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ型炭化珪素エピタキシャル層３の表面の一部にリン等のｐ型の不純物をイオン注入し、ｐ⁺⁺型コンタクト領域８を形成してもよい。ｐ⁺⁺型コンタクト領域８の不純物濃度は、ｐ型炭化珪素エピタキシャル層３の不純物濃度より高くなるように設定する。ここまでの状態が図９に示されている。

次にエッジ終端領域４１のｐ型炭化珪素エピタキシャル層３を打ち返してｎ型領域とした後、選択的にイオン注入することにより、ｐ型のＪＴＥ構造２４と、ＪＴＥ構造２４の最外周部分にｎ⁺型半導体領域２５とを形成する。なお、ｐ型炭化珪素エピタキシャル層３をエッチングで除去して、ｎ型エピタキシャル層２の表面にＪＴＥ構造２４およびｎ⁺型半導体領域２５を形成してもよい。

次に、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ⁺型ベース領域４、第２ｐ⁺型ベース領域５、ｎ⁺型ソース領域７、ｐ⁺⁺型コンタクト領域８、ＪＴＥ構造２４およびｎ⁺型半導体領域２５の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。

次に、ｐ型炭化珪素エピタキシャル層３の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型炭化珪素エピタキシャル層３を貫通し、ｎ型高濃度領域６（２）に達するトレンチ１８を形成する。トレンチ１８の底部はｎ型高濃度領域６（２）に形成された第２ｐ⁺型ベース領域５に達してもよい。次に、トレンチ形成用マスクを除去する。ここまでの状態が図１０に示されている。

次に、ｎ⁺型ソース領域７の表面と、トレンチ１８の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。ゲート絶縁膜９を形成する際の熱酸化により、エッジ終端領域４１およびダイシング領域４２に酸化膜３０が形成され、この後、ダイシング領域４２の酸化膜３０は選択的に除去する。

次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１８内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１８内部に残すことによって、ゲート電極１０を形成する。

次に、ゲート絶縁膜９、酸化膜３０およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。この際、層間絶縁膜１１は、エッジ終端領域４１の酸化膜３０上にも形成する。次に、層間絶縁膜１１を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）またはチタンと窒化チタンの積層からなるバリアメタルを形成してもよい。層間絶縁膜１１およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。ここまでの状態が図１１に示されている。また、層間絶縁膜１１にコンタクトホールを形成した後に、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）またはチタンと窒化チタンの積層からなるバリアメタルを形成してもよい。この場合、バリアメタルにもｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８を露出させるコンタクトホールが設けられる。

次に、層間絶縁膜１１に設けられたコンタクトホール内および層間絶縁膜１１上にソース電極１３となる導電性の膜を形成する。導電性の膜は、例えばニッケル（Ｎｉ）膜である。また、ｎ⁺型炭化珪素基板１の第２主面上にも、同様にニッケル（Ｎｉ）膜を形成する。その後、例えば９７０℃程度の温度で熱処理を行って、コンタクトホール内部のニッケル膜をシリサイド化してソース電極１３とする。同時に、第２主面に形成したニッケル膜は、ｎ⁺型炭化珪素基板１とオーミック接合を形成する裏面電極１４となる。その後、未反応のニッケル膜を選択的に除去して、例えばコンタクトホール内にのみソース電極１３を残す。

次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面のソース電極１３および層間絶縁膜１１を覆うように、第１ＴｉＮ膜、第１Ｔｉ膜、第２ＴｉＮ膜、第２Ｔｉ膜を順に積層し、さらにＡｌ合金膜を、厚さが例えば、５μｍ程度になるように形成する。Ａｌ合金膜はＡｌ膜であってもよい。Ａｌ合金膜は、例えば、Ａｌ−Ｓｉ膜またはＡｌ−Ｓｉ−Ｃｕ膜である。この導電性の膜をフォトリソグラフィによりパターニングし、素子全体の活性領域４０に残すことによってソース電極パッド１５を形成する。また、この導電性の膜をエッジ終端領域４１の端部に残すことによって金属膜２６を形成する。

次に、ソース電極パッド１５およびエッジ終端領域４１の層間絶縁膜１１上にポリイミド膜を形成した後、フォトリソグラフィおよびエッチングにより当該ポリイミド膜を選択的に除去して、第１保護膜２１を形成するとともに、第１保護膜２１に開口部を形成する。次に、第１保護膜２１の開口部に露出したソース電極パッド１５上にめっき膜１６を形成する。エッジ終端領域４１でも同様に、第１保護膜２１に開口部を形成し、第１保護膜２１の開口部に露出した金属膜２６上に第２めっき膜２７を形成する。

次に、めっき膜１６と第１保護膜２１との境界、および第２めっき膜２７と第１保護膜２１との境界を覆うように第２保護膜２３を形成する。第２保護膜２３は例えばポリイミド膜である。その後、炭化珪素半導体素子を炭化珪素半導体ウェハから切り出し、個別化された炭化珪素半導体素子のめっき膜１６にはんだ１７を介して外部電極ピン１９を形成する。以上のようにして、図１に示す炭化珪素半導体装置が完成する。

以上、説明したように、実施の形態にかかる炭化珪素半導体装置によれば、エッジ終端領域の端部に第２めっき膜を設けている。これにより、炭化珪素半導体基体に対して圧力が加えられ、この圧力により、ダイシングの際に発生した歪がエッジ終端領域から成長することを抑制できる。このため、炭化珪素半導体装置を長時間使用しても、信頼性が低下することを防止できる。

また、ダイシングブレードが第２めっき膜と接触したことを検知でき、ダイシングブレードと第２めっき膜との接触量により、ダイシングブレードの方向を校正し、ダイシングブレードをスクライブラインと平行にすることができる。これにより、スクライブラインと平行に切断することが可能になり、ダイシングの際に発生する歪を抑制できる。

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。

１、１０１ ｎ⁺型炭化珪素基板
２、１０２ ｎ型炭化珪素エピタキシャル層
２ａ 第１ｎ型炭化珪素エピタキシャル層
２ｂ 第２ｎ型炭化珪素エピタキシャル層
３、１０３ ｐ型炭化珪素エピタキシャル層
４、１０４ 第１ｐ⁺型ベース領域
４ａ 下部第１ｐ⁺型ベース領域
４ｂ 上部第１ｐ⁺型ベース領域
５、１０５ 第２ｐ⁺型ベース領域
６、１０６ ｎ型高濃度領域
６ａ 下部ｎ型高濃度領域
６ｂ 上部ｎ型高濃度領域
７、１０７ ｎ⁺型ソース領域
８、１０８ ｐ⁺⁺型コンタクト領域
９、１０９ ゲート絶縁膜
１０、１１０ ゲート電極
１１、１１１ 層間絶縁膜
１３、１１３ ソース電極
１４、１１４ 裏面電極
１５、１１５ ソース電極パッド
１６、１１６ めっき膜
１７、１１７ はんだ
１８、１１８ トレンチ
１９、１１９ 外部電極ピン
２１、１２１ 第１保護膜
２３、１２３ 第２保護膜
２４、１２４ ＪＴＥ構造
２５、１２５ ｎ⁺型半導体領域
２６ 金属膜
２７ 第２めっき膜
３０、１３０ 酸化膜
３１ スクライブライン
４０、１４０ 活性領域
４１、１４１ エッジ終端領域
４２、１４２ ダイシング領域
５０、１５０ トレンチ型ＭＯＳＦＥＴ

Claims (8)

1. 第１導電型の半導体基板に設けられた、主電流が流れる活性領域と、
   前記活性領域の外側に配置され、耐圧構造が設けられた終端領域と、
   を備え、
   前記活性領域は、
   前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
   前記第１半導体層の、前記半導体基板側に対して反対側の表面に選択的に設けられた第２導電型の第２半導体層と、
   前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
   前記第２半導体層に接触するゲート絶縁膜と、
   前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられたゲート電極と、
   前記第２半導体層および前記第１半導体領域の表面に設けられた第１電極と、
   前記半導体基板の裏面に設けられた第２電極と、
   を有し、
   前記終端領域は、
   前記第１半導体層と、
   前記第２半導体層と、
   前記第２半導体層の、前記半導体基板側に対して反対側の表面の、前記活性領域と反対側の端部に設けられためっき膜と、
   を有することを特徴とする半導体装置。
2. 前記めっき膜は、前記活性領域をリング状に取り囲むことを特徴とする請求項１に記載の半導体装置。
3. 前記終端領域の前記めっき膜は、ＮｉＰ膜であることを特徴とする請求項１または２に記載の半導体装置。
4. 前記終端領域の前記めっき膜は、ＮｉＢ膜であることを特徴とする請求項１または２に記載の半導体装置。
5. 前記第２半導体層と前記めっき膜との間に酸化膜および金属膜が設けられ、
   前記めっき膜の表面に選択的に保護膜が設けられていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
6. 前記第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達するトレンチをさらに備え、
   前記ゲート電極は、前記トレンチの内部に前記ゲート絶縁膜を介して設けられることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
7. 前記第１電極上に第２めっき膜がさらに設けられることを特徴とする請求項１に記載の半導体装置。
8. 前記第２めっき膜は前記めっき膜と同一の金属膜であることを特徴とする請求項７に記載の半導体装置。

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