JP2019169600A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】信頼性の高い半導体装置及びその製造方法を提供する。【解決手段】半導体装置は、回路部と、前記回路部の周囲に設けられた絶縁部と、前記絶縁部内に設けられ、前記回路部を囲うように設けられた保護部材と、前記絶縁部内において前記保護部材に沿って設けられた応力緩和部と、を備える。【選択図】図１

Description

実施形態は、半導体装置及びその製造方法に関する。

３次元構造の半導体記憶装置は、複数のメモリセルを含むメモリセルアレイと、周辺回路と、を集積化した構造を有する。メモリセルアレイや周辺回路の周囲にはダイシングラインが設けられ、ダイシングラインに沿って切断することでメモリセルアレイ及び周辺回路をそれぞれ有する複数のチップが個片化される。このような半導体記憶装置では、メモリセルアレイや周辺回路と、ダイシングラインとの間には、メモリセルアレイを保護するための溝が形成されており、メモリセルアレイ及び周辺回路上の絶縁膜によって溝が変形するという問題がある。

特開２００９−０２１５２８号公報

実施形態の目的は、信頼性の高い半導体装置及びその製造方法を提供することである。

実施形態に係る半導体装置は、回路部と、前記回路部の周囲に設けられた絶縁部と、前記絶縁部内に設けられ、前記回路部を囲うように設けられた保護部材と、前記絶縁部内において前記保護部材に沿って設けられた応力緩和部と、を備える。

実施形態に係る半導体装置を示す平面図である。 図１の領域Ａの平面図である。 図３（ａ）は、図２の領域Ｂの拡大平面図であって、図３（ｂ）は、柱状部の断面図である。 図４（ａ）は、図２の領域Ｃの拡大平面図であって、図４（ｂ）は、図４（ａ）のＤ１−Ｄ２線の断面図である。 参考例に係る半導体装置の一部を示す平面図である。 図６（ａ）及び図６（ｂ）は、溝の位置と幅の関係を示す図である。 図７（ａ）及び図７（ｂ）は、溝の位置と幅の関係を示す図である。 溝の位置と幅の関係を示す図である。 要素の変位量を示す図である。 要素の変位量を示す図である。 図１１（ａ）及び図１１（ｂ）は、実施形態に係る半導体装置の製造方法を示す平面図である。 図１２（ａ）及び図１２（ｂ）は、実施形態に係る半導体装置の製造方法を示す平面図である。

以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
一例として、半導体装置が３次元構造の半導体記憶装置である場合について説明する。

（本実施形態）
図１は、半導体装置１を示す平面図である。
半導体装置１においては、シリコン（Ｓｉ）等を含む基板１０が設けられている（図３（ａ）参照）。以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。基板１０の上面１０ａに対して平行で且つ相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、上面１０ａに対して垂直な方向を「Ｚ方向」とする。

図１に示すように、半導体装置１には、セル領域（回路部）Ｒｍｃと、周辺領域Ｒｓと、分断領域Ｒｄと、が設けられている。
セル領域Ｒｍｃには、複数のメモリセルを含むメモリセルアレイ（図２のＭＣＡ）が設けられている。Ｚ方向から見て、セル領域Ｒｍｃの形状は、例えば、矩形である。

周辺領域Ｒｓは、セル領域Ｒｍｃの周囲に位置する。周辺領域Ｒｓには、ロウデコーダやセンスアンプ等の周辺回路（図２のＰＣ）が設けられている。例えば、周辺回路は、メモリセルアレイのＸ方向及びＹ方向の両端の近傍に位置しても良く、メモリセルアレイのＸ方向及びＹ方向の少なくともいずれかの一端の近傍に位置しても良い。

図１に示す例では、セル領域Ｒｍｃは、Ｘ方向及びＹ方向に沿って配列され、周辺領域Ｒｓは、各セル領域Ｒｍｃの周囲に位置している。セル領域Ｒｍｃ及び周辺領域Ｒｓは、Ｙ方向においてはスリットＳＴ１によって分けられており、Ｘ方向においてはスリットＳＴ２によって分けられている。

分断領域Ｒｄは、周辺領域Ｒｓの周囲に位置する。例えば、分断領域Ｒｄは、Ｘ方向及びＹ方向で隣り合う周辺領域Ｒｓ間に位置する。分断領域Ｒｄには、破線で示すようなダイシングラインＤＬがＸ方向及びＹ方向に延びるように形成されている。

図１に示す例では、２つのセル領域Ｒｍｃ（メモリセルアレイ）と、各セル領域Ｒｍｃの周囲に位置する周辺領域Ｒｓ（周辺回路）と、によってチップ１Ａ（半導体装置）が構成されている。なお、チップ１Ａ内におけるセル領域Ｒｍｃ及び周辺領域Ｒｓの数は任意である。分断領域Ｒｄにおいては、ダイシングラインＤＬに沿って切断することで、セル領域Ｒｍｃ及び周辺領域Ｒｓをそれぞれ有する複数のチップ１Ａが個片化される。

周辺領域Ｒｓ及び分断領域Ｒｄの間には、溝部（保護部材）Ｔが設けられている。溝部Ｔは、メモリセルアレイや周辺回路と、ダイシングラインＤＬとの間に位置する。例えば、溝部Ｔは、各チップ１Ａの外周部に位置する。溝部Ｔ内、及び、溝部Ｔの周囲に位置する要素については、後に詳細に説明する。

図２は、図１の領域Ａの平面図である。
図３（ａ）は、図２の領域Ｂの拡大平面図であって、図３（ｂ）は、柱状部ＣＬの断面図である。
図４（ａ）は、図２の領域Ｃの拡大平面図であって、図４（ｂ）は、図４（ａ）のＤ１−Ｄ２線の断面図である。
なお、図２において、分断領域Ｒｄ内のダイシングラインＤＬの図示を省略している。
図２に示すように、セル領域Ｒｍｃには、複数のメモリセルを含むメモリセルアレイＭＣＡが設けられている。

図３（ａ）に示すように、セル領域Ｒｍｃにおいて、メモリセルアレイＭＣＡには、積層体１５と、柱状部ＣＬと、絶縁部材５５Ａと、絶縁部材５５Ｂとが設けられている。積層体１５には複数の絶縁膜２２及び複数の電極膜２１が設けられており、絶縁膜２２及び電極膜２１が１層ずつ交互にＺ方向に積層されている（図３（ｂ）参照）。絶縁膜２２及び電極膜２１の積層数は、任意である。絶縁膜２２は、例えばシリコン酸化物（ＳｉＯ）を含む。電極膜２１は、例えば、タングステン（Ｗ）を含む。絶縁膜２２は、電極膜２１の層間絶縁膜として機能し、電極膜２１は、ソース側選択ゲート、ドレイン側選択ゲート及びワード線として機能する。

柱状部ＣＬは、積層体１５内に設けられている。柱状部ＣＬを複数設ける場合、例えば、複数の柱状部ＣＬは、Ｘ方向及びＹ方向に格子状に配置される。
図３（ｂ）に示すように、柱状部ＣＬは、積層体１５に形成されたメモリホールＭＨ内に位置する。柱状部ＣＬは、コア絶縁膜３１と、チャネル３２と、トンネル絶縁膜４１と、電荷蓄積膜４２と、ブロック絶縁膜４３と、を有する。

コア絶縁膜３１は、例えば、シリコン酸化物を含む。例えば、コア絶縁膜３１は、柱状にＺ方向に延びている。コア絶縁膜３１は、柱状部ＣＬに含まれなくても良い。
チャネル３２は、コア絶縁膜３１の周囲に設けられている。チャネル３２は、半導体部であって、例えば、アモルファスシリコンを結晶化させたポリシリコンを含む。チャネル３２は、筒状にＺ方向に延びており、その下端は基板１０に接している。

トンネル絶縁膜４１は、チャネル３２の周囲に設けられている。トンネル絶縁膜４１は、例えば、シリコン酸化物を含む。
電荷蓄積膜４２は、トンネル絶縁膜４１の周囲に設けられている。電荷蓄積膜４２は電荷を蓄積するための膜であり、例えば、シリコン窒化物（ＳｉＮ）を含む。
ブロック絶縁膜４３は、電荷蓄積膜４２の周囲に設けられている。ブロック絶縁膜４３は、例えば、シリコン酸化物を含む。
柱状部ＣＬの上端は、コンタクト等を介してビット線（図示せず）に接続されている。

図３（ａ）に示すように、積層体１５のＸ方向の端部１５ｔの形状は、電極膜２１にテラス２１Ｔ及びステップ２１Ｓが形成された階段状である。ここで、階段状の構造とは、水平面のテラス２１Ｔ及び垂直面のステップ２１Ｓが交互に配置された構造をいう。端部１５ｔのテラス２１Ｔ上には、コンタクト２１Ｃが設けられている。コンタクト２１Ｃは、Ｚ方向に延びており、コンタクト２１Ｃの下端は電極膜２１に接続される。コンタクト２１Ｃは、例えば、タングステン等の導電材料を含む。コンタクト２１Ｃの上端は上層配線（図示せず）に接続される。例えば、電極膜２１は、コンタクト２１Ｃ及び上層配線を介して、積層体１５の端部１５ｔの近傍に位置する周辺回路に接続される。

絶縁部材５５Ａは、積層体１５をＸ方向及びＺ方向に延びるスリットＳＴ１内に位置する。絶縁部材５５Ｂは、積層体１５をＹ方向及びＺ方向に延びるスリットＳＴ２内に位置する。絶縁部材５５Ａは、複数設けられており、積層体１５内をＸ方向及びＺ方向に延びる。絶縁部材５５Ｂは、積層体１５内をＹ方向及びＺ方向に延びており、例えば、複数の絶縁部材５５Ａに交差する。絶縁部材５５Ａ、５５Ｂは、例えば、シリコン酸化物を含む。スリットＳＴ１内の絶縁部材５５Ａ、及び、スリットＳＴ２内の絶縁部材５５Ｂによって、積層体１５内の素子（例えば、柱状部ＣＬ）がＹ方向及びＸ方向に分離されている。

図２に示すように、周辺領域Ｒｓには、周辺回路（回路部）ＰＣが設けられている。例えば、周辺回路ＰＣは、チャネル領域、ソース領域、ドレイン領域、ゲート電極及びゲート絶縁膜によってそれぞれ構成された複数のトランジスタを有する。セル領域Ｒｍｃと周辺回路ＰＣを併せて「回路部」と呼ぶ。

セル領域Ｒｍｃにおいて、多数のメモリセルが、Ｘ方向、Ｙ方向及びＺ方向に沿って三次元マトリクス状に配列されることでメモリセルアレイＭＣＡを構成し、各メモリセルにデータを記憶することができる。また、周辺領域Ｒｓにおいては、コンタクト及び配線を介してメモリセルアレイＭＣＡを周辺回路ＰＣに接続する。

周辺領域Ｒｓにおいて、周辺回路ＰＣの周囲には、絶縁膜（絶縁部）５０が設けられている。例えば、周辺回路ＰＣ上には、絶縁膜を貫通するようにゲート電極に接続するコンタクトが設けられている。
絶縁膜は、セル領域Ｒｍｃにおいて、メモリセルアレイＭＣＡの積層体１５の端部１５ｔ上にも位置する。つまり、積層体１５の端部１５ｔ上には、絶縁膜を貫通するように電極膜２１に接続するコンタクト２１Ｃが設けられている。また、絶縁膜５０は、分断領域Ｒｄに位置する。絶縁膜５０は、例えば、シリコン酸化物を含む。絶縁膜５０は、例えば、ＴＥＯＳ(tetraethoxysilane)により形成される。
周辺領域Ｒｓにおいて周辺回路ＰＣの外側の絶縁膜５０及び分断領域Ｒｄの絶縁膜５０を「絶縁部」と呼ぶ。

図２に示すように、溝部Ｔは、メモリセルアレイＭＣＡ及び周辺回路ＰＣを囲む。ただし、溝部Ｔは、メモリセルアレイＭＣＡ及び周辺回路ＰＣを連続的に囲むように形成する必要は必ずしもなく、メモリセルアレイＭＣＡ及び周辺回路ＰＣを囲むように複数に分割されて断続的に形成してもよい。
図４（ａ）に示すように、溝部Ｔは、溝Ｔ１、溝Ｔ２、溝Ｔ３、溝Ｔ４及び溝Ｔ５によって構成される。図４（ａ）の例では、溝Ｔ１、溝Ｔ２、溝Ｔ３、溝Ｔ４及び溝Ｔ５は、互いに所定の間隔を有し、図２のメモリセルアレイＭＣＡ１からこの順番で離れるように位置する。つまり、溝部Ｔにおいて、溝Ｔ１、溝Ｔ２、溝Ｔ３、溝Ｔ４及び溝Ｔ５は、互いに所定の間隔を有し、ダイシングラインＤＬによって分断されたチップ内のメモリセルアレイＭＣＡ及び周辺回路ＰＣからこの順番で離れるように位置することになる。Ｚ方向から見て、溝Ｔ１、溝Ｔ２、溝Ｔ３、溝Ｔ４及び溝Ｔ５の形状は、例えば、環状である。

例えば、５つの溝Ｔ１〜溝Ｔ５のそれぞれの幅（例えば、溝Ｔ１の幅Ｗ１）は２００ナノメートル程度であって、溝Ｔ１〜溝Ｔ５における溝間の距離（例えば、溝Ｔ１及び溝Ｔ２間の距離ｄｔ）は１０００ナノメートル程度である。ここで、溝Ｔ１〜溝Ｔ５の幅とは、Ｚ方向に垂直な方向であって、溝Ｔ１〜溝Ｔ５が延びる方向に垂直な方向における幅に相当する。また、溝Ｔ１〜溝Ｔ５における溝間の距離とは、隣り合う溝間の距離であって、Ｚ方向と、溝Ｔ１〜溝Ｔ５が延びる方向とに垂直な方向における距離に相当する。

溝部Ｔにおいて、溝Ｔ１〜溝Ｔ５は、メモリセルアレイＭＣＡを保護するための溝として機能する。溝Ｔ１〜溝Ｔ５は、例えば、チップシール用の溝である。溝Ｔ１〜溝Ｔ５内には埋込部材７０が設けられている。例えば、埋込部材７０は、タングステン等の金属材料を含む。溝Ｔ１〜溝Ｔ５内に埋込部材７０が形成されているので、メモリセルアレイＭＣＡの周囲からメモリセルアレイＭＣＡに水分等が入ることを抑制する。また、分断領域ＲｄのダイシングラインＤＬに沿ってダイシングされると、分断領域Ｒｄからセル領域Ｒｍｃに向かって亀裂が発生する場合がある。溝Ｔ１〜溝Ｔ５内に埋込部材７０が形成されていると、分断領域Ｒｄからセル領域Ｒｍｃに向かって亀裂が発生した場合に、セル領域ＲｍｃのメモリセルアレイＭＣＡが損傷することを抑制する。なお、溝部Ｔは５つの溝Ｔ１〜溝Ｔ５によって構成されているが、溝部Ｔを構成する溝の数は任意である。

図２及び図４（ａ）に示すように、絶縁膜５０内には支持部材（応力緩和部）６０が設けられている。例えば、支持部材６０は複数設けられ、複数の支持部材６０が溝部Ｔに沿って配置されている。例えば、複数の支持部材６０は、溝部Ｔの溝Ｔ１から所定の距離で溝Ｔ１に沿って配置されることが望ましい。また、例えば、複数の支持部材６０は、溝部Ｔの溝Ｔ５から所定の距離で溝Ｔ５に沿って配置されることが望ましい。後述するように、絶縁膜５０（ＴＥＯＳ膜）の圧縮応力によって、溝部Ｔの溝Ｔ１及び溝Ｔ５は溝Ｔ２〜溝Ｔ４と比較して変形し易いので、このように複数の支持部材６０を配置すると、絶縁膜５０の圧縮応力によって溝Ｔ１及び溝Ｔ５の幅が減少して変形することを抑制する。

支持部材６０は、例えば、溝部Ｔの角部Ｔｐの近傍に位置することが望ましい。例えば、溝部Ｔの角部Ｔｐが図４（ａ）のような形状を有する場合、溝部Ｔの角部Ｔｐの一端Ｔｐ１からＸ方向に距離ｄ１離れ、溝部Ｔの角部Ｔｐの他端Ｔｐ２からＹ方向に距離ｄ１離れて位置する位置点５０Ｒｔと、角部Ｔｐの一端Ｔｐ１及び他端Ｔｐ２とで囲まれる領域５０Ｒ内に支持部材６０Ａが位置することが望ましい。Ｚ方向から見たときに領域５０Ｒの形状は三角形であって、距離ｄ１は２０マイクロメートル程度である。支持部材６０Ａは、溝部Ｔ（溝Ｔ５）の外側に位置しているが、溝部Ｔ（溝Ｔ１）の内側に位置する支持部材６０Ｂにおいても、支持部材６０Ａで設定した領域５０Ｒのような領域内に位置することが望ましい。このように支持部材６０Ａ、６０Ｂを配置すると、絶縁膜５０の圧縮応力によって溝Ｔ１及び溝Ｔ５の幅が減少して変形することを抑制する。
Ｚ方向から見て、支持部材６０の形状は、例えば、円や楕円である。Ｚ方向から見て、支持部材６０の形状は、矩形でも良い。または、Ｚ方向から見て、支持部材６０の形状は、リング状でも良い。

図４（ｂ）に示すように、支持部材６０は、絶縁膜５０をＺ方向に延びるホールＨ内に位置する。なお、ホールＨを形成する代わりに、絶縁膜５０に溝部Ｔに沿ったスリットを形成して、スリット内に支持部材６０を形成しても良い。

Ｚ方向と、Ｚ方向に垂直な方向（例えば、Ｘ方向やＹ方向）との断面において、支持部材６０の形状は、例えば、矩形である。図４（ｂ）の例では、Ｚ方向及びＸ方向の断面における支持部材６０の形状が示されている。

支持部材６０の側面には絶縁膜５０が位置する。支持部材６０の上端上には、絶縁膜５０が位置する。支持部材６０の下端は、例えば、基板１０上に位置する。絶縁膜５０内に凹部を有するように支持部材６０を形成しても良く、この場合、支持部材６０の下端は絶縁膜５０上に位置する。また、例えば、支持部材６０の直下に、周辺領域Ｒｓの周辺回路ＰＣが位置する場合、支持部材６０の下端は、周辺回路ＰＣの素子と導通しないように、Ｚ方向において周辺回路ＰＣの素子との間で所定の距離を有するように位置することが望ましい。

支持部材６０は、絶縁膜５０が有する応力と反対の応力を有する材料を含む。絶縁膜５０が圧縮応力を有する材料（例えば、シリコン酸化物）を含む場合、支持部材６０は、例えば、引張応力を有する材料を含む。引張応力を有する材料として、支持部材６０は、例えば、シリコン窒化物（ＳｉＮ）、アルミニウム酸化物（ＡｌＯ）を含む。

引張応力を有する材料として、支持部材６０は、例えば、タングステン（Ｗ）やチタン（Ｔｉ）等の金属を含む。また、支持部材６０は、例えば、チタン窒化物（ＴｉＮ）等の金属化合物を含んでも良い。支持部材６０は、単層で形成されても良く、前述した材料の少なくともいずれかを含む層を積層させた積層体で形成されても良い。

絶縁膜５０内に引張応力を有する支持部材６０を設けることによって、絶縁膜５０による内部応力（圧縮応力）が緩和される。なお、以下において、絶縁膜５０が圧縮応力を有する材料を含み、支持部材６０が引張応力を有する材料を含む場合について説明するが、絶縁膜５０が引張応力を有する材料を含み、支持部材６０が圧縮応力を有する材料を含んでも良い。
あるいは、支持部材６０は、単なる空洞であってもよい。すなわち、支持部材６０は、絶縁膜５０に形成されたホールやスリットであって、内部が充填されず空洞または空隙とされたものであってもよい。支持部材６０として、このような空洞や空隙を設けることにより、絶縁膜５０が有する圧縮応力または引っ張り応力を緩和することができる。
またあるいは、支持部材６０は、剛性の高い材料により形成してもよい。すなわち、伸び縮みしにくい剛性の高い（固い）材料により支持部材６０を形成すれば、後述する溝部Ｔにおける変形を抑制することが可能となる。

本実施形態の半導体装置１において、メモリセルアレイＭＣＡや周辺回路ＰＣと、ダイシングラインＤＬとの間であって絶縁膜５０内に、引張応力を有する材料を含む支持部材６０が設けられている。例えば、支持部材６０は複数設けられ、複数の支持部材６０が溝部Ｔに沿って配置されている。このような支持部材６０によって、溝部Ｔの溝Ｔ１〜溝Ｔ５の変形が抑制される。

以下、溝部Ｔの溝Ｔ１〜溝Ｔ５の変形について説明する。
図５は、参考例に係る半導体装置１００の一部を示す平面図である。
図６（ａ）、図６（ｂ）、図７（ａ）、図７（ｂ）及び図８は、溝の位置と幅の関係を示す図である。
図５に示される領域は、図２に示される領域に相当する。また、図５の半導体装置１００の構成は、図２の半導体装置１において支持部材６０が設けられていない構成に相当する。

図６（ａ）、図６（ｂ）、図７（ａ）、図７（ｂ）及び図８は、図５の半導体装置１００において、領域Ｅ１〜領域Ｅ５内の溝Ｔ１〜溝Ｔ５の上端における幅の値をそれぞれ示している。図６（ａ）、図６（ｂ）、図７（ａ）、図７（ｂ）及び図８において、縦軸は溝の幅の値を示しており、例えば、縦軸の一目盛りは１ナノメートルである。図６（ａ）、図６（ｂ）、図７（ａ）、図７（ｂ）及び図８において、横軸は溝Ｔ１〜溝Ｔ５を示している。なお、各図中では、溝Ｔ１〜溝Ｔ５の変形前（縮小前）の上端における幅の値が破線で示されている。

図６（ａ）は、メモリセルアレイＭＣＡのＹ方向の中央付近を示す領域Ｅ１における溝Ｔ１〜Ｔ５の上端の幅を表す。領域Ｅ１では、Ｘ方向において、溝Ｔ１は周辺領域Ｒｓ（セル領域Ｒｍｃ）側に位置し、溝Ｔ５は分断領域Ｒｄ側に位置する。溝Ｔ１〜溝Ｔ５の幅を比較すると、溝Ｔ１及び溝Ｔ５の幅の値は、溝Ｔ２〜溝Ｔ４の幅の値より小さくなっている。したがって、領域Ｅ１では、溝Ｔ１及び溝Ｔ５の幅が小さくなって溝Ｔ１及び溝Ｔ５が変形していることが分かる。
なお、このような溝の変形（幅の変化）は、溝の深さ方向に沿って均一に生ずるわけではなく、溝の上端において変形が最大となる傾向がある。すなわち、溝の変形は溝の下方から上端に向かうに従って大きくなる傾向がある。
このように、溝の上端に向かうに従って、その幅が小さくなると、溝の上端がふさがってしまい、その後の工程において埋め込みが十分にできずに溝の内部に空洞が残留することもありうる。

図６（ｂ）は、周辺回路ＰＣのＹ方向の中央付近を示す領域Ｅ２における溝Ｔ１〜Ｔ５の上端の幅を表す。領域Ｅ２では、Ｘ方向において、溝Ｔ１は周辺領域Ｒｓ側に位置し、溝Ｔ５は分断領域Ｒｄ側に位置する。溝Ｔ１〜溝Ｔ５の幅を比較すると、溝Ｔ１及び溝Ｔ５の幅の値は、溝Ｔ２〜溝Ｔ４の幅の値より小さくなっている。したがって、領域Ｅ２では、溝Ｔ１及び溝Ｔ５の上端の幅が小さくなって溝Ｔ１及び溝Ｔ５が変形していることが分かる。

図７（ａ）は、周辺回路ＰＣのＸ方向の中央付近を示す領域Ｅ３における溝Ｔ１〜Ｔ５の上端の幅を表す。領域Ｅ３では、Ｙ方向において、溝Ｔ１は周辺領域Ｒｓ側に位置し、溝Ｔ５は分断領域Ｒｄ側に位置する。溝Ｔ１〜溝Ｔ５の幅を比較すると、溝Ｔ１及び溝Ｔ５の幅の値は、溝Ｔ２〜溝Ｔ４の幅の値より小さくなっている。したがって、領域Ｅ３では、溝Ｔ１及び溝Ｔ５の上端幅が小さくなって溝Ｔ１及び溝Ｔ５が変形していることが分かる。

図７（ｂ）は、メモリセルアレイＭＣＡ（ＭＣＡ１）のＸ方向の中央付近を示す領域Ｅ４における溝Ｔ１〜Ｔ５の上端の幅を表す。領域Ｅ４では、Ｙ方向において、溝Ｔ１は周辺領域Ｒｓ（セル領域Ｒｍｃ）側に位置し、溝Ｔ５は分断領域Ｒｄ側に位置する。溝Ｔ１〜溝Ｔ５の幅を比較すると、溝Ｔ１及び溝Ｔ５の幅の値は、溝Ｔ２〜溝Ｔ４の幅の値より小さくなっている。したがって、領域Ｅ４では、溝Ｔ１及び溝Ｔ５の上端の幅が小さくなって溝Ｔ１及び溝Ｔ５が変形していることが分かる。

図８は、溝部Ｔの角部Ｔｐを示す領域Ｅ５における溝Ｔ１〜Ｔ５の上端の幅を表す。領域Ｅ５では、溝Ｔ１は周辺領域Ｒｓ（セル領域Ｒｍｃ）側に位置し、溝Ｔ５は分断領域Ｒｄ側に位置する。溝Ｔ１〜溝Ｔ５の幅を比較すると、溝Ｔ５の幅の値は、溝Ｔ１〜溝Ｔ４の幅の値より小さくなっている。したがって、領域Ｅ５では、溝Ｔ５の上端の幅が小さくなって溝Ｔ５が変形していることが分かる。

図６（ａ）、図６（ｂ）、図７（ａ）、図７（ｂ）８から、領域Ｅ１〜領域Ｅ４では、溝Ｔ１及び溝Ｔ５の上端の幅が小さくなって溝Ｔ１及び溝Ｔ５が変形していることが分かる。また、図８から、領域Ｅ５では、溝Ｔ５の上端の幅が小さくなって変形していることが分かる。
これは、セル領域Ｒｍｃ、周辺領域Ｒｓ及び分断領域Ｒｄに位置する絶縁膜５０（ＴＥＯＳ膜）の圧縮応力によって、Ｚ方向に垂直な方向であって、溝Ｔ１及び溝Ｔ５が延びる方向に垂直な方向（例えば、Ｘ方向やＹ方向）の溝Ｔ１及び溝Ｔ５の幅が小さくなるように溝Ｔ１及び溝Ｔ５が変形するからである。
これは溝Ｔ１〜Ｔ５のうちで、内側の溝Ｔ２〜Ｔ４よりも、外側の溝Ｔ１、Ｔ５に負荷される圧縮応力が大きいことに起因すると考えられる。すなわち、内側の溝Ｔ２〜Ｔ４の両側に存在する絶縁膜５０の体積と比較すると、溝Ｔ１、Ｔ５の外側に存在する絶縁膜５０の体積は、大きい。このために、外側の溝Ｔ１、Ｔ５には、より大きな圧縮応力がかかり、変形が顕著となるものと考えられる。

続いて、要素の変位量について説明する。
図９は、溝Ｔ１〜Ｔ５の上端の面におけるＸ方向の要素の変位量を示す図である。
図９は、図５の半導体装置１００において、周辺領域Ｒｓ内の位置点ｂ１から矢印ａ１の方向（Ｘ方向）に動かした位置点にある要素のＸ方向の変位量を示している。図９の縦軸は、Ｘ方向の変位量の値を示しており、一目盛りは、例えば１ナノメートルである。図９の横軸は、位置点ｂ１からの相対位置Ｐを示している。

ここで、Ｘ方向の変位量とは、要素が変形しない場合の基準位置の値を０として、基準位置から＋Ｘ方向または−Ｘ方向に変形した量に相当する。図９において、変位量が０より大きい場合、基準位置から＋Ｘ方向に要素が変形していることが示されており、変位量の値（正の値）が大きい程、要素が大きく変形していることが示されている。また、変位量が０より小さい場合、基準位置から−Ｘ方向に要素が変形していることが示されており、変位量の値（負の値）が小さい程、要素が大きく変形していることが示されている。

図９に示すように、位置Ｐ１では変位量の値（正の値）が大きく、位置Ｐ２では変位量の値（負の値）が小さくなっている。位置Ｐ１及び位置Ｐ２には、図５に示すような、溝部Ｔａ１の溝Ｔ１及び溝Ｔ５がそれぞれ位置している。位置Ｐ１及び位置Ｐ２の間の部分（破線間の部分）は、溝部Ｔａ１（溝Ｔ１〜溝Ｔ５）が位置する部分に相当する。

したがって、溝部Ｔａ１の溝Ｔ１は＋Ｘ方向に大きく変形している。つまり、溝部Ｔａ１の溝Ｔ１は、分断領域Ｒｄ側に大きく変形している。一方、溝部Ｔａ１の溝Ｔ５は−Ｘ方向に大きく変形している。つまり、溝部Ｔａ１の溝Ｔ５は、周辺領域Ｒｓ側に大きく変形している。溝部Ｔａ１の溝Ｔ１及び溝Ｔ５は、上端において幅が小さくなるように変形している。

図１０は、溝Ｔ１〜Ｔ５の上端の面におけるＹ方向の要素の変位量を示す図である。
図１０は、図５の半導体装置１００において、セル領域Ｒｍｃ内の位置点ｂ２から矢印ａ２の方向（Ｙ方向）に動かした位置点にある要素のＹ方向の変位量を示している。図１０の縦軸は、Ｙ方向の変位量の値を示しており、一目盛りは、例えば１ナノメートルである。図１０の横軸は、位置点ｂ２からの相対位置Ｐを示している。

ここで、Ｙ方向の変位量とは、要素が変形しない場合の基準位置の値を０として、基準位置から＋Ｙ方向または−Ｙ方向に変形した量に相当する。図１０において、変位量が０より大きい場合、基準位置から＋Ｙ方向に要素が変形していることが示されており、変位量の値（正の値）が大きい程、要素が大きく変形していることが示されている。また、変位量が０より小さい場合、基準位置から−Ｙ方向に要素が変形していることが示されており、変位量の値（負の値）が小さい程、要素が大きく変形していることが示されている。

図１０に示すように、位置Ｐｓ１では変位量の値（負の値）が小さく、位置Ｐｓ２では変位量の値（正の値）が大きくなっている。位置Ｐｓ１及び位置Ｐｓ２には、図５に示すような、スリットＳＴ１ａ及びスリットＳＴ１ｂがそれぞれ位置している。

位置Ｐ３では変位量の値（正の値）が大きく、位置Ｐ４では変位量の値（負の値）が小さくなっている。位置Ｐ３及び位置Ｐ４には、図５に示すような、溝部Ｔａ２の溝Ｔ１及び溝Ｔ５がそれぞれ位置している。位置Ｐ３及び位置Ｐ４の間の部分（破線間の部分）は、溝部Ｔａ２（溝Ｔ１〜溝Ｔ５）が位置する部分に相当する。

したがって、溝部Ｔａ２の溝Ｔ１は＋Ｙ方向に大きく変形している。つまり、溝部Ｔａ２の溝Ｔ１は、分断領域Ｒｄ側に大きく変形している。一方、溝部Ｔａ２の溝Ｔ５は−Ｙ方向に大きく変形している。つまり、溝部Ｔａ２の溝Ｔ５は、周辺領域Ｒｓ（セル領域Ｒｍｃ）側に大きく変形している。溝部Ｔａ２の溝Ｔ１及び溝Ｔ５は、幅が小さくなるように変形している。

また、位置Ｐ５では変位量の値（正の値）が大きく、位置Ｐ６では変位量の値（負の値）が小さくなっている。位置Ｐ５及び位置Ｐ６には、図５に示すような、溝部Ｔａ３の溝Ｔ５及び溝Ｔ１がそれぞれ位置している。位置Ｐ５及び位置Ｐ６の間の部分（破線間の部分）は、溝部Ｔａ３（溝Ｔ１〜溝Ｔ５）が位置する部分に相当する。

したがって、溝部Ｔａ３の溝Ｔ１は−Ｙ方向に大きく変形している。つまり、溝部Ｔａ３の溝Ｔ１は、分断領域Ｒｄ側に大きく変形している。一方、溝部Ｔａ３の溝Ｔ５は＋Ｙ方向に大きく変形している。つまり、溝部Ｔａ３の溝Ｔ５は、周辺領域Ｒｓ（セル領域Ｒｍｃ）側に大きく変形している。その結果として、溝部Ｔａ３の溝Ｔ１及び溝Ｔ５は、上端において幅が小さくなるように変形している。

図９及び図１０から、溝部Ｔａ１、Ｔａ２、Ｔａ３は、上端においてＸ方向またはＹ方向に大きく変形することが分かる。これは、セル領域Ｒｍｃ、周辺領域Ｒｓ及び分断領域Ｒｄに位置する絶縁膜５０（ＴＥＯＳ膜）の圧縮応力によって、Ｚ方向に垂直な方向であって、溝部Ｔａ１、Ｔａ２、Ｔａ３が延びる方向に垂直な方向（例えば、Ｘ方向やＹ方向）において、溝部Ｔａ１、Ｔａ２、Ｔａ３の溝Ｔ１及び溝Ｔ５の幅が小さくなるからである。

以下、本実施形態に係る半導体装置の製造方法について説明する。
図１１（ａ）、図１１（ｂ）、図１２（ａ）及び図１２（ｂ）は、半導体装置１の製造方法を示す平面図である。
図１１（ａ）、図１１（ｂ）、図１２（ａ）及び図１２（ｂ）に示された領域は、図２に示された領域に相当する。

先ず、図１１（ａ）に示すように、基板１０上に、周辺回路ＰＣを形成する。周辺回路ＰＣは、周辺領域Ｒｓに位置する。
続いて、基板１０上に絶縁膜２２及び犠牲膜を交互に積層した積層体を形成した後、積層体を貫通し、基板１０に達するメモリホールＭＨを形成する。メモリホールＭＨ内に、ブロック絶縁膜４３と、電荷蓄積膜４２と、トンネル絶縁膜４１と、チャネル３２と、コア絶縁膜３１を順に形成して、柱状部ＣＬを形成する（図３（ｂ）参照）。

続いて、積層体の端部を階段状に加工し、周辺回路ＰＣ及び積層体を覆うように絶縁膜５０を形成する。絶縁膜５０は、例えば、ＴＥＯＳにより形成される。
続いて、積層体にスリットＳＴ１、ＳＴ２を形成する。スリットＳＴ１、ＳＴ２を介して犠牲膜を除去した後、犠牲膜が除去された空洞内に電極膜２１を形成することで、絶縁膜２２及び電極膜２１を有する積層体１５が形成される（図３（ａ）参照）。その後、スリットＳＴ１、ＳＴ２内に絶縁部材５５Ａ、５５Ｂを形成する。これにより、基板１０上に、メモリセルアレイＭＣＡが形成される。メモリセルアレイＭＣＡは、セル領域Ｒｍｃに位置する。

次に、図１１（ｂ）に示すように、フォトリソグラフィ法、及び、ＲＩＥ（Reactive Ion Etching）等のエッチング処理により、絶縁膜５０に複数のホールＨを形成する。例えば、絶縁膜５０を貫通し、底面が基板１０に達するように複数のホールＨを形成する。Ｚ方向と、Ｚ方向に垂直な方向（例えば、Ｘ方向やＹ方向）との断面において、ホールＨの形状は矩形である。複数のホールＨは、溝部Ｔに沿って配置されている。

次に、図１２（ａ）に示すように、例えばＣＶＤ（Chemical Vapor Deposition）法により、ホールＨ内に支持部材６０を形成する。複数の支持部材６０は溝部Ｔに沿って配置される。絶縁膜５０が圧縮応力を有する材料により形成される場合、支持部材６０は、引張応力を有する材料により形成される。支持部材６０は、例えば、シリコン窒化物、アルミニウム酸化物により形成される。支持部材６０は、例えば、タングステンやチタン等の金属材料により形成される。
次に、図１２（ｂ）に示すように、例えば、フォトリソグラフィ法、及び、ＲＩＥ等のエッチング処理により、メモリセルアレイＭＣＡや周辺回路ＰＣと、ダイシングラインＤＬ（図１参照）との間に溝部Ｔを形成する。溝部Ｔは、周辺領域Ｒｓ及び分断領域Ｒｄの間に位置する。溝部Ｔは、メモリセルアレイＭＣＡ及び周辺回路ＰＣを囲むように形成される。溝部Ｔは、溝Ｔ１、溝Ｔ２、溝Ｔ３、溝Ｔ４及び溝Ｔ５によって構成される（図４（ａ）参照）。
続いて、例えばＣＶＤ法により、溝部Ｔの溝Ｔ１〜溝Ｔ５内に埋込部材７０（図４（ａ）参照）を形成する。埋込部材７０は、例えば、タングステンやチタン等の金属材料により形成される。
その後、分断領域Ｒｄ内のダイシングラインＤＬに沿って切断して、セル領域Ｒｍｃ（メモリセルアレイＭＣＡ）及び周辺領域Ｒｓ（周辺回路ＰＣ）をそれぞれ有する複数のチップ１Ａを個片化する（図１参照）。
このようにして、半導体装置１が製造される。

上述した具体例では、複数のホールＨを形成した後に溝部Ｔを形成してているが、ホールＨと溝部Ｔとは、同時に形成しても良い。または、溝部Ｔを形成した後に、ホールＨを形成しても良い。例えば、ホールＨは、周辺領域Ｒｓの周辺回路ＰＣ上に、絶縁膜５０を貫通するコンタクトホールの形成時に形成しても良い。コンタクトホールは、例えば、金属材料が埋め込まれることでゲート電極に接続するコンタクトが形成される。また、複数のホールＨは、メモリホールＭＨの形成時に形成しても良い。
同様に、支持部材６０や埋め込み部材７０の形成の工程の順番も、適宜変更することができる。

以下、本実施形態の効果について説明する。
３次元構造の半導体記憶装置において、メモリセルアレイや周辺回路と、ダイシングラインとの間には溝が形成されており、溝内に金属材料等を埋め込むことでメモリセルアレイを保護している。このような溝は、メモリセルアレイ及び周辺回路上の絶縁膜によって変形する虞がある。

例えば、図６（ａ）、図６（ｂ）、図７（ａ）、図７（ｂ）及び図８〜図１０に示すように、セル領域Ｒｍｃ、周辺領域Ｒｓ及び分断領域Ｒｄに位置する絶縁膜５０（ＴＥＯＳ膜）の圧縮応力によって、Ｚ方向に垂直な方向であって、溝部Ｔが延びる方向に垂直な方向（例えば、Ｘ方向やＹ方向）において、溝部Ｔの溝Ｔ１及び溝Ｔ５の幅が小さくなる。つまり、溝Ｔ１及び溝Ｔ５の幅が小さくなって溝部Ｔが変形する。

例えば、溝部Ｔの溝Ｔ１及び溝Ｔ５の上端の幅が小さくなると、溝Ｔ１〜溝Ｔ５内に埋込部材７０を埋め込む場合に、溝Ｔ１及び溝Ｔ５内に空隙が発生し易くなる。ダイシングラインＤＬに沿って切断して複数のチップ１Ａを個片化する場合に、空隙によってチップ１Ａ内に亀裂が発生してチップ１Ａが破損する虞がある。

本実施形態の半導体装置１では、絶縁膜５０内に、引張応力を有する材料を含む支持部材６０が設けられている。例えば、支持部材６０は複数設けられ、複数の支持部材６０が溝部Ｔに沿って配置されている。このような支持部材６０を設けることで、支持部材６０の引張応力によって絶縁膜５０による内部応力（圧縮応力）が緩和され、溝部Ｔの変形を抑制する。これにより、溝部Ｔの溝Ｔ１及び溝Ｔ５内に空隙が発生し難くなって、空隙によってチップ１Ａ内に亀裂が発生してチップ１Ａが破損することを抑制する。

例えば、図１１（ｂ）、図１２（ａ）及び図１２（ｂ）の工程のように、溝部Ｔを形成した後にホールＨを形成して、ホールＨ内に支持部材６０を形成する。これにより、溝部Ｔの溝Ｔ１及び溝Ｔ５が変形して空隙が溝Ｔ１及び溝Ｔ５内に発生することを抑制する。また、図１２（ｂ）の工程において、溝Ｔ１及び溝Ｔ５内に空隙が発生し難くなるので、溝部Ｔの溝Ｔ１〜溝Ｔ５内に埋込部材７０が形成し易くなる。つまり、溝部Ｔの溝Ｔ１〜溝Ｔ５内の埋め込み性が向上する。また、溝Ｔ１及び溝Ｔ５内に空隙が発生し難くなるので、空隙によってチップ１Ａ内に亀裂が発生してチップ１Ａが破損することを抑制する。
本実施形態によれば、信頼性の高い半導体装置及びその製造方法を提供する。

なお、本実施形態では、ホールＨ内に支持部材６０を形成しているが、ホールＨ内に支持部材６０を形成しなくても良い。つまり、絶縁膜５０内にホールＨが形成されていることで、絶縁膜５０による内部応力（圧縮応力）が緩和され、溝部Ｔの変形が抑制される。これにより、溝部Ｔの溝Ｔ１及び溝Ｔ５内に空隙が発生し難くなって、空隙によってチップ１Ａ内に亀裂が発生してチップ１Ａが破損することを抑制する。

前述したように、一例として、本実施形態に係る半導体装置が３次元構造の半導体記憶装置である場合について説明したが、本実施形態に係る半導体装置は、３次元構造の半導体記憶装置に限定されるわけではない。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、１００…半導体装置、 １Ａ…チップ、 １０…基板、 １０ａ…上面、 １５…積層体、 １５ｔ…端部、 ２１…電極膜、 ２１Ｃ…コンタクト、 ２１Ｓ…ステップ、 ２１Ｔ…テラス、 ２２、５０…絶縁膜、 ３１…コア絶縁膜、 ３２…チャネル、 ４１…トンネル絶縁膜、 ４２…電荷蓄積膜、 ４３…ブロック絶縁膜、 ５０Ｒ…領域、 ５０Ｒｔ…位置点、 ５５Ａ、５５Ｂ…絶縁部材、 ６０、６０Ａ、６０Ｂ…支持部材、 ７０…埋込部材、 ＣＬ…柱状部、 ＤＬ…ダイシングライン、 Ｈ…ホール、 ＭＣＡ、ＭＣＡ１…メモリセルアレイ、 ＭＨ…メモリホール、 ＰＣ…周辺回路、 Ｒｄ…分断領域、 Ｒｍｃ…セル領域、 Ｒｓ…周辺領域、 ＳＴ１、ＳＴ１ａ、ＳＴ１ｂ、ＳＴ２…スリット、 Ｔ、Ｔａ１、Ｔａ２、Ｔａ３…溝部、 Ｔ１〜Ｔ５…溝、 Ｔｐ…角部、 Ｔｐ１…一端、 Ｔｐ２…他端、 Ｗ１…幅、 ａ１、ａ２…矢印、 ｂ１、ｂ２…位置点、 ｄ１、ｄｔ…距離

Claims (11)

1. 回路部と、
   前記回路部の周囲に設けられた絶縁部と、
   前記絶縁部内に設けられ、前記回路部を囲うように設けられた保護部材と、
   前記絶縁部内において前記保護部材に沿って設けられた応力緩和部と、
   を備えた半導体装置。
2. 前記応力緩和部は、前記絶縁部の応力を緩和する材料を有する請求項１記載の半導体装置。
3. 前記絶縁部は、シリコン酸化物を含み、
   前記応力緩和部は、シリコン窒化物、アルミニウム酸化物、金属の少なくともいずれかを含む請求項１または２に記載の半導体装置。
4. 前記回路部は、互いに離れて積層された複数の電極膜を有する積層体を含む請求項１〜３のいずれか１つに記載の半導体装置。
5. 前記応力緩和部は、前記回路部と前記保護部材とのあいだに設けられた請求項１〜４のいずれか１つに記載の半導体装置。
6. 前記応力緩和部は、前記保護部材の両側に設けられた請求項１〜５のいずれか１つに記載の半導体装置。
7. 前記回路部は、複数のメモリセルを有するメモリセルアレイと、周辺回路と、を有する請求項１〜６のいずれか１つに記載の半導体装置。
8. 基板上に、回路部を形成する工程と、
   前記回路部の周囲に絶縁部を形成する工程と、
   前記絶縁部内に、応力緩和部を形成する工程と、
   前記絶縁部内に、前記回路部を囲うように保護部材を形成する工程と、
   を備え、
   前記応力緩和部を、前記保護部材に沿って形成する、半導体装置の製造方法。
9. 前記応力緩和部を形成する工程は、前記絶縁部にホールを形成する工程と、前記絶縁部の応力を緩和する材料を前記ホールに埋め込む工程と、を含む請求項８記載の半導体装置の製造方法。
10. 前記保護部材を形成する工程は、前記絶縁部に溝を形成する工程と、前記溝を埋め込む工程と、を含む請求項８または９に記載の半導体装置の製造方法。
11. 前記絶縁部は、シリコン酸化物を含み、
    前記応力緩和部は、シリコン窒化物、アルミニウム酸化物、金属の少なくともいずれかを含む請求項８〜１０のいずれか１つに記載の半導体装置の製造方法。

Images