JP2018160616A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法 Download PDFInfo
- Publication number
- JP2018160616A JP2018160616A JP2017058105A JP2017058105A JP2018160616A JP 2018160616 A JP2018160616 A JP 2018160616A JP 2017058105 A JP2017058105 A JP 2017058105A JP 2017058105 A JP2017058105 A JP 2017058105A JP 2018160616 A JP2018160616 A JP 2018160616A
- Authority
- JP
- Japan
- Prior art keywords
- region
- insulating layer
- memory device
- columnar
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
-
- H10P14/27—
-
- H10P14/69433—
-
- H10P50/283—
-
- H10W42/121—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
- H10D62/292—Non-planar channels of IGFETs
-
- H10P14/3411—
-
- H10P14/69215—
-
- H10P50/73—
-
- H10W20/43—
Landscapes
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Chemical & Material Sciences (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
Abstract
【課題】信頼性が向上した半導体記憶装置及びその製造方法を提供する。【解決手段】実施形態に係る半導体記憶装置は、基板と、積層体と、回路部と、第１絶縁層と、第１柱状部と、を備える。前記積層体は、前記基板上に設けられ、互いに離れて積層された複数の電極層を有する。前記回路部は、前記基板上に設けられ、前記積層体が設けられた第１領域に隣り合う第２領域内に位置する。前記第１絶縁層は、前記第２領域内に設けられる。前記第１柱状部は、前記第２領域内に設けられ、前記複数の電極層の積層方向に延びる。前記第１絶縁層は、前記回路部及び前記第１柱状部の間に位置する。【選択図】図１
Description
実施形態は、半導体記憶装置及びその製造方法に関する。
３次元構造の半導体記憶装置は、複数のメモリセルを含むメモリセルアレイと、周辺回路と、を集積化した構造を有する。メモリセルアレイには、電極層を複数積層した積層体が設けられ、積層体にメモリホールが形成される。積層体の端部は、階段状に加工されており、階段状の端部から周辺回路にかけて絶縁層が設けられている。このように絶縁層が厚く形成されることで、絶縁層の内部応力によって基板の反りが大きくなるという問題がある。
実施形態の目的は、信頼性が向上した半導体記憶装置及びその製造方法を提供することである。
実施形態に係る半導体記憶装置は、基板と、積層体と、回路部と、第１絶縁層と、第１柱状部と、を備える。前記積層体は、前記基板上に設けられ、互いに離れて積層された複数の電極層を有する。前記回路部は、前記基板上に設けられ、前記積層体が設けられた第１領域に隣り合う第２領域内に位置する。前記第１絶縁層は、前記第２領域内に設けられる。前記第１柱状部は、前記第２領域内に設けられ、前記複数の電極層の積層方向に延びる。前記第１絶縁層は、前記回路部及び前記第１柱状部の間に位置する。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１（ａ）及び図１（ｂ）は、半導体記憶装置１の断面図である。
図２は、図１（ｂ）の領域Ａの拡大図であって、図３は、図１（ａ）の領域Ｂの拡大図である。
図１（ａ）及び図１（ｂ）に示すように、半導体記憶装置１には、半導体基板１０が設けられている。
ここで、本明細書において、半導体基板１０の上面１０Ａに対して平行な方向であって、相互に直交する２方向をＸ方向及びＹ方向とする。Ｘ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。なお、図１（ａ）及び図１（ｂ）は、半導体記憶装置１のＸ−Ｚ断面及びＹ−Ｚ断面をそれぞれ示している。
図１（ａ）及び図１（ｂ）は、半導体記憶装置１の断面図である。
図２は、図１（ｂ）の領域Ａの拡大図であって、図３は、図１（ａ）の領域Ｂの拡大図である。
図１（ａ）及び図１（ｂ）に示すように、半導体記憶装置１には、半導体基板１０が設けられている。
ここで、本明細書において、半導体基板１０の上面１０Ａに対して平行な方向であって、相互に直交する２方向をＸ方向及びＹ方向とする。Ｘ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。なお、図１（ａ）及び図１（ｂ）は、半導体記憶装置１のＸ−Ｚ断面及びＹ−Ｚ断面をそれぞれ示している。
半導体記憶装置１には、メモリセル領域Ｒｍと、階段領域Ｒｃと、周辺領域Ｒｐと、が設けられている。周辺領域Ｒｐ、階段領域Ｒｃ及びメモリセル領域Ｒｍは、Ｘ方向に沿って順に配置されている。
図１（ｂ）に示すように、メモリセル領域Ｒｍには、積層体１５と、柱状部５０と、配線部１８と、が設けられている。
積層体１５は、半導体基板１０上に設けられている。半導体基板１０は、例えば、シリコン（Ｓｉ）を含む。半導体基板１０は、Ｐ形基板１０ａと、Ｎ−ｗｅｌｌ領域１０ｂと、Ｐ−ｗｅｌｌ領域１０ｃと、を有する。Ｎ−ｗｅｌｌ領域１０ｂは、Ｐ形基板１０ａ上に設けられ、Ｐ−ｗｅｌｌ領域１０ｃは、Ｎ−ｗｅｌｌ領域１０ｂ上に設けられる。
積層体１５は、半導体基板１０上に設けられている。半導体基板１０は、例えば、シリコン（Ｓｉ）を含む。半導体基板１０は、Ｐ形基板１０ａと、Ｎ−ｗｅｌｌ領域１０ｂと、Ｐ−ｗｅｌｌ領域１０ｃと、を有する。Ｎ−ｗｅｌｌ領域１０ｂは、Ｐ形基板１０ａ上に設けられ、Ｐ−ｗｅｌｌ領域１０ｃは、Ｎ−ｗｅｌｌ領域１０ｂ上に設けられる。
積層体１５は、複数の電極層１７と、複数の絶縁層１６と、を有する。例えば、電極層１７は、タングステン（Ｗ）等の金属を含み、絶縁層１６は、シリコン酸化物（ＳｉＯ）等を含む。絶縁層１６は各電極層１７の間に設けられている。なお、電極層１７の積層数は任意である。
積層体１５上には、絶縁層４０、４１、４２、４３が順に設けられている。絶縁層４０、４１、４２、４３は、例えばシリコン酸化物を含む。
積層体１５上には、絶縁層４０、４１、４２、４３が順に設けられている。絶縁層４０、４１、４２、４３は、例えばシリコン酸化物を含む。
柱状部５０は、積層体１５内に複数設けられている。柱状部５０は、積層体１５内、及び、絶縁層４０、４１、４２内をＺ方向に延びる。柱状部５０は、例えば、円柱状、もしくは楕円柱状に形成される。柱状部５０は、コア部６０と、チャネル２０と、メモリ膜２４と、を有する。
コア部６０は、例えば、シリコン酸化物を含む。コア部６０の形状は、例えば、円柱状である。なお、柱状部５０にコア部６０を設けなくても良い。
コア部６０の上端には、プラグ部６１が設けられている。プラグ部６１は、積層体１５の上部内、及び、絶縁層４０内に位置し、その側面をチャネル２０によって囲まれている。プラグ部６１は、例えば、アモルファスシリコンを結晶化させたポリシリコンを含む。
コア部６０の上端には、プラグ部６１が設けられている。プラグ部６１は、積層体１５の上部内、及び、絶縁層４０内に位置し、その側面をチャネル２０によって囲まれている。プラグ部６１は、例えば、アモルファスシリコンを結晶化させたポリシリコンを含む。
チャネル２０は、コア部６０の側面上に設けられている。チャネル２０は、半導体部であって、ボディ２０ａと、カバー層２０ｂと、を有する。ボディ２０ａの形状は、例えば、底を有する筒状である。カバー層２０ｂは、ボディ２０ａの側面上に設けられている。カバー層２０ｂの形状は、例えば、筒状である。ボディ２０ａ及びカバー層２０ｂは、シリコン、例えば、アモルファスシリコンを結晶化させたポリシリコンを含む。
チャネル２０の下端は、半導体基板１０に接している。例えば、チャネル２０の下端は、半導体基板１０内に形成された接続部材１０ｄに接している。接続部材１０ｄは、半導体基板１０のＰ−ｗｅｌｌ領域１０ｃに形成された部材であって、例えば、シリコンをエピタキシャル成長することで形成された部材である。
チャネル２０の下端は、半導体基板１０に接している。例えば、チャネル２０の下端は、半導体基板１０内に形成された接続部材１０ｄに接している。接続部材１０ｄは、半導体基板１０のＰ−ｗｅｌｌ領域１０ｃに形成された部材であって、例えば、シリコンをエピタキシャル成長することで形成された部材である。
メモリ膜２４は、チャネル２０の側面上に設けられている。図２に示すように、メモリ膜２４は、トンネル絶縁膜２１、電荷蓄積膜２２及びブロック絶縁膜２３を有する。
トンネル絶縁膜２１は、チャネル２０の側面上に設けられている。トンネル絶縁膜２１は、例えば、シリコン酸化物を含む。トンネル絶縁膜２１の形状は、例えば、円筒形である。
トンネル絶縁膜２１は、チャネル２０の側面上に設けられている。トンネル絶縁膜２１は、例えば、シリコン酸化物を含む。トンネル絶縁膜２１の形状は、例えば、円筒形である。
電荷蓄積膜２２は、トンネル絶縁膜２１の側面上に設けられている。電荷蓄積膜２２は、例えば、シリコン窒化物（ＳｉＮ）を含む。電荷蓄積膜２２の形状は、例えば、円筒形である。チャネル２０と電極層１７との交差部分に、電荷蓄積膜２２を含むメモリセルが形成される。
トンネル絶縁膜２１は、電荷蓄積膜２２と、チャネル２０との間の電位障壁である。トンネル絶縁膜２１は、チャネル２０から電荷蓄積膜２２に電荷が移動するとき（書込動作）、及び、電荷蓄積膜２２からチャネル２０に電荷が移動するとき（消去動作）、電荷がトンネリングする。
電荷蓄積膜２２は、膜中に、電荷をトラップするトラップサイトを有する。メモリセルのしきい値は、トラップサイトにトラップされた電荷の有無、及び、トラップされた電荷の量によって変化する。これにより、メモリセルは、情報を保持する。
電荷蓄積膜２２は、膜中に、電荷をトラップするトラップサイトを有する。メモリセルのしきい値は、トラップサイトにトラップされた電荷の有無、及び、トラップされた電荷の量によって変化する。これにより、メモリセルは、情報を保持する。
ブロック絶縁膜２３は、電荷蓄積膜２２の側面上に設けられている。ブロック絶縁膜２３は、例えば、シリコン酸化物を含む。ブロック絶縁膜２３は、電極層１７を形成するとき、例えば、電荷蓄積膜２２を、エッチングから保護する。ブロック絶縁膜２３は、シリコン酸化膜と、アルミニウム酸化膜との積層膜でも良い。
柱状部５０の上方には、Ｙ方向に延びる複数のビット線（図示せず）が設けられている。ビット線は、プラグ部６１に接続するコンタクトを介して、柱状部５０に接続されている。
柱状部５０の上方には、Ｙ方向に延びる複数のビット線（図示せず）が設けられている。ビット線は、プラグ部６１に接続するコンタクトを介して、柱状部５０に接続されている。
配線部１８は、積層体１５内に複数設けられている。配線部１８は、積層体１５内、及び、絶縁層４０、４１、４２、４３内をＸ方向及びＺ方向に延びる。配線部１８は、導電部１８Ａと、導電部１８Ｂと、周辺部１８Ｃと、を有する。
導電部１８Ｂは、導電部１８Ａ上に設けられている。導電部１８Ａは、例えば、シリコンを含む。例えば、シリコンは、アモルファスシリコンを結晶化させたポリシリコンである。導電部１８Ｂは、例えば、タングステンを含む。
周辺部１８Ｃは、導電部１８Ａの側面及び底面上を覆っている。周辺部１８Ｃは、例えば、チタン窒化物（ＴｉＮ）を含むバリアメタル層である。
周辺部１８Ｃは、導電部１８Ａの側面及び底面上を覆っている。周辺部１８Ｃは、例えば、チタン窒化物（ＴｉＮ）を含むバリアメタル層である。
配線部１８の側面上には、絶縁性の側壁１９が設けられている。側壁１９は、例えば、シリコン酸化物を含む。側壁１９によって、配線部１８と、積層体１５の電極層１７と、が電気的に絶縁されている。
Ｙ方向において隣り合う配線部１８間には、Ｘ方向に延びる絶縁部材４５が設けられている。絶縁部材４５の一部は、積層体１５の上部内に配置されており、上から１層以上の電極層１７をそれぞれ２つに分断している。この分断された電極層１７が上部選択ゲート線として機能する。絶縁部材４５は、例えば、シリコン酸化物やシリコン窒化物を含む。
Ｙ方向において隣り合う配線部１８間には、Ｘ方向に延びる絶縁部材４５が設けられている。絶縁部材４５の一部は、積層体１５の上部内に配置されており、上から１層以上の電極層１７をそれぞれ２つに分断している。この分断された電極層１７が上部選択ゲート線として機能する。絶縁部材４５は、例えば、シリコン酸化物やシリコン窒化物を含む。
配線部１８の下端は、半導体基板１０に接している。例えば、配線部１８の下端は、半導体基板１０内に形成された接続部材１０ｅに接している。接続部材１０ｅは、半導体基板１０のＰ−ｗｅｌｌ領域１０ｃに形成された部材であって、例えば、ボロン（Ｂ）等の不純物を注入して形成される。
配線部１８の上方には、ソース線（図示せず）が設けられている。ソース線は、コンタクトを介して配線部１８に接続されている。
配線部１８の上方には、ソース線（図示せず）が設けられている。ソース線は、コンタクトを介して配線部１８に接続されている。
図１（ｂ）に示すように、階段領域Ｒｃには、積層体１５と、柱状部５１と、配線部１８と、が設けられている。
階段領域Ｒｃには、積層体１５の端部１５ｔが位置している。端部１５ｔの形状は、電極層１７にテラスＴが形成された階段状である。端部１５ｔ及び絶縁層４０の間には、絶縁層４４が設けられている。絶縁層４４は、例えば、シリコン酸化物を含む。絶縁層４４は、例えば、ＴＥＯＳ(tetraethoxysilane)を原料として形成される。
階段領域Ｒｃには、積層体１５の端部１５ｔが位置している。端部１５ｔの形状は、電極層１７にテラスＴが形成された階段状である。端部１５ｔ及び絶縁層４０の間には、絶縁層４４が設けられている。絶縁層４４は、例えば、シリコン酸化物を含む。絶縁層４４は、例えば、ＴＥＯＳ(tetraethoxysilane)を原料として形成される。
電極層１７のテラスＴ上には、コンタクト６２が設けられている。コンタクト６２は、絶縁層４４内、及び、絶縁層４０、４１、４２、４３内をＺ方向に延びる。コンタクト６２の下端は電極層１７のテラスＴに接続され、コンタクト６２の上端は上層配線（図示せず）に接続される。コンタクト６２は、導電材料、例えば、タングステン等の金属を含む。
柱状部５１は、積層体１５の端部１５ｔ内に複数設けられている。柱状部５１は、積層体１５の端部１５ｔ内、及び、絶縁層４０、４１、４２、４４内をＺ方向に延びる。柱状部５１は、例えば、円柱状、もしくは楕円柱状に形成される。柱状部５１は、柱状部５０が形成される材料と同じ材料を含む。つまり、柱状部５１は、コア部６０と、チャネル２０と、メモリ膜２４と、を有する。
柱状部５１のチャネル２０の下端は、半導体基板１０に接している。例えば、チャネル２０の下端は、半導体基板１０内に形成された接続部材１０ｄに接している。
柱状部５１のチャネル２０の下端は、半導体基板１０に接している。例えば、チャネル２０の下端は、半導体基板１０内に形成された接続部材１０ｄに接している。
図１（ａ）に示すように、周辺領域Ｒｐには、回路部７０と、柱状部５２と、が設けられている。
回路部７０は、半導体基板１０のＰ形基板１０ａ上に設けられている。回路部７０は、チャネル領域７０ａと、ソース領域７０ｂと、ドレイン領域７０ｃと、ゲート絶縁膜７０ｄと、ゲート電極７０ｅと、を有する。
回路部７０は、半導体基板１０のＰ形基板１０ａ上に設けられている。回路部７０は、チャネル領域７０ａと、ソース領域７０ｂと、ドレイン領域７０ｃと、ゲート絶縁膜７０ｄと、ゲート電極７０ｅと、を有する。
ソース領域７０ｂ及びドレイン領域７０ｃは相互に離隔し、チャネル領域７０ａは、ソース領域７０ｂ及びドレイン領域７０ｃの間に位置している。ゲート絶縁膜７０ｄは、チャネル領域７０ａ上に設けられ、ゲート電極７０ｅは、ゲート絶縁膜７０ｄ上に設けられている。
チャネル領域７０ａ、ソース領域７０ｂ、ドレイン領域７０ｃ、ゲート絶縁膜７０ｄ及びゲート電極７０ｅによって、トランジスタが構成され、複数のトランジスタを配置することで回路部７０が構成される。
また、Ｐ形基板１０ａ上に、Ｎ−ｗｅｌｌ領域１０ｂ及びＰ−ｗｅｌｌ領域１０ｃが順に設けられている。Ｙ方向及びＺ方向に延びるトレンチ内にＳＴＩ（Shallow Trench Isolation）７１が設けられ、ＳＴＩ７１によって、チャネル領域７０ａ、ソース領域７０ｂ及びドレイン領域７０ｃと、Ｎ−ｗｅｌｌ領域１０ｂ及びＰ−ｗｅｌｌ領域１０ｃと、が分断されている。これにより、Ｐ形基板１０ａ、Ｎ−ｗｅｌｌ領域１０ｂ及びＰ−ｗｅｌｌ領域１０ｃを有する半導体基板１０が構成される。
また、Ｐ形基板１０ａ上に、Ｎ−ｗｅｌｌ領域１０ｂ及びＰ−ｗｅｌｌ領域１０ｃが順に設けられている。Ｙ方向及びＺ方向に延びるトレンチ内にＳＴＩ（Shallow Trench Isolation）７１が設けられ、ＳＴＩ７１によって、チャネル領域７０ａ、ソース領域７０ｂ及びドレイン領域７０ｃと、Ｎ−ｗｅｌｌ領域１０ｂ及びＰ−ｗｅｌｌ領域１０ｃと、が分断されている。これにより、Ｐ形基板１０ａ、Ｎ−ｗｅｌｌ領域１０ｂ及びＰ−ｗｅｌｌ領域１０ｃを有する半導体基板１０が構成される。
回路部７０上には、コンタクト６３が複数設けられている。コンタクト６３は、絶縁層４４内、及び、絶縁層４１、４２、４３内をＺ方向に延びる。コンタクト６３は、導電材料、例えば、タングステン等の金属を含む。
コンタクト６３の下端は、回路部７０におけるゲート電極７０ｅ等の素子に接続され、コンタクト６３の上端は上層配線（図示せず）に接続される。回路部７０は、コンタクト６２、６３及び上層配線を介して電極層１７（テラスＴ）に接続される。
コンタクト６３の下端は、回路部７０におけるゲート電極７０ｅ等の素子に接続され、コンタクト６３の上端は上層配線（図示せず）に接続される。回路部７０は、コンタクト６２、６３及び上層配線を介して電極層１７（テラスＴ）に接続される。
柱状部５２は、絶縁層４４内に設けられている。柱状部５２は、絶縁層４１、４２、４４内をＺ方向に延びる。柱状部５２は、例えば、円柱状、もしくは楕円柱状に形成される。柱状部５２は、角柱状に形成されても良く、Ｙ方向及びＺ方向に延びる板状に形成されても良い。なお、柱状部５２の数は任意である。
柱状部５２は、柱状部５０、５１が形成される材料と同じ材料を含む。つまり、柱状部５２は、コア部６０と、チャネル２０と、メモリ膜２４と、を有する。チャネル２０は、ボディ２０ａと、カバー層２０ｂと、を有する。また、図３に示すように、メモリ膜２４は、トンネル絶縁膜２１、電荷蓄積膜２２及びブロック絶縁膜２３を有する。
例えば、図２及び図３に示すように、柱状部５０の幅Ｗ１が柱状部５２の幅Ｗ２より小さい場合、柱状部５０のコア部６０の幅Ｗ３は、柱状部５２のコア部６０の幅Ｗ４より小さい。例えば、柱状部５０、５２にコア部６０が設けられない場合、柱状部５０のチャネル２０の幅は、柱状部５２のチャネル２０の幅より小さくなる。例えば、柱状部５２の幅Ｗ２は、柱状部５１の幅と概ね同じである。
なお、積層体１５の電極層１７の積層数によって、柱状部５２の幅（Ｗ２）は、柱状部５０の幅（Ｗ１）、及び、柱状部５１の幅がより小さくても良い。また、柱状部５２内には、空隙が少なくとも一部に形成されても良い。
なお、積層体１５の電極層１７の積層数によって、柱状部５２の幅（Ｗ２）は、柱状部５０の幅（Ｗ１）、及び、柱状部５１の幅がより小さくても良い。また、柱状部５２内には、空隙が少なくとも一部に形成されても良い。
柱状部５２において、チャネル２０の下端は、絶縁層４４内に位置する。例えば、チャネル２０の下端は、絶縁層４４に接する。
柱状部５２において、チャネル２０の上端上、及び、メモリ膜２４の上端上には、絶縁層４３が位置する。例えば、チャネル２０の上端、及び、メモリ膜２４の上端は、絶縁層４３に接する。
このように柱状部５２が絶縁層４４内に位置するので、柱状部５２によって、Ｘ方向に延びる絶縁層４４の一部が分断される。
柱状部５２において、チャネル２０の上端上、及び、メモリ膜２４の上端上には、絶縁層４３が位置する。例えば、チャネル２０の上端、及び、メモリ膜２４の上端は、絶縁層４３に接する。
このように柱状部５２が絶縁層４４内に位置するので、柱状部５２によって、Ｘ方向に延びる絶縁層４４の一部が分断される。
なお、柱状部５２は、周辺領域Ｒｐ内において、コンタクト６３の形成領域と、Ｘ方向及びＹ方向に所定の間隔離れて形成することが望ましい。これにより、柱状部５２及びコンタクト６３が接触することを抑制できる。
また、柱状部５２のＺ方向の幅は、任意であるが、回路部７０と、Ｚ方向に所定の間隔離れて形成するように柱状部５２の幅を設定することが望ましい。これにより、柱状部５２及び回路部７０が接触することを抑制できる。
また、柱状部５２のＺ方向の幅は、任意であるが、回路部７０と、Ｚ方向に所定の間隔離れて形成するように柱状部５２の幅を設定することが望ましい。これにより、柱状部５２及び回路部７０が接触することを抑制できる。
メモリセル領域Ｒｍにおいては、多数のメモリセルが、Ｘ方向、Ｙ方向及びＺ方向に沿って三次元マトリクス状に配列されており、各メモリセルにデータを記憶することができる。一方、階段領域Ｒｃ及び周辺領域Ｒｐにおいては、メモリセル領域Ｒｍから各電極層１７を引き出し、コンタクト６２、６３及び上層配線を介して回路部７０に接続する。
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図４（ａ）及び図４（ｂ）〜図９（ａ）及び図９（ｂ）は、半導体記憶装置１の製造方法を示す断面図である。図４（ａ）〜図９（ａ）は、図１（ａ）の一部に相当する領域を示しており、図４（ｂ）〜図９（ｂ）は、図１（ｂ）に相当する領域を示している。
なお、図４（ａ）及び図４（ｂ）〜図９（ａ）及び図９（ｂ）を用いて、柱状部５０、５１、５２の形成工程までを説明する。
図４（ａ）及び図４（ｂ）〜図９（ａ）及び図９（ｂ）は、半導体記憶装置１の製造方法を示す断面図である。図４（ａ）〜図９（ａ）は、図１（ａ）の一部に相当する領域を示しており、図４（ｂ）〜図９（ｂ）は、図１（ｂ）に相当する領域を示している。
なお、図４（ａ）及び図４（ｂ）〜図９（ａ）及び図９（ｂ）を用いて、柱状部５０、５１、５２の形成工程までを説明する。
先ず、図４（ａ）に示すように、周辺領域Ｒｐにおいて、半導体基板１０上に回路部７０を形成する。回路部７０は、周知の方法により形成される。回路部７０においては、Ｐ形基板１０ａ上に、チャネル領域７０ａ、ソース領域７０ｂ及びドレイン領域７０ｃが形成されている。さらに、ゲート絶縁膜７０ｄがチャネル領域７０ａ上に形成され、ゲート電極７０ｅがゲート絶縁膜７０ｄ上に形成されている。チャネル領域７０ａ、ソース領域７０ｂ、ドレイン領域７０ｃ、ゲート絶縁膜７０ｄ及びゲート電極７０ｅによって、トランジスタが形成され、このようなトランジスタを複数配置することで回路部７０が形成される。その後、回路部７０上に絶縁層８０を形成する。絶縁層８０は、例えば、ＴＥＯＳにより形成される。
一方、図４（ａ）及び図４（ｂ）に示すように、メモリセル領域Ｒｍ、階段領域Ｒｃ及び周辺領域Ｒｐにおいて、Ｐ形基板１０ａ上には、Ｎ−ｗｅｌｌ領域１０ｂ及びＰ−ｗｅｌｌ領域１０ｃが順に形成される。続いて、周辺領域Ｒｐにおいて、Ｙ方向及びＺ方向に延びるトレンチ内にＳＴＩ７１が形成され、ＳＴＩ７１によって、チャネル領域７０ａ、ソース領域７０ｂ及びドレイン領域７０ｃと、Ｎ−ｗｅｌｌ領域１０ｂ及びＰ−ｗｅｌｌ領域１０ｃと、が分断されている。これにより、Ｐ形基板１０ａ、Ｎ−ｗｅｌｌ領域１０ｂ及びＰ−ｗｅｌｌ領域１０ｃを有する半導体基板１０が形成される。
続いて、メモリセル領域Ｒｍ及び階段領域Ｒｃにおいて、例えばＣＶＤ（Chemical Vapor Deposition）法により、半導体基板１０上に、絶縁層１６及び犠牲層８１をＺ方向に沿って交互に積層させて、積層体１５ａを形成する。例えば、絶縁層１６はシリコン酸化物により形成され、犠牲層８１はシリコン窒化物により形成される。その後、メモリセル領域Ｒｍ及び階段領域Ｒｃにおいて、積層体１５ａに貫通孔を形成し、周辺領域Ｒｐにおいて、絶縁層８０に貫通孔を形成し、これらの貫通孔内に犠牲層８２を形成する。犠牲層８２は、例えば、アモルファスシリコンにより形成される。なお、メモリセル領域Ｒｍ及び階段領域Ｒｃにおいて、貫通孔の形成後、例えば、半導体基板１０のＰ−ｗｅｌｌ領域１０ｃから積層体１５ａの内部にわたってシリコンをエピタキシャル成長することで接続部材１０ｄが形成される。
続いて、メモリセル領域Ｒｍにおいて、積層体１５ａ上に、絶縁層１６及び犠牲層８１をＺ方向に沿って交互に積層させて、積層体１５ｂを形成する。これにより、積層体１５ａ及び積層体１５ｂを有する積層体１５Ａが形成される。その後、階段領域Ｒｃにおいて、積層体１５Ａを階段状に加工する。このような階段状の部分は、積層体１５Ａのエッチング量を制御するために積層体１５Ａ上のレジスト膜をエッチングした後、積層体１５Ａを下方向にエッチングする工程を繰り返すことで形成される。これにより、半導体基板１０上に形成された積層体１５Ａの端部１５ｔが階段状に加工され、犠牲層８１毎にテラスＴが形成される。
続いて、階段領域Ｒｃ及び周辺領域Ｒｐにおいて、絶縁層８７を形成する。絶縁層８７は、例えば、ＴＥＯＳにより形成される。これにより、絶縁層８０、８７を有する絶縁層４４が形成される。その後、メモリセル領域Ｒｍにおいて、積層体１５Ａ上に絶縁層４０、４１、４２を順に形成し、階段領域Ｒｃにおいて、絶縁層４４上に絶縁層４０、４１、４２を順に形成する。一方、周辺領域Ｒｐにおいて、絶縁層４４上に絶縁層４１、４２を順に形成する。
続いて、メモリセル領域Ｒｍにおいて、絶縁層４２の上面から、Ｘ方向及びＺ方向に延びるトレンチを形成し、トレンチ内に絶縁部材４５を形成する。
続いて、メモリセル領域Ｒｍにおいて、絶縁層４２の上面から、Ｘ方向及びＺ方向に延びるトレンチを形成し、トレンチ内に絶縁部材４５を形成する。
次に、図５（ａ）及び図５（ｂ）に示すように、メモリセル領域Ｒｍ、階段領域Ｒｃ及び周辺領域Ｒｐにおいて、絶縁層４２上に絶縁層８８を形成し、絶縁層８８上にレジスト膜８３を形成する。続いて、レジスト膜８３をパターニングする。
次に、図６（ａ）及び図６（ｂ）に示すように、メモリセル領域Ｒｍ、階段領域Ｒｃ及び周辺領域Ｒｐにおいて、レジスト膜８３をマスクとしたＲＩＥ（Reactive Ion Etching）等のエッチング処理により、絶縁層８８の一部を除去する。これにより、各領域において、絶縁層４２の上面が露出する。
次に、図７（ａ）及び図７（ｂ）に示すように、メモリセル領域Ｒｍ、階段領域Ｒｃ及び周辺領域Ｒｐにおいて、露出した絶縁層４２の上面から、例えばＲＩＥ等のエッチング処理を施す。これにより、メモリセル領域Ｒｍ、階段領域Ｒｃ及び周辺領域Ｒｐに、孔８４ａ、８４ｂ、８４ｃがそれぞれ形成される。メモリセル領域Ｒｍ及び階段領域Ｒｃでは、孔８４ａ、８４ｂは、犠牲層８２の直上に位置するように形成される。一方、周辺領域Ｒｐでは、孔８４ｃは、絶縁層４４内に位置するように形成される。つまり、孔８４ｃの底面及び側面は、絶縁層４４に囲まれている。
その後、絶縁層８８及びレジスト膜８３を除去する。
その後、絶縁層８８及びレジスト膜８３を除去する。
次に、図８（ａ）及び図８（ｂ）に示すように、メモリセル領域Ｒｍ及び階段領域Ｒｃにおいて、孔８４ａ、８４ｂを介して、孔８４ａ、８４ｂの直下に位置する犠牲層８２を除去する。これにより、メモリセル領域Ｒｍに貫通孔８５ａ（メモリホールＭＨ）が形成され、階段領域Ｒｃに貫通孔８５ｂが形成される。
次に、図９（ａ）及び図９（ｂ）に示すように、メモリセル領域Ｒｍ、階段領域Ｒｃ及び周辺領域Ｒｐにおいて、例えばＣＶＤ法により、貫通孔８５ａ、８５ｂ及び孔８４ｃの内面上にシリコン酸化物を堆積させてブロック絶縁膜２３（図２及び図３参照）を形成し、シリコン窒化物を堆積させて電荷蓄積膜２２（図２及び図３参照）を形成し、シリコン酸化物を堆積させてトンネル絶縁膜２１（図２及び図３参照）を形成する。
続いて、シリコンを堆積させてカバー層２０ｂを形成する。その後、ＲＩＥを施すことにより、カバー層２０ｂ、トンネル絶縁膜２１、電荷蓄積膜２２及びブロック絶縁膜２３を除去し、接続部材１０ｄ及び絶縁層４４を露出させる。これにより、メモリ膜２４が形成される。
続いて、貫通孔８５ａ、８５ｂ内、及び、孔８４ｃ内に、シリコンを堆積させてボディ２０ａを形成し、シリコン酸化物を堆積させてコア部６０を形成する。これにより、チャネル２０が形成される。また、コア部６０、チャネル２０及びメモリ膜２４をそれぞれ有する柱状部５０、５１、５２が形成される。柱状部５０、５１のチャネル２０において、ボディ２０ａは、半導体基板１０内に形成された接続部材１０ｄに接する。例えば、柱状部５２のチャネル２０において、ボディ２０ａの下端は、絶縁層４４に接する。
続いて、エッチバックを施して、貫通孔８５ａ、８５ｂ内、及び、孔８４ｃ内のコア部６０の上部を除去し、不純物を導入したシリコンを埋め込んで、プラグ部６１を形成する。
続いて、エッチバックを施して、貫通孔８５ａ、８５ｂ内、及び、孔８４ｃ内のコア部６０の上部を除去し、不純物を導入したシリコンを埋め込んで、プラグ部６１を形成する。
その後、メモリセル領域Ｒｍ、階段領域Ｒｃ及び周辺領域Ｒｐにおいて、絶縁層４２上に絶縁層４３を形成する。
続いて、メモリセル領域Ｒｍ及び階段領域Ｒｃにおいて、積層体１５ａにＸ方向及びＺ方向に延びる複数のスリットを形成し、スリットを介してエッチング処理を施すことにより、犠牲層８１を除去する。続いて、犠牲層８１の除去によって形成された空洞内に、タングステン等の金属を堆積させて電極層１７を形成する。これにより、積層体１５Ａの犠牲層８１が電極層１７に置換されて、積層体１５が形成される。
続いて、メモリセル領域Ｒｍ及び階段領域Ｒｃにおいて、積層体１５ａにＸ方向及びＺ方向に延びる複数のスリットを形成し、スリットを介してエッチング処理を施すことにより、犠牲層８１を除去する。続いて、犠牲層８１の除去によって形成された空洞内に、タングステン等の金属を堆積させて電極層１７を形成する。これにより、積層体１５Ａの犠牲層８１が電極層１７に置換されて、積層体１５が形成される。
続いて、メモリセル領域Ｒｍ及び階段領域Ｒｃにおいて、スリット内面上にシリコン酸化物を堆積して側壁１９（図１（ｂ）参照）を形成した後、チタン窒化物を堆積して周辺部１８Ｃを形成する。その後、シリコンを堆積して導電部１８Ａを形成し、タングステン等の金属を堆積して導電部１８Ｂを形成する。これにより、配線部１８（図１（ｂ）参照）が形成される。
続いて、階段領域Ｒｃにおいて、絶縁層４３、４２、４１、４０及び絶縁層４４を貫通するコンタクトホールを形成し、周辺領域Ｒｐにおいて、絶縁層４３、４２、４１及び絶縁層４４を貫通するコンタクトホールを形成する。その後、これらのコンタクトホール内にタングステン等の金属材料を埋め込んでコンタクト６２、６３（図１（ａ）及び図１（ｂ）参照）を形成する。
このようにして本実施形態の半導体記憶装置１が製造される。
続いて、階段領域Ｒｃにおいて、絶縁層４３、４２、４１、４０及び絶縁層４４を貫通するコンタクトホールを形成し、周辺領域Ｒｐにおいて、絶縁層４３、４２、４１及び絶縁層４４を貫通するコンタクトホールを形成する。その後、これらのコンタクトホール内にタングステン等の金属材料を埋め込んでコンタクト６２、６３（図１（ａ）及び図１（ｂ）参照）を形成する。
このようにして本実施形態の半導体記憶装置１が製造される。
なお、本実施形態の半導体記憶装置１の製造方法では、積層体の形成と、孔の形成と、を交互に行うことで柱状部５０を形成しているが、積層体の形成後にメモリホールＭＨを一回形成することで柱状部５０を形成しても良い。この場合、メモリホールＭＨの形成時に孔８４ｃを形成することで、柱状部５２は形成される。
次に、本実施形態の効果について説明する。
３次元構造の半導体記憶装置において、階段領域から周辺領域にかけては、階段状の端部及び回路部を覆うように、ＴＥＯＳ等を原料として形成された絶縁層が設けられている。このような絶縁層を階段領域及び周辺領域に厚く設けると、絶縁層による内部応力（例えば、圧縮応力）によって基板が大きく反る虞がある。基板の大きな反りは、製造工程中（例えば、基板上に回路部を形成する工程、回路部にコンタクト及び配線を形成する工程等）における加工精度を低下させ、製造装置の安定した稼働を妨げる原因となる。
３次元構造の半導体記憶装置において、階段領域から周辺領域にかけては、階段状の端部及び回路部を覆うように、ＴＥＯＳ等を原料として形成された絶縁層が設けられている。このような絶縁層を階段領域及び周辺領域に厚く設けると、絶縁層による内部応力（例えば、圧縮応力）によって基板が大きく反る虞がある。基板の大きな反りは、製造工程中（例えば、基板上に回路部を形成する工程、回路部にコンタクト及び配線を形成する工程等）における加工精度を低下させ、製造装置の安定した稼働を妨げる原因となる。
本実施形態の半導体記憶装置１は、周辺領域Ｒｐの絶縁層４４内に設けられた柱状部５２を有する。また、柱状部５２は、半導体基板１０上の回路部７０との間で絶縁層４４が位置するように、回路部７０とＺ方向に所定の間隔離れて設けられている。これにより、周辺領域Ｒｐ内において、Ｘ方向に延びて厚く形成された絶縁層４４を一部分断することで、絶縁層４４の体積が減少される。したがって、絶縁層４４による内部応力（例えば、圧縮応力）が緩和されて半導体基板１０の反りを抑制し、製造工程中における加工精度の低下を抑制する。また、回路部７０に対してＺ方向に所定の間隔離れて柱状部５２を設けることで、柱状部５２及び回路部７０の接触が抑制される。
本実施形態によれば、信頼性が向上した半導体記憶装置及びその製造方法を提供する。
本実施形態によれば、信頼性が向上した半導体記憶装置及びその製造方法を提供する。
（第２実施形態）
図１０（ａ）及び図１０（ｂ）は、半導体記憶装置２の断面図である。
図１１は、図１１（ａ）の領域Ｃの拡大図である。
図１０（ａ）及び図１０（ｂ）に示された領域は、図１（ａ）及び図１（ｂ）に示された領域にそれぞれ相当する。
本実施形態に係る半導体記憶装置２は、第１実施形態に係る半導体記憶装置１と比較して、柱状部５１、５２の形成材料が異なっている。柱状部５１、５２の形成材料以外は、第１実施形態と同じであるので、その他の構成の詳細な説明は省略する。
図１０（ａ）及び図１０（ｂ）は、半導体記憶装置２の断面図である。
図１１は、図１１（ａ）の領域Ｃの拡大図である。
図１０（ａ）及び図１０（ｂ）に示された領域は、図１（ａ）及び図１（ｂ）に示された領域にそれぞれ相当する。
本実施形態に係る半導体記憶装置２は、第１実施形態に係る半導体記憶装置１と比較して、柱状部５１、５２の形成材料が異なっている。柱状部５１、５２の形成材料以外は、第１実施形態と同じであるので、その他の構成の詳細な説明は省略する。
図１０（ａ）及び図１０（ｂ）に示すように、半導体記憶装置２には、メモリセル領域Ｒｍと、階段領域Ｒｃと、周辺領域Ｒｐと、が設けられている。柱状部５１及び柱状部５２は、階段領域Ｒｃ及び周辺領域Ｒｐに設けられている。
図１１に示すように、柱状部５２は、絶縁膜９０及び絶縁膜９１を有する。
絶縁膜９０は、絶縁層４４による内部応力（例えば、圧縮応力）を緩和させる応力（例えば、引張応力）を有する材料により形成される。絶縁膜９０は、例えば、シリコン窒化物を含む。絶縁膜９０の形状は、例えば、円柱状である。
絶縁膜９１は、絶縁膜９０の底面上及び側面上に設けられている。絶縁膜９１は、絶縁膜９０を保護する膜である。絶縁膜９１は、例えば、シリコン酸化物を含む。絶縁膜９１の形状は、底を有する筒状である。
柱状部５１は、柱状部５２が形成される材料と同じ材料を含む。つまり、柱状部５１は、絶縁膜９０及び絶縁膜９１を有する。
絶縁膜９０は、絶縁層４４による内部応力（例えば、圧縮応力）を緩和させる応力（例えば、引張応力）を有する材料により形成される。絶縁膜９０は、例えば、シリコン窒化物を含む。絶縁膜９０の形状は、例えば、円柱状である。
絶縁膜９１は、絶縁膜９０の底面上及び側面上に設けられている。絶縁膜９１は、絶縁膜９０を保護する膜である。絶縁膜９１は、例えば、シリコン酸化物を含む。絶縁膜９１の形状は、底を有する筒状である。
柱状部５１は、柱状部５２が形成される材料と同じ材料を含む。つまり、柱状部５１は、絶縁膜９０及び絶縁膜９１を有する。
柱状部５１において、絶縁膜９１の底面は、積層体１５内に位置する。例えば、絶縁膜９１の底面は、接続部材１０ｄに接する。
柱状部５１において、絶縁膜９０の上面上、及び、絶縁膜９１の上面上には、絶縁層４３が位置する。例えば、絶縁膜９０の上面、及び、絶縁膜９１の上面は、絶縁層４３に接する。
柱状部５１において、絶縁膜９０の上面上、及び、絶縁膜９１の上面上には、絶縁層４３が位置する。例えば、絶縁膜９０の上面、及び、絶縁膜９１の上面は、絶縁層４３に接する。
柱状部５２において、絶縁膜９１の底面は、絶縁層４４内に位置する。例えば、絶縁膜９１の底面は、絶縁層４４に接する。
柱状部５２において、絶縁膜９０の上面上、及び、絶縁膜９１の上面上には、絶縁層４３が位置する。例えば、絶縁膜９０の上面上、及び、絶縁膜９１の上面は、絶縁層４３に接する。
このように柱状部５２が絶縁層４４内に位置するので、柱状部５２によって、Ｘ方向に延びる絶縁層４４の一部が分断される。
柱状部５２において、絶縁膜９０の上面上、及び、絶縁膜９１の上面上には、絶縁層４３が位置する。例えば、絶縁膜９０の上面上、及び、絶縁膜９１の上面は、絶縁層４３に接する。
このように柱状部５２が絶縁層４４内に位置するので、柱状部５２によって、Ｘ方向に延びる絶縁層４４の一部が分断される。
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図１２（ａ）及び図１２（ｂ）〜図１９（ａ）及び図１９（ｂ）は、半導体記憶装置２の製造方法を示す断面図である。図１２（ａ）〜図１９（ａ）は、図１０（ａ）の一部に相当する領域を示しており、図１２（ｂ）〜図１９（ｂ）は、図１０（ｂ）に相当する領域を示している。
なお、図１２（ａ）及び図１２（ｂ）〜図１９（ａ）及び図１９（ｂ）を用いて、柱状部５０、５１、５２の形成工程までを説明する。また、本実施形態の半導体記憶装置の製造方法は、絶縁層８８及びレジスト膜８３の形成工程の前において、第１実施形態の半導体記憶装置の製造方法と同じであるので、図４の工程の詳細な説明は省略する。
図１２（ａ）及び図１２（ｂ）〜図１９（ａ）及び図１９（ｂ）は、半導体記憶装置２の製造方法を示す断面図である。図１２（ａ）〜図１９（ａ）は、図１０（ａ）の一部に相当する領域を示しており、図１２（ｂ）〜図１９（ｂ）は、図１０（ｂ）に相当する領域を示している。
なお、図１２（ａ）及び図１２（ｂ）〜図１９（ａ）及び図１９（ｂ）を用いて、柱状部５０、５１、５２の形成工程までを説明する。また、本実施形態の半導体記憶装置の製造方法は、絶縁層８８及びレジスト膜８３の形成工程の前において、第１実施形態の半導体記憶装置の製造方法と同じであるので、図４の工程の詳細な説明は省略する。
図４（ａ）及び図４（ｂ）の工程後、図１２（ａ）及び図１２（ｂ）に示すように、メモリセル領域Ｒｍ、階段領域Ｒｃ及び周辺領域Ｒｐにおいて、絶縁層４２上に絶縁層８８を形成し、絶縁層８８上にレジスト膜８３を形成する。続いて、図１２（ｂ）に示すように、メモリセル領域Ｒｍにおいて、レジスト膜８３をパターニングし、レジスト膜８３をマスクとしたエッチング処理により、絶縁層８８の一部を除去する。これにより、絶縁層４２の上面が露出する。
次に、図１３（ａ）及び図１３（ｂ）に示すように、メモリセル領域Ｒｍにおいて、露出した絶縁層４２の上面からエッチング処理を施した後、メモリセル領域Ｒｍ、階段領域Ｒｃ及び周辺領域Ｒｐにおいて、絶縁層８８及びレジスト膜８３を除去する。これにより、メモリセル領域Ｒｍに、犠牲層８２の直上に位置する孔８４ａが形成される。
次に、図１４（ａ）及び図１４（ｂ）に示すように、メモリセル領域Ｒｍにおいて、孔８４ａを介して、孔８４ａの直下に位置する犠牲層８２を除去する。これにより、メモリセル領域Ｒｍに貫通孔８５ａ（メモリホールＭＨ）が形成される。
次に、図１５（ａ）及び図１５（ｂ）に示すように、メモリセル領域Ｒｍにおいて、貫通孔８５ａ内に、ブロック絶縁膜２３、電荷蓄積膜２２及びトンネル絶縁膜２１を順に形成した後、カバー層２０ｂを形成する。その後、エッチングにより接続部材１０ｄを露出させた後、ボディ２０ａ及びコア部６０を順に形成する。これにより、コア部６０、チャネル２０及びメモリ膜２４を有する柱状部５０が形成される。続いて、貫通孔８５ａ内のコア部６０の上部を除去し、プラグ部６１を形成する。
次に、図１６（ａ）及び図１６（ｂ）に示すように、メモリセル領域Ｒｍ、階段領域Ｒｃ及び周辺領域Ｒｐにおいて、絶縁層４２上に絶縁層８８を形成し、絶縁層８８上にレジスト膜８３を形成する。続いて、階段領域Ｒｃ及び周辺領域Ｒｐにおいて、レジスト膜８３をパターニングし、レジスト膜８３をマスクとしたエッチング処理により、絶縁層８８の一部を除去する。これにより、絶縁層４２の上面が露出する。
次に、図１７（ａ）及び図１７（ｂ）に示すように、階段領域Ｒｃ及び周辺領域Ｒｐにおいて、露出した絶縁層４２の上面からエッチング処理を施した後、メモリセル領域Ｒｍ、階段領域Ｒｃ及び周辺領域Ｒｐにおいて、絶縁層８８及びレジスト膜８３を除去する。これにより、階段領域Ｒｃにおいて、犠牲層８２の直上に位置する孔８４ｂが形成され、周辺領域Ｒｐにおいて、絶縁層４４内に位置する孔８４ｃが形成される。
次に、図１８（ａ）及び図１８（ｂ）に示すように、階段領域Ｒｃにおいて、孔８４ｂを介して、孔８４ｂの直下に位置する犠牲層８２を除去する。これにより、階段領域Ｒｃに貫通孔８５ｂが形成される。
次に、図１９（ａ）及び図１９（ｂ）に示すように、階段領域Ｒｃ及び周辺領域Ｒｐにおいて、例えばＣＶＤ法により、貫通孔８５ｂ及び孔８４ｃの内面上にシリコン酸化物を堆積させて絶縁膜９１を形成し、シリコン窒化物を堆積させて絶縁膜９０を形成する。例えば、柱状部５２の絶縁膜９１の底面は、絶縁層４４に接する。
なお、スリットの形成工程以降の工程は、第１実施形態と同じであるが、犠牲層８１及び絶縁膜９０がシリコン窒化物を含む場合、柱状部５１において、絶縁膜９１が保護膜として絶縁膜９０の底面上及び側面上に形成されているので、スリットを介した犠牲層８１の除去によって、絶縁膜９０は除去されない。
このようにして本実施形態の半導体記憶装置２が製造される。
このようにして本実施形態の半導体記憶装置２が製造される。
次に、本実施形態の効果について説明する。
本実施形態の半導体記憶装置２において、柱状部５２は、絶縁膜９０及び絶縁膜９１を有する。また、絶縁膜９０は、引張応力を有する材料（例えば、シリコン窒化物）を含み、絶縁膜９１は、絶縁膜９０の底面上及び側面上に設けられている。これにより、絶縁層４４の体積が減少されると共に、絶縁層４４による内部応力（例えば、圧縮応力）が絶縁膜９０によって緩和されて、半導体基板１０の反りを抑制する。これにより、製造工程中における加工精度の低下を抑制する。
これ以外の効果は、第１実施形態の効果と同じである。
本実施形態の半導体記憶装置２において、柱状部５２は、絶縁膜９０及び絶縁膜９１を有する。また、絶縁膜９０は、引張応力を有する材料（例えば、シリコン窒化物）を含み、絶縁膜９１は、絶縁膜９０の底面上及び側面上に設けられている。これにより、絶縁層４４の体積が減少されると共に、絶縁層４４による内部応力（例えば、圧縮応力）が絶縁膜９０によって緩和されて、半導体基板１０の反りを抑制する。これにより、製造工程中における加工精度の低下を抑制する。
これ以外の効果は、第１実施形態の効果と同じである。
以上説明した実施形態によれば、信頼性が向上した半導体記憶装置及びその製造方法を提供することができる。
以上説明した実施形態では、柱状部５０や柱状部５１の形成時に柱状部５２を形成しているが、これに限定される訳ではない。例えば、図４（ａ）及び図４（ｂ）に示すように、メモリセル領域Ｒｍに絶縁部材４５を形成する時に、柱状部５２を形成しても良い。この場合、メモリセル領域Ｒｍ及び周辺領域Ｒｐにトレンチを形成し、各トレンチ内に絶縁部材４５の形成材料（例えば、シリコン窒化物）を埋め込んでも良い。
例えば、メモリセル領域Ｒｍ及び階段領域Ｒｃに配線部１８を形成する時に、柱状部５２を形成しても良い。この場合、メモリセル領域Ｒｍ、階段領域Ｒｃ及び周辺領域Ｒｐにスリットを形成し、各スリット内に配線部１８の形成材料（例えば、タングステン等の金属）を埋め込んでも良い。
例えば、階段領域Ｒｃ及び周辺領域Ｒｐにコンタクト６２、６３をそれぞれ形成する時に、柱状部５２を形成しても良い。この場合、階段領域Ｒｃ及び周辺領域Ｒｐにホールを形成し、各ホール内にコンタクト６２、６３の形成材料（例えば、タングステン等の金属）を埋め込んでも良い。
例えば、メモリセル領域Ｒｍ及び階段領域Ｒｃに配線部１８を形成する時に、柱状部５２を形成しても良い。この場合、メモリセル領域Ｒｍ、階段領域Ｒｃ及び周辺領域Ｒｐにスリットを形成し、各スリット内に配線部１８の形成材料（例えば、タングステン等の金属）を埋め込んでも良い。
例えば、階段領域Ｒｃ及び周辺領域Ｒｐにコンタクト６２、６３をそれぞれ形成する時に、柱状部５２を形成しても良い。この場合、階段領域Ｒｃ及び周辺領域Ｒｐにホールを形成し、各ホール内にコンタクト６２、６３の形成材料（例えば、タングステン等の金属）を埋め込んでも良い。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１、２：半導体記憶装置、１０：半導体基板、１０Ａ：上面、１０ａ：Ｐ形基板、１０ｂ：Ｎ−ｗｅｌｌ領域、１０ｃ：Ｐ−ｗｅｌｌ領域、１０ｄ、１０ｅ：接続部材、１５、１５ａ、１５ｂ、１５Ａ：積層体、１５ｔ：端部、１６、４０〜４４、８０、８２、８７、８８：絶縁層、１７：電極層、１８：配線部、１８Ａ、１８Ｂ：導電部、１８Ｃ：周辺部、１９：側壁、２０：チャネル、２０ａ：ボディ、２０ｂ：カバー層、２１：トンネル絶縁膜、２２：電荷蓄積膜、２３：ブロック絶縁膜、２４：メモリ膜、４５：絶縁部材、５０、５１、５２：柱状部、６０：コア部、６１：プラグ部、６２、６３：コンタクト、７０：回路部、７０ａ：チャネル領域、７０ｂ：ソース領域、７０ｃ：ドレイン領域、７０ｄ：ゲート絶縁膜、７０ｅ：ゲート電極、７１：ＳＴＩ、８１、８２：犠牲層、８３：レジスト膜、８４ａ、８４ｂ、８４ｃ：孔、８５ａ、８５ｂ：貫通孔、９０、９１：絶縁膜、ＭＨ：メモリホール、Ｒｃ：階段領域、Ｒｍ：メモリセル領域、Ｒｐ：周辺領域、Ｗ１〜Ｗ４：幅
Claims (12)
- 基板と、
前記基板上に設けられ、互いに離れて積層された複数の電極層を有する積層体と、
前記基板上に設けられ、前記積層体が設けられた第１領域に隣り合う第２領域内に位置する回路部と、
前記第２領域内に設けられた第１絶縁層と、
前記第２領域内に設けられ、前記複数の電極層の積層方向に延び、前記回路部との間で前記第１絶縁層が位置する第１柱状部と、
を備えた半導体記憶装置。 - 前記第１柱状部の下面及び側面は、前記第１絶縁層によって囲まれている請求項１記載の半導体記憶装置。
- 前記積層体内に設けられ、前記積層方向に延びる第２柱状部をさらに備え、
前記第１柱状部は、前記第２柱状部に形成される材料を含む請求項１または２に記載の半導体記憶装置。 - 前記第１柱状部は、シリコンを含む請求項１〜３のいずれか１つに記載の半導体記憶装置。
- 前記第１柱状部は、下面が前記第１絶縁層に接する半導体部を有する請求項１〜４のいずれか１つに記載の半導体記憶装置。
- 前記積層体の端部内に設けられ、前記積層方向に延びる第３柱状部をさらに備え、
前記端部の形状は、前記電極層毎にテラスが形成された階段状であり、
前記第１柱状部は、前記第３柱状部に形成される材料を含む請求項１または２に記載の半導体記憶装置。 - 前記第１柱状部は、シリコン窒化物を含む請求項１〜６のいずれか１つに記載の半導体記憶装置。
- 前記第１柱状部は、シリコン窒化物を含む第１絶縁膜と、前記第１絶縁膜の側面及び底面上に設けられ、シリコン酸化物を含む第２絶縁膜と、を有する請求項１〜７のいずれか１つに記載の半導体記憶装置。
- 前記端部の形状は、前記電極層毎にテラスが形成された階段状であり、
前記第１絶縁層は、前記端部上に位置してＴＥＯＳを原料として形成された請求項１〜８のいずれか１つに記載の半導体記憶装置。 - 基板上の第１領域に回路部を形成する工程と、
基板上の第２領域に、第１絶縁層及び第１層を交互に積層して第１積層体を形成する工程と、
前記回路部上に第２絶縁層を形成する工程と、
前記第１積層体内に、前記第１積層体の積層方向に延びて前記基板に達する第１貫通孔を形成し、前記第２絶縁層内に、前記積層方向に延びて底面が第２絶縁層内に位置する第１孔を形成する工程と、
を備えた半導体記憶装置の製造方法。 - 前記第１貫通孔及び前記第１孔内に、半導体部を形成する工程をさらに備えた請求項１０記載の半導体記憶装置の製造方法。
- 前記第１貫通孔及び前記第１孔内に、シリコン窒化膜を形成する工程をさらに備えた請求項１０または１１に記載の半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017058105A JP2018160616A (ja) | 2017-03-23 | 2017-03-23 | 半導体記憶装置及びその製造方法 |
| US15/703,095 US20180277564A1 (en) | 2017-03-23 | 2017-09-13 | Semiconductor memory device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017058105A JP2018160616A (ja) | 2017-03-23 | 2017-03-23 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2018160616A true JP2018160616A (ja) | 2018-10-11 |
Family
ID=63582865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017058105A Pending JP2018160616A (ja) | 2017-03-23 | 2017-03-23 | 半導体記憶装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20180277564A1 (ja) |
| JP (1) | JP2018160616A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI711161B (zh) * | 2019-02-05 | 2020-11-21 | 日商東芝記憶體股份有限公司 | 半導體記憶裝置 |
| KR20220002508A (ko) * | 2020-01-17 | 2022-01-06 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 이중 데크 3차원 nand 메모리 및 그 형성 방법 |
| US11437394B2 (en) | 2019-03-01 | 2022-09-06 | Kioxia Corporation | Semiconductor memory device |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102437273B1 (ko) * | 2018-03-14 | 2022-08-30 | 삼성전자주식회사 | 3차원 반도체 메모리 장치의 제조 방법 |
| JP2020150218A (ja) | 2019-03-15 | 2020-09-17 | キオクシア株式会社 | 半導体記憶装置 |
| KR102797254B1 (ko) | 2019-07-05 | 2025-04-21 | 삼성전자주식회사 | 게이트 층 및 수직 구조물을 갖는 반도체 소자 및 그 형성 방법 |
| KR102713814B1 (ko) | 2019-09-25 | 2024-10-08 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| JP2022030876A (ja) * | 2020-08-07 | 2022-02-18 | キオクシア株式会社 | 半導体記憶装置 |
-
2017
- 2017-03-23 JP JP2017058105A patent/JP2018160616A/ja active Pending
- 2017-09-13 US US15/703,095 patent/US20180277564A1/en not_active Abandoned
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI711161B (zh) * | 2019-02-05 | 2020-11-21 | 日商東芝記憶體股份有限公司 | 半導體記憶裝置 |
| US11437394B2 (en) | 2019-03-01 | 2022-09-06 | Kioxia Corporation | Semiconductor memory device |
| US12082418B2 (en) | 2019-03-01 | 2024-09-03 | Kioxia Corporation | Semiconductor memory device |
| KR20220002508A (ko) * | 2020-01-17 | 2022-01-06 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 이중 데크 3차원 nand 메모리 및 그 형성 방법 |
| JP2022534309A (ja) * | 2020-01-17 | 2022-07-28 | 長江存儲科技有限責任公司 | 二段デッキ三次元ｎａｎｄメモリ、およびそれを製作するための方法 |
| JP7433343B2 (ja) | 2020-01-17 | 2024-02-19 | 長江存儲科技有限責任公司 | 二段デッキ三次元ｎａｎｄメモリ、およびそれを製作するための方法 |
| KR102670304B1 (ko) * | 2020-01-17 | 2024-05-30 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 이중 데크 3차원 nand 메모리 및 그 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20180277564A1 (en) | 2018-09-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5394270B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| CN110277401B (zh) | 半导体装置 | |
| JP2018160616A (ja) | 半導体記憶装置及びその製造方法 | |
| CN102263109B (zh) | 非易失性存储器件及其制造方法 | |
| CN109155319B (zh) | 存储器件以及形成存储器件的方法 | |
| CN109390272B (zh) | 半导体器件及其制造方法 | |
| CN106024794B (zh) | 半导体器件及其制造方法 | |
| JP6901972B2 (ja) | 半導体装置及びその製造方法 | |
| CN112071855B (zh) | 竖直半导体装置及其制造方法 | |
| US20150255484A1 (en) | Semiconductor device and method for manufacturing the same | |
| JP2019114698A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2020035921A (ja) | 半導体記憶装置 | |
| JP2012142556A (ja) | 半導体メモリ装置及びその動作方法 | |
| CN103594473A (zh) | 非易失性存储器件及其制造方法 | |
| US10211222B1 (en) | Memory device | |
| CN111490052B (zh) | 垂直存储器件 | |
| CN103594423A (zh) | 制造非易失性存储器件的方法 | |
| CN103579252A (zh) | 非易失性存储器件及其制造方法 | |
| US20250351356A1 (en) | Semiconductor device and method for fabricating the same | |
| JP2013098391A (ja) | 不揮発性半導体記憶装置 | |
| US9601507B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| JP2019041061A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP2021118333A (ja) | 半導体記憶装置およびその製造方法 | |
| JP2019201028A (ja) | 半導体装置 | |
| CN112436017A (zh) | 半导体装置及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20170620 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20180905 |