JP2019165150A - 半導体記憶装置 - Google Patents

Abstract

【課題】製品性能および信頼性を改善することが可能な半導体記憶装置を提供する。【解決手段】実施形態に係る半導体記憶装置は、基板と、基板上に設けられ、複数の第１電極層が積層された第１積層体と、第１積層体上に設けられ少なくとも１層の第２電極層を含む第２積層体と、を有する積層体と、第１積層体および第２積層体を基板に垂直な第１方向に貫通し、第１絶縁体 を有するホールと、第１絶縁体と第１電極層との間、および第１絶縁体と第２電極層との間に位置し、第１絶縁体を挟んで互いに対向する第１部分および第２部分を有するチャネル膜と、を備える。第１電極層と第１部分との間に位置する第１メモリ部と、第１電極層と第２部分との間に位置する第２メモリ部は電気的に絶縁され、第２電極層と第１部分との間に位置する第３メモリ部と、第２電極層と第２部分との間に位置する第４メモリ部は電気的に接続されている。【選択図】図２

Description

本発明の実施形態は、半導体記憶装置に関する。

半導体記憶装置には、例えば、ワード線および選択ゲート線を積層した積層体を分断した構造を有する３次元半導体メモリがある。この３次元半導体メモリでは、メモリホールが分断箇所の一部に形成される。さらに、２つのメモリセル膜が、このメモリホールを共有する。

特開２０１５−１７０６４３号公報

上記のような半導体記憶装置では、動作単位が同じ選択ゲート線が分断されるので、リーク電流が分断箇所で発生する可能性がある。この場合、製品性能および信頼性が低下するおそれがある。

本発明の実施形態は、製品性能および信頼性を改善することが可能な半導体記憶装置を提供する。

本実施形態に係る半導体記憶装置は、基板と、基板上に設けられ、複数の第１電極層が積層された第１積層体と、第１積層体上に設けられ少なくとも１層の第２電極層 を含む第２積層体と、を有する積層体と、第１積層体および第２積層体を基板に垂直な第１方向に貫通し、第１絶縁体を有するホールと、第１絶縁体と第１電極層との間、および第１絶縁体と第２電極層との間に位置し、第１絶縁体を挟んで互いに対向する第１部分および第２部分を有するチャネル膜と、を備える。第１電極層と第１部分との間に位置する第１メモリ部と、第１電極層と第２部分との間に位置する第２メモリ部は電気的に絶縁され、第２電極層と第１部分との間に位置する第３メモリ部と、第２電極層と第２部分との間に位置する第４メモリ部は電気的に接続されている。

第１実施形態に係る半導体記憶装置の概略的な平面図である。 図１に示す切断線Ａ−Ａに沿った断面図である。 図１に示す切断線Ｂ−Ｂに沿った断面図である。 メモリセル膜の構造の一例を示す断面図である。 積層体を形成する工程を示す斜視図である。 積層体に第１溝を形成する工程を示す斜視図である。 第１溝に絶縁体を埋め込む工程を示す斜視図である。 積層体上に別の積層体を形成する工程を示す斜視図である。 別の積層体に第２溝を形成する工程を示す斜視図である。 第２溝に絶縁体を埋め込む工程を示す斜視図である。 ２つの積層体にホールを形成する工程を示す斜視図である。 第２実施形態に係る半導体記憶装置の概略的な平面図である。 図１２に示す切断線Ｃ−Ｃに沿った断面図である。 変形例に係る半導体記憶装置の要部の断面図である。

以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置の概略的な平面図である。図２は、図１に示す切断線Ａ−Ａに沿った断面図である。図３は、図１に示す切断線Ｂ−Ｂに沿った断面図である。図１〜図３に示すように、本実施形態に係る半導体記憶装置１は、例えばシリコン基板である半導体基板１０と、積層体２０と、メモリセル膜３０と、を備える。

積層体２０は、半導体基板１０上に設けられた第１領域２１、および第１領域２１上に設けられた第２領域２２を有する。第１領域２１には、Ｘ方向に平行して延びる電極層（ワード線）１２１、および絶縁層１２２が、Ｘ方向に直交するＺ方向で交互に積層されている。Ｚ方向は基板に対して垂直な方向である。第２領域２２には、Ｘ方向に平行な選択ゲート電極層（ＳＧＤ）２２１および絶縁層２２２が、Ｚ方向で交互に積層されている。電極層１２１および選択ゲート電極層２２１の積層数は、特に制限されない。なお、図１は、図２および図３に示す選択ゲート電極層２２１のＸＹ平面を上面視した図であり、選択ゲート電極層２２１よりもＺ方向において基板側に位置する電極層１２１および第１溝２４は、破線によって示されている。また、絶縁層２２２の図示は省略してある。

電極層１２１および選択ゲート電極層２２１は、例えばタングステンを含む導電層として形成される。絶縁層１２２および絶縁層２２２は、例えばシリコン酸化物（ＳｉＯ_２）層として形成される。なお、第２領域２２には、電極層として機能しないダミーワード線(不図示)が、選択ゲート電極層２２１の下側に設けられていてもよい。ダミーワード線は、例えば、電極層１２１と選択ゲート電極層２２１との間における電圧を調整するために用いられる。

メモリセル膜３０は、第１領域２１および第２領域２２を貫通するホール２３内で、例えばシリコン酸化物である絶縁体４０(第１絶縁体)を挟んで互いに対向する、または絶縁体４０を囲む。本実施形態では、図１に示すように、複数のホール２３が、Ｘ方向に沿って千鳥状に配列されている。図４を参照して、メモリセル膜３０の構造の一例について簡単に説明する。

図４は、メモリセル膜３０の構造の一例を示す断面図である。本実施形態では、メモリセル膜３０は、電荷ブロック膜３１と電荷蓄積膜３２とトンネル絶縁膜３３とを含むメモリ膜と、チャネル膜３４と、を有する。チャネル膜３４と電極層１２１との交差点ごとに、トンネル絶縁膜３３、電荷蓄積膜３２、および電荷ブロック膜３１とを含むメモリセルトランジスタが形成されている。図２および図３において、メモリ膜とチャネル膜３４とを合わせてメモリセル膜３０として図示している。

電荷ブロック膜３１およびトンネル絶縁膜３３は、例えばシリコン酸化物膜として形成される。電荷蓄積膜３２は、例えばシリコン窒化物（ＳｉＮ）膜として形成される。チャネル膜３４は、例えばポリシリコン膜として形成される。チャネル膜３４は、Ｙ方向に延びるビット線５０(図２および図３参照)に接続される。

図１〜図３に示すように、第１領域２１では、電極層１２１は、Ｘ方向に延びる第１溝２４によって分断される。第１溝２４には、例えばシリコン酸化物である絶縁体４１が埋め込まれている。すなわち、Ｙ方向においては第１溝２４ａを介して電極１２１ａおよび電極１２１ｂが形成されている。また、第１溝２４は複数存在してもよい。例えば、第１溝２４ａとＸ方向に並行して設けられた第１溝２４ｂを介して電極１２１ｂおよび電極１２１ｃが形成されている。

電極１２１ａおよび電極１２１ｃは電気的に接続されている。電極１２１ａおよび電極１２１ｂは電気的に接続されていない。電極１２１ｂおよび電極１２１ｃは電気的に接続されていない。すなわちホール２３は対向する２つの電極それぞれに対してメモリセルトランジスタを有する。メモリセルトランジスタ形成領域をメモリ部とする。

一方、第２領域２２では、選択ゲート電極層２２１は、第１溝２４ａおよび２４ｂで分断されることなく電極が連続している。換言すると、ホール２３は電極層２２１と交差するＸＹ平面において電極層２２１に周りを囲われる。つまり、メモリセル膜３０の外周が電極層２２１と対向する。

選択ゲート電極層２２１は、任意の位置において、Ｘ方向に延びて選択ゲート電極層２２１を分断する第２溝２５を有する。第２溝２５には、例えばシリコン酸化物である絶縁体４２が埋め込まれている。これにより、例えば図１においては、第２溝２５によって分断された選択ゲート電極層２２１ａおよび２２１ｂを有する。選択ゲート電極層２２１ａおよび２２１ｂは第２溝２５によって互いに電気的に絶縁されている。図３に示すように、第２溝２５を貫通する位置に設けられたホール２３Ｈはビット線５０に接続されていない。すなわち、第２溝２５に形成されたホール２３Ｈはダミーのメモリセルトランジスタとなる。

図１〜図３に示す構造において、換言すると、電極１２１ａを含みＺ方向に積層された積層体２１ａと、電極１２１ｂを含みＺ方向に積層された積層体２１ｂと、電極１２１ｃを含みＺ方向に積層された積層体２１ｃと、これらの積層体２１ａ、２１ｂ、２１ｃ上に跨って設けられ、積層体２１ａ、２１ｂ、および２１ｃとのＹ方向の幅が等しい積層体２２ａを有する。

以下、図５〜図１１を参照して、本実施形態に係る半導体記憶装置１の主要な製造工程について説明する。

まず、図５に示すように、半導体基板１０上に積層体２１０を形成する。積層体２１０は、上述した積層体２０の第１領域２１に対応する。積層体２１０には、絶縁層１２３と絶縁層１２２とが交互に積層されている。絶縁層１２３は、例えばシリコン窒化物層として形成される。なお、半導体基板１０と積層体２１０との間に下地層を含んでもよい。下地層の例としてセルソース線等が考えられる。

次に、図６に示すように、Ｘ方向に平行して延びる第１溝２４を複数形成する。その結果、積層体２１０が分断される。続いて、図７に示すように、絶縁体４１を第１溝２４内に埋め込む。

次に、図８に示すように、積層体２１０上に積層体２２０を形成する。積層体２２０は、上述した積層体２０の第２領域２２に対応する。積層体２２０には、絶縁層２２３と絶縁層２２２とが交互に積層されている。絶縁層２２３は、例えばシリコン窒化物層として形成される。

次に、図９に示すように、Ｘ方向に平行して延びる第２溝２５を形成する。その結果、積層体２２０の一部が分断される。第２溝２５は、例えば、第１溝２４上に形成される。

次に、図１０に示すように、第２溝２５内に絶縁体４２を埋め込む。次に、図１１に示すようにホール２３、２３Ｈを形成する。このとき、各ホールは積層体２１０の第１溝２４に埋め込まれた絶縁体４１をＺ方向に貫通するようにアライメントされて形成される。すなわち、一部のホール２３（ホール２３Ｈ）は第１溝２４に埋め込まれた絶縁体４１および第２溝２５に埋め込まれた絶縁体４２の両方を貫通するように形成される。続いて、メモリセル膜３０をホール２３、２３Ｈ内に形成する。

その後、積層体２１０および積層体２２０を貫通するホール２３とは別の開口部（不図示）を形成する。この開口部を用いて、絶縁層１２３を電極層１２１に置換（リプレイス）し、絶縁層２２３を選択ゲート電極層２２１に置換する。これにより、本実施形態に係る半導体記憶装置１が製造される。なお、リプレイス工程において、開口部はホール形状でも良いし、積層体を分断するスリット形状でもよい。

選択ゲート電極層２２１は、書き込みおよび読み出し時にメモリセル膜３０を動作単位ごとに選択するので、オンおよびオフに関して高い特性が要求される。そのため、仮に、同じ動作領域に設けられた選択ゲート電極層２２１が分断されていると、分断箇所を流れるリーク電流によって、非選択領域のカットオフ特性が悪化する可能性がある。この場合、非選択領域のブースト電圧が減少し、製品性能の低下や、書き込みデータの消去といった信頼性の低下が懸念される。

しかし、上述した本実施形態によれば、動作単位が同じ選択ゲート電極層２２１には、第１溝２４による分断部が存在しない。そのため、上述したリーク電流の発生を回避できるので、製品性能及び信頼性を改善することが可能となる。動作単位とは、例えば書き込み単位（ページ単位）である。本実施形態においては、第２溝２５で分断されて生じた選択ゲート電極層２２１ａおよび２２１ｂそれぞれが動作単位となる。動作単位を構成する電極層１２１や第１溝２４の数、およびビット線５０の本数は特に限定されない。

（第２実施形態）
図１２は、第２実施形態に係る半導体記憶装置の概略的な平面図である。図１３は、図１２に示す切断線Ｃ−Ｃに沿った断面図である。図１２および図１３では、上述した第１実施形態と同様の構成要素に同じ符号を付し、詳細な説明を省略する。なお、図１２は図１３に示す選択ゲート電極層２２１のＸＹ平面を上面視した図であり、選択ゲート電極層２１１よりもＺ方向において基板側に位置する電極層１２１および第１溝２４は破線によって示されている。また、絶縁層２２２の図示は省略してある。

上述した第１実施形態では、積層体２０の第２領域２２におけるホール２３Ｈの形成位置に選択ゲート電極層２２１を分断する第２溝２５を形成した。

本実施形態に係る半導体記憶装置２では、ホール２３形成位置とは異なる位置に、積層体２０を分断するスリット２６が形成されている。スリット２６は例えば動作単位を分断する任意の位置に設けられる。図１２において、スリット２６を介して選択ゲート電極層２２１ａおよび２２１ｂが形成されている。選択ゲート電極層２２１ａおよび２２１ｂは互いに電気的に絶縁している。スリット２６内には、例えばシリコン酸化物である絶縁体４３(第４絶縁体)が埋め込まれている。このスリット２６は、第１実施形態で説明した積層体２１ａ上に積層体２２ａを形成する工程(図８参照)の後、第１溝２４が形成された位置と異なる位置に各積層体を貫通する貫通溝として形成される。なお、第１の実施形態と同様に、スリット２６が形成された位置にダミーメモリセルトランジスタを有するホール２３Ｈを形成してもよい。

以上説明した本実施形態によれば、動作単位が同じ選択ゲート電極層２２１は、分断されることなく連続している。そのため、第１の実施形態と同様に製品性能及び信頼性を改善することが可能となる。また、本実施形態では、動作単位の境界にスリット２６を一括に形成している。そのため、第１溝２４および第２溝２５を別々の工程で形成する第１実施形態に比べて、製造工程を短縮することが可能となる。

(変形例)
図１４は、変形例に係る半導体記憶装置の要部の構成を示す断面図である。上述した第１実施形態と同様の構成要素に同じ符号を付し、詳細な説明を省略する。本変形例に係る半導体記憶装置３は、積層体２０の第１領域２１をさらに二分する下層積層体、および上層積層体を有する。下層積層体と上層積層体との間にはストッパ６０が設けられている。下層積層体はＺ方向において基板側に位置し、上層積層体は下層積層体上に位置する。下層積層体および上層積層体は、例えば同程度の積層数を有するが、積層数は特に限定されない。

記憶容量の増大に伴って多数の電極層１２１が第１領域２１に設けられると、深いホール２３の形成が必要となる。この場合、ホール２３の加工が困難になる。そこで、例えば、初めに下層積層体にホールを形成し、その後下層積層体上にストッパ６０および上層積層体を形成し、上層積層体にホールを形成する。このようにホール２３を段階的に加工する。このとき、ホール間にストッパ６０を配置することによって、ストッパ６０は、エッチングストッパ膜として機能する。ストッパ６０は、例えばポリシリコン膜として形成される。ストッパ６０は、ポリシリコンで構成されるため、下層積層体のチャネル膜３４および上層積層体のチャネル膜３４は互いに電気的に接続される。また、ホールを段階的に形成するため、下層積層体のホール位置および上層積層体のホール位置はわずかにずれることが考えられる。ホールの形成は２段階に限定されず、３段階以上に分けて形成してもよい。

次に、変形例に係る半導体装置の製造方法について説明する。始めに第１の製造方法について説明する。

変形例の構造を第1の実施形態に適用する場合、まず、下層積層体に絶縁膜が埋め込まれた第１溝２４および、溝を貫通するホール２３を形成し、ホール２３内にメモリセル膜３０を形成する。次いで、下層積層体上にストッパ６０および上層積層体を形成し、下層積層体とほぼ同じ位置となるよう絶縁膜が埋め込まれた第1溝２４を形成する。その後、上層積層体上に積層体の第２領域２２を形成し、第1の実施形態の図９以降の方法で形成される。

変形例の構造を第２の実施形態に適用する場合、まず、下層積層体に絶縁膜が埋め込まれた第１溝２４および、溝を貫通するホール２３を形成し、ホール２３内にメモリセル膜３０を形成する。次いで、下層積層体上にストッパ６０および上層積層体を形成する。その後は第２の実施形態と同様に絶縁膜が埋め込まれた第１溝２４を形成し、上層積層体上に積層体の第２領域２２を形成する。上層積層体および第２領域２２を貫通するホールを形成し、最後に、下層、上層および第２領域２２の積層体を分断するスリット２６を形成する。

次に、第２の製造方法について説明する。第１の実施形態に適用する場合、下層積層体に絶縁膜が埋め込まれた第１溝２４、およびホール２３形成後、ホール２３に第１溝２４の材料と異なる犠牲層を埋め込む。犠牲層は例えばシリコン窒化物層である。その後上層積層体を形成し、上層積層体に第１溝２４を形成する。上層積層体に形成される第１溝２４は、下層積層体に形成された第１溝２４とＺ方向の位置が同じになるようにアライメントされる。次いで、図９以降の方法によって第２溝２５およびホール２３を形成する。このとき上層積層体に形成されるホール２３の下端は下層積層体のホール２３に埋め込まれた犠牲層に達する。ホール２３とは別の開口部を形成し、積層体を構成するシリコン窒化物層および下層積層体のホール２３に埋め込まれた犠牲層を除去する。その後下層積層体、上層積層体、および第２領域２２に渡って連通したホール２３内にメモリセル膜を一括して形成する。

第２の実施形態に適用する場合においても、下層積層体を貫通するホール２３に犠牲層を埋め込み、上層積層体および第２領域２２を形成して犠牲膜に達するようにホール２３を形成する。スリット２６から犠牲層を除去し、下層積層体、上層積層体および第２領域２２に渡って連通したホール２３内にメモリセル膜を一括して形成する。

本変形例においても、第１及び第２実施形態と同様に、動作単位が同じ選択ゲート電極層２２１は、第１溝２４で分断されることなく連続している。そのため、電極層１２１の数が増加しても、製品性能及び信頼性を改善することが可能となる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１０ 半導体基板、２０ 積層体、２３ ホール、２６ スリット、３０ メモリセル膜、４０〜４３ 絶縁体、１２１ 電極層、２２１ 選択ゲート電極層

Claims (5)

1. 基板と、
   前記基板上に設けられ、複数の第１電極層が積層された第１積層体と、前記第１積層体上に設けられ少なくとも１層の第２電極層を含む第２積層体と、を有する積層体と、
   前記第１積層体および前記第２積層体を前記基板に垂直な第１方向に貫通し、第１絶縁体を有するホールと、
   前記第１絶縁体と前記第１電極層との間、および前記第１絶縁体と前記第２電極層との間に位置し、前記第１絶縁体を挟んで互いに対向する第１部分および第２部分を有するチャネル膜と、を備え、
   前記第１電極層と前記第１部分との間に位置する第１メモリ部と、前記第１電極層と前記第２部分との間に位置する第２メモリ部は電気的に絶縁され、前記第２電極層と前記第１部分との間に位置する第３メモリ部と、前記第２電極層と前記第２部分との間に位置する第４メモリ部は電気的に接続されている、半導体記憶装置。
2. 前記第１絶縁体と異なる位置に設けられ、前記積層体を前記第１方向に分断する第２絶縁体さらに備える、請求項１に記載の半導体記憶装置。
3. 前記第２絶縁体と前記第１電極層との間、および前記第２絶縁体と前記第２電極層との間にダミーのメモリセルが形成されている、請求項２に記載の半導体記憶装置。
4. 前記第１乃至第４メモリ部は、メモリ膜を含む、請求項１から３のいずれかに記載の半導体記憶装置。
5. 前記第１積層体は、絶縁層で挟まれたポリシリコン層を含むストッパ膜をさらに有する、請求項１から４のいずれかに記載の半導体記憶装置。

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