JP2019161003A

JP2019161003A - 半導体装置及びその製造方法

Info

Publication number: JP2019161003A
Application number: JP2018045555A
Authority: JP
Inventors: 尚之田嶋; Naoyuki Tajima; 下川　一生; Kazuo Shimokawa; 一生下川
Original assignee: Toshiba Corp; Toshiba Memory Corp
Current assignee: Toshiba Corp; Kioxia Corp
Priority date: 2018-03-13
Filing date: 2018-03-13
Publication date: 2019-09-19
Also published as: US20190287895A1; US11270934B2

Abstract

【課題】絶縁層と導電部材との密着性が高い半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、再配線層と、前記再配線層の第１面に接合されたバンプと、前記再配線層の第２面に接合されたチップと、を備える。前記再配線層は、絶縁層と、前記絶縁層内に設けられ、前記バンプを前記チップに接続する導電部材と、前記導電部材と前記バンプとの間に接続された接合電極と、前記絶縁層と前記導電部材との間、及び、前記接合電極と前記導電部材との間に設けられた導電層と、を有する。前記導電部材の抵抗率は前記導電層の抵抗率よりも低い。
【選択図】図１

Description

実施形態は、半導体装置及びその製造方法に関する。

従来より、プリント基板上にメモリチップを複数枚積層し、樹脂によってモールドした半導体装置が製造されている。プリント基板の下面にはバンプが接合されており、このバンプを介して、半導体装置が電子機器等に実装される。一方、近年、半導体装置の低背化が要求されているため、プリント基板の替わりに再配線層を用いる技術が提案されている。再配線層においては、有機材料からなる絶縁層中に銅（Ｃｕ）からなる導電部材が埋め込まれる。しかしながら、絶縁層と導電部材とは密着性が低く、再配線層に反りが生じた場合等には、導電部材が絶縁層から剥離する可能性がある。

特開２０００−１５０６４７号公報

実施形態の目的は、絶縁層と導電部材との密着性が高い半導体装置及びその製造方法を提供することである。

実施形態に係る半導体装置は、再配線層と、前記再配線層の第１面に接合されたバンプと、前記再配線層の第２面に接合されたチップと、を備える。前記再配線層は、絶縁層と、前記絶縁層内に設けられ、前記バンプを前記チップに接続する導電部材と、前記導電部材と前記バンプとの間に接続された接合電極と、前記絶縁層と前記導電部材との間、及び、前記接合電極と前記導電部材との間に設けられた導電層と、を有する。前記導電部材の抵抗率は前記導電層の抵抗率よりも低い。

実施形態に係る半導体装置の製造方法は、支持基板上に、第１開口部が形成された第１絶縁層を形成する工程と、前記第１開口部内に接合電極を形成する工程と、前記第１開口部の内面上に第１導電層を形成する工程と、前記第１絶縁層上に、前記第１開口部と連通する第２開口部が形成された第１パターンを形成する工程と、前記第１開口部内及び前記第２開口部内に、前記第１導電層よりも抵抗率が低い第１導電部材を形成する工程と、前記第１パターンを除去する工程と、前記第１絶縁層上に、前記第１導電部材を覆い、前記第１導電部材に到達する第３開口部が形成された第２絶縁層を形成する工程と、前記第３開口部内に第２導電部材を形成する工程と、前記第２導電部材にチップを接続する工程と、前記支持基板を除去する工程と、前記第１導電部材の露出面にバンプを接続する工程と、を備える。

実施形態に係る半導体装置を示す断面図である。図１の領域Ａを示す一部拡大断面図である。（ａ）〜（ｄ）は、実施形態に係る半導体装置の製造方法を示す断面図である。（ａ）〜（ｄ）は、実施形態に係る半導体装置の製造方法を示す断面図である。（ａ）〜（ｄ）は、実施形態に係る半導体装置の製造方法を示す断面図である。（ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を示す断面図である。（ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を示す断面図である。（ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を示す断面図である。実施形態に係る半導体装置の製造方法を示す断面図である。実施形態に係る半導体装置の製造方法を示す一部拡大断面図である。

以下、実施形態について説明する。
図１は、本実施形態に係る半導体装置を示す断面図である。
図２は、図１の領域Ａを示す一部拡大断面図である。

図１及び図２に示すように、本実施形態に係る半導体装置１においては、再配線層１０が設けられている。再配線層１０においては、母材として、例えば有機材料からなる絶縁層１１が設けられており、絶縁層１１内に、下部導電部材１２及び上部導電部材１３が設けられている。下部導電部材１２及び上部導電部材１３は、例えば銅等の金属材料によって形成されている。下部導電部材１２は再配線層１０の下段に配置されており、上部導電部材１３は再配線層１０の上段に配置されている。

下部導電部材１２の下部はビア１４であり、上部は配線１５である。ビア１４及び配線１５は一体的に形成されている。ビア１４は上下方向に延び、配線１５は水平方向に延びている。ビア１４の下面上及び側面上、並びに、配線１５の下面上には、第１導電層としてのチタン（Ｔｉ）層１６が連続的に設けられている。下部導電部材１２及びチタン層１６は、絶縁層１１内に配置されている。従って、ビア１４と絶縁層１１との間には、チタン層１６が介在している。また、配線１５の下面と絶縁層１１との間にも、チタン層１６が介在している。

上部導電部材１３の下部はビア１７であり、上部は電極１８である。ビア１７及び電極１８は一体的に形成されている。ビア１７は上下方向に延び、電極１８は水平面に沿って拡がっている。ビア１７の下面上及び側面上、並びに、電極１８の下面上には、第２導電層としてのチタン層１９が設けられている。ビア１７はチタン層１９を介して配線１５に接続されている。従って、ビア１７は配線１５を介してビア１４に接続されている。上方から見て、一般的に、ビア１７の位置はビア１４の位置とは異なるが、重なっている部分があってもよい。

ビア１７及びチタン層１９におけるビア１７を覆う部分は、絶縁層１１内に配置されている。一方、電極１８及びチタン層１９における電極１８の下面上に設けられた部分は、絶縁層１１の外部、すなわち、絶縁層１１上に配置されている。従って、ビア１７と絶縁層１１との間には、チタン層１９が介在している。一方、電極１８は絶縁層１１から離隔している。

再配線層１０には、更に、ニッケル（Ｎｉ）層２１、ニッケル層２３が設けられている。ニッケル層２１は、ビア１４の下面上にチタン層１６を介して設けられている。ニッケル層２１は絶縁層１１内に配置されている。ニッケル層２３は、電極１８の上面上に配置されている。

これにより、下から上に向かって、ニッケル層２１、チタン層１６、ビア１４、配線１５、チタン層１９、ビア１７、電極１８及びニッケル層２３が、この順に直列に接続されている。

また、半導体装置１においては、再配線層１０の上面１０ａ上に複数の半導体チップ３０が設けられており、上下方向に沿って積層されている。半導体チップ３０は、例えば、３次元ＮＡＮＤ型のメモリチップである。再配線層１０のニッケル層２３と最下段の半導体チップ３０とは、マイクロバンプ３１により接合されている。ニッケル層２３とマイクロバンプ３１との間には、金属間化合物層４５が形成されている。また、隣り合う半導体チップ３０同士は、マイクロバンプ３２により接合されている。なお、本明細書において「接合されている」とは、機械的に連結されていると共に電気的に接続されている状態をいう。各半導体チップ３０内には貫通ビア３４が設けられており、下方のマイクロバンプ３１又は３２を介して再配線層１０から入力された信号を、半導体チップ３０の上層部分に形成されたメモリセル及びより上段の半導体チップ３０に伝達する。

再配線層１０の上面１０ａ上には、樹脂部材３６が設けられている。樹脂部材３６は樹脂材料からなり、積層された半導体チップ３０、マイクロバンプ３１及び３２を覆っている。

半導体装置１において、再配線層１０の下面１０ｂ上には、バンプ４１が設けられている。バンプ４１は例えば半田からなり、その直径はマイクロバンプ３１及び３２の直径よりも大きく、例えば数百μｍである。バンプ４１はニッケル層２１の下に配置されており、金属間化合物層４４を介して、ニッケル層２１に接合されている。金属間化合物層４４及び４５は、例えば、ニッケル、錫（Ｓｎ）及び銅を含み、例えば、Ｎｉ_３Ｓｎ_４、Ｃｕ_６Ｓｎ_５、又は、Ｃｕ_３Ｓｎ等を含む。金属間化合物層４４及び４５の厚さは、接合の時間と温度に依存するが、概ね１μｍ程度である。金属間化合物層４４及び４５は、ＳＥＭによる断面観察、又は、断面観察とＥＤＸによる組成分析により、検出することができる。

また、再配線層１０の下面１０ｂ上には、制御用チップ４２が搭載されている。制御用チップ４２は、マイクロバンプ４３を介して、再配線層１０のニッケル層２１に接合されている。すなわち、複数のニッケル層２１のうちの一部はバンプ４１に接合されており、他の一部はマイクロバンプ４３に接合されている。なお、再配線層１０と制御用チップ４２との間には、マイクロバンプ４３を覆う樹脂部材が設けられていてもよい。

半導体装置１においては、各半導体チップ３０の電極（図示せず）が、マイクロバンプ３２及び３１、ニッケル層２３、電極１８、ビア１７、チタン層１９、配線１５、ビア１４、チタン層１６、ニッケル層２１、及び、バンプ４１を介して、外部に接続される。そして、制御用チップ４２は、例えば、複数の半導体チップ３０と外部との間の信号のやりとりを制御するインターフェイスとして機能すると共に、これらの半導体チップ３０の動作を制御するコントローラーとして機能する。

次に、本実施形態に係る半導体装置の製造方法について説明する。
図３（ａ）〜（ｄ）、図４（ａ）〜（ｄ）、図５（ａ）〜（ｄ）、図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）、図８（ａ）〜（ｃ）、及び図９は、本実施形態に係る半導体装置の製造方法を示す断面図である。
図１０は、本実施形態に係る半導体装置の製造方法を示す一部拡大断面図である。
但し、図１０は説明を補助する参考図であり、本実施形態において説明する製造方法においては、中間構造体が図１０に示す状態となる時点は存在しない。すなわち、金層２２と金層２４は同時には存在しない。

先ず、図３（ａ）に示すように、支持基板１００を用意する。支持基板１００は、例えば、シリコンウェーハ又はガラス基板である。次に、支持基板１００の上面上に剥離層１０１を形成する。剥離層１０１は、例えば、特定の薬液に溶解可能な有機材料、または光照射によって分解反応を生じる有機材料、又は、一定以上の応力印加で剥離を生じる有機材料、若しくは無機材料である。次に、剥離層１０１上にチタン層１０２を形成し、その上に銅層１０３を形成する。チタン層１０２は剥離層１０１との密着性が高い。チタン層１０２及び銅層１０３により、シード層１０４が構成される。

次に、図３（ｂ）に示すように、シード層１０４上に、例えば有機材料からなる絶縁層１１ａを形成する。次に、例えばリソグラフィ法又はレーザー照射により、絶縁層１１ａにビアホール１１ｂを形成する。ビアホール１１ｂの底面には、シード層１０４が露出する。

次に、図３（ｃ）に示すように、シード層１０４を介して電解めっきを施して、ニッケルを堆積させる。これにより、ビアホール１１ｂ内において、シード層１０４上にニッケル層２１が形成される。このとき、銅層１０３は導電性が高いため、レジストパターンが広範囲に配置されている場合、めっき厚の均一性を高めるのに有益である。

次に、図３（ｄ）に示すように、例えばスパッタ法により、全面にチタンを堆積させて、チタン層１６を形成する。次に、例えばスパッタ法により、全面に銅を堆積させて、銅層１０５を形成する。チタン層１６及び銅層１０５は、絶縁層１１ａの上面上、及び、ビアホール１１ｂの内面上に連続的に形成される。

次に、図４（ａ）に示すように、銅層１０５上にレジストパターン１０６を形成する。レジストパターン１０６には、リソグラフィ法により、開口部１０６ａを形成する。開口部１０６ａの底面には、ビアホール１１ｂが位置するようにする。これにより、開口部１０６ａはビアホール１１ｂに連通する。

次に、図４（ｂ）に示すように、銅層１０５を介して銅を電解めっきすることにより、下部導電部材１２を形成する。下部導電部材１２のうち、ビアホール１１ｂ内に埋め込まれた部分がビア１４となり、開口部１０６ａ内に埋め込まれた部分が配線１５となる。ビア１４はチタン層１６を介してニッケル層２１に接続される。

次に、図４（ｃ）に示すように、レジストパターン１０６を除去する。これにより、銅層１０５におけるレジストパターン１０６に覆われていた部分が露出する。

次に、図４（ｄ）に示すように、例えばエッチングを施すことにより、銅層１０５及びチタン層１６における下部導電部材１２に覆われていない部分を除去する。この結果、絶縁層１１ａが再び露出する。一方、銅層１０５及びチタン層１６における下部導電部材１２に覆われている部分は残留する。なお、銅層１０５における下部導電部材１２に覆われている部分は、下部導電部材１２と一体化するため、以後、下部導電部材１２の一部として示す。

次に、図５（ａ）に示すように、絶縁層１１ａ及び下部導電部材１２上に、例えば有機材料からなる絶縁層１１ｃを形成する。絶縁層１１ａ及び絶縁層１１ｃにより、絶縁層１１が形成される。次に、例えばリソグラフィ法又はレーザー照射により、絶縁層１１ｃにビアホール１１ｄを形成する。ビアホール１１ｄの底面には、下部導電部材１２の配線１５が露出する。以後、絶縁層１１ａ及び絶縁層１１ｃを区別せずに、絶縁層１１として示す。

次に、図５（ｂ）に示すように、例えばスパッタ法により、全面にチタンを堆積させて、チタン層１９を形成する。次に、例えばスパッタ法により、全面に銅を堆積させて、銅層１０７を形成する。チタン層１９及び銅層１０７は、絶縁層１１の上面上、及び、ビアホール１１ｄの内面上に連続的に形成される。

次に、図５（ｃ）に示すように、銅層１０７上にレジストパターン１０８を形成する。レジストパターン１０８には、リソグラフィ法により、開口部１０８ａを形成する。開口部１０８ａの底面には、ビアホール１１ｄが位置するようにする。これにより、開口部１０８ａはビアホール１１ｄに連通する。

次に、図５（ｄ）及び図１０に示すように、銅層１０７を介して銅を電解めっきすることにより、上部導電部材１３を形成する。上部導電部材１３のうち、ビアホール１１ｄ内に埋め込まれた部分がビア１７となり、開口部１０８ａ内に埋め込まれた部分が電極１８となる。ビア１７はチタン層１９を介して配線１５に接続される。次に、銅層１０７及び上部導電部材１３を介してニッケルを電解めっきすることにより、上部導電部材１３の電極１８上にニッケル層２３を形成する。次に、ニッケル層２３上に貴金属、例えば金の置換めっきを行う。これにより、ニッケル層２３からニッケルの一部が溶出すると共に、金が析出する。この結果、ニッケル層２３の上面上に金層２４が形成される。

次に、図６（ａ）及び図１０に示すように、レジストパターン１０８（図５（ｄ）参照）を除去する。これにより、銅層１０７におけるレジストパターン１０８に覆われていた部分が露出する。また、電極１８、ニッケル層２３及び金層２４が絶縁層１１の上面から突出する。

次に、図６（ｂ）及び図１０に示すように、例えばエッチングを施すことにより、銅層１０７及びチタン層１９における上部導電部材１３に覆われていない部分を除去する。この結果、絶縁層１１が再び露出する。一方、銅層１０７及びチタン層１９における上部導電部材１３に覆われている部分は残留する。なお、銅層１０７における上部導電部材１３に覆われている部分は、上部導電部材１３と一体化するため、以後、上部導電部材１３の一部として示す。

次に、図６（ｃ）に示すように、ニッケル層２３上にマイクロバンプ３１を介して半導体チップ３０を接合する。このとき、金層２４はマイクロバンプ３１内に拡散して消失すると共に、新たに銅、錫およびニッケルを主成分とする金属間化合物層４５(図２参照)が形成される。次に、この半導体チップ３０上に、複数の半導体チップ３０をマイクロバンプ３２を介して積層する。これにより、絶縁層１１上に、複数の半導体チップ３０が積層される。複数の半導体チップ３０の電極（図示せず）は、マイクロバンプ３２及び３１、金属間化合物層４５並びにニッケル層２３を介して、電極１８に接続される。なお、予めマイクロバンプ３２を介して相互に接合させた複数の半導体チップ３０からなる積層体を、マイクロバンプ３１を介してニッケル層２３に接合してもよい。

次に、図７（ａ）に示すように、絶縁層１１上に、複数の半導体チップ３０からなる積層体を覆うように樹脂材料を成形封止し、例えば２００℃以下の温度で熱硬化させることにより、樹脂部材３６を形成する。

次に、図７（ｂ）に示すように、例えば薬液を用いて溶解させることにより、若しくは光照射で分解することにより、剥離層１０１を除去する。又は、剥離層１０１の密着力を上回る力で支持基板１００を剥離層１０１から引き剥がす。これにより、支持基板１００が除去されて、シード層１０４が露出する。

次に、図７（ｃ）に示すように、シード層１０４上に残留した剥離層１０１の残渣(図示せず)を除去する。次に、例えばウェットエッチング法により、シード層１０４を除去する。これにより、絶縁層１１及びニッケル層２１が露出する。

次に、図８（ａ）及び図１０に示すように、貴金属、例えば金の置換めっきを行う。これにより、ニッケル層２１からニッケルの一部が溶出すると共に、金が析出する。この結果、ニッケル層２１の下面上に金層２２が形成される。以上の工程により、再配線層１０が形成される。

次に、図８（ｂ）及び図１０に示すように、一部の金層２２に、マイクロバンプ４３を介して、制御用チップ４２を接合する。このとき、接合時の加熱によって金層２２はマイクロバンプ４３内に拡散し、金層２２は消失する。また、ニッケル層２１とマイクロバンプ４３との間には、銅、錫およびニッケルを主成分とする金属間化合物層４４が形成される。なお、再配線層１０と制御用チップ４２との間に、マイクロバンプ４３を覆うように、樹脂部材を形成してもよい。

次に、図８（ｃ）及び図１０に示すように、マイクロバンプ４３が接合されていない金層２２に、例えば半田からなるバンプ４１を接合する。このときも、接合時の加熱によって金層２２はバンプ４１内に拡散し、金層２２は消失する。また、ニッケル層２１とバンプ４１との間には、銅、錫およびニッケルを主成分とする金属間化合物層４４が形成される。

次に、図９に示すように、ダイシングを行い、再配線層１０及び樹脂部材３６を切断する。これにより、複数の半導体装置１が製造される。半導体装置１の構成は、図１及び図２に示したとおりである。

次に、本実施形態の効果について説明する。
本実施形態においては、図３（ａ）〜図７（ａ）に示す工程において、支持基板１００上に絶縁層１１、半導体チップ３０、樹脂部材３６等からなる構造体を形成した後、図７（ｂ）に示す工程において、支持基板１００を除去している。また、図７（ｃ）〜図８（ｃ）に示す工程において、金層２２及びバンプ４１等を形成している。これにより、再配線層１０を介して半導体チップ３０をバンプ４１に接続することができる。この結果、プリント基板を用いる場合と比較して、半導体装置１の低背化を図ることができる。

また、図７（ｂ）に示す工程において支持基板１００を除去すると、主として半導体チップ３０において発生する応力、及び、樹脂部材３６を熱硬化させたときの応力により、絶縁層１１、半導体チップ３０、樹脂部材３６等からなる構造体に反りが発生する場合がある。反りが発生すると、絶縁層１１と下部導電部材１２との間、及び、絶縁層１１と上部導電部材１３との間に応力が発生する。絶縁層１１は有機材料からなり、下部導電部材１２及び上部導電部材１３は銅からなるが、有機材料と銅とは密着性が低いため、絶縁層１１と下部導電部材１２が直接接触していると、界面で剥離する可能性がある。同様に、絶縁層１１と上部導電部材１３が直接接触していると、界面で剥離する可能性がある。

そこで、本実施形態においては、絶縁層１１と下部導電部材１２との間にチタン層１６を設けると共に、絶縁層１１と上部導電部材１３との間にチタン層１９を設けている。チタンは有機材料に対して密着性が高いため、チタン層１６及び１９を設けることにより、下部導電部材１２及び上部導電部材１３が絶縁層１１から剥離することを抑制できる。

なお、下部導電部材１２及び上部導電部材１３の材料は銅には限定されないが、バンプ４１と半導体チップ３０との間に抵抗を抑えるために、導電性が高い材料であることが好ましい。また、本実施形態においては、導電層としてチタン層１６及び１９を設ける例を示したが、これには限定されず、他の材料からなる層を設けてもよい。但し、導電層の材料は有機材料との密着性が高いことが好ましい。一般的に表現すると、下部導電部材１２及び上部導電部材１３の材料は導電層の材料よりの抵抗率が低く、導電層の材料は下部導電部材１２及び上部導電部材１３の材料よりも有機材料に対する密着性が高いことが好ましい。経験的には，融点が高い金属ほど有機材料との密着性が高い傾向があるため、例えば、密着層の材料は銅よりも融点が高い金属材料とすることができる。

更に、本実施形態においては、図３（ｃ）に示す工程において、ニッケル層２１を電解めっき法により形成し、図８（ａ）に示す工程において、金層２２を置換めっき法により形成している。これにより、ニッケル層２１及び金層２２が絶縁層１１の下面上に形成されることがなく、ビア１４間の短絡を抑制できる。

以上説明した実施形態によれば、絶縁層と導電部材との密着性が高い半導体装置及びその製造方法を実現することができる。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。

１：半導体装置
１０：再配線層
１０ａ：上面
１０ｂ：下面
１１：絶縁層
１１ａ：絶縁層
１１ｂ：ビアホール
１１ｃ：絶縁層
１１ｄ：ビアホール
１２：下部導電部材
１３：上部導電部材
１４：ビア
１５：配線
１６：チタン層
１７：ビア
１８：電極
１９：チタン層
２１：ニッケル層
２２：金層
２３：ニッケル層
２４：金層
３０：半導体チップ
３１：マイクロバンプ
３２：マイクロバンプ
３４：貫通ビア
３６：樹脂部材
４１：バンプ
４２：制御用チップ
４３：マイクロバンプ
４４、４５：金属間化合物層
１００：支持基板
１０１：剥離層
１０２：チタン層
１０３：銅層
１０４：シード層
１０５：銅層
１０６：レジストパターン
１０６ａ：開口部
１０７：銅層
１０８：レジストパターン
１０８ａ：開口部

Claims

再配線層と、
前記再配線層の第１面に接合されたバンプと、
前記再配線層の第２面に接合されたチップと、
を備え、
前記再配線層は、
絶縁層と、
前記絶縁層内に設けられ、前記バンプを前記チップに接続する導電部材と、
前記導電部材と前記バンプとの間に接続された接合電極と、
前記絶縁層と前記導電部材との間、及び、前記接合電極と前記導電部材との間に設けられた導電層と、
を有し、
前記導電部材の抵抗率は前記導電層の抵抗率よりも低い半導体装置。
前記絶縁層は有機材料を含み、前記導電部材は銅を含み、前記導電層はチタンを含み、前記接合電極はニッケルを含む請求項１記載の半導体装置。
前記導電部材は、
前記バンプに接続された第１ビアと、
前記チップに接続された第２ビアと、
前記第１ビアと前記第２ビアとの間に接続された配線と、
を有し、
前記導電層は、少なくとも、前記第１ビアの下面上及び側面上、並びに、前記配線の下面上に配置され、前記第１ビアは前記導電層を介して前記接合電極に接続された請求項１または２に記載の半導体装置。
前記導電層は、前記第２ビアの下面上及び側面上にも配置されており、前記第２ビアは前記導電層を介して前記配線に接続された請求項３記載の半導体装置。
前記チップ上に設けられ、前記チップを介して前記導電部材に接続された他のチップと、
前記第２面上に設けられ、前記チップ及び前記他のチップを覆う樹脂部材と、
をさらに備えた請求項１〜４のいずれか１つに記載の半導体装置。
前記第１面に接合され、前記導電部材に接続された制御用チップをさらに備えた請求項１〜５のいずれか１つに記載の半導体装置。
支持基板上に、第１開口部が形成された第１絶縁層を形成する工程と、
前記第１開口部内に接合電極を形成する工程と、
前記第１開口部の内面上に第１導電層を形成する工程と、
前記第１絶縁層上に、前記第１開口部と連通する第２開口部が形成された第１パターンを形成する工程と、
前記第１開口部内及び前記第２開口部内に、前記第１導電層よりも抵抗率が低い第１導電部材を形成する工程と、
前記第１パターンを除去する工程と、
前記第１絶縁層上に、前記第１導電部材を覆い、前記第１導電部材に到達する第３開口部が形成された第２絶縁層を形成する工程と、
前記第３開口部内に第２導電部材を形成する工程と、
前記第２導電部材にチップを接続する工程と、
前記支持基板を除去する工程と、
前記第１導電部材の露出面にバンプを接続する工程と、
を備えた半導体装置の製造方法。
前記第３開口部の内面上に、前記第２導電部材よりも抵抗率が高い第２導電層を形成する工程をさらに備え、
前記第２導電部材は前記第２導電層上に形成する請求項７記載の半導体装置の製造方法。
前記第１絶縁層を形成する前に、前記支持基板上に第３導電層を形成する工程と、
前記支持基板を除去した後、前記第３導電層を除去する工程と、
をさらに備え、
前記接合電極を形成する工程は、前記第１開口部の底面に露出した前記第３導電層上に、電解めっき法により金属材料を堆積させる工程を有する請求項８記載の半導体装置の製造方法。
前記第２導電部材を形成する工程は、
前記第２絶縁層上に、前記第３開口部と連通する第４開口部が形成された第２パターンを形成する工程と、
前記第３開口部内及び前記第４開口部内に、前記第２導電部材を形成する工程と、
前記第２パターンを除去する工程と、
を有した請求項７〜９のいずれか１つに記載の半導体装置の製造方法。