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JP2019033109A - 半導体装置 - Google Patents

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Abstract

【課題】アクティブ領域の縮小やチップサイズの拡大をすることなく、所望のＥＳＤ耐量をもったＥＳＤ保護ダイオードと縦型ＭＯＳＦＥＴとを備えた半導体装置を提供する。【解決手段】基板と、基板内に設けられた第一導電型のドレイン領域及びソース領域と、ドレイン領域とソース領域との間に設けられた第二導電型のベース領域と、ベース領域にチャネルが形成されるように、ゲート絶縁膜を介してベース領域と接する第一導電型の第一のポリシリコン層からなるゲート電極と、ゲート電極、第二導電型の第二のポリシリコン層、及び第一導電型の第三のポリシリコン層を含み、ゲート電極、第二のポリシリコン層、及び第三のポリシリコン層が基板に垂直な方向に、この順に配置された双方向ダイオードとを備えている。【選択図】図２

Description

本発明は、半導体装置に関し、特に、縦型ＭＯＳＦＥＴ及び該縦型ＭＯＳＦＥＴのゲート絶縁膜をＥＳＤから保護する双方向ダイオード（ＥＳＤ保護ダイオード）を備えた半導体装置に関するものである。
従来の縦型ＭＯＳＦＥＴとＥＳＤ保護ダイオードとを備えた半導体装置を図１３を使って説明する。
図１３（ａ）は、従来の半導体装置９００の平面図であり、図１３（ｂ）は、図１３（ａ）のａ−ａ’線に沿った断面図である。
図１３（ｂ）に示すように、半導体装置９００は、プレーナ型の縦型ＭＯＳＦＥＴ９０１が形成されたアクティブ領域Ａと、高濃度半導体基板９１０とエピタキシャル層９１５とからなる基板９１６表面に厚いフィールド酸化膜９１８が形成されたフィールド領域Ｂとを有している。
フィールド領域Ｂのフィールド酸化膜９１８上には、縦型ＭＯＳＦＥＴ９０１のゲート絶縁膜９２１をＥＳＤから保護するＥＳＤ保護ダイオードとして、双方向ダイオード９２５が形成されている。この双方向ダイオード９２５は、基板９１６と平行な方向に並べて配置されたＰ型ポリシリコン層９２３１、Ｎ型ポリシリコン層９２４１、Ｐ型ポリシリコン層９２３２、Ｎ型ポリシリコン層９２４２、及びＰ型ポリシリコン層９２３３の直列接続にて構成されている。
アクティブ領域Ａに形成された縦型ＭＯＳＦＥＴ９０１は、高濃度半導体基板９１０と半導体層９１１とからなるドレイン領域９１７、ベース領域９１２、ソース領域９１３、ベースコンタクト領域９１４、ゲート絶縁膜９２１、及びゲート電極９２２を有している。
縦型ＭＯＳＦＥＴ９０１及び双方向ダイオード９２５上には、層間絶縁膜９２６が形成され、層間絶縁膜９２６には、縦型ＭＯＳＦＥＴ９０１のソース領域９１３とベースコンタクト領域９１４の表面、双方向ダイオード９２５のＰ型ポリシリコン層９２３１の表面、及びＰ型ポリシリコン層９２３３の表面をそれぞれ露出するコンタクトホールが形成されている。
層間絶縁膜９２６上には、アクティブ領域Ａ上からフィールド領域Ｂ上にまたがってソース電極９３１が形成され、このソース電極９３１は、層間絶縁膜９２６に形成されたコンタクトホールを介して、ソース領域９１３及びベースコンタクト領域９１４と、双方向ダイオード９２５のＰ型ポリシリコン層９２３１とを電気的に接続している。また、フィールド領域Ｂ上には、層間絶縁膜９２６に形成されたコンタクトホールを介して双方向ダイオード９２５のＰ型ポリシリコン層９２３３と電気的に接続されたゲートパッド９３３が形成されている。基板９１６の裏面には、高濃度半導体基板９１０に接してドレイン電極９３２が形成されている。尚、ゲート電極９２２は、図示せぬ領域において、ゲートパッド９３３と電気的に接続されている。
このような構成の半導体装置は、例えば、特許文献１に開示されている。
尚、上記「ベース領域」、「ベースコンタクト領域」は、それぞれ「ボディ領域」、「ボディコンタクト領域」等と称されることもあるが、本明細書においては、「ベース領域」、「ベースコンタクト領域」と称する。
特許第３２９８４７６号明細書
上述したように、特許文献１のような従来の縦型ＭＯＳＦＥＴ及びＥＳＤ保護ダイオード（双方向ダイオード）を有する半導体装置では、双方向ダイオードがフィールド領域に形成される。また、ＥＳＤ耐量の向上のためには、双方向ダイオードのＰＮ接合面積を大きくする必要がある。したがって、所望のＥＳＤ耐量を確保するためには、フィールド領域に大きな双方向ダイオードを形成する必要があり、その分アクティブ領域を縮小するか、チップサイズを大きくしなければならず、チップサイズ縮小の障害となっていた。
本発明は、ＥＳＤ保護ダイオードとしての双方向ダイオードの形成のために、アクティブ領域の縮小やチップサイズの拡大を伴うことなく、所望のＥＳＤ耐量をもった双方向ダイオードと縦型ＭＯＳＦＥＴとを備えた半導体装置を提供することを目的とする。
本発明の半導体装置は、基板と、前記基板内に設けられた第一導電型のドレイン領域及びソース領域と、前記ドレイン領域とソース領域との間に設けられた第二導電型のベース領域と、前記ベース領域にチャネルが形成されるように、ゲート絶縁膜を介して前記ベース領域と接する第一導電型の第一のポリシリコン層からなるゲート電極と、前記ゲート電極を含み、前記ゲート電極が一端となるように構成された双方向ダイオードと、前記ソース領域、前記ベース領域、及び前記双方向ダイオードの他端と電気的に接続されたソース電極と、前記基板の裏面上に前記ドレイン領域に接して設けられたドレイン電極とを備え、前記双方向ダイオードは、前記ゲート電極上に設けられた第二導電型の第二のポリシリコン層と、前記第二のポリシリコン層上に設けられた第一導電型の第三のポリシリコン層とをさらに含み、前記ゲート電極、前記第二のポリシリコン層、及び前記第三のポリシリコン層は、前記基板に垂直な方向に、この順に配置されていることを特徴とする。
本発明によれば、双方向ダイオードを構成するゲート電極、第二のポリシリコン層、及び第三のポリシリコン層を、この順に、基板と垂直方向に積層することにより、従来のように、フィールド領域において、双方向ダイオードを構成するＰ型ポリシリコンとＮ型ポリシリコンを基板と水平方向に並べる必要がなくなり、その分フィールド領域を縮小することができる。これにより、アクティブ領域を拡大、または、チップサイズを縮小することができる。
また、双方向ダイオードのＰＮ接合面積は、ゲート電極の上面の面積とほぼ同等とすることができる。したがって、ＰＮ接合面積を大きくすることが可能なため、ＥＳＤ耐量を大きくすることができる。
本発明の実施形態の半導体装置を説明するための平面図である。 本発明の第一の実施形態の半導体装置における縦型ＭＯＳＦＥＴの構造を示す断面図である。 本発明の第一の実施形態の半導体装置における縦型ＭＯＳＦＥＴとゲートパッド部の構造を示す断面図である。 本発明の第一の実施形態の半導体装置における縦型ＭＯＳＦＥＴの製造方法を示す断面図である。 本発明の第一の実施形態の半導体装置における縦型ＭＯＳＦＥＴの製造方法を示す断面図である。 本発明の第二の実施形態の半導体装置における縦型ＭＯＳＦＥＴの構造を示す断面図である。 本発明の第二の実施形態の半導体装置における縦型ＭＯＳＦＥＴの製造方法を示す断面図である。 本発明の第三の実施形態の半導体装置における縦型ＭＯＳＦＥＴの構造を示す断面図である。 本発明の第四の実施形態の半導体装置における縦型ＭＯＳＦＥＴの構造を示す断面図である。 本発明の第五の実施形態の半導体装置における縦型ＭＯＳＦＥＴの構造を示す断面図である。 本発明の第六の実施形態の半導体装置における縦型ＭＯＳＦＥＴの構造を示す断面図である。 本発明の第七の実施形態の半導体装置における縦型ＭＯＳＦＥＴの構造を示す断面図である。 従来の縦型ＭＯＳＦＥＴとＥＳＤ保護ダイオードとを備えた半導体装置の構造を示す平面図及び断面図である。
以下、図面を参照しながら本発明の実施形態について詳細に説明する。
図１は、本発明の実施形態の縦型ＭＯＳＦＥＴを有する半導体装置を説明するための平面図である。なお、本平面図は、以下に説明する第一乃至第七の実施形態の半導体装置において共通である。
図１に示すように、本発明の実施形態の半導体装置は、アクティブ領域Ａとフィールド領域Ｂとを備えており、アクティブ領域Ａには、縦型ＭＯＳＦＥＴ（図示せず）が設けられ、フィールド領域Ｂにはゲートパッド３３が設けられている。
図２は、本発明の第一の実施形態の半導体装置における縦型ＭＯＳＦＥＴ１００の構造を説明するための断面図である。図２に示す縦型ＭＯＳＦＥＴ１００は、図１に示すアクティブ領域Ａに形成されている。
図２に示すように、縦型ＭＯＳＦＥＴ１００は、プレーナ型のＭＯＳＦＥＴであり、Ｎ型の不純物が高濃度に注入された高濃度半導体基板１０と、高濃度半導体基板１０の上に設けられたエピタキシャル層１５を備えている。なお、以下、高濃度半導体基板１０とエピタキシャル層１５を合わせて基板１６ともいう。
基板１６内には、Ｎ型高濃度半導体基板１０とその上に設けられたＮ型半導体層１１とからなるドレイン領域１７と、基板１６（エピタキシャル層１５）の表面に設けられたＰ型のベース領域１２と、ベース領域１２内部において基板１６の表面に設けられたＮ型のソース領域１３と、基板１６の表面からソース領域１３を通ってベース領域１２に達するベースコンタクト領域１４とが設けられている。
基板１６上には、ベース領域１２の基板１６表面部にチャネルが形成されるように、ゲート絶縁膜２１を介してＮ型のポリシリコンからなるゲート電極２２が設けられている。ゲート電極２２上には、Ｐ型ポリシリコン層２３と、Ｎ型ポリシリコン層２４とが積層され、ゲート電極２２−Ｐ型ポリシリコン層２３−Ｎ型ポリシリコン層２４の三層によって、ゲート電極２２が一端、Ｎ型ポリシリコン層２４が他端となる双方向ダイオード２５が形成されている。
なお、図２に示すように、Ｐ型ポリシリコン層２３及びＮ型ポリシリコン層２４は、ゲート電極２２よりも幅が狭く形成されている。しかし、これは、後述する製造方法に起因するものであり、Ｐ型ポリシリコン層２３及びＮ型ポリシリコン層２４がゲート電極２２より狭い幅であることは必須ではない。可能な限りゲート電極と同等の幅であることが望ましい。
また、基板１６上の双方向ダイオード２５を除く領域には、双方向ダイオード２５の他端であるＮ型ポリシリコン２４の表面と同等の高さまで、層間絶縁膜２６が設けられている。双方向ダイオード２５と層間絶縁膜２６上にはソース電極３１が設けられ、ソース電極３１は、双方向ダイオード２５の他端であるＮ型ポリシリコン層２４と直接接するとともに、層間絶縁膜２６に設けられたコンタクトプラグ３０を介して、ソース領域１３及びベースコンタクト領域１４と電気的に接続されている。また、基板１６の裏面全面には、高濃度半導体基板１０に接してドレイン電極３２が設けられている。
ここで、図３に、図１のａ−ａ’線に沿った断面図を示す。図３は、本実施形態の半導体装置における縦型ＭＯＳＦＥＴ１００とゲートパッド部の構造を示している。
図３に示すように、ゲート電極２２の一部は、アクティブ領域Ａからフィールド領域Ｂにわたって形成されており、フィールド領域Ｂにおいて、ゲート電極２２上の層間絶縁膜２６に設けられたコンタクトプラグ３０を介して、ゲートパッド３３と電気的に接続されている。
以上のように構成された第一の実施形態の半導体装置における縦型ＭＯＳＦＥＴ１００によれば、双方向ダイオード２５を構成する第一のポリシリコン層であるゲート電極２２、第二のポリシリコン層であるＰ型ポリシリコン層２３、及び第三のポリシリコン層であるＮ型ポリシリコン層２４がこの順に基板１６と垂直方向に設けられていることにより、従来のように、フィールド領域Ｂにおいて、双方向ダイオード２５を水平方向に並べて設ける必要がなくなる。したがって、その分、チップサイズの縮小またはアクティブ領域の拡大が可能となる。
また、ゲート電極は、図２における紙面と垂直な方向に延在し、且つ図１に示すアクティブ領域Ａに複数並行に設けられる。そして、ゲート電極とＰ型ポリシリコン層２３及びＮ型ポリシリコン層２４とがほぼ同等の幅であることにより、双方向ダイオードのＰＮ接合面積は、ゲート電極の上面の面積とほぼ同等となる。したがって、チップサイズを拡大せずに、双方向ダイオード２５のＰＮ接合面積を大きくすることが可能であり、これにより、ＥＳＤ耐量を大きくすることができる。
さらに、ゲート電極２２を双方向ダイオード２５の構成要素として使用しているため、双方向ダイオード２５を一層分削減することができる。
次に、本実施形態の半導体装置における縦型ＭＯＳＦＥＴ１００の製造方法の一例について、図４及び図５に示す工程断面図を用いて説明する。
図４に示すように、Ｎ型不純物が高濃度にドープされた高濃度半導体基板１０の上に、エピタキシャル成長により、Ｎ型不純物がドープされたエピタキシャル層１５を形成する。これにより、高濃度半導体基板１０とエピタキシャル層１５とからなる基板１６が形成される。そして、基板１６表面にゲート絶縁膜２１を熱酸化等により形成する。その後、Ｎ型のポリシリコン層をゲート絶縁膜２１上に形成した後、フォトリソグラフィーによってゲート電極２２を形成する領域を覆うフォトレジストのパターン（図示せず）を形成する。続いて、該レジストパターンをマスクとして、Ｎ型のポリシリコン層をエッチングし、ゲート電極２２を形成する。
次に、ゲート電極２２をマスクとして、基板１６（エピタキシャル層１５）の表面より、Ｐ型の不純物をドープし、熱拡散させることにより、Ｐ型のベース領域１２を形成する。これにより、残りのエピタキシャル層であるＮ型半導体層１１と高濃度半導体基板１０とがＮ型ドレイン領域１７となる。その後、ゲート電極２２をマスクとして、基板１６表面よりＮ型の不純物をドープし、Ｐ型のベース領域１２内にＮ型のソース領域１３を形成する。
さらに、ソース領域１３上の一部に開口を有するフォトレジストパターン（図示せず）をマスクとして、基板１６表面よりＰ型の不純物をドープし、図５（ａ）に示すように、Ｐ型のベースコンタクト領域１４を形成する。続いて、全面に層間絶縁膜２６を形成した後、フォトリソグラフィーによってゲート電極２２上に開口を有するフォトレジスト（図示せず）を形成し、これをマスクとして、ゲート電極２２の表面が露出するように、層間絶縁膜２６をエッチングする。これにより、層間絶縁膜２６のゲート電極２２上に開口２６ｏｐが形成される。このとき、ゲート電極２２の端より外側までエッチングされないよう、アライメントずれを考慮して、フォトレジストの開口がゲート電極２２の幅より少し狭くなるようにフォトリソグラフィーを行う。その結果、ゲート電極２２の両端部上には、層間絶縁膜２６が残る。
その後、開口２６ｏｐ内を含む全面にＰ型ポリシリコン層を形成した後にエッチバックを行うことにより、図５（ｂ）に示すように、ゲート電極２２上の開口２６ｏｐ内にＰ型ポリシリコン層２３を埋め込む。続いて、開口２６ｏｐ内を含む全面にＮ型ポリシリコン層を形成した後にエッチバックを行うことにより、Ｐ型ポリシリコン層２３上の開口２６ｏｐ内にＮ型ポリシリコン層２４を埋め込む。尚、このとき、フィールド領域Ｂのゲート電極２２（図３参照）は、層間絶縁膜２６がマスクとなるため、Ｐ型ポリシリコン層２３及びＮ型ポリシリコン層２４をエッチバックする際、エッチングされずに残る。
その後、層間絶縁膜２６に基板１６表面に達するコンタクトプラグ３０を形成し、さらに、ソース電極３１を層間絶縁膜２６上に形成することにより、基板表面のソース領域１３及びベースコンタクト領域１４と、Ｎ型ポリシリコン層２４とを電気的に接続する（図２参照）。このとき同時に、フィールド領域Ｂにおいては、層間絶縁膜２６にゲート電極２２に達するコンタクトプラグ３０が形成され、ゲートパッド３３がゲート電極２２と電気的に接続される。
最後に基板１６の裏面全面にドレイン電極３２を形成することで、図２に示した本実施形態の半導体装置における縦型ＭＯＳＦＥＴ１００が得られる。
図６は、本発明の第二の実施形態の半導体装置における縦型ＭＯＳＦＥＴ２００を説明するための断面図である。なお、以後、図２及び図３に示す第一の実施形態の半導体装置における縦型ＭＯＳＦＥＴ１００と同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
本実施形態の縦型ＭＯＳＦＥＴ２００は、双方向ダイオード２５の構造が第一の実施形態の縦型ＭＯＳＦＥＴ１００と異なる。
すなわち、本実施形態の縦型ＭＯＳＦＥＴ２００は、ゲート電極２２上のＰ型ポリシリコン層２３が、ゲート電極２２の側面も覆うように形成され、Ｐ型ポリシリコン層２３の上にＰ型ポリシリコン層２３と同じ幅で、Ｎ型ポリシリコン層２４が形成されている。
本実施形態の縦型ＭＯＳＦＥＴ２００によれば、第一の実施形態の縦型ＭＯＳＦＥＴ１００よりも、ＰＮ接合面積を大きくすることができ、したがって、ＥＳＤ耐量をさらに向上させることができる。
次に、本実施形態の半導体装置における縦型ＭＯＳＦＥＴ２００の製造方法について、図７に示す工程断面図を用いて説明する。
本実施形態の縦型ＭＯＳＦＥＴ２００の製造方法は、ゲート電極２２の形成までは、図４に示す第一の実施形態の縦型ＭＯＳＦＥＴ１００の製造方法と同様である。
図４に示す工程の後、図７（ａ）に示すように、全面にＰ型ポリシリコン層２３を形成した後、その上にＮ型ポリシリコン層２４を積層する。そして、ゲート電極２２の上部にゲート電極２２の幅より広い幅のフォトレジストのパターン（図示せず）を形成し、これをマスクとして、Ｎ型ポリシリコン層２３及びＰ型ポリシリコン層２４をエッチングし、図７（ｂ）に示すような構造を得る。
次に、全面に層間絶縁膜２６を形成し、第一の実施形態と同様に、コンタクトプラグ３０、ソース電極３１、ドレイン電極３２、及びゲートパッド３３を形成することで、図６に示した本実施形態の半導体装置における縦型ＭＯＳＦＥＴ２００が得られる。
第二の実施形態によれば、第一の実施形態のにおいて、ゲート電極２２上に開口２６ｏｐ（図５参照）を形成する際のように、アライメントずれを考慮したフォトリソグラフィーを行う必要がなくなり、信頼性を向上させることができる。
図８は、本発明の第三の実施形態の半導体装置における縦型ＭＯＳＦＥＴ３００を説明するための断面図である。
本実施形態の縦型ＭＯＳＦＥＴ３００は、トレンチゲート構造の縦型ＭＯＳＦＥＴであり、トレンチ内にゲート電極２２及び双方向ダイオード２５を構成するＰ型ポリシリコン層２３及びＮ型ポリシリコン層２４を埋め込んで形成する点で第一の実施形態の縦型ＭＯＳＦＥＴ１００や第二の実施形態の縦型ＭＯＳＦＥＴと２００と異なる。
本実施形態の縦型ＭＯＳＦＥＴ３００では、基板１６内に、Ｎ型高濃度半導体基板１０とその上に設けられたＮ型半導体層１１とからなるドレイン領域１７と、ドレイン領域１７の上に設けられたＰ型のベース領域１２と、基板１６（エピタキシャル層１５）の表面からベース領域１２を貫通してドレイン領域１７の上面に達するトレンチ２０とが設けられている。
トレンチ２０の内部には、トレンチ２０の底面及び基板１６表面までの側面を覆うゲート絶縁膜２１と、ゲート絶縁膜２１を介して基板１６表面より浅く埋め込まれたＮ型ポリシリコン層からなるゲート電極２２と、ゲート電極２２上に、基板１６表面より浅く埋め込まれたＰ型ポリシリコン層２３と、Ｐ型ポリシリコン層２３上のトレンチ２０の残りの部分を埋めるＮ型ポリシリコン層２４が形成されている。これらゲート電極２２−Ｐ型ポリシリコン層２３−Ｎ型ポリシリコン層２４の三層によって、双方向ダイオード２５が形成されている。
基板１６の表面のトレンチ２０を除く領域には、Ｎ型の不純物が高濃度に注入されたソース領域１３及びＰ型の不純物が高濃度に注入されたベースコンタクト領域１４が形成されている。ソース領域１３は、少なくともゲート電極２２上部までの深さを有している。また、ベースコンタクト領域１４は、基板１６の表面からソース領域１３を通ってベース領域１２に達するように、ソース領域１３に挟まれて設けられている。
基板１６上には、ソース電極３１がソース領域１３及びベースコンタクト領域１４と、双方向ダイオード２５の他端であるＮ型ポリシリコン層２４と直接接して設けられ、これにより、ソース領域１３と、ベースコンタクト領域１４と、Ｎ型ポリシリコン層２４とが電気的に接続されている。また、基板１６の裏面全面には、高濃度半導体基板１０に接してドレイン電極３２が設けられている。
このように、第三の実施形態によれば、トレンチ２０内において、双方向ダイオード２５を構成するゲート電極２２、Ｐ型ポリシリコン層２３、及びＮ型ポリシリコン層２４を、この順に基板１６と垂直方向に形成していることから、第一及び第二の実施形態と同様、チップサイズの縮小またはアクティブ領域の拡大、及びＥＳＤ耐量の向上が可能となる。
また、第一の実施形態のように、ゲート電極２２上に開口２６ｏｐ（図５参照）を形成する際のようなアライメントずれを考慮する必要がなくなるという利点もある。
図９は、本発明の第四の実施形態の半導体装置における縦型ＭＯＳＦＥＴ４００を説明するための断面図である。
本実施形態の縦型ＭＯＳＦＥＴ４００は、第三の実施形態の縦型ＭＯＳＦＥＴ３００と同様、トレンチゲート構造の縦型ＭＯＳＦＥＴであるが、トレンチ２０内に埋め込んで形成される双方向ダイオード２５のポリシリコン層を第三の実施形態の縦型ＭＯＳＦＥＴ３００よりも二層多くし、双方向ダイオード２５をＮ型ポリシリコン層（ゲート電極）２２、Ｐ型ポリシリコン層２３１、Ｎ型ポリシリコン層２４１、Ｐ型ポリシリコン層２３２、及びＮ型ポリシリコン層２４２の五層のポリシリコン層からなるｎｐｎｐｎダイオードとしている。
したがって、本実施形態の縦型ＭＯＳＦＥＴ４００は、双方向ダイオード２５の降伏電圧を大きくすることが出来る。
図１０は、本発明の第五の実施形態の半導体装置における縦型ＭＯＳＦＥＴ５００を説明するための断面図である。
本実施形態の縦型ＭＯＳＦＥＴ５００は、双方向ダイオード２５が五層のポリシリコン層（ゲート電極２２、Ｐ型ポリシリコン層２３１、Ｎ型ポリシリコン層２４１、Ｐ型ポリシリコン層２３２、及びＮ型ポリシリコン層２４２）からなるｎｐｎｐｎダイオードとなっている点では第四の実施形態と同様であるが、双方向ダイオード２５全てをトレンチ２０内に埋め込まず、トレンチ２０の形成時にマスクとして使用される層間絶縁膜２６の分だけトレンチ２０からはみ出させている点で、第四の実施形態の縦型ＭＯＳＦＥＴ４００と異なる。
本実施形態の縦型ＭＯＳＦＥＴ５００における双方向ダイオード２５は、以下のようにして形成される。
すなわち、まず、基板１６の表面上に、トレンチ２０を形成する領域上に開口２６ｔを有する層間絶縁膜２６を形成し、開口２６ｔを有する層間絶縁膜２６をマスクとして基板１６をエッチングして、トレンチ２０を形成する。これにより、トレンチ２０とトレンチ２０の上部に繋がった開口２６ｔとからなるトレンチが形成される。そして、トレンチ２０の底部及び内側面にゲート酸化膜２１を形成した後、トレンチ２０と開口２６ｔとからなるトレンチの底部にゲート絶縁膜２１を介してＮ型のポリシリコンからなるゲート電極２２を形成する。さらに、トレンチ２０と開口２６ｔとからなるトレンチのゲート電極２２上の残りの部分にＰ型ポリシリコン層２３１、Ｎ型ポリシリコン層２４１、Ｐ型ポリシリコン層２３２、及びＮ型ポリシリコン層２４２を埋め込むことにより双方向ダイオード２５が形成される。ここで、双方向ダイオード２５を構成する五層のポリシリコン層のそれぞれは、トレンチ２０と開口２６ｔとからなるトレンチ内にポリシリコンを形成した後、エッチバックすることにより形成される。
また、層間絶縁膜２６には、ソース領域１３及びベースコンタクト領域１４の表面を露出するコンタクトホール２６ｃが設けられている。そして、当該コンタクトホール２６ｃ内を含む全面にソース電極３１が形成され、これにより、双方向ダイオード２５の他端であるＮ型ポリシリコン層２４２とソース領域１３及びベースコンタクト領域１４とが電気的に接続されている。
このように、本実施形態の縦型ＭＯＳＦＥＴ５００によれば、コンタクトホール２６ｃの存在により、基板１６表面上に凹凸が形成されるため、第四の実施形態の縦型ＭＯＳＦＥＴ４００のように、ソース電極３１を平坦な面に形成するのに比べて、ソース電極３１と基板１６との密着性を向上させることができる。
図１１は、本発明の第六の実施形態の半導体装置における縦型ＭＯＳＦＥＴ６００を説明するための断面図である。
本実施形態の縦型ＭＯＳＦＥＴ６００は、双方向ダイオード２５の他端であるＮ型ポリシリコン層２４２が層間絶縁膜２６の上に形成されている点で、第五の実施形態の縦型ＭＯＳＦＥＴ５００と異なる。また、かかる相違点により、ソース電極３１は、Ｎ型ポリシリコン層２４２の上面及び側面と接して形成されている。
このように、本実施形態の縦型ＭＯＳＦＥＴ６００によれば、ソース電極３１とＮ型ポリシリコン層２４２の接続面積が拡大するため、これらの密着性を向上させられるとともに、コンタクト抵抗を減少させることができる。
図１１に示す本実施形態の縦型ＭＯＳＦＥＴ６００における双方向ダイオード２５は、以下のようにして形成される。
すなわち、まず、第五の実施形態と同様にして、トレンチ２０とトレンチ２０の上部に繋がった開口２６ｔとからなるトレンチを形成し、トレンチ２０の底部及び内側面にゲート酸化膜２１を形成した後、トレンチ２０と開口２６ｔとからなるトレンチの底部にゲート絶縁膜２１を介してＮ型のポリシリコンからなるゲート電極２２を形成する。次に、トレンチ２０と開口２６ｔとからなるトレンチのゲート電極２２上の残りの部分にＰ型ポリシリコン層２３１、Ｎ型ポリシリコン層２４１、及びＰ型ポリシリコン層２３２を埋め込む。ここで、ゲート電極２２、Ｐ型ポリシリコン層２３１、Ｎ型ポリシリコン層２４１、及びＰ型ポリシリコン層２３２の四層のポリシリコン層のそれぞれは、トレンチ２０と開口２６ｔとからなるトレンチ内にポリシリコンを形成した後、エッチバックすることにより形成される。
その後、層間絶縁膜２６及びＰ型ポリシリコン層２３２上にＮ型ポリシリコン層を形成し、ソース領域１３の一部及びベースコンタクト領域１４上に開口を有するフォトレジストのパターン（図示せず）をマスクとして、Ｎ型ポリシリコン層及び層間絶縁膜２６をエッチングする。これにより、双方向ダイオード２５の他端となるＮ型ポリシリコン層２４２が形成されるとともに、ソース領域１３及びベースコンタクト領域１４の表面を露出するコンタクトホール２６ｃが形成される。
コンタクトホール２６ｃ内及びＮ型ポリシリコン層２４２上には、ソース電極３１が形成され、これにより、双方向ダイオード２５の他端であるＮ型ポリシリコン層２４２とソース領域１３及びベースコンタクト領域１４とが電気的に接続される。
図１２は、本発明の第七の実施形態の半導体装置における縦型ＭＯＳＦＥＴ７００を説明するための断面図である。
本実施形態の縦型ＭＯＳＦＥＴ７００は、双方向ダイオード２５の他端であるＮ型ポリシリコン層２４２だけでなく、Ｐ型ポリシリコン層２３２も層間絶縁膜２６の上に形成する点で、第六の実施形態の縦型ＭＯＳＦＥＴ６００と異なる。
すなわち、Ｐ型ポリシリコン層２３２は、Ｎ型ポリシリコン層２４１及び層間絶縁膜２６の一部上に設けられ、さらにＮ型ポリシリコン層２４２は、Ｐ型ポリシリコン層２３２上と層間絶縁膜２６の残りの部分の上に設けられる。すなわち、Ｎ型ポリシリコン層２４２は、Ｐ型ポリシリコン層２３２の上面及び側面と接して形成されている。
このように、本実施形態の縦型ＭＯＳＦＥＴ７００によれば、第六の実施形態の縦型ＭＯＳＦＥＴ６００よりも、ソース電極３１とＮ型ポリシリコン層２４２の接続面積が拡大するため、これらの密着性をさらに向上させられるとともに、コンタクト抵抗をさらに減少させることができる。
図１２に示す本実施形態の縦型ＭＯＳＦＥＴ７００における双方向ダイオード２５は、以下のようにして形成される。
すなわち、まず、第五及び第六の実施形態と同様にして、トレンチ２０とトレンチ２０の上部に繋がった開口２６ｔとからなるトレンチを形成し、トレンチ２０の底部及び内側面にゲート酸化膜２１を形成した後、トレンチ２０と開口２６ｔとからなるトレンチの底部にゲート絶縁膜２１を介してＮ型のポリシリコンからなるゲート電極２２を形成する。次に、トレンチ２０と開口２６ｔとからなるトレンチのゲート電極２２上の残りの部分にＰ型ポリシリコン層２３１及びＮ型ポリシリコン層２４１を埋め込む。ここで、これらゲート電極２２、Ｐ型ポリシリコン層２３１、及びＮ型ポリシリコン層２４１のそれぞれは、トレンチ２０と開口２６ｔとからなるトレンチ内にポリシリコンを形成した後、エッチバックすることにより形成される。
その後、層間絶縁膜２６及びＮ型ポリシリコン層２４１上にＰ型ポリシリコン層を形成し、Ｎ型ポリシリコン層２４１及び層間絶縁膜２６の一部上を覆うフォトレジストのパターン（図示せず）をマスクとして、Ｐ型ポリシリコン層をエッチングすることにより、Ｐ型ポリシリコン層２３２が形成される。
次に、Ｐ型ポリシリコン層２３２の側面及び上面と層間絶縁膜２６とを覆うようにＮ型ポリシリコン層を形成する。そして、ソース領域１３の一部及びベースコンタクト領域１４上に開口を有するフォトレジストのパターン（図示せず）をマスクとして、Ｎ型ポリシリコン層及び層間絶縁膜２６をエッチングする。これにより、双方向ダイオード２５の他端となるＮ型ポリシリコン層２４２が形成されるとともに、ソース領域１３及びベースコンタクト領域１４の表面を露出するコンタクトホール２６ｃが形成される。
コンタクトホール２６ｃ内及びＮ型ポリシリコン層２４２上には、ソース電極３１が形成され、これにより、双方向ダイオード２５の他端であるＮ型ポリシリコン層２４２とソース領域１３及びベースコンタクト領域１４とが電気的に接続される。
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
例えば、上記実施形態で説明した半導体装置の構成において、Ｐ型とＮ型の構成要素の導電型を全て逆にしても良い。
また、双方向ダイオード２５の層数は、上述した三層、五層に限らず、さらに増やすことも可能である。
Ａ アクティブ領域
Ｂ フィールド領域
１０ 高濃度半導体基板
１１ 半導体層
１２ ベース領域
１３ ソース領域
１４ ベースコンタクト領域
１５ エピタキシャル層
１６ 基板
１７ ドレイン領域
２０ トレンチ
２１ ゲート絶縁膜
２２ ゲート電極
２３ ２３１ ２３２ ２３３ Ｐ型ポリシリコン層
２４ ２４１ ２４２ Ｎ型ポリシリコン層
２５ 双方向ダイオード
２６ 層間絶縁膜
３０ コンタクトプラグ
３１ ソース電極
３２ ドレイン電極
３３ ゲートパッド
９０１ 縦型ＭＯＳＦＥＴ
９１０ 高濃度半導体基板
９１１ 半導体層
９１２ ベース領域
９１３ ソース領域
９１４ ベースコンタクト領域
９１５ エピタキシャル層
９１６ 基板
９１７ ドレイン領域
９１８ フィールド酸化膜
９２１ ゲート絶縁膜
９２２ ゲート電極
９２３ ９２３１ ９２３２ ９２３３ Ｐ型ポリシリコン層
９２４ ９２４１ ９２４２ Ｎ型ポリシリコン層
９２５ 双方向ダイオード
９２６ 層間絶縁膜
９３１ ソース電極
９３２ ドレイン電極
９３３ ゲートパッド

Claims (8)

  1. 基板と、
    前記基板内に設けられた第一導電型のドレイン領域及びソース領域と、
    前記ドレイン領域と前記ソース領域との間に設けられた第二導電型のベース領域と、
    前記ベース領域にチャネルが形成されるように、ゲート絶縁膜を介して前記ベース領域と接する第一導電型の第一のポリシリコン層からなるゲート電極と、
    前記ゲート電極を含み、前記ゲート電極が一端となるように構成された双方向ダイオードと、
    前記ソース領域、前記ベース領域、及び前記双方向ダイオードの他端と電気的に接続されたソース電極と、
    前記基板の裏面上に前記ドレイン領域に接して設けられたドレイン電極とを備え、
    前記双方向ダイオードは、前記ゲート電極上に設けられた第二導電型の第二のポリシリコン層と、前記第二のポリシリコン層上に設けられた第一導電型の第三のポリシリコン層とをさらに含み、
    前記ゲート電極、前記第二のポリシリコン層、及び前記第三のポリシリコン層は、前記基板に垂直な方向に、この順に配置されていることを特徴とする半導体装置。
  2. 前記双方向ダイオードは、前記ゲート絶縁膜を介して前記基板上に設けられていることを特徴とする請求項１に記載の半導体装置。
  3. 前記ドレイン領域は、前記基板の裏面から所定の厚さを有して前記基板に設けられ、
    前記基板の表面から前記ドレイン領域の上面に達するトレンチをさらに備え、
    前記ゲート絶縁膜は、前記トレンチの内側の底面及び側面を覆っており、
    前記ゲート電極は、前記ゲート絶縁膜を介して前記トレンチ内に埋め込まれていることを特徴とする請求項１に記載の半導体装置。
  4. 前記第二のポリシリコン層は、前記ゲート絶縁膜を介して前記トレンチ内に埋め込まれていることを特徴とする請求項３に記載の半導体装置。
  5. 前記第三のポリシリコン層は、前記ゲート絶縁膜を介して前記トレンチ内に埋め込まれていることを特徴とする請求項４に記載の半導体装置。
  6. 前記双方向ダイオードは、前記第三のポリシリコン層上に、第二導電型の第四のポリシリコン層と、第一導電型の第五のポリシリコン層とをさらに有し、
    前記第四のポリシリコン層、及び前記第五のポリシリコン層は、前記基板に垂直な方向に、この順に配置されていることを特徴とする請求項５に記載の半導体装置。
  7. 前記第四のポリシリコン層は、前記ゲート絶縁膜を介して前記トレンチ内に埋め込まれていることを特徴とする請求項６に記載の半導体装置。
  8. 前記第五のポリシリコン層は、前記ゲート絶縁膜を介して前記トレンチ内に埋め込まれていることを特徴とする請求項７に記載の半導体装置。
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