JP2012243784A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】シンカー層を含むエピタキシャル層の厚さを増大させても耐圧性能の向上が可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１は、第１導電型の埋め込み拡散層１６Ｎａ，１６Ｎｄ，１６Ｎｂを有する支持基板１０と、第１導電型と同じ導電型のシンカー層２１Ｎａ，２１Ｎｂを有するエピタキシャル層２０と、シンカー層２１Ｎａ，２１Ｎｂから離れた領域でエピタキシャル層２０上に形成された電極層３１とを備える。支持基板１０の上層部は、エピタキシャル層の上面に向けて突出する凸状部１０Ｐａ，１０Ｐｂを有し、シンカー層２１Ｎａ，２１Ｎｂは、エピタキシャル層２０の上面近傍から凸状部１０Ｐａ，１０Ｐｂにおける埋め込み拡散層１６Ｎａ，１６Ｎｂにまで延在する不純物拡散領域からなる。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に、エピタキシャル層を下部構造とするパワー半導体デバイスを有する半導体装置及びその製造方法に関する。

単結晶シリコン基板などの支持基板の上層部にＮ型またはＰ型の不純物を拡散させて不純物拡散層を形成し、この不純物拡散層上にエピタキシャル層を成長させることで得られる半導体構造は、パワーＭＯＳＦＥＴ（Ｐｏｗｅｒ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ）や高耐圧ショットキーバリアダイオードなどのパワー半導体デバイスの基本構造として広く採用されている。この種のパワー半導体デバイスの構造は、たとえば、特開平０６−２９１３０５号公報（特許文献１）や特開２００８−８５１９９号公報（特許文献２）に開示されている。

特開平０６−２９１３０５号公報（図１、段落００１４など） 特開２００８−８５１９９号公報（図１，図２、段落００１９〜段落００２８など）

上記パワー半導体デバイスを構成するエピタキシャル層内には、シンカー層と呼ばれる不純物拡散領域が形成されることがある。シンカー層は、支持基板上層部の不純物拡散層（「埋め込み拡散層」と呼ばれる。）と同じ導電型の不純物がエピタキシャル層の上面近傍から、埋め込み拡散層が存在する深い領域にまで縦方向に分布する不純物拡散領域であり、エピタキシャル層の上面付近の導電領域を埋め込み拡散層と電気的に接続する機能を有するものである。

一方、上記パワー半導体デバイスの耐圧性能は、エピタキシャル層の厚さに依存し、エピタキシャル層の厚さが大きいほど、その耐圧性能も高くなる傾向にある。シンカー層の形成は、イオン注入装置を用いて加速された不純物イオンをフォトレジストなどのマスクを介してエピタキシャル層の内部に選択的に打ち込み、その後、打ち込まれた不純物イオンを熱処理（ドライブイン）で縦方向に熱拡散させることで行われる。しかしながら、エピタキシャル層の厚さがイオン注入装置の限界を超えて大きい場合、エピタキシャル層内の深い領域にまで高いドーズ量の不純物イオンを打ち込むことができない。このため、エピタキシャル層の厚さが増すほど、シンカー層を形成することが技術的に難しくなるという問題がある。

そこで、エピタキシャル層内に不純物イオンを打ち込んだ後に、熱処理条件を工夫して深い領域にまで不純物を熱拡散させることが可能である。しかしながら、この熱処理の際には、埋め込み拡散層内の不純物も縦方向に拡散してしまい、これによりエピタキシャル層の実効的な厚さが小さくなるので、耐圧性能を向上させることが難しいという問題がある。また、この熱処理の際に、不純物が縦方向だけでなく横方向にも過剰に熱拡散することでパワー半導体デバイスの電気的特性を劣化させるおそれもある。

上記に鑑みて本発明の目的は、シンカー層を内部に有するエピタキシャル層の厚さを増大させて耐圧性能を向上させることができる半導体装置及びその製造方法を提供することである。

本発明の第１の態様による半導体装置は、第１導電型の第１の埋め込み拡散層を上層部として有する支持基板と、前記支持基板上に形成され、前記第１導電型と同じ導電型のシンカー層を有するエピタキシャル層と、前記シンカー層から前記支持基板の厚み方向とは垂直な横方向に離れた領域で前記エピタキシャル層上に形成された電極層とを備え、前記支持基板の上層部は、前記エピタキシャル層の上面に向けて突出する凸状部を有し、前記シンカー層は、前記エピタキシャル層の上面近傍から前記凸状部における前記第１の埋め込み拡散層にまで前記厚み方向に延在する不純物拡散領域からなることを特徴とする。

本発明の第２の態様による半導体装置の製造方法は、支持基板の主面を加工して前記支持基板の厚み方向に突出する凸状部を形成する工程と、前記凸状部を含む前記支持基板の上層部に不純物を導入して第１導電型の第１の埋め込み拡散層を形成する工程と、前記支持基板上にエピタキシャル層を成長させる工程と、前記凸状部の直上の前記エピタキシャル層の内部に前記第１導電型と同じ導電型の不純物を導入して、前記エピタキシャル層の上面近傍から前記第１の埋め込み拡散層にまで前記厚み方向に延在するシンカー層を形成する工程と、前記シンカー層から前記厚み方向とは垂直な横方向に離れた領域で前記エピタキシャル層上に電極層を形成する工程とを備えることを特徴とする。

本発明によれば、シンカー層は、支持基板の凸状部上で厚み方向に延在するため、エピタキシャル層の厚さを増大させても、エピタキシャル層の実効的な厚さを犠牲にすることなくシンカー層は埋め込み拡散層と接合することができる。したがって、耐圧性能を向上させることができる。

本発明に係る実施の形態１のショットキーバリアダイオード構造を有する半導体装置の構成を概略的に示す断面図である。 実施の形態１に係る半導体装置の第１の製造工程を概略的に示すための断面図である。 実施の形態１に係る半導体装置の第２の製造工程を概略的に示すための断面図である。 実施の形態１に係る半導体装置の第３の製造工程を概略的に示すための断面図である。 実施の形態１に係る半導体装置の第４の製造工程を概略的に示すための断面図である。 実施の形態１に係る半導体装置の第５の製造工程を概略的に示すための断面図である。 実施の形態１に係る半導体装置の第６の製造工程を概略的に示すための断面図である。 実施の形態１に係る半導体装置の第７の製造工程を概略的に示すための断面図である。 実施の形態１に係る半導体装置の第８の製造工程を概略的に示すための断面図である。 実施の形態１に係る半導体装置の第９の製造工程を概略的に示すための断面図である。 実施の形態１に係る半導体装置の第１０の製造工程を概略的に示すための断面図である。 実施の形態１に係る半導体装置の第１１の製造工程を概略的に示すための断面図である。 実施の形態１に係る半導体装置の第１２の製造工程を概略的に示すための断面図である。 比較例の半導体装置の構成を概略的に示す断面図である。 本発明に係る実施の形態２のＭＩＳ構造（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｓｔｒｕｃｔｕｒｅ）を有する半導体装置の構成を概略的に示す断面図である。

以下、本発明に係る実施の形態について図面を参照しつつ説明する。

実施の形態１．
図１は、本発明に係る実施の形態１のショットキーバリアダイオード構造（ＳＢＤ構造：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ Ｓｔｒｕｃｔｕｒｅ）を有する半導体装置１の構成を概略的に示す断面図である。図１に示されるように、本実施の形態の半導体装置１は、シリコン基板などの結晶基板からなる支持基板１０と、この支持基板１０上に形成されたＮ型のエピタキシャル層２０とを有する。

支持基板１０の上層部は、横方向（支持基板１０の厚み方向とは垂直な方向）に連続的に延在するＮ型不純物拡散領域からなるＮ型埋め込み拡散層（ＮＢＬ：Ｎ−ｔｙｐｅ Ｂｕｒｉｅｄ Ｌａｙｅｒ）１６Ｎａ，１６Ｎｄ，１６Ｎｂを含む。エピタキシャル層２０の内部には、当該エピタキシャル層２０の上面からＮ型埋め込み拡散層１６Ｎａ，１６Ｎｂにまで縦方向（支持基板１０の厚み方向）に延在するＮ型不純物拡散領域からなるシンカー層２１Ｎａ，２１Ｎｂが形成されている。これらシンカー層２１Ｎａ，２１Ｎｂよりも浅い領域には、シンカー層２１Ｎａ，２１Ｎｂとそれぞれ接合する比較的高濃度のＮ^＋型拡散領域２２Ｎａ，２２Ｎｂが形成されている。

また、支持基板１０の上層部は、Ｎ型埋め込み拡散層１６Ｎａ，１６Ｎｄ，１６Ｎｂとは異なる領域にＰ型不純物拡散領域からなるＰ型埋め込み拡散層（ＰＢＬ：Ｐ−ｔｙｐｅ Ｂｕｒｉｅｄ Ｌａｙｅｒ）１７Ｐを含む。このＰ型埋め込み拡散層１７Ｐの直上のエピタキシャル層２０の内部には、比較的低濃度のＰ⁻型不純物拡散領域からなる基板コンタクト層２７Ｐが形成されており、この基板コンタクト層２７Ｐは、当該エピタキシャル層２０の上面近傍からＰ型埋め込み拡散層１７Ｐにまで縦方向に延在している。この基板コンタクト層２７Ｐよりも浅い領域には、基板コンタクト層２７Ｐと接合する比較的高濃度のＰ^＋型拡散領域２８Ｐが形成されている。

エピタキシャル層２０の上面には、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によりフィールド絶縁膜３０Ｄａ，３０Ｄｂ，３０ｃ，３０ｄが形成されている。図１に示したフィールド絶縁膜３０Ｄａ，３０Ｄｂは、エピタキシャル層２０の上面に環状に連続形成されたフィールド絶縁膜の一部をなし、フィールド絶縁膜３０ｃ，３０ｄは、内側のフィールド絶縁膜３０Ｄａ，３０Ｄｂを取り囲むようにエピタキシャル層２０の上面に環状に連続形成された別のフィールド絶縁膜の一部をなしている。なお、本実施の形態では、フィールド絶縁膜３０Ｄａ，３０Ｄｂ，３０ｃ，３０ｄはＬＯＣＯＳ法で形成される熱酸化膜であるが、これに限定されるものではない。たとえば、エピタキシャル層２０の上面をエッチングして溝を形成し、当該溝内に絶縁材料を埋め込むことでフィールド絶縁膜３０Ｄａ，３０Ｄｂ，３０ｃ，３０ｄと同様な機能を持つ絶縁膜を形成することができる。

フィールド絶縁膜３０Ｄａ，３０Ｄｂで囲まれる領域では、エピタキシャル層２０上に電極層３１が形成されている。この電極層３１は、エピタキシャル層２０とショットキー接合する金属層あるいはシリサイドなどの合金層であり、電極層３１とエピタキシャル層２０との接合部（ショットキー接合部）にショットキー障壁を形成するものである。電極層３１がシリサイドからなる場合には、電極層３１として、たとえば、ニッケルシリサイド膜やタングステンシリサイド膜を形成することができる。

また、電極層３１の周縁部近傍におけるエピタキシャル層２０の上層部には、比較的低濃度のＰ⁻型拡散領域２４Ｐａ，２４Ｐｂと、比較的高濃度のＰ^＋型拡散領域２５Ｐａ，２５Ｐｂとが形成されており、Ｐ^＋型拡散領域２５Ｐａ，２５Ｐｂは、Ｐ⁻型拡散領域２４Ｐａ，２４Ｐｂとそれぞれ接合し、かつ、Ｐ⁻型拡散領域２４Ｐａ，２４Ｐｂよりも浅い領域に形成されている。また、高濃度のＰ^＋型拡散領域２５Ｐａ，２５Ｐｂは電極層３１とオーミック接合している。これらＰ⁻型拡散領域２４Ｐａ，２４ＰｂとＰ^＋型拡散領域２５Ｐａ，２５Ｐｂとは、逆バイアス印加時にショットキー接合部の周縁付近の電界強度を緩和させる耐圧構造を構成している。

なお、図１に示したシンカー層２１Ｎａ，２１Ｎｂは、上面視で電極層３１を取り囲むように環状に連続形成されたシンカー層（Ｎ型不純物拡散領域）の一部である。また、図１に示したＰ⁻型拡散領域２４Ｐａ，２４Ｐｂは、上面視で電極層３１の周縁部を取り囲むように環状に連続形成された環状のＰ⁻型拡散領域の一部をなし、図１に示したＰ^＋型拡散領域２５Ｐａ，２５Ｐｂも、上面視で電極層３１の周縁部を取り囲むように環状に連続形成されたＰ^＋型拡散領域の一部をなしている。

上記したＳＢＤ構造上には層間絶縁膜４０と上部配線層４５，４６とが形成されている。上部配線層４５は、層間絶縁膜４０内のタングステンなどの導電性材料からなるコンタクトプラグ４１，４２を介して電極層３１とＰ^＋型拡散領域２５Ｐａとに電気的に接続されており、上部配線層４６は、層間絶縁膜４０内のタングステンなどの導電性材料からなるコンタクトプラグ４３を介してＮ^＋型拡散領域２２Ｎａと電気的に接続されている。上部配線層４５，４６は、たとえば、銅やアルミニウムなどの配線材料を用いて形成することができる。電極層３１とコンタクトプラグ４１とはＳＢＤのアノードを構成し、コンタクトプラグ４３はＳＢＤのカソードを構成する。

本実施の形態では、図１に示されるように、支持基板１０の上層部がエピタキシャル層２０の上面に向けて突出する凸状部１０Ｐａ，１０Ｐｂを有し、これら凸状部１０Ｐａ，１０ＰｂにそれぞれＮ型埋め込み拡散層１６Ｎａ，１６Ｎｂが形成されている。凸状部１０Ｐａ，１０Ｐｂは、上面視で環状に連続形成された環状凸状部の一部をなすものである。

次に、図２〜図１３を参照しつつ、上記半導体装置１の製造方法について説明する。図２〜図１３は、実施の形態１の半導体装置１の製造工程の例を概略的に示すための断面図である。

まず、図２に示されるようにＰ型シリコン基板からなる支持基板１０を用意する。支持基板１０の上面（主面）には、図１のＳＢＤ構造を形成するための素子形成予定領域ＤＡと、図１の基板コンタクト層２７Ｐを形成するための基板コンタクト形成予定領域ＣＡとが割り当てられている。この支持基板１０の上面に対して８００℃〜１１００℃程度の温度でウェット酸化を実行して膜厚が５０００Å程度の熱酸化膜１１を形成する。

次に、フォトリソグラフィにより図２の構造上にレジストパターン（図示せず）を形成し、このレジストパターンをエッチングマスクとして下地の熱酸化膜１１にドライエッチングを施す。その後、レジストパターンは除去される。この結果、図３に示されるように素子形成予定領域ＤＡにハードマスク１１Ｍが形成される。このハードマスク１１Ｍは上面視で環状に形成されている。図３には、ハードマスク１１Ｍの一部をなす熱酸化膜１１Ｍａ，１１Ｍｂが示されている。

次に、このハードマスク１１Ｍを用いて支持基板１０の上面を選択的にドライエッチングすることで図４の環状凸状部１０Ｐが形成される。環状凸状部１０Ｐの形成後、たとえばＨＦ水溶液を用いてハードマスク１１Ｍは除去される。図４には、環状凸状部１０Ｐの一部をなす凸状部１０Ｐａ，１０Ｐｂが示されている。環状凸状部１０Ｐの高さ（支持基板１０の上面のうち平坦面と環状凸状部１０Ｐの上端との段差）は、たとえば２μｍ程度とすればよい。

次に、図４の基板表面に対して８００℃〜１１００℃程度の温度条件でウェット酸化を実行して膜厚が３５０Å〜４５０Å程度のパッド酸化膜１２（図５）を形成する。さらに、たとえば減圧ＣＶＤ法により、パッド酸化膜１２上に膜厚が１６５０Å〜２１５０Å程度の窒化膜（図示せず）を成膜し、次いで、フォトリソグラフィによりこの窒化膜上に図６のレジストパターン１４を形成する。そして、このレジストパターン１４をマスクとして窒化膜をドライエッチングすることで、図６に示されるように基板コンタクト形成予定領域ＣＡを被覆するプロテクト窒化膜１３が形成される。

次に、プロテクト窒化膜１３とレジストパターン１４とをマスクとして、リンやアンチモンなどのＮ型不純物をパッド酸化膜１２を介して支持基板１０にイオン注入する。具体的には、たとえば、まず、打ち込みエネルギーが約１５０ｋｅＶ、ドーズ量が約５．０×１０^１３ｉｏｎｓ／ｃｍ^２の条件下、支持基板１０の上面に対して垂直な方向から約７°の入射角度でリンをイオン注入した後、打ち込みエネルギーが約１２０ｋｅＶ、ドーズ量が約１．２２×１０^１５ｉｏｎｓ／ｃｍ^２の条件下、約７°の入射角度でアンチモンをイオン注入すればよい。その後、レジストパターン１４は除去される。続けて、注入されたＮ型不純物を熱処理（ドライブイン）により熱拡散させる。具体的には、たとえば、トランス１，２−ジクロロエチレン（トランスＬＣ）などの塩素系ガスを用いて８００℃以上の温度で熱処理を実行すればよい。この熱処理の際、プロテクト窒化膜１３は耐酸化マスクとして機能する。

結果として、図７に示されるように、素子形成予定領域ＤＡにおいて、厚膜（たとえば、約５５００Åの膜厚）の熱酸化膜１２Ｄが形成され、この熱酸化膜１２Ｄの下方にＮ型埋め込み拡散層１６Ｎａ，１６Ｎｄ，１６Ｎｂが形成される。Ｎ型埋め込み拡散層１６Ｎａ，１６Ｎｂは、凸状部１０Ｐａ，１０Ｐｂ内にそれぞれ形成されたＮ型不純物拡散領域であり、Ｎ型埋め込み拡散層１６Ｎｄは、凸状部１０Ｐａ，１０Ｐｂで囲まれた上面が平坦な領域に形成されたＮ型不純物拡散領域である。これらＮ型埋め込み拡散層１６Ｎａ，１６Ｎｄ，１６Ｎｂは、互いに分断されることなく横方向に連続的に形成されている。

次に、たとえばリン酸溶液を用いてプロテクト窒化膜１３を除去する。その後、厚膜の熱酸化膜１２Ｄをマスクとして、ボロンなどのＰ型不純物をパッド酸化膜１２Ｃを介して支持基板１０にイオン注入する。具体的には、たとえば、打ち込みエネルギーが約４０ｋｅＶ、ドーズ量が約１．０×１０^１３ｉｏｎｓ／ｃｍ^２の条件でボロンをイオン注入すればよい。そして、注入されたＰ型不純物を熱処理で（たとえば、窒素ガス雰囲気下、１０００℃で６０分間）拡散させる。この結果、図８に示されるように、基板コンタクト形成予定領域ＣＡにおいて支持基板１０の上層部にＰ型埋め込み拡散層１７Ｐが形成される。その後、ＨＦ水溶液やバッファードフッ酸を用いてパッド酸化膜１２Ｃと熱酸化膜１２Ｄとを除去することで図９の構造が得られる。

次に、たとえば気相エピタキシャル成長（ＶＰＥ：Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）法により、図９の支持基板１０上にＮ型のエピタキシャル層２０（図１０）を形成する。エピタキシャル層２０の厚さは、たとえば、約３μｍ程度とすることができる。ここで、気相エピタキシャル成長法に代えて、分子線エピタキシャル成長法（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法や固相エピタキシャル成長（ＳＰＥ：Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）法などの他のエピタキシャル成長法を使用してもよい。エピタキシャル層２０の成長の際は、下地の凹凸がエピタキシャル層２０の表面に転写されるため、図１０に示されるように凸状部１０Ｐａ，１０Ｐｂの形状がエピタキシャル層２０の表面に転写される。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学的機械研磨）により図１０のエピタキシャル層２０の上面を平坦化することで図１１の構造が得られる。

次に、フォトリソグラフィにより図１１の構造上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして凸状部１０Ｐａ，１０Ｐｂの直上のエピタキシャル層２０の内部領域に選択的にＮ型不純物をイオン注入する。具体的には、たとえば、まず、打ち込みエネルギーが約２０００ｋｅＶ、ドーズ量が約２．０×１０^１３ｉｏｎｓ／ｃｍ^２の条件でリン（質量数：３１）をイオン注入した後、打ち込みエネルギーが約１０００ｋｅＶ、ドーズ量が約８．０×１０^１２ｉｏｎｓ／ｃｍ^２の条件でリン（質量数：３１）をイオン注入することができる。

その後、注入されたＮ型不純物を熱処理で拡散させる。この結果、図１２に示されるように、凸状部１０Ｐａの直上には、エピタキシャル層２０の上面からＮ型埋め込み拡散層１６Ｎａにまで延在するシンカー層２１Ｎａが形成され、凸状部１０Ｐｂの直上には、エピタキシャル層２０の上面からＮ型埋め込み拡散層１６Ｎｂにまで延在するシンカー層２１Ｎｂが形成される。これらシンカー層２１Ｎａ，２１Ｎｂは、上面視でエピタキシャル層２０内に環状に連続形成されたシンカー層２１Ｎの一部をなすものである。

その後は、図１３に示されるように、エピタキシャル層２０上にフィールド絶縁膜３０Ｄ，３０ｃ，３０ｄと電極層３１とが形成される。フィールド絶縁膜３０Ｄは、上面視で環状に形成されており、図１３に示したフィールド絶縁膜３０Ｄａ，３０Ｄｂはこのフィールド絶縁膜３０Ｄの一部をなすものである。また、エピタキシャル層２０の内部には、イオン注入工程を複数回実行することにより、基板コンタクト層２７Ｐ、環状Ｐ⁻型拡散領域２４Ｐ、環状Ｐ^＋型拡散領域２５Ｐ及び環状Ｎ^＋型拡散領域２２Ｎが形成される。図１３に示したＰ⁻型拡散領域２４Ｐａ，２４Ｐｂは、環状Ｐ⁻型拡散領域２４Ｐの一部をなし、Ｐ^＋型拡散領域２５Ｐａ，２５Ｐｂは、環状Ｐ^＋型拡散領域２５Ｐの一部をなし、環状Ｎ^＋型拡散領域２２Ｎは、Ｎ^＋型拡散領域２２Ｎａ，２２Ｎｂの一部をなすものである。その後、この図１３の構造上に、図１に示した層間絶縁膜４０、コンタクトプラグ４１〜４３及び上部配線層４５，４６を形成することでＳＢＤ構造を有する半導体装置１が完成する。

以下、上記実施の形態１の半導体装置１及びその製造方法の効果について説明する。

本実施の形態の半導体装置１では、シンカー層２１Ｎａ，２１Ｎｂがエピタキシャル層２０の上面近傍から支持基板１０の凸状部１０Ｐａ，１０Ｐｂにまで縦方向に延在するので、エピタキシャル層２０の厚さＨｄ（図１１）を増大させても、凸状部１０Ｐａ，１０Ｐｂの直上のエピタキシャル層２０の厚さＨｒ（図１１）を増大させずに済むので、エピタキシャル層２０の実効的な厚さを犠牲にすることなく、シンカー層２１Ｎａ，２１ＮｂはＮ型埋め込み拡散層１６Ｎａ，１６Ｎｂと接合することができる。したがって、エピタキシャル層２０の厚さＨｄを増大させることで半導体装置１の耐圧性能を向上させることができる。

図１４は、実施の形態１の半導体装置１と対比するための比較例の半導体装置１００の構成を概略的に示す断面図である。この半導体装置１００の製造工程は、上記凸状部１０Ｐａ，１０Ｐｂの形成工程とＣＭＰ工程とを含まない点を除いて、実施の形態１の半導体装置１の製造工程とほぼ同じである。このため、半導体装置１００の構成要素は、Ｎ型埋め込み拡散層１６とシンカー層１２１Ｎａ，２１２Ｎｂとを除いて、半導体装置１の構成要素と同様の工程で形成される。

この比較例の半導体装置１００では、エピタキシャル層２０の厚さが大きい程、イオン注入装置の限界によりエピタキシャル層２０内の深い領域にまで高いドーズ量で不純物イオンを打ち込むことが難しくなる。このため、エピタキシャル層２０の厚さが増すほど、シンカー層１２１Ｎａ，１２１ＮｂをＮ型埋め込み拡散層１６に到達させることが技術的に難しくなるという問題がある。これに対し、実施の形態１の半導体装置１では、凸状部１０Ｐａ，１０Ｐｂの直上のエピタキシャル層２０の厚さＨｒ（図１１）を局所的に小さくすることができるので、エピタキシャル層２０の厚さＨｄ（図１１）を大きくしても、シンカー層１２１Ｎａ，１２１ＮｂをＮ型埋め込み拡散層１６Ｎａ，１６Ｎｂに容易に到達させることができる。

また、比較例の半導体装置１００には、エピタキシャル層２０の厚さが大きい程、シンカー層１２１Ｎａ，１２１Ｎｂの不純物濃度の低下を抑制することが難しく、寄生抵抗が増大するという問題がある。これに対し、実施の形態１の半導体装置１では、エピタキシャル層２０の厚さＨｒ（図１１）を局所的に小さくすることができるので、エピタキシャル層２０の厚さＨｄ（図１１）を大きくして耐圧性能を高めても、イオン注入装置の限界の影響を受けずに、Ｎ型埋め込み拡散層１６Ｎａ，１６Ｎｂの不純物濃度の低下を抑制することが可能である。

さらに、本実施の形態の半導体装置１は、比較例の半導体装置１００よりも、シンカー層２１Ｎａ，２１Ｎｂの不純物濃度を高めることが容易なので、寄生抵抗を低くすることができる。これにより、カソード抵抗を低くしてアノードとカソード間の順方向電圧印加時の許容電流量を増加させることができる。

以上に説明したように実施の形態１の半導体装置１及びその製造方法は、高い耐圧性能と良好な電気的特性とを有するＳＢＤ構造を実現することができる。

本実施の形態のＳＢＤ構造を、たとえば、送受信回路の周波数ミキサー回路、ダイオード検波回路、インバータ回路、あるいは、サージやノイズなどの過電圧から内部回路を保護する過電圧保護回路に適用することが可能である。

実施の形態２．
上記ＳＢＤ構造に限らず、ＭＩＳ構造（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｓｔｒｕｃｔｕｒｅ）などの他のパワー半導体デバイス構造にも本発明を適用することが可能である。図１５は、本発明に係る実施の形態２のＭＩＳ構造を有する半導体装置２の構成を概略的に示す断面図である。この半導体装置２は、ＭＩＳ構造の一種である高耐圧Ｐチャネル型ＭＯＳ（ＨＶＰＭＯＳ：Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｐ−ｔｙｐｅ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有している。

図１５に示されるように、この半導体装置２は、上記実施の形態１の半導体装置１と同様に、支持基板１０とエピタキシャル層２０とを含む下部構造を有する。この下部構造の製造工程は、図１〜図１２で示した製造工程とほぼ同じである。

本実施の形態の半導体装置２では、エピタキシャル層２０の上面にフィールド絶縁膜３０ｅ，３０ｆ，３０ｇ，３０ｈ，３０ｉ，３０ｊが形成されている。フィールド絶縁膜３０ｇ，３０ｈ間の領域には、エピタキシャル層２０上にゲート絶縁膜６０を介してゲート電極６１が形成されている。ゲート絶縁膜６０は、たとえば、エピタキシャル層２０の表面を熱酸化することにより形成される。ゲート電極６１は、ポリシリコンなどの下部電極６２と上部電極６３とからなる２層構造を有する。このゲート電極６１の両側壁には、シリコン酸化物やシリコン窒化物などの絶縁材料からなるサイドウォールスペーサ６４，６５が形成されている。ゲート電極６１の横方向両端部は、図１５に示されるようにフィールド絶縁膜３０ｇ，３０ｈ上に乗り上げているので、ゲート電極６１の両端部下方の電界強度を緩和させることができる。

一方、エピタキシャル層２０の内部には、ゲート電極６１の両側にソース領域及びドレイン領域としての一対のＰ⁻型不純物拡散領域５４Ｓ，５４Ｄが形成されている。これらＰ⁻型不純物拡散領域５４Ｓ，５４Ｄ間におけるゲート絶縁膜６０の直下の領域は、ゲート電極６１への電圧印加に応じて導電チャネルが形成される領域である。

エピタキシャル層２０の上層部においては、Ｐ⁻型不純物拡散領域５４Ｓ，５４Ｄよりも浅い領域にこれらＰ⁻型不純物拡散領域５４Ｓ，５４Ｄと接合するＰ^＋型拡散領域５５Ｓ，５５Ｄが形成されている。また、基板コンタクト層２７Ｐよりも浅い領域には、この基板コンタクト層２７Ｐと接合するＰ^＋型拡散領域５８Ｐが形成されている。さらに、シンカー層２１Ｎａ，２１Ｎｂよりも浅い領域にはこれらシンカー層２１Ｎａ，２１Ｎｂとそれぞれ接合するＮ^＋型拡散領域５２Ｎａ，５２Ｎｂが形成されている。

本実施の形態のＮ型のシンカー層２１Ｎａは、Ｐ型の基板コンタクト層２７ＰとＰ⁻型不純物拡散領域５４Ｓ，５４Ｄとの間に介在している。このため、シンカー層２１Ｎａは、Ｐ型の基板コンタクト層２７ＰとＰ⁻型不純物拡散領域５４Ｓ，５４Ｄとの間のリーク電流の発生を抑制するガードリングとして機能することができる。実施の形態１の半導体装置１と同様に、凸状部１０Ｐａが形成されない場合よりも、本実施の形態のシンカー層２１Ｎａの不純物濃度を高くすることができるので、シンカー層２１Ｎａはガードリングとして高い機能を発揮することができる。たとえば、Ｐ型の基板コンタクト層２７ＰとＮ型のシンカー層２１ＮａとＰ⁻型不純物拡散領域５４Ｓ，５４Ｄとで寄生ＰＮＰトランジスタが構成される場合、ベース領域であるシンカー層２１Ｎａの不純物濃度を高くすることで、寄生ＰＮＰトランジスタの電流増幅率ｈ_ＦＥを低下させてラッチアップの発生を抑制することができる。

また、実施の形態１の半導体装置１と同様に、凸状部１０Ｐａ，１０Ｐｂ以外の領域のエピタキシャル層２０の厚さを増大させても、エピタキシャル層２０の実効的な厚さを犠牲にすることなく、シンカー層２１ＮａをＮ型埋め込み拡散層１６Ｎａに到達させることが容易である。これにより、寄生ＰＮＰトランジスタの電流増幅率ｈ_ＦＥを低下させることができるので、耐圧性能を犠牲にすることなく、ガードリングとしての機能を向上させることができる。

以上に説明したように本実施の形態の半導体装置２及びその製造方法は、高い耐圧性能と良好な電気的特性とを有するＭＩＳ構造を実現することができる。このようなＭＩＳ構造を用いて、たとえば耐圧性能に優れたＭＯＳＦＥＴ（ＭＯＳ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を実現することが可能である。

実施の形態１，２の変形例．
以上、図面を参照して本発明に係る種々の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、図１５のＭＩＳ構造内の不純物拡散領域の導電型を逆の導電型に変更することでＮチャネル型ＭＩＳ構造を構成することも可能である。

また、実施の形態１のＳＢＤ構造と実施の形態２のＭＩＳ構造とを同一の支持基板１０上に並べて形成した形態もあり得る。

１，２ 半導体装置、 １０ 支持基板、 １０Ｐ 環状凸状部、 １０Ｐａ，１０Ｐｂ 凸状部、 １１ 熱酸化膜、 １２，１２Ｃ パッド酸化膜、１２Ｄ 熱酸化膜、 １３ プロテクト窒化膜、 １６，１６Ｎａ，１６Ｎｂ Ｎ型埋め込み拡散層、 １７Ｐ Ｐ型埋め込み拡散層、 ２０ エピタキシャル層、 ２１Ｎａ，２１Ｎｂ シンカー層、 ２２Ｎ，２２Ｎａ，２２Ｎｂ Ｎ^＋型拡散領域、 ２４Ｐ，２４Ｐａ，２４Ｐｂ Ｐ⁻型拡散領域、 ２５Ｐ Ｐ^＋型拡散領域、 ２５Ｐａ，２５Ｐｂ Ｐ^＋型拡散領域、 ２７Ｐ 基板コンタクト層、 ２８Ｐ Ｐ^＋型拡散領域、 ３０Ｄ，３０Ｄａ，３０Ｄｂ，３０ｃ〜３０ｊ フィールド絶縁膜、 ３１ 電極層、 ４０ 層間絶縁膜、 ４１〜４３ コンタクトプラグ、 ４５，４６ 上部配線層、 ５２Ｎａ，５２Ｎｂ Ｎ^＋型拡散領域、 ５４Ｓ ソース領域、 ５４Ｄ ドレイン領域、 ５５Ｓ，５５Ｄ Ｐ^＋型拡散領域、 ５７Ｐ 基板コンタクト層、 ５８Ｐ Ｐ^＋型拡散領域、 ６０ ゲート絶縁膜、 ６１ ゲート電極、 ６２ 下部電極、 ６３ 上部電極。

Claims (17)

1. 第１導電型の第１の埋め込み拡散層を上層部として有する支持基板と、
   前記支持基板上に形成され、前記第１導電型と同じ導電型のシンカー層を有するエピタキシャル層と、
   前記シンカー層から前記支持基板の厚み方向とは垂直な横方向に離れた領域で前記エピタキシャル層上に形成された電極層と
   を備え、
   前記支持基板の上層部は、前記エピタキシャル層の上面に向けて突出する凸状部を有し、
   前記シンカー層は、前記エピタキシャル層の上面近傍から前記凸状部における前記第１の埋め込み拡散層にまで前記厚み方向に延在する不純物拡散領域からなる
   ことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置であって、前記第１の埋め込み拡散層は、前記凸状部から前記電極層の直下位置まで連続的に形成されていることを特徴とする半導体装置。
3. 請求項１または２に記載の半導体装置であって、前記シンカー層は、前記電極層を取り囲むように環状に形成されていることを特徴とする半導体装置。
4. 請求項１から３のうちのいずれか１項に記載の半導体装置であって、
   前記支持基板の上層部は、前記第１の埋め込み拡散層とは異なる領域に前記第１導電型とは異なる第２導電型の第２の埋め込み拡散層を有し、
   前記エピタキシャル層は、前記第２導電型と同じ導電型の不純物拡散領域からなる基板コンタクト層を内部に有し、
   前記基板コンタクト層は、前記エピタキシャル層の上面近傍から前記第２の埋め込み拡散層にまで前記厚み方向に延在している
   ことを特徴とする半導体装置。
5. 請求項４に記載の半導体装置であって、前記エピタキシャル層は、前記電極層の周縁部近傍に前記第２導電型と同じ導電型の不純物拡散領域を有することを特徴とする半導体装置。
6. 請求項１から５のうちのいずれか１項に記載の半導体装置であって、前記電極層は、前記エピタキシャル層の上面とショットキー接合していることを特徴とする半導体装置。
7. 請求項１から５のうちのいずれか１項に記載の半導体装置であって、
   前記エピタキシャル層の上面と前記電極層との間に介在するゲート絶縁膜をさらに備え、
   前記電極層は、ゲート電極であり、
   前記エピタキシャル層の上層部は、前記ゲート電極の前記横方向両側に前記第１導電型とは異なる導電型の不純物拡散領域からなるソース領域及びドレイン領域をそれぞれ有する
   ことを特徴とする半導体装置。
8. 支持基板の主面を加工して前記支持基板の厚み方向に突出する凸状部を形成する工程と、
   前記凸状部を含む前記支持基板の上層部に不純物を導入して第１導電型の第１の埋め込み拡散層を形成する工程と、
   前記支持基板上にエピタキシャル層を成長させる工程と、
   前記凸状部の直上の前記エピタキシャル層の内部に前記第１導電型と同じ導電型の不純物を導入して、前記エピタキシャル層の上面近傍から前記第１の埋め込み拡散層にまで前記厚み方向に延在するシンカー層を形成する工程と、
   前記シンカー層から前記厚み方向とは垂直な横方向に離れた領域で前記エピタキシャル層上に電極層を形成する工程と
   を備えることを特徴とする半導体装置の製造方法。
9. 請求項８に記載の半導体装置の製造方法であって、
   前記シンカー層を形成する当該工程は、
   前記エピタキシャル層上に前記凸状部の直上に開口部を有するレジストパターンを形成する工程と、
   前記レジストパターンをマスクとして前記第１導電型と同じ導電型の当該不純物を前記エピタキシャル層の内部に選択的にイオン注入する工程と、
   当該イオン注入された不純物を熱拡散させる工程と
   を含むことを特徴とする半導体装置の製造方法。
10. 請求項９に記載の半導体装置の製造方法であって、前記シンカー層を形成する当該工程の前に、前記エピタキシャル層の上面を平坦化する工程をさらに備えることを特徴とする半導体装置の製造方法。
11. 請求項１０に記載の半導体装置の製造方法であって、前記エピタキシャル層の上面を平坦化する当該工程はＣＭＰ法により実行されることを特徴とする半導体装置の製造方法。
12. 請求項８から１１のうちのいずれか１項に記載の半導体装置の製造方法であって、前記第１の埋め込み拡散層は、前記凸状部から前記電極層の直下位置まで連続的に形成されることを特徴とする半導体装置の製造方法。
13. 請求項８から１２のうちのいずれか１項に記載の半導体装置の製造方法であって、前記シンカー層は、前記電極層を取り囲むように環状に形成されることを特徴とする半導体装置の製造方法。
14. 請求項８から１３のうちのいずれか１項に記載の半導体装置の製造方法であって、
    前記エピタキシャル層を成長させる当該工程の前に、前記第１の埋め込み層とは異なる領域に前記支持基板の上層部に不純物を導入して前記第１導電型とは異なる第２導電型の第２の埋め込み拡散層を形成する工程と、
    前記第２の埋め込み拡散層の直上の前記エピタキシャル層の内部に前記第２導電型と同じ導電型の不純物を導入して、前記エピタキシャル層の上面近傍から前記第２の埋め込み拡散層にまで前記厚み方向に延在する基板コンタクト層を形成する工程と
    をさらに備えることを特徴とする半導体装置の製造方法。
15. 請求項１４に記載の半導体装置の製造方法であって、前記エピタキシャル層の内部に前記第２導電型と同じ導電型の不純物を導入して前記電極層の周縁部近傍に不純物拡散領域を形成する工程をさらに備えることを特徴とする半導体装置の製造方法。
16. 請求項８から１５のうちのいずれか１項に記載の半導体装置の製造方法であって、前記電極層は、前記エピタキシャル層の上面とショットキー接合することを特徴とする半導体装置の製造方法。
17. 請求項８から１５のうちのいずれか１項に記載の半導体装置の製造方法であって、
    前記電極層を形成する当該工程の前に、前記エピタキシャル層上にゲート絶縁膜を形成する工程をさらに備え、
    前記電極層は、前記ゲート絶縁膜上にゲート電極として形成される
    ことを特徴とする半導体装置の製造方法。

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