JP2019032441A - アクティブマトリクス表示装置 - Google Patents

Abstract

【課題】従来よりも、歩留まりの低下を抑制し得るアクティブマトリクス表示装置を提供する。【解決手段】アクティブマトリクス表示装置１は、行列状に配置された複数の画素セル１０からなる画素マトリクス２と、画素マトリクス２における列毎に、その列の画素セル１０それぞれに接続される第１グローバル電源配線１１と、その列毎に、その列の画素セル１０それぞれに接続される第２グローバル電源配線１２とを有するアクティブマトリクス表示装置１であって、画素セル１０は、第１グローバル電源配線１１に接続されるローカル電源配線２０１を備え、ローカル電源配線２０１は、第２グローバル電源配線１２と、画素マトリクス２の平面視において重ならない。【選択図】図６

Description

本発明は、アクティブマトリクス表示装置に関する。

従来、行列状に配置された複数の画素セルからなる画素マトリクスを有するアクティブマトリクス表示装置が知られている（例えば、特許文献１参照）。

一般に、アクティブマトリクス表示装置の各画素セルには、互いに電位の異なる複数の電源を供給する必要がある。このため、アクティブマトリクス表示装置は、画素マトリクスの列毎に、その列の画素セルそれぞれに接続される複数のグローバル電源配線を含んで構成される。

また、アクティブマトリクス表示装置は、互いに異なる信号又は電源を伝達する２以上の配線が、画素マトリクスの平面視において交差可能にレイアウトされ得るように、２以上の配線層と、配線層間の絶縁層とが積層されて構成される。

特開２０１６−０８８５２４号公報

画素マトリクスの平面視において、第１の配線と第２の配線とが交差する交差領域が存在する場合に、その交差領域における、第１の配線と第２の配線との間の絶縁層の部分に、アクティブマトリクス表示装置の製造工程において異物が混入してしまうことがある。そして、このことによって、第１の配線と第２の配線との間の絶縁が破壊され、第１の配線と第２の配線とがショートしてしまうことがある。このようなショートが発生すると、アクティブマトリクス表示装置の歩留まりが低下する。

そこで、本発明は、従来よりも、歩留まりの低下を抑制し得るアクティブマトリクス表示装置を提供することを目的とする。

本発明の一態様に係るアクティブマトリクス表示装置は、行列状に配置された複数の画素セルからなる画素マトリクスと、当該画素マトリクスにおける列毎に、当該列の画素セルそれぞれに接続される第１グローバル電源配線と、当該列毎に、当該列の画素セルそれぞれに接続される第２グローバル電源配線とを有するアクティブマトリクス表示装置であって、前記画素セルは、前記第１グローバル電源配線に接続されるローカル電源配線を備え、前記ローカル電源配線は、前記第２グローバル電源配線と、前記画素マトリクスの平面視において重ならない。

上記構成のアクティブマトリクス表示装置によると、従来よりも、歩留まりの低下を抑制し得る。

図１は、実施の形態に係るアクティブマトリクス表示装置１の構成を示すブロック図である。 図２は、実施の形態に係る画素セルの構成を示すブロック図である。 図３は、実施の形態に係るサブ画素セルの回路構成を示すブロック図である。 図４は、実施の形態に係る画素マトリクスの一部切り欠き斜視図である。 図５は、実施の形態に係る画素セルのレイアウト構造を示す断面図である。 図６は、実施の形態に係る画素セルの電源配線構造を示す模式図である。 図７は、変形例に係る画素セルの電源配線構造を示す模式図である。 図８は、変形例に係る薄型ディスプレイ装置の外観図である。

以下、本発明に係るアクティブマトリクス表示装置の実施の形態について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。従って、以下の実施の形態で示される数値、構成要素、構成要素の配置位置及び接続形態などは、一例であって本発明を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

各図において、実質的に同一の構成要素については同一の符号を付している。また、各図は、模式図であり、膜厚及び各部の大きさの比などは、必ずしも厳密に表したものではない。

（実施の形態）
［１．全体構成］
図１は、実施の形態に係るアクティブマトリクス表示装置１の構成を示すブロック図である。

図１に示されるように、アクティブマトリクス表示装置１は、行列状に配置された複数の画素セル１０からなる画素マトリクス２と、データ線駆動回路３と、垂直走査回路４と、画素マトリクス２における列毎に、その列の画素セル１０それぞれに接続される第１グローバル電源配線１１と、その列毎に、その列の画素セル１０それぞれに接続される第２グローバル電源配線１２とを有して構成される。

図２は、画素セル１０の構成を示すブロック図である。

図２に示されるように、画素セル１０は、赤色を発光するサブ画素セル１００ａと、緑色を発光するサブ画素セル１００ｂと、青色を発光するサブ画素セル１００ｃとを含む。以下、サブ画素セル１００ａと、サブ画素セル１００ｂと、サブ画素セル１００ｃとを明示的に区別する必要がない場合には、サブ画素セル１００ａと、サブ画素セル１００ｂと、サブ画素セル１００ｃとを単にサブ画素セル１００とも称する。

図３は、サブ画素セル１００の回路構成を示すブロック図である。

図３に示されるように、サブ画素セル１００は、回路部２０と発光部３０とを含んで構成される。

回路部２０は、駆動トランジスタ２１と、スイッチトランジスタ２２と、参照電圧トランジスタ２３と、初期化トランジスタ２４と、ゲートノード２５と、ソースノード２６と、ホールディングキャパシタ２７とを含む。そして、発光部３０は、発光素子３５を含む。

スイッチトランジスタ２２は、ゲート端子が走査線４１に接続され、走査線４１の信号（ＷＳ）が論理値１となるタイミングで、ゲートノード２５の電位を、データ線４４のデータ電圧に設定する。すなわち、スイッチトランジスタ２２は、走査線４１の信号（ＳＷ）が論理値１となるタイミングで、ホールディングキャパシタ２７に、データ線４４のデータ電圧を書き込む。

駆動トランジスタ２１は、ゲート端子が、ゲートノード２５に接続され、ソース端子が発光素子３５に接続（すなわち、ソースノード２６に接続）され、ドレイン端子が電源ＶＣＣに接続されている。この構成により、駆動トランジスタ２１は、スイッチトランジスタ２２を介してゲート端子に設定されたデータ電圧を、そのデータ電圧に対応する信号電流に変換し、変換した信号電流で、発光素子３５を駆動する。すなわち、駆動トランジスタ２１は、ホールディングキャパシタ２７に書き込まれたデータ電圧に応じた駆動能力で、発光素子３５を駆動する。

ホールディングキャパシタ２７は、ゲートノード２５と、ソースノード２６との間の容量を実現する。ホールディングキャパシタ２７は、オン状態であるスイッチトランジスタ２２によってデータ線４４のデータ電圧がゲートノード２５に設定された後において、スイッチトランジスタ２２がオン状態からオフ状態へと変化した場合に、ゲートノード２５の電位を、その容量によって、そのデータ電圧に維持する。このことにより、駆動トランジスタ２１は、駆動トランジスタ２１がオフ状態となった後においても、オン状態であったスイッチトランジスタ２２によって設定されたデータ電圧に対応する信号電流で、発光素子３５を駆動させ続けることが可能となる。

参照電圧トランジスタ２３は、ゲート端子が参照電圧制御線４２に接続され、参照電圧制御線４２の信号（ＲＥＦ）が論理値１となるタイミングで、ゲートノード２５の電位を、参照電圧ＶＲＥＦに設定する。

初期化トランジスタ２４は、ゲート端子が初期化制御線４３に接続され、初期化制御線４３の信号（ＩＮＩ）が論理値１となるタイミングで、ソースノード２６の電位を、初期化電圧ＶＩＮＩに初期化する。

発光素子３５は、駆動トランジスタ２１によって変換された信号電流の電流量に応じて発光する素子である。すなわち、発光素子３５は、駆動トランジスタ２１の駆動能力に応じた発光量で発光する。ここでは、発光素子３５は、有機ＥＬ素子であるとして例示する。但し、発光素子３５は、必ずしも有機ＥＬ素子の例に限定される必要はない。例えば、発光素子３５が、発光ダイオード等である例も考えられる。

図４は、画素マトリクス２の一部切り欠き斜視図である。

図４に示されるように、画素マトリクス２を構成する各画素セル１０は、画素マトリクス２の平面視において下層側に位置するトランジスタ構成領域４０において回路部２０がレイアウトされ、画素マトリクス２の平面視において上層側に位置する有機ＥＬ素子構成領域５０において発光部３０がレイアウトされる。

有機ＥＬ素子構成領域５０は、画素マトリクス２の平面視において最上層に位置する。このため、図４に示されるように、画素マトリクス２の表面に、発光素子３５がアレイ状に配置されることとなる。これより、画素マトリクス２の表面に、画像を表示する表示画面が構成される。例えば、画素マトリクス２が、１０８０行×１９２０列の行列状に配置された画素セル１０によって構成される場合には、画素マトリクス２の表面には、フルハイビジョンサイズの画像を表示する表示画面が構成される。

再び図１に戻って、アクティブマトリクス表示装置１の構成についての説明を続ける。

垂直走査回路４は、画素マトリクス２に対して、行単位で共通な複数の制御信号線（図示せず）を介して、各画素セル１０の動作を、行単位で制御する。

データ線駆動回路３は、垂直走査回路４と同期して動作し、垂直走査回路４によって制御される行単位で、その行に位置する画素セル１０のホールディングキャパシタ２７に書き込むためのゲート電圧を、複数のデータ線（図示せず）のそれぞれに供給する。

［２．画素セルの電源構成］
以下、画素セル１０の電源構成について、図面を参照しながら説明する。

図５は、画素セル１０のレイアウト構造についての、画素マトリクス２の平面に対する垂直面による断面図である。

図５に示されるように、画素セル１０において、トランジスタ構成領域４０は、基板７０上に、下層側から上層側へと順に、ポリシリコン層、ゲート絶縁膜７１、第１メタル層、第１層間絶縁膜７２、第２メタル層、第２層間絶縁膜７３が積層されて構成される。そして、画素セル１０において、有機ＥＬ素子構成領域５０は、第２層間絶縁膜７３上に、下層側から上層側へと順に、陽極７５、有機発光層７６、透明陰極７７が積層され、隣接するサブ画素セル１００間にバンク７４が配置されて構成される。

図６は、画素セル１０の電源配線構造を示す模式図である。以下、便宜上、図６における上側を上方、下側を下方と呼ぶ。

図６に示されるように、画素セル１０は、画素セル１０内における電源配線として、第１ローカル電源配線２０１及び第２ローカル電源配線２０２を備える。

第１グローバル電源配線１１は、画素セル１０を列方向に通過している。

第１グローバル電源配線１１は、画素セル１０の上方端とコンタクト２１１とを接続する、第１メタル層からなる第１金属配線３０１と、コンタクト２１１とコンタクト２１２とコンタクト２１６とを接続する、第２メタル層からなる第２金属配線３０２と、コンタクト２１２と画素セル１０の下方端とを接続する、第１メタル層からなる第１金属配線３０３とを含む。図６に示されるように、第１グローバル電源配線１１は、画素セル１０の上方端と下方端とが、第１金属配線３０１と、第２金属配線３０２と、第１金属配線３０３との直列接続を介して接続されており、一の第１金属配線で直接接続されていない。

また、第１グローバル電源配線１１は、画素セル１０の上方端の行方向位置と、画素セル１０の下方端の行方向位置とが等しい。

前述したように、画素セル１０は、画素マトリクス２において行列状に配置される。このため、第１グローバル電源配線１１における、画素セル１０の上方端は、画素マトリクス２において画素セル１０の同列上方に隣接する画素セル１０の下方端へと連続し、同様に、第１グローバル電源配線１１における、画素セル１０の下方端は、画素マトリクス２において画素セル１０の同列下方に隣接する画素セル１０の上方端へと連続する。

また、第１グローバル電源配線１１は、コンタクト２１６を介して、第１ローカル電源配線２０１に接続される。

第１ローカル電源配線２０１は、第１グローバル電源配線１１から供給される電源電圧を、サブ画素セル１００ａとサブ画素セル１００ｂとサブ画素セル１００ｃとに供給する。第１ローカル電源配線２０１は、ポリシリコン層によって実現される。すなわち、第１ローカル電源配線２０１は、ポリシリコン配線である。

図６に示されるように、第１ローカル電源配線２０１は、第２グローバル電源配線１２と、画素マトリクス２の平面視において重ならない。

第２グローバル電源配線１２は、画素セル１０を列方向に通過している。

第２グローバル電源配線１２は、画素セル１０の上方端とコンタクト２１３とを接続する、第１メタル層からなる第１金属配線４０１と、コンタクト２１３とコンタクト２１４とコンタクト２１５とを接続する、第２メタル層からなる第２金属配線４０２と、コンタクト２１４とコンタクト２１５と画素セル１０の下方端とを接続する、第１メタル層からなる第１金属配線４０３とを含む。図６に示されるように、第２グローバル電源配線１２は、画素セル１０の上方端と下方端とが、第１金属配線４０１と、第２金属配線４０２と、第１金属配線４０３との直列接続を介して接続されており、一の第１金属配線で直接接続されていない。

また、第２グローバル電源配線１２は、画素セル１０の上方端の行方向位置と、画素セル１０の下方端の行方向位置とが等しい。

このため、第１グローバル電源配線１１の場合と同様に、第２グローバル電源配線１２における、画素セル１０の上方端は、画素マトリクス２において画素セル１０の同列上方に隣接する画素セル１０の下方端へと連続し、同様に、第２グローバル電源配線１２における、画素セル１０の下方端は、画素マトリクス２において画素セル１０の同列下方に隣接する画素セル１０の上方端へと連続する。

また、第２グローバル電源配線１２は、コンタクト２１５を介して、第２ローカル電源配線２０２に接続される。

第２ローカル電源配線２０２は、第２グローバル電源配線１２から供給される電源電圧を、サブ画素セル１００ａとサブ画素セル１００ｂとサブ画素セル１００ｃとに供給する。第２ローカル電源配線２０２は、第１メタル層からなる第１金属配線によって実現される。

［３．考察］
以下、上記構成のアクティブマトリクス表示装置１について考察する。

前述した通り、本実施の形態に係るアクティブマトリクス表示装置１では、第１ローカル電源配線２０１は、第２グローバル電源配線１２と、画素マトリクス２の平面視において重ならない。このため、本実施の形態に係るアクティブマトリクス表示装置１では、第１ローカル電源配線２０１と第２グローバル電源配線１２との間のショートが抑制される。従って、本発明の実施の形態に係るアクティブマトリクス表示装置１は、従来よりも、歩留まりの低下を抑制し得る。

また、前述した通り、本実施の形態に係るアクティブマトリクス表示装置１では、第２グローバル電源配線１２は、画素セル１０の上方端と下方端とが一の第１金属配線で直接接続されない。このため、第２グローバル電源配線１２は、画素マトリクス２において、列方向に並ぶ画素セル１０の数によらず、単一の第１金属配線による配線長は、画素セル１０の列方向の長さを超えることはない。これにより、アクティブマトリクス表示装置１の製造工程等において、第２グローバル電源配線１２を構成する単一の第１金属配線に集電される電荷の量は制限される。このため、第２グローバル電源配線１２を構成する単一の第１金属配線の周囲の絶縁体（例えば、ゲート絶縁膜７１、第１層間絶縁膜７２等）の静電破壊が抑制される。従って、本発明の実施の形態に係るアクティブマトリクス表示装置１は、従来よりも、歩留まりの低下を抑制し得る。

（変形例）
以上、本発明に係るアクティブマトリクス表示装置について、実施の形態に基づいて説明したが、本発明は上記実施の形態に限定されるものではない。上記実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係るアクティブマトリクス表示装置を内蔵した各種機器も本発明に含まれる。

実施の形態において、１つの画素セル１０に含まれるサブ画素セル１００の数が３つであるとして説明した。しかしながら、少なくとも１つのサブ画素セル１００を含んでいれば、１つの画素セル１０に含まれるサブ画素セル１００の数は、３つに限定されない。例えば、１つの画素セル１０に４つのサブ画素セル１００が含まれる構成であっても構わない。

また、実施の形態において、サブ画素セル１００ａが赤色を発光し、サブ画素セル１００ｂが緑色を発光し、サブ画素セル１００ｃが青色を発光するとして説明した。しかしながら、各サブ画素セル１００の発光する色の組み合わせは、上記組み合わせに限定されない。例えば、サブ画素セル１００ａがシアン色を発光し、サブ画素セル１００ｂがマゼンダ色を発光し、サブ画素セル１００ｃがイエロー色を発光する構成の例であっても構わない。

また、実施の形態において、各画素セル１０の第２ローカル電源配線２０２について、あたかも、行方向に隣接する画素セル１０の第２ローカル電源配線２０２に接続しないかのように図示された図６を用いて説明した。しかしながら、各画素セル１０の第２ローカル電源配線２０２は、必ずしも、行方向に隣接する画素セル１０の第２ローカル電源配線２０２に接続しない構成の例に限定されない。

例えば、図７に図示されるように、各画素セル１０の第２ローカル電源配線２０２ａが、行方向に隣接する画素セル１０の第２ローカル電源配線２０２ａに接続している構成であっても構わない。

また、例えば、本発明に係るアクティブマトリクス表示装置は、図８に示すような薄型ディスプレイ装置として実現される。図８は、薄型ディスプレイ装置の外観図である。このような薄型ディスプレイ装置は、従来よりも、歩留まりの低下を抑制し得る。

本発明は、例えば、行列状に配置された複数の画素セルからなる画素マトリクスを有するアクティブマトリクス表示装置に広く利用可能である。

１ アクティブマトリクス表示装置
２ 画素マトリクス
１０ 画素セル
１１ 第１グローバル電源配線
１２ 第２グローバル電源配線
２０１ 第１ローカル電源配線（ローカル電源配線）
２０２、２０２ａ 第２ローカル電源配線
３０１、３０３、４０１、４０３ 第１金属配線
３０２、４０２ 第２金属配線

Claims (3)

1. 行列状に配置された複数の画素セルからなる画素マトリクスと、当該画素マトリクスにおける列毎に、当該列の画素セルそれぞれに接続される第１グローバル電源配線と、当該列毎に、当該列の画素セルそれぞれに接続される第２グローバル電源配線とを有するアクティブマトリクス表示装置であって、
   前記画素セルは、前記第１グローバル電源配線に接続されるローカル電源配線を備え、
   前記ローカル電源配線は、前記第２グローバル電源配線と、前記画素マトリクスの平面視において重ならない
   アクティブマトリクス表示装置。
2. 前記第１グローバル電源配線と前記第２グローバル電源配線とは、金属配線を含み、
   前記ローカル電源配線は、ポリシリコン配線を含む
   請求項１に記載のアクティブマトリクス表示装置。
3. 前記第２グローバル電源配線は、第１金属配線層からなる第１金属配線と、前記第１金属配線層より上層の第２金属配線層からなる第２金属配線とを含み、一の画素セルを前記列方向に通過する領域における、前記列方向の一端と他端とが、一の前記第１金属配線で直接接続されていない
   請求項１又は２に記載のアクティブマトリクス表示装置。

Images