JP2019082951A - バンドギャップリファレンス回路 - Google Patents

Abstract

【課題】出力電圧の電源電圧に対する依存性を低減するバンドギャップリファレンス回路を提供する。【解決手段】バンドギャップリファレンス回路１００は、電源線１１に接続され、第１ノードＮ１に第１電流Ｉ１を供給し、第１ノードＮ１と仮想ショートされた第２ノードＮ２に第２電流Ｉ２を供給するカレントミラー１３と、第１ノードＮ１と接地線１２の間の第１ｐｎ接合素子Ｑ１と、第２ノードＮ２と接地線１２の間の第２ｐｎ接合素子Ｑ２と、第２ｐｎ接合素子Ｑ２に直列に接続された可変抵抗素子Ｒ４と、を備える。【選択図】図１

Description

本開示は、バンドギャップリファレンス回路に関する。

バンドギャップリファレンス回路は、ｐｎ接合の電流−電圧特性の温度依存性を利用して温度に対して安定した出力電圧を生成する電圧生成回路であり、半導体集積回路において広く用いられる。

バンドギャップリファレンス回路の出力電圧は、一般に、外乱に対して相当に安定である。しかしながら、バンドギャップリファレンス回路の構成によっては、出力電圧が電源電圧に僅かに依存する場合がある。

H. Banba et al., "A CMOS Bandgap Reference Circuit with Sub-1 -V Operation", IEEE Journal of Solid-state Circuits, vol. 34, pp. 670-674, May 1999. Yuichi Okuda et al., "A Trimming-Free CMOS Bandgap-Reference Circuit with Sub-1-V-Supply Voltage Operation", 2007 Symposium on VLSI Circuits Digest of Technical Papers, PP 96-97

一実施形態では、バンドギャップリファレンス回路が、電源線に接続され、第１ノードに第１電流を供給し、第１ノードと仮想ショートされた第２ノードに第２電流を供給するカレントミラーと、第１ノードと接地線の間の第１ｐｎ接合素子と、第２ノードと接地線の間の、電源線に供給される電源電圧に抵抗が依存する可変抵抗素子と、可変抵抗素子と直列に接続された第２ｐｎ接合素子とを備える。

他の実施形態では、バンドギャップリファレンス回路が、電源線に供給される電源電圧に抵抗が依存する可変抵抗素子と、電源線に接続され、第１ノードに第１電流を供給し、第１ノードと仮想ショートされた第２ノードに可変抵抗素子を介して第２電流を供給するカレントミラーと、第１ノードと接地線の間の第１ｐｎ接合素子と、第２ノードと接地線の間の第２ｐｎ接合素子と、第２ｐｎ接合素子に直列に接続された第１抵抗素子とを備える。

更に他の実施形態では、バンドギャップリファレンス回路が、電源線に接続され、第１ノードに第１電流を供給し、第１ノードと仮想ショートされた第２ノードに第２電流を供給し、出力ノードに第３電流を供給するカレントミラーと、第１ノードと接地線の間の第１ｐｎ接合素子と、第２ノードと接地線の間の第２ｐｎ接合素子と、第２ｐｎ接合素子に直列に接続された第１抵抗素子と、出力ノードと接地線の間の、電源線に供給される電源電圧に抵抗が依存する可変抵抗素子とを備える。

一実施形態のバンドギャップリファレンス回路の構成を示す回路図である。 可変抵抗素子の構成の例を示す図である。 他の実施形態のバンドギャップリファレンス回路の構成を示す回路図である。 更に他の実施形態のバンドギャップリファレンス回路の構成を示す回路図である。 他の実施形態のバンドギャップリファレンス回路の構成を示す回路図である。 他の実施形態のバンドギャップリファレンス回路の構成を示す回路図である。 一実施形態のバンドギャップリファレンス回路の構成を示す回路図である。 一実施形態のバンドギャップリファレンス回路の構成を示す回路図である。 一実施形態のバンドギャップリファレンス回路の構成を示す回路図である。 一実施形態のバンドギャップリファレンス回路の構成を示す回路図である。 一実施形態のバンドギャップリファレンス回路の構成を示す回路図である。 一実施形態のバンドギャップリファレンス回路の構成を示す回路図である。 一実施形態のバンドギャップリファレンス回路の構成を示す回路図である。 一実施形態のバンドギャップリファレンス回路の構成を示す回路図である。

以下では、添付図面を参照しながら、本開示の様々な実施形態を説明する。以下の説明において、同一又は類似する構成要素を、同一又は対応する参照符号で参照することがある。

図１に示す一実施形態では、バンドギャップリファレンス回路１００が、電源線１１と、接地線１２と、カレントミラー１３と、演算増幅器１４と、抵抗素子Ｒ１、Ｒ２、Ｒ３と、可変抵抗素子Ｒ４と、バイポーラトランジスタＱ１、Ｑ２とを備えている。電源線１１には電源電圧Ｖｃｃが供給され、接地線１２は、接地されている。

カレントミラー１３は、電流Ｉ_１、Ｉ_２の電流レベルが同一であるように電流Ｉ_１、Ｉ_２を出力する。本実施形態では、カレントミラー１３が、１対のＰＭＯＳトランジスタＭＰ１、ＭＰ２を備えている。ＰＭＯＳトランジスタＭＰ１、ＭＰ２は、ゲートが互いに接続され、更にソースが共通に電源線１１に接続されている。ＰＭＯＳトランジスタＭＰ１のドレインは、抵抗素子Ｒ１を介してノードＮ１に接続され、ＰＭＯＳトランジスタＭＰ２のドレインは、抵抗素子Ｒ２を介してノードＮ２に接続されている。ＰＭＯＳトランジスタＭＰ１のドレインは、電流Ｉ_１を出力する第１出力として用いられ、ＰＭＯＳトランジスタＭＰ２のドレインは、電流Ｉ_２を出力する第２出力として用いられる。一実施形態では、抵抗素子Ｒ１、Ｒ２は、それらの抵抗が同一であるように設計される。

演算増幅器１４は、非反転入力がノードＮ１に接続されており、反転入力がノードＮ２に接続されており、出力がＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲートに接続されている。演算増幅器１４は、電流Ｉ_１、Ｉ_２を制御する制御電圧をカレントミラー１３のＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲートに供給する。演算増幅器１４は、ノードＮ１、Ｎ２が同一の電位を有するようにＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲートの電位を制御する。ノードＮ１、Ｎ２は、このような演算増幅器１４の動作によって仮想ショートされる（virtually shorted）。カレントミラー１３及び演算増幅器１４は、総合すると、ノードＮ１、Ｎ２を同一の電位に制御すると共に、ノードＮ１、Ｎ２に同一電流レベルの電流を供給する電流供給回路部として動作することになる。

バイポーラトランジスタＱ１は、ダイオード接続されており、ｐｎ接合を有する第１のｐｎ接合素子として動作する。本実施形態では、バイポーラトランジスタＱ１としてＮＰＮトランジスタが用いられている。バイポーラトランジスタＱ１は、コレクタ及びベースが、ノードＮ１に共通に接続され、エミッタが接地線１２に接続されている。このような接続により、電流Ｉ_１は、バイポーラトランジスタＱ１のベース−エミッタ間のｐｎ接合を順方向に流れることになる。

バイポーラトランジスタＱ２と抵抗素子Ｒ３と可変抵抗素子Ｒ４とが、ノードＮ２と接地線１２との間に直列に接続されている。図１においては、可変抵抗素子Ｒ４の抵抗が電源電圧Ｖｃｃに依存することを明確にするために、可変抵抗素子Ｒ４が記号“Ｒ４（Ｖｃｃ）”で示されている。なお、バイポーラトランジスタＱ２、抵抗素子Ｒ３及び可変抵抗素子Ｒ４が接続される順序は、適宜に変更可能である。

バイポーラトランジスタＱ２も、バイポーラトランジスタＱ１と同様にダイオード接続されており、第２のｐｎ接合素子として動作する。本実施形態では、バイポーラトランジスタＱ２としてＮＰＮトランジスタが用いられている。バイポーラトランジスタＱ２のベース−エミッタ接合の面積は、バイポーラトランジスタＱ１のベース−エミッタ接合の面積のＮ倍である。ここで、Ｎは、１より大きい数である。本実施形態では、バイポーラトランジスタＱ２は、コレクタ及びベースが、抵抗素子Ｒ３及び可変抵抗素子Ｒ４を介してノードＮ２に共通に接続され、エミッタが接地線１２に接続されている。このような接続により、電流Ｉ_２は、バイポーラトランジスタＱ２のベース−エミッタ間のｐｎ接合を順方向に流れることになる。

なお、バイポーラトランジスタＱ１、Ｑ２としては、ダイオード接続されたＰＮＰトランジスタが用いられてもよい。

一実施形態では、ＭＯＳトランジスタと共に形成される寄生バイポーラトランジスタが、バイポーラトランジスタＱ１、Ｑ２として用いられ得る。このような構成は、バンドギャップリファレンス回路１００を、ＭＯＳトランジスタが集積化される集積回路に集積することを容易にする。

ダイオード接続されたバイポーラトランジスタＱ１、Ｑ２の代わりに、ｐｎ接合を有する他の素子を用いてもよい。例えば、一実施形態では、半導体基板に形成されたウェルと該ウェルに形成された拡散層とを備えるダイオードがバイポーラトランジスタＱ１、Ｑ２の代わりに用いられてもよい。他の実施形態では、ダイオード接続されたバイポーラトランジスタＱ１、Ｑ２の代わりに、ダイオード接続されたＭＯＳトランジスタが用いられてもよい。

可変抵抗素子Ｒ４は、電源線１１に供給される電源電圧Ｖｃｃに依存する抵抗を有している。一実施形態では、図２に図示されているように、可変抵抗素子Ｒ４として、ゲートに電源電圧Ｖｃｃが供給されたＮＭＯＳトランジスタＭＮ１が用いられてもよい。ゲートに電源電圧Ｖｃｃが供給されているＮＭＯＳトランジスタＭＮ１のオン抵抗は、電源電圧Ｖｃｃに依存するので、ＮＭＯＳトランジスタＭＮ１は、可変抵抗素子Ｒ４として用いられ得る。この場合、可変抵抗素子Ｒ４の抵抗は、電源電圧Ｖｃｃが増大すると減少する。可変抵抗素子Ｒ４として用いられるＮＭＯＳトランジスタのゲートに、電源電圧Ｖｃｃの代わりに、電源電圧Ｖｃｃから例えば電圧分圧によって生成されたバイアス電圧が供給されてもよい。他の実施形態では、可変抵抗素子Ｒ４として、ＰＭＯＳトランジスタが用いられてもよい。

本実施形態では、バンドギャップリファレンス回路１００の出力電圧Ｖｏｕｔは、ＰＭＯＳトランジスタＭＰ２のドレインと抵抗素子Ｒ２とを接続する出力ノードＮｏｕｔから出力される。このような構成では、出力電圧Ｖｏｕｔは、バイポーラトランジスタＱ２のベース−エミッタ電圧Ｖ_ＢＥ２と、抵抗素子Ｒ２、Ｒ３、可変抵抗素子Ｒ４における電圧降下の和として生成される。以下に議論するように、抵抗素子Ｒ２、Ｒ３、可変抵抗素子Ｒ４を流れる電流Ｉ_２が、正の温度依存性を有する一方で、バイポーラトランジスタＱ２のベース−エミッタ電圧Ｖ_ＢＥ２は、絶対温度Ｔに対して負の温度依存性を有している。このため、バンドギャップリファレンス回路１００の出力電圧Ｖｏｕｔは、絶対温度Ｔに対して温度依存性が小さい。詳細には、バンドギャップリファレンス回路１００は、以下のように動作して出力電圧Ｖｏｕｔを生成する。

バイポーラトランジスタＱ１、Ｑ２、抵抗素子Ｒ３及び可変抵抗素子Ｒ４の作用により、ノードＮ１、Ｎ２に供給される電流Ｉ_１、Ｉ_２は、絶対温度に比例する。この意味で、バイポーラトランジスタＱ１、Ｑ２と抵抗素子Ｒ３と可変抵抗素子Ｒ４とを、総称して、ＰＴＡＴ（proportional to absolute temperature）電流生成回路部１５と呼ぶことがある。

詳細には、カレントミラー１３によって電流Ｉ_１、Ｉ_２が同一の電流レベルＩに制御される場合、バイポーラトランジスタＱ２のベース−エミッタ接合の面積がバイポーラトランジスタＱ１のベース−エミッタ接合の面積のＮ倍であることから、バイポーラトランジスタＱ１のベース−エミッタ電圧Ｖ_ＢＥ１と、バイポーラトランジスタＱ２のベース−エミッタ電圧Ｖ_ＢＥ２とについて、例えば下記式（１ａ）（１ｂ）が成立する。

ここで、Ｉｓは、逆方向飽和電流であり、ｋは、ボルツマン定数であり、Ｔは、絶対温度であり、ｑは、電気素量である。

ノードＮ１とノードＮ２が仮想ショートされており、ノードＮ２の電圧が、バイポーラトランジスタＱ１のベース−エミッタ電圧Ｖ_ＢＥ１に一致することから、下記式（２）が成立する：

Ｒ４（Ｖｃｃ）は、可変抵抗素子Ｒ４の抵抗であり、電源電圧Ｖｃｃに依存する。

式（１ａ）、（１ｂ）を式（２）に代入することにより、電流Ｉ_１、Ｉ_２の電流レベルＩが下記式（３）として得られる：

ここで、Ｖｔは、熱電圧であり、下記式（４）で与えられる。

電流Ｉ_１、Ｉ_２の電流レベルＩは、絶対温度Ｔに比例する。電流Ｉ_２が絶対温度Ｔに比例して増加するので、抵抗素子Ｒ２、Ｒ３、可変抵抗素子Ｒ４で発生する電圧降下も、絶対温度Ｔに比例して増加する。

出力電圧Ｖｏｕｔは、抵抗素子Ｒ２、Ｒ３及び可変抵抗素子Ｒ４で発生する電圧降下とバイポーラトランジスタＱ２のベース−エミッタ電圧Ｖ_ＢＥ２との和であり、例えば下記式（５）で表される：

熱電圧Ｖｔが温度に比例して増加する正の温度依存性を有する一方で、ベース−エミッタ電圧Ｖ_ＢＥ２が負の温度依存性を有しているから、Ｎ、Ｒ２、Ｒ３、Ｒ４を適正に調節することにより、出力電圧Ｖｏｕｔの温度依存性を低減することができる。

加えて、式（５）からも理解されるように、可変抵抗素子Ｒ４を設けない場合のバンドギャップリファレンス回路１００の出力電圧Ｖｏｕｔの電源電圧Ｖｃｃに対する依存性に応じて可変抵抗素子Ｒ４の特性を選択することで、出力電圧Ｖｏｕｔの電源電圧Ｖｃｃに対する依存性を低減できる。可変抵抗素子Ｒ４を設けない場合、出力電圧Ｖｏｕｔは、電源電圧Ｖｃｃの増加に伴って増加することが多い。この場合には、電源電圧Ｖｃｃが増加したときに抵抗が増大するような可変抵抗素子Ｒ４を用いることで、出力電圧Ｖｏｕｔの電源電圧Ｖｃｃに対する依存性を低減することができる。逆に、可変抵抗素子Ｒ４を設けない場合に出力電圧Ｖｏｕｔが電源電圧Ｖｃｃの増加に伴って減少する場合には、電源電圧Ｖｃｃが増加したときに抵抗が減少するような可変抵抗素子Ｒ４を用いることで、出力電圧Ｖｏｕｔの電源電圧Ｖｃｃに対する依存性を低減することができる。

図３に示す一実施形態では、バンドギャップリファレンス回路１００が、図１に示された構成と類似した構成となっている。ただし、可変抵抗素子Ｒ４を含んでいないＰＴＡＴ電流生成回路部１６が用いられると共に、出力ノードＮｏｕｔとノードＮ２の間に抵抗素子Ｒ２と可変抵抗素子Ｒ５が直列に接続されている。

可変抵抗素子Ｒ４と同様に、可変抵抗素子Ｒ５としては、ゲートに電源電圧Ｖｃｃが供給されたＮＭＯＳトランジスタが用いられてもよい（図２参照）。この場合、可変抵抗素子Ｒ５の抵抗は、電源電圧Ｖｃｃが増大すると減少する。可変抵抗素子Ｒ５として用いられるＮＭＯＳトランジスタのゲートに、電源電圧Ｖｃｃの代わりに、電源電圧Ｖｃｃから例えば電圧分圧によって生成されたバイアス電圧が供給されてもよい。他の実施形態では、可変抵抗素子Ｒ５として、ＰＭＯＳトランジスタが用いられてもよい。なお、抵抗素子Ｒ２と可変抵抗素子Ｒ５の位置は、交換可能である。

図２に示す構成では、ノードＮ２の電圧が、バイポーラトランジスタＱ１のベース−エミッタ電圧Ｖ_ＢＥ１に一致することから、下記式（６）：

が成立し、よって、電流Ｉ_１、Ｉ_２の電流レベルＩは、下記式（７）：

で得られる。

出力電圧Ｖｏｕｔは、例えば下記式（８）で表されるように、抵抗素子Ｒ２、可変抵抗素子Ｒ５及び抵抗素子Ｒ３で発生する電圧降下とバイポーラトランジスタＱ２のベース−エミッタ電圧Ｖ_ＢＥ２との和であり、Ｎ、Ｒ２、Ｒ３及びＲ５（Ｖｃｃ）を適正に調節することにより、温度依存性の少ない又は全くない出力電圧Ｖｏｕｔを実現できる。

また、可変抵抗素子Ｒ５を設けない場合のバンドギャップリファレンス回路１００の出力電圧Ｖｏｕｔの電源電圧Ｖｃｃに対する依存性に応じて、出力電圧Ｖｏｕｔの電源電圧Ｖｃｃに対する依存性を低減するように、可変抵抗素子Ｒ５の特性を選択してもよい。可変抵抗素子Ｒ５を設けない場合、出力電圧Ｖｏｕｔは、電源電圧Ｖｃｃの増加に伴って増加することが多い。この場合には、電源電圧Ｖｃｃが増加したときに抵抗が減少するような可変抵抗素子Ｒ５を用いることで、出力電圧Ｖｏｕｔの電源電圧Ｖｃｃに対する依存性を低減することができる。逆に、可変抵抗素子Ｒ５を設けない場合に出力電圧Ｖｏｕｔが電源電圧Ｖｃｃの増加に伴って減少する場合には、電源電圧Ｖｃｃが増加したときに抵抗が減少するような可変抵抗素子Ｒ５を用いることで、出力電圧Ｖｏｕｔの電源電圧Ｖｃｃに対する依存性を低減することができる。

図４に示す一実施形態では、バンドギャップリファレンス回路１００が、図３に示された構成と類似した構成となっているが、ＰＭＯＳトランジスタＭＰ１のドレインとノードＮ１の間に、抵抗素子Ｒ１と可変抵抗素子Ｒ５が直列に接続されている。図３の構成では、ＰＭＯＳトランジスタＭＰ１、ＭＰ２のドレインに接続される抵抗素子の抵抗が相違しているため、アーリ効果に起因して電流Ｉ_１、Ｉ_２の電流レベルが相違し得る。一方で、図４の構成によれば、回路の対称性を高め、ＰＭＯＳトランジスタＭＰ１、ＭＰ２のアーリ効果に起因する電流Ｉ_１、Ｉ_２の電流レベルの差を有効に低減することができる。なお、抵抗素子Ｒ１と可変抵抗素子Ｒ５の位置は交換可能である。

図５に示す一実施形態では、バンドギャップリファレンス回路１００が、図１に示す構成と図４に示す構成の組み合わせとして構成される。図５の構成では、可変抵抗素子Ｒ４を含んでいるＰＴＡＴ電流生成回路部１５が用いられる。加えて、ＰＭＯＳトランジスタＭＰ１のドレインとノードＮ１の間に抵抗素子Ｒ１と可変抵抗素子Ｒ５が直列に接続され、ＰＭＯＳトランジスタＭＰ２のドレインとノードＮ２の間に抵抗素子Ｒ２と可変抵抗素子Ｒ５が直列に接続されている。

図５の構成では、出力電圧Ｖｏｕｔは、抵抗素子Ｒ２、可変抵抗素子Ｒ５、可変抵抗素子Ｒ４及び抵抗素子Ｒ３で発生する電圧降下とバイポーラトランジスタＱ２のベース−エミッタ電圧Ｖ_ＢＥ２との和であり、例えば下記式（９）で表される：

ここで、式（９）は、電流Ｉ_１、Ｉ_２の電流レベルＩが上記の式（３）で与えられることを利用して得られている。

式（９）に基づき、一実施形態では、Ｎ、Ｒ２、Ｒ３、Ｒ４（Ｖｃｃ）及びＲ５（Ｖｃｃ）が、温度依存性が小さい又は全くない出力電圧Ｖｏｕｔを生成するように調節される。

また、可変抵抗素子Ｒ４、Ｒ５の特性は、可変抵抗素子Ｒ４、Ｒ５を設けない場合のバンドギャップリファレンス回路１００の出力電圧Ｖｏｕｔの電源電圧Ｖｃｃに対する依存性に応じて、出力電圧Ｖｏｕｔの電源電圧Ｖｃｃに対する依存性を低減するように選択される。

図６に示す一実施形態では、バンドギャップリファレンス回路２００が、電源線２１と、接地線２２と、カレントミラー２３と、演算増幅器２４と、抵抗素子Ｒ３、Ｒ６、Ｒ７、Ｒ８と、可変抵抗素子Ｒ４と、バイポーラトランジスタＱ１、Ｑ２とを備えている。電源線２１には電源電圧Ｖｃｃが供給され、接地線２２は、接地されている。

カレントミラー２３は、電流Ｉ_１、Ｉ_２の電流レベルが同一であるように電流Ｉ_１、Ｉ_２を出力する。加えて、カレントミラー２３は、電流Ｉ_１、Ｉ_２の電流レベルに比例する電流レベルを有する電流Ｉ_０を出力する。一実施形態では、カレントミラー２３は、電流Ｉ_０の電流レベルが、電流Ｉ_１、Ｉ_２の電流レベルと同じであるように電流Ｉ_０を出力してもよい。本実施形態では、カレントミラー２３が、ＰＭＯＳトランジスタＭＰ０、ＭＰ１及びＭＰ２を備えている。ＰＭＯＳトランジスタＭＰ０、ＭＰ１及びＭＰ２は、ゲートが互いに接続され、更にソースが共通に電源線２１に接続されている。ＰＭＯＳトランジスタＭＰ１のドレインは、ノードＮ１に接続され、ＰＭＯＳトランジスタＭＰ２のドレインは、ノードＮ２に接続されている。ＰＭＯＳトランジスタＭＰ０のドレインは、出力ノードＮｏｕｔに接続されている。

演算増幅器２４は、非反転入力がノードＮ１に接続されており、反転入力がノードＮ２に接続されており、出力がＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲートに接続されている。演算増幅器２４は、電流Ｉ_１、Ｉ_２、Ｉ_０を制御する制御電圧をカレントミラー１３のＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ０のゲートに出力する。演算増幅器１４は、ノードＮ１、Ｎ２が同一の電位を有するようにＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲートの電位を制御する。ノードＮ１、Ｎ２は、このような演算増幅器２４の動作により、仮想ショートされる。カレントミラー２３及び演算増幅器２４は、総合すると、ノードＮ１、Ｎ２を同一の電位に制御すると共に、ノードＮ１、Ｎ２に同一電流レベルの電流を供給する電流供給回路部として動作することになる。

図１に示したバンドギャップリファレンス回路１００と同様に、本実施形態でも、バイポーラトランジスタＱ１、Ｑ２、抵抗素子Ｒ３及び可変抵抗素子Ｒ４が、ＰＴＡＴ電流生成回路部２５として動作する。バイポーラトランジスタＱ１は、ノードＮ１と接地線２２の間に接続されている。抵抗素子Ｒ３、バイポーラトランジスタＱ２及び可変抵抗素子Ｒ４は、ノードＮ１と接地線２２の間に直列に接続されている。バイポーラトランジスタＱ２のベース−エミッタ接合の面積は、バイポーラトランジスタＱ１のベース−エミッタ接合の面積のＮ倍である。なお、抵抗素子Ｒ３、バイポーラトランジスタＱ２及び可変抵抗素子Ｒ４が接続される順序は、順不同である。

抵抗素子Ｒ６は、ノードＮ１と接地線２２の間に、バイポーラトランジスタＱ１と並列に接続されており、抵抗素子Ｒ７は、ノードＮ２と接地線２２の間に、抵抗素子Ｒ３、バイポーラトランジスタＱ２及び可変抵抗素子Ｒ４と並列に接続されている。一実施形態では、抵抗素子Ｒ６、Ｒ７は、同一の抵抗を有するように設計される。

抵抗素子Ｒ８は、出力ノードＮｏｕｔと接地線２２の間に接続されている。抵抗素子Ｒ８は、出力ノードＮｏｕｔに供給される電流Ｉ_０から出力電圧Ｖｏｕｔを生成する電流−電圧変換回路部として機能する。

本実施形態のバンドギャップリファレンス回路２００は、概略的には、下記の動作によって温度依存性が小さい出力電圧Ｖｏｕｔを生成する。バイポーラトランジスタＱ１を流れる電流Ｉ_１Ａ及び抵抗素子Ｒ３、バイポーラトランジスタＱ２及び可変抵抗素子Ｒ４を流れる電流Ｉ_２Ａは、いずれも、正の温度依存性を有するＰＴＡＴ電流である。一方、抵抗素子Ｒ６を流れる電流Ｉ_１Ｂ及び抵抗素子Ｒ７を流れる電流Ｉ_２Ｂは、負の温度依存性を有するＣＴＡＴ（complementary to absolute temperature）電流である。電流Ｉ_１は、電流Ｉ_１Ａと電流Ｉ_１Ｂの和電流であり、電流Ｉ_２は、電流Ｉ_２Ａと電流Ｉ_２Ｂの和電流であるから、電流Ｉ_１、Ｉ_２の温度依存性を小さくすることができる。よって、電流Ｉ_１、Ｉ_２のミラーリングにより生成される電流Ｉ_０も温度依存性を小さくすることができる。出力電圧Ｖｏｕｔは、電流Ｉ_０が抵抗素子Ｒ８を流れることで発生する電位差として生成されるので、出力電圧Ｖｏｕｔの温度依存性も低減される。詳細には、バンドギャップリファレンス回路１００の出力電圧Ｖｏｕｔは、以下のように得られる。

ノードＮ２に流れ込む電流Ｉ_２は、電流Ｉ_２Ａと電流Ｉ_２Ｂの和電流であるから、下記式（１０）が成立する。

ノードＮ１、Ｎ２が仮想ショートされることから、ノードＮ２の電位は、バイポーラトランジスタＱ１のベース−エミッタ電圧Ｖ_ＢＥ１になり、よって、電流Ｉ_２Ａ、Ｉ_２Ｂは、下記式（１１ａ）、（１１ｂ）で表される。

ベース−エミッタ電圧Ｖ_ＢＥ１、Ｖ_ＢＥ２を表す式（１ａ）、（１ｂ）と、式（１０）、（１１ａ）、（１１ｂ）から、電流Ｉ_２は、下記式（１２）として表される：

カレントミラー２３が、電流Ｉ_２と同一の電流レベルを有するように電流Ｉ_３を出力する場合、出力電圧Ｖｏｕｔは、例えば下記式（１３）で表される：

熱電圧Ｖｔが温度に比例して増加する正の温度依存性を有する一方で、ベース−エミッタ電圧Ｖ_ＢＥ１が負の温度依存性を有しているから、式（１３）からも理解されるように、Ｎ、Ｒ２、Ｒ３、Ｒ４（Ｖｃｃ）及びＲ７を調節することにより、出力電圧Ｖｏｕｔの温度依存性を低減することができる。

また、可変抵抗素子Ｒ４を設けない場合のバンドギャップリファレンス回路２００の出力電圧Ｖｏｕｔの電源電圧Ｖｃｃに対する依存性に応じて可変抵抗素子Ｒ４の特性を選択することで、出力電圧Ｖｏｕｔの電源電圧Ｖｃｃに対する依存性を低減できる。

図７に示す一実施形態では、バンドギャップリファレンス回路２００が、図６に示された構成と類似した構成となっている。ただし、可変抵抗素子Ｒ４を含んでいないＰＴＡＴ電流生成回路部２６が用いられると共に、出力ノードＮｏｕｔと接地線２２の間に抵抗素子Ｒ８と可変抵抗素子Ｒ５とが直列に接続された電流−電圧変換回路部２７が接続される。

図７に図示されているバンドギャップリファレンス回路２００では、電流Ｉ_２は、例えば下記式（１４）で表される。

よって、出力電圧Ｖｏｕｔは、例えば下記式（１５）で表される。

式（１５）からも理解されるように、Ｎ、Ｒ２、Ｒ３及びＲ７を適正に調節することにより、出力電圧Ｖｏｕｔの温度依存性を低減することができる。

また、可変抵抗素子Ｒ５を設けない場合のバンドギャップリファレンス回路２００の出力電圧Ｖｏｕｔの電源電圧Ｖｃｃに対する依存性に応じて可変抵抗素子Ｒ５の特性を適切に選択することで、出力電圧Ｖｏｕｔの電源電圧Ｖｃｃに対する依存性を低減できる。

図８に示す一実施形態では、バンドギャップリファレンス回路２００が、図６に示す構成と図７に示す構成の組み合わせとして構成される。図８の構成では、可変抵抗素子Ｒ４を含んでいるＰＴＡＴ電流生成回路部２５が用いられる。加えて、出力ノードＮｏｕｔと接地線２２の間に抵抗素子Ｒ８と可変抵抗素子Ｒ５とが直列に接続された電流−電圧変換回路部２７が接続される。

図８の構成では、出力電圧Ｖｏｕｔは、例えば、下記式（１６）で表される：

式（１６）に基づき、一実施形態では、Ｎ、Ｒ３、Ｒ４（Ｖｃｃ）及びＲ７が、温度依存性が小さい又は全くない出力電圧Ｖｏｕｔを生成するように調節される。

また、可変抵抗素子Ｒ４、Ｒ５の特性は、可変抵抗素子Ｒ４、Ｒ５を設けない場合のバンドギャップリファレンス回路２００の出力電圧Ｖｏｕｔの電源電圧Ｖｃｃに対する依存性に応じて、出力電圧Ｖｏｕｔの電源電圧Ｖｃｃに対する依存性を低減するように調節される。

図９に示す一実施形態では、バンドギャップリファレンス回路３００が、電源線３１と、接地線３２と、カレントミラー３３と、演算増幅器３４−１、３４−２と、抵抗素子Ｒ３と、可変抵抗素子Ｒ４と、バイポーラトランジスタＱ１、Ｑ２、Ｑ３と、電流−電圧変換回路部３６とを備えている。電源線３１には電源電圧Ｖｃｃが供給され、接地線３２は、接地されている。

カレントミラー３３は、電流Ｉ_０、Ｉ_１、Ｉ_２、Ｉ_３の電流レベルが同一であるように電流Ｉ_０、Ｉ_１、Ｉ_２、Ｉ_３を出力する。本実施形態では、カレントミラー３３が、ＰＭＯＳトランジスタＭＰ０、ＭＰ１、ＭＰ２及びＭＰ３を備えている。ＰＭＯＳトランジスタＭＰ０、ＭＰ１、ＭＰ２及びＭＰ３は、ゲートが互いに接続され、更にソースが共通に電源線３１に接続されている。ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３のドレインは、それぞれ、ノードＮ１、Ｎ２、Ｎ３に接続されている。ＰＭＯＳトランジスタＭＰ０のドレインは、出力ノードＮｏｕｔに接続されている。

バイポーラトランジスタＱ１、Ｑ２、Ｑ３は、それぞれ、ｐｎ接合を有する第１、第２及び第３のｐｎ接合素子として動作する。本実施形態では、バイポーラトランジスタＱ１、Ｑ２、Ｑ３としてＮＰＮトランジスタが用いられる。バイポーラトランジスタＱ１、Ｑ２、Ｑ３のベースは、バイポーラトランジスタＱ３のコレクタに共通に接続されている。バイポーラトランジスタＱ１、Ｑ２、Ｑ３のコレクタは、それぞれ、ノードＮ１、Ｎ２、Ｎ３に接続されている。バイポーラトランジスタＱ１、Ｑ３のエミッタは、接地線３２に接続されており、バイポーラトランジスタＱ２のエミッタは、抵抗素子Ｒ３及び可変抵抗素子Ｒ４を介して接地線３２に接続されている。このような接続により、電流Ｉ_１、Ｉ_２、Ｉ_３は、それぞれ、バイポーラトランジスタＱ１、Ｑ２、Ｑ３のベース−エミッタ間のｐｎ接合の順方向に流れることになる。

本実施形態では、バイポーラトランジスタＱ１、Ｑ３のベース−エミッタ接合の面積が同一であり、バイポーラトランジスタＱ２のベース−エミッタ接合の面積は、バイポーラトランジスタＱ１、Ｑ３のベース−エミッタ接合の面積のＮ倍である。ここで、Ｎは、１より大きい数である。

演算増幅器３４−１は、反転入力がノードＮ１に接続されており、非反転入力がノードＮ２に接続されており、出力がＰＭＯＳトランジスタＭＰ０、ＭＰ１、ＭＰ２、ＭＰ３のゲートに接続されている。演算増幅器３４−１は、電流Ｉ_１、Ｉ_２を制御する制御電圧をカレントミラー３３のＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲートに出力する。

演算増幅器３４−２は、反転入力がノードＮ３に接続されており、非反転入力がノードＮ１に接続されており、出力がバイポーラトランジスタＱ１、Ｑ２、Ｑ３のベースに接続されている。演算増幅器３４−２は、電流Ｉ_１、Ｉ_３を制御する制御電圧をバイポーラトランジスタＱ１、Ｑ２、Ｑ３のベースに出力する。

演算増幅器３４−１、３４−２は、全体としては、ノードＮ１、Ｎ２、Ｎ３が同一の電位を有するようにＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３のゲートの電位及びバイポーラトランジスタＱ１、Ｑ２、Ｑ３のベースの電位を制御することになる。ノードＮ１、Ｎ２、Ｎ３は、このような演算増幅器３４−１、３４−２の動作によって仮想ショートされる。カレントミラー３３、演算増幅器３４−１及び３４−２は、総合すると、ノードＮ１、Ｎ２、Ｎ３を同一の電位に制御すると共に、ノードＮ１、Ｎ２、Ｎ３に同一電流レベルの電流を供給する電流供給回路部として動作することになる。

電流−電圧変換回路部３６は、カレントミラー３３から受け取った電流Ｉ_０から出力電圧Ｖｏｕｔを生成する。本実施形態では、電流−電圧変換回路部３６は、ダイオード接続されたバイポーラトランジスタＱ０と、抵抗素子Ｒ９、Ｒ１０とを備えている。バイポーラトランジスタＱ０のベース−エミッタ接合の面積は、バイポーラトランジスタＱ１、Ｑ３のベース−エミッタ接合の面積と同じである。バイポーラトランジスタＱ０と抵抗素子Ｒ９とは、出力ノードＮｏｕｔと接地線３２の間に直列に接続されている。なお、バイポーラトランジスタＱ０と抵抗素子Ｒ９の位置は、交換可能である。抵抗素子Ｒ１０は、出力ノードＮｏｕｔと接地線３２の間に、バイポーラトランジスタＱ０及び抵抗素子Ｒ９と並列に接続されている。

本実施形態のバンドギャップリファレンス回路３００は、概略的には、下記の原理により、温度依存性が小さい出力電圧Ｖｏｕｔを生成可能である。バイポーラトランジスタＱ１を流れる電流Ｉ_１、バイポーラトランジスタＱ２、抵抗素子Ｒ３及び可変抵抗素子Ｒ４を流れる電流Ｉ_２を流れる電流は、正の温度依存性を有するＰＴＡＴ電流である。この意味で、バイポーラトランジスタＱ１、Ｑ２と抵抗素子Ｒ３と可変抵抗素子Ｒ４とを、総称して、ＰＴＡＴ電流生成回路部３５と呼ぶことがある。

電流−電圧変換回路部３６に供給される電流Ｉ_０は、電流Ｉ_１、Ｉ_２と同一の電流レベルＩを有しているから、電流Ｉ_０もＰＴＡＴ電流である。電流−電圧変換回路部３６は、電流Ｉ_０を、正の温度依存性を有する電流Ｉ_０Ａと温度依存性が小さい電流Ｉ_０Ｂに分流し、電流Ｉ_０Ｂが抵抗素子Ｒ１０に流れることで発生する電圧を、出力電圧Ｖｏｕｔとして出力する。よって、バンドギャップリファレンス回路３００は、出力電圧Ｖｏｕｔの温度依存性を小さくすることができる。詳細には、バンドギャップリファレンス回路３００は、以下のように動作して出力電圧Ｖｏｕｔを生成する。

本実施形態においては、電流Ｉ_１、Ｉ_２、Ｉ_０の電流レベルＩは、同一であり、下記式（１７）で表される。

また、電流Ｉ_０は、電流Ｉ_１、Ｉ_２と同一の電流レベルＩを有し、且つ、バイポーラトランジスタＱ０及び抵抗素子Ｒ９を流れる電流Ｉ_０Ａと抵抗素子Ｒ１０を流れる電流Ｉ_０Ｂの和電流であるから、下記式（１８）が成立する：

また、バイポーラトランジスタＱ０のベース−エミッタ電圧Ｖ_ＢＥ０、抵抗素子Ｒ９及びＲ１０の電圧降下について、下記式（１９）が成立する：

式（１７）〜（１９）から、電流Ｉ_０Ｂは、下記式（２０）により表される：

出力電圧Ｖｏｕｔは、例えば下記式（２１）により表される：

熱電圧Ｖｔが温度に比例して増加する正の温度依存性を有する一方で、ベース−エミッタ電圧Ｖ_ＢＥ０が負の温度依存性を有しているから、Ｎ、Ｒ３、Ｒ４（Ｖｃｃ）及びＲ９を適正に調節することにより、出力電圧Ｖｏｕｔの温度依存性を低減することができる。

加えて、式（２１）からも理解されるように、可変抵抗素子Ｒ４を設けない場合のバンドギャップリファレンス回路３００の出力電圧Ｖｏｕｔの電源電圧Ｖｃｃに対する依存性に応じて可変抵抗素子Ｒ４の特性を適切に選択することで、出力電圧Ｖｏｕｔの電源電圧Ｖｃｃに対する依存性を低減できる。

図１０に示す一実施形態では、バンドギャップリファレンス回路３００が、図９に示された構成と類似した構成となっている。ただし、可変抵抗素子Ｒ４を含んでいないＰＴＡＴ電流生成回路部３７が用いられると共に、バイポーラトランジスタＱ０と抵抗素子Ｒ９とに可変抵抗素子Ｒ５が直列に接続された電流−電圧変換回路３８が用いられる。なお、バイポーラトランジスタＱ０と抵抗素子Ｒ９と可変抵抗素子Ｒ５が接続される順序は、順不同である。

本実施形態においては、電流Ｉ_１、Ｉ_２、Ｉ_０の電流レベルＩは、同一であり、下記式（２２）で表される。

また、バイポーラトランジスタＱ０のベース−エミッタ電圧Ｖ_ＢＥ０、抵抗素子Ｒ９及びＲ１０の電圧降下について、下記式（２３）が成立する：

式（１８）、（２２）、（２３）から、電流Ｉ_０Ｂは、下記式（２４）により表される：

出力電圧Ｖｏｕｔは、例えば下記式（２５）により表される：

熱電圧Ｖｔが温度に比例して増加する正の温度依存性を有する一方で、ベース−エミッタ電圧Ｖ_ＢＥ１が負の温度依存性を有しているから、式（２５）からも理解されるように、Ｎ、Ｒ３、Ｒ９及びＲ５（Ｖｃｃ）を適正に調節することにより、出力電圧Ｖｏｕｔの温度依存性を低減することができる。

また、可変抵抗素子Ｒ５を設けない場合のバンドギャップリファレンス回路３００の出力電圧Ｖｏｕｔの電源電圧Ｖｃｃに対する依存性に応じて可変抵抗素子Ｒ５の特性を適切に選択することで、出力電圧Ｖｏｕｔの電源電圧Ｖｃｃに対する依存性を低減できる。

図１１に示す一実施形態では、バンドギャップリファレンス回路３００が、図９に示す構成と図１０に示す構成の組み合わせとして構成される。図１１の構成では、可変抵抗素子Ｒ４を含んでいるＰＴＡＴ電流生成回路部３５が用いられる。加えて、バイポーラトランジスタＱ０と抵抗素子Ｒ９とに可変抵抗素子Ｒ５が直列に接続された電流−電圧変換回路３８が用いられる。

図１１の構成では、出力電圧Ｖｏｕｔは、例えば下記式（２６）により表される：

式（２６）に基づき、一実施形態では、Ｎ、Ｒ３、Ｒ４（Ｖｃｃ）、Ｒ５（Ｖｃｃ）及びＲ９が、温度依存性が小さい又は全くない出力電圧Ｖｏｕｔを生成するように調節される。

また、可変抵抗素子Ｒ４、Ｒ５の特性は、可変抵抗素子Ｒ４、Ｒ５を設けない場合のバンドギャップリファレンス回路３００の出力電圧Ｖｏｕｔの電源電圧Ｖｃｃに対する依存性に応じて、出力電圧Ｖｏｕｔの電源電圧Ｖｃｃに対する依存性を低減するように選択される。

図１２に示す一実施形態では、バンドギャップリファレンス回路４００が、電源線４１と、接地線４２と、カレントミラー４３と、演算増幅器４４と、抵抗素子Ｒ３と、可変抵抗素子Ｒ４と、バイポーラトランジスタＱ１、Ｑ２、Ｑ３と、電流−電圧変換回路部４６と、カレントミラー４７と、演算増幅器４８とを備えている。電源線４１には電源電圧Ｖｃｃが供給され、接地線４２は、接地されている。

カレントミラー４３は、電流Ｉ_０、Ｉ_１、Ｉ_２、Ｉ_３の電流レベルが同一であるように電流Ｉ_０、Ｉ_１、Ｉ_２、Ｉ_３を出力する。本実施形態では、カレントミラー４３が、ＰＭＯＳトランジスタＭＰ０、ＭＰ１、ＭＰ２、ＭＰ３を備えている。ＰＭＯＳトランジスタＭＰ０、ＭＰ１、ＭＰ２、ＭＰ３は、ゲートが互いに接続され、更にソースが共通に電源線４１に接続されている。ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３のドレインは、それぞれ、ノードＮ１、Ｎ２、Ｎ３に接続されている。ＰＭＯＳトランジスタＭＰ０のドレインは、出力ノードＮｏｕｔに接続されている。

バイポーラトランジスタＱ１、Ｑ２、Ｑ３は、それぞれ、ｐｎ接合を有する第１、第２及び第３のｐｎ接合素子として動作する。本実施形態では、バイポーラトランジスタＱ１、Ｑ２、Ｑ３としてＮＰＮトランジスタが用いられる。バイポーラトランジスタＱ１、Ｑ２、Ｑ３のベースは、バイポーラトランジスタＱ３のコレクタに共通に接続されている。バイポーラトランジスタＱ１、Ｑ２、Ｑ３のコレクタは、それぞれ、ノードＮ１、Ｎ２、Ｎ３に接続されている。バイポーラトランジスタＱ１、Ｑ３のエミッタは、接地線４２に接続されており、バイポーラトランジスタＱ２のエミッタは、抵抗素子Ｒ３及び可変抵抗素子Ｒ４を介して接地線４２に接続されている。このような接続により、電流Ｉ_１、Ｉ_２、Ｉ_３は、それぞれ、バイポーラトランジスタＱ１、Ｑ２、Ｑ３のベース−エミッタ間のｐｎ接合の順方向に流れることになる。

本実施形態では、バイポーラトランジスタＱ１、Ｑ３のベース−エミッタ接合の面積が同一であり、バイポーラトランジスタＱ２のベース−エミッタ接合の面積は、バイポーラトランジスタＱ１、Ｑ３のベース−エミッタ接合の面積のＮ倍である。ここで、Ｎは、１より大きい数である。

演算増幅器４４は、非反転入力がノードＮ１に接続されており、反転入力がノードＮ２に接続されており、出力がＰＭＯＳトランジスタＭＰ０、ＭＰ１、ＭＰ２、ＭＰ３のゲートに接続されている。演算増幅器４４は、電流Ｉ_０、Ｉ_１、Ｉ_２、Ｉ_３を制御する制御電圧をカレントミラー１３のＰＭＯＳトランジスタＭＰ０、ＭＰ１、ＭＰ２、ＭＰ３のゲートに出力する。演算増幅器４４は、ノードＮ１、Ｎ２が同一の電位を有するようにＰＭＯＳトランジスタＭＰ０、ＭＰ１、ＭＰ２及びＭＰ３のゲートの電位を制御する。ノードＮ１、Ｎ２は、このような演算増幅器４４の動作によって仮想ショートされる。カレントミラー４３及び演算増幅器４４は、総合すると、ノードＮ１、Ｎ２を同一の電位に制御すると共に、ノードＮ１、Ｎ２に同一電流レベルの電流を供給する電流供給回路部として動作することになる。

電流−電圧変換回路部４６は、カレントミラー４３から受け取った電流Ｉ_０に応じて出力電圧Ｖｏｕｔを生成する。本実施形態では、電流−電圧変換回路部４６は、ダイオード接続されたバイポーラトランジスタＱ０と、抵抗素子Ｒ９、Ｒ１０とを備えている。バイポーラトランジスタＱ０のベース−エミッタ接合の面積は、バイポーラトランジスタＱ１、Ｑ３のベース−エミッタ接合の面積と同じである。バイポーラトランジスタＱ０と抵抗素子Ｒ９とは、出力ノードＮｏｕｔと接地線４２の間に直列に接続されている。なお、バイポーラトランジスタＱ０と抵抗素子Ｒ９の位置は、交換可能である。抵抗素子Ｒ１０は、出力ノードＮｏｕｔと接地線４２の間に、バイポーラトランジスタＱ０及び抵抗素子Ｒ９と並列に接続されている。

カレントミラー４７は、電流Ｉ_４をノードＮ３に出力すると共に、電流Ｉ_５を電流−電圧変換回路部４６に出力する。電流−電圧変換回路部４６には、カレントミラー４３からの電流Ｉ_０とカレントミラー４７からの電流Ｉ_５の和電流が供給されることになる。カレントミラー４７のミラー比は、Ａ：１であり、電流Ｉ_５は、電流Ｉ_４の１／Ａ倍である。本実施形態では、カレントミラー４７が、ＰＭＯＳトランジスタＭＰ４、ＭＰ５を備えている。ＰＭＯＳトランジスタＭＰ４、ＭＰ５は、ゲートが互いに接続され、更にソースが共通に電源線４１に接続されている。ＰＭＯＳトランジスタＭＰ４のドレインは、ノードＮ３に接続されており、ＰＭＯＳトランジスタＭＰ５のドレインは、電流−電圧変換回路部４６に接続されている。一実施形態では、ＰＭＯＳトランジスタＭＰ４、ＭＰ５は、同一のゲート長Ｌを有しており、ＰＭＯＳトランジスタＭＰ４のゲート幅Ｗ_ＭＰ４がＰＭＯＳトランジスタＭＰ５のゲート幅Ｗ_ＭＰ５のＡ倍であるように設計される。

演算増幅器４８は、電流Ｉ_４、Ｉ_５を制御する制御電圧をカレントミラー４７のＰＭＯＳトランジスタＭＰ４、ＭＰ５のゲートに出力する。演算増幅器４８は、ノードＮ２、Ｎ３が同一の電位を有するようにＰＭＯＳトランジスタＭＰ４及びＭＰ５のゲートの電位を制御する。ノードＮ２、Ｎ３は、演算増幅器４８により仮想ショートされる。

本実施形態のバンドギャップリファレンス回路４００は、下記のような動作により出力電圧Ｖｏｕｔを出力する。

電流Ｉ_１、Ｉ_２、Ｉ_３は、コレクタ電流としてバイポーラトランジスタＱ１、Ｑ２、Ｑ３に供給される一方で、カレントミラー４３により電流Ｉ_１、Ｉ_２、Ｉ_３が、同一の電流レベルに制御されるから、カレントミラー４７からノードＮ３に供給される電流Ｉ_４は、バイポーラトランジスタＱ１、Ｑ２、Ｑ３のベース電流の和電流である。よって、カレントミラー４７から電流−電圧変換回路部４６に供給される電流Ｉ_５は、バイポーラトランジスタＱ１、Ｑ２、Ｑ３のベース電流に依存する。

一般に、エミッタ接地のバイポーラトランジスタでは、ベース電流がコレクタ電流と比較すると非常に小さいから、バイポーラトランジスタＱ１、Ｑ２、Ｑ３のベース電流の和電流である電流Ｉ_４は、バイポーラトランジスタＱ１、Ｑ２、Ｑ３のコレクタ電流である電流Ｉ_１、Ｉ_２、Ｉ_３に対して非常に小さいと考えてよい。ここで、電流Ｉ_０の電流レベルは、電流Ｉ_１、Ｉ_２、Ｉ_３と同一であり、電流Ｉ_５は電流Ｉ_４の１／Ａ倍の電流レベルを有するから、電流Ｉ_５は、電流Ｉ_０に対して非常に小さいと考えてよい。

この場合、バンドギャップリファレンス回路４００の出力電圧Ｖｏｕｔは、第１近似としては、図９に示したバンドギャップリファレンス回路３００と同様に、例えば上記の式（２１）で表される。よって、Ｎ、Ｒ３、Ｒ４（Ｖｃｃ）及びＲ９を適正に調節することによって出力電圧Ｖｏｕｔの温度依存性を低減することができる。加えて、可変抵抗素子Ｒ４を設けない場合のバンドギャップリファレンス回路４００の出力電圧Ｖｏｕｔの電源電圧Ｖｃｃに対する依存性に応じて可変抵抗素子Ｒ４の特性を選択することによって出力電圧Ｖｏｕｔの電源電圧Ｖｃｃに対する依存性を低減できる。

カレントミラー４７から電流−電圧変換回路部４６に供給される電流Ｉ_５は、出力電圧Ｖｏｕｔの非線形的な温度依存性を補償するために用いられる。式（２１）からも理解されるように、出力電圧Ｖｏｕｔはベース−エミッタ電圧Ｖ_ＢＥ０に依存する。バイポーラトランジスタのベース−エミッタ電圧は、一般に、負の非線形的な温度依存性を有していることが知られている。一方で、熱電圧Ｖｔは、絶対温度Ｔに比例し、線形的な温度依存性を有している。よって、電流Ｉ_０のみを電流−電圧変換回路部４６に供給する場合には、出力電圧Ｖｏｕｔの非線形的な温度依存性は、完全には解消されない。一方で、電流Ｉ_５は、バイポーラトランジスタＱ１、Ｑ２、Ｑ３のベース電流に比例する電流レベルを有しており、よって、非線形的な温度依存性を有している。本実施形態では、電流Ｉ_０に加えて電流Ｉ_５を電流−電圧変換回路部４６に供給することで、ベース−エミッタ電圧Ｖ_ＢＥ０の非線形的な温度依存性を補償し、出力電圧Ｖｏｕｔの温度依存性をより低減することができる。

図１３に示す一実施形態では、バンドギャップリファレンス回路４００が、図１２に示された構成と類似した構成となっている。ただし、可変抵抗素子Ｒ４を含んでいないＰＴＡＴ電流生成回路部４９が用いられると共に、バイポーラトランジスタＱ０と抵抗素子Ｒ９とに可変抵抗素子Ｒ５が直列に接続された電流−電圧変換回路５０が用いられる。なお、バイポーラトランジスタＱ０と抵抗素子Ｒ９と可変抵抗素子Ｒ５が接続される順序は、順不同である。

図１３に示すバンドギャップリファレンス回路４００についても、図１２に示すバンドギャップリファレンス回路４００と同様の議論が成立する。図１３に示すバンドギャップリファレンス回路４００の出力電圧Ｖｏｕｔは、第１近似としては、図１０に示したバンドギャップリファレンス回路３００と同様に、例えば上記の式（２５）で表される。よって、Ｎ、Ｒ３、Ｒ９及びＲ５（Ｖｃｃ）を適正に調節することによって出力電圧Ｖｏｕｔの温度依存性を低減することができる。また、可変抵抗素子Ｒ５を設けない場合のバンドギャップリファレンス回路４００の出力電圧Ｖｏｕｔの電源電圧Ｖｃｃに対する依存性に応じて可変抵抗素子Ｒ５の特性を選択することで、出力電圧Ｖｏｕｔの電源電圧Ｖｃｃに対する依存性を低減できる。

図１４に示す一実施形態では、バンドギャップリファレンス回路４００が、図１２に示す構成と図１３に示す構成の組み合わせとして構成される。図１４の構成では、可変抵抗素子Ｒ４を含んでいるＰＴＡＴ電流生成回路部４５が用いられる。加えて、バイポーラトランジスタＱ０と抵抗素子Ｒ９とに可変抵抗素子Ｒ５が直列に接続された電流−電圧変換回路５０が用いられる。

図１４に示すバンドギャップリファレンス回路４００についても、図１２及び図１３に示すバンドギャップリファレンス回路４００と同様の議論が成立する。図１４に示すバンドギャップリファレンス回路４００の出力電圧Ｖｏｕｔは、第１近似としては、図１１に示したバンドギャップリファレンス回路３００と同様に、例えば上記の式（２６）で表される。式（２６）に基づき、一実施形態では、Ｎ、Ｒ３、Ｒ４（Ｖｃｃ）、Ｒ５（Ｖｃｃ）及びＲ９が、温度依存性が小さい又は全くない出力電圧Ｖｏｕｔを生成するように調節される。また、可変抵抗素子Ｒ４、Ｒ５の特性は、可変抵抗素子Ｒ４、Ｒ５を設けない場合のバンドギャップリファレンス回路３００の出力電圧Ｖｏｕｔの電源電圧Ｖｃｃに対する依存性に応じて、出力電圧Ｖｏｕｔの電源電圧Ｖｃｃに対する依存性を低減するように選択される。

以上には、本開示の様々な実施形態が具体的に記載されているが、本開示に記載された技術は、様々な変更と共に実施され得る。

１００、２００、３００、４００：バンドギャップリファレンス回路
１１ ：電源線
１２ ：接地線
１３ ：カレントミラー
１４ ：演算増幅器
１５、１６：ＰＴＡＴ電流生成回路部
２１ ：電源線
２２ ：接地線
２３ ：カレントミラー
２４ ：演算増幅器
２５、２６：ＰＴＡＴ電流生成回路部
２７ ：電流−電圧変換回路部
３１ ：電源線
３２ ：接地線
３３ ：カレントミラー
３４−１、３４−２：演算増幅器
３５、３７：ＰＴＡＴ電流生成回路部
３６、３８：電流−電圧変換回路部
４１ ：電源線
４２ ：接地線
４３ ：カレントミラー
４４ ：演算増幅器
４５、４９：ＰＴＡＴ電流生成回路部
４６、５０：電流−電圧変換回路部
４７ ：カレントミラー
４８ ：演算増幅器
ＭＮ１ ：ＮＭＯＳトランジスタ
ＭＰ０〜ＭＰ５：ＰＭＯＳトランジスタ
Ｎ１〜Ｎ３：ノード
Ｎｏｕｔ ：出力ノード
Ｑ０〜Ｑ３：バイポーラトランジスタ
Ｒ１〜Ｒ３、Ｒ６〜Ｒ１０：抵抗素子
Ｒ４、Ｒ５：可変抵抗素子

Claims (20)

1. 電源線に接続され、第１ノードに第１電流を供給し、前記第１ノードと仮想ショートされた第２ノードに第２電流を供給する第１カレントミラーと、
   前記第１ノードと接地線の間の第１ｐｎ接合素子と、
   前記第２ノードと前記接地線の間の、前記電源線に供給される電源電圧に抵抗が依存する第１可変抵抗素子と、
   前記第１可変抵抗素子と直列に接続された第２ｐｎ接合素子
   とを備える
   バンドギャップリファレンス回路。
2. 更に、前記第２ノードと前記接地線の間に、前記第１可変抵抗素子及び前記第２ｐｎ接合素子と直列に接続された第１抵抗素子を備える
   請求項１に記載のバンドギャップリファレンス回路。
3. 更に、前記第１カレントミラーの前記第２電流を出力する出力端子と、前記第２ノードの間に、前記電源電圧に抵抗が依存する第２可変抵抗素子を備える
   請求項１又は２に記載のバンドギャップリファレンス回路。
4. 更に、前記第１カレントミラーの前記第１電流を出力する出力端子と、前記第２ノードの間に、前記電源電圧に抵抗が依存する接続された第３可変抵抗素子を備える
   請求項３に記載のバンドギャップリファレンス回路。
5. 前記第１ｐｎ接合素子は、ダイオード接続された第１バイポーラトランジスタを含み、
   前記第２ｐｎ接合素子は、ダイオード接続された第２バイポーラトランジスタを含む
   請求項１乃至４のいずれか１項に記載のバンドギャップリファレンス回路。
6. 更に、出力ノードと前記電源線の間に電流−電圧変換回路部を備え、
   前記第１カレントミラーが、前記出力ノードに第３電流を供給するように構成され、
   前記電流−電圧変換回路部が、前記出力ノードから出力される出力電圧を前記第３電流から生成する
   請求項１又は２に記載のバンドギャップリファレンス回路。
7. 更に、
   前記第１ノードと前記接地線の間に、前記第１ｐｎ接合素子と並列に接続された第２抵抗素子と、
   前記第２ノードと前記接地線の間に、前記第２ｐｎ接合素子と並列に接続された第３抵抗素子
   とを備える
   請求項６に記載のバンドギャップリファレンス回路。
8. 前記電流−電圧変換回路部が、前記出力ノードと前記接地線の間に、前記電源電圧に依存する第４可変抵抗素子を備える
   請求項６又は７に記載のバンドギャップリファレンス回路。
9. 前記電流−電圧変換回路部が、更に、
   前記出力ノードと前記接地線の間の第３ｐｎ接合素子と、
   前記第３ｐｎ接合素子と直列に接続され、かつ前記第３ｐｎ接合素子と前記第４可変抵抗素子に並列に接続された第５抵抗素子
   とを備える、
   請求項８に記載のバンドギャップリファレンス回路。
10. 前記電流−電圧変換回路部が、更に、前記出力ノードと前記接地線の間に、前記第３ｐｎ接合素子と前記第４可変抵抗素子に直列に接続された第６抵抗素子を備える
    請求項９に記載のバンドギャップリファレンス回路。
11. 前記第１ｐｎ接合素子は、第１バイポーラトランジスタを含み、
    前記第２ｐｎ接合素子は、第２バイポーラトランジスタを含み、
    当該バンドギャップリファレンス回路は、更に、第３ノードと前記接地線の間の第３バイポーラトランジスタを含み、
    前記第１バイポーラトランジスタ、前記第２バイポーラトランジスタ及び前記第３バイポーラトランジスタのベースは、前記第３バイポーラトランジスタのコレクタに共通に接続され、
    前記第１カレントミラーは、前記第３ノードに第４電流を出力するように構成され、
    前記第１ノード、前記第２ノード及び前記第３ノードは、互いに仮想ショートされ、
    前記第１電流が、前記第１バイポーラトランジスタのコレクタを流れ、
    前記第２電流が、前記第２バイポーラトランジスタのコレクタを流れ、
    前記第４電流が、前記第３バイポーラトランジスタのコレクタを流れる
    請求項９又は１０に記載のバンドギャップリファレンス回路。
12. 更に、
    第５電流を前記第３ノードに供給し、第６電流を前記電流−電圧変換部に供給する第２カレントミラーと、
    前記第１ノードに第１入力が接続され、前記第２ノードに第２入力が接続され、前記第１電流、前記第２電流、前記第３電流及び前記第４電流を制御する第１制御電圧を前記第１カレントミラーに出力する第１演算増幅器と、
    前記第１ノードに第１入力が接続され、前記第３ノードに第２入力が接続され、前記第５電流及び前記第６電流を制御する第２制御電圧を前記第２カレントミラーに出力する第２制御電圧を出力する第２演算増幅器
    とを備える
    請求項１１に記載のバンドギャップリファレンス回路。
13. 電源線に供給される電源電圧に抵抗が依存する第１可変抵抗素子と、
    前記電源線に接続され、第１ノードに第１電流を供給し、前記第１ノードに仮想ショートされた第２ノードに前記第１可変抵抗素子を介して第２電流を供給するカレントミラーと、
    前記第１ノードと接地線の間の第１ｐｎ接合素子と、
    前記第２ノードと前記接地線の間の第２ｐｎ接合素子と、
    前記第２ｐｎ接合素子に直列に接続された第１抵抗素子
    とを備える
    バンドギャップリファレンス回路。
14. 更に、前記電源電圧に抵抗が依存する第２可変抵抗素子を備え、
    前記カレントミラーは、前記第１電流を前記第２可変抵抗素子を介して前記第１ノードに供給する
    請求項１３に記載のバンドギャップリファレンス回路。
15. 更に、前記カレントミラーと前記第２ノードの間に、前記第１可変抵抗素子と直列に接続された第２抵抗素子を備え、
    前記カレントミラーは、前記第１可変抵抗素子及び前記第２抵抗素子を介して前記第２ノードに前記第２電流を供給する
    請求項１３又は１４に記載のバンドギャップリファレンス回路。
16. 更に、
    前記カレントミラーと前記第２ノードの間に、前記第１可変抵抗素子と直列に接続された第２抵抗素子と、
    前記カレントミラーと前記第１ノードの間に、前記第２可変抵抗素子と直列に接続された第３抵抗素子
    とを備え、
    前記カレントミラーは、前記第１可変抵抗素子及び前記第２抵抗素子を介して前記第２ノードに前記第２電流を供給し、前記第２可変抵抗素子及び前記第３抵抗素子を介して前記第１ノードに前記第１電流を供給する
    請求項１４に記載のバンドギャップリファレンス回路。
17. 電源線に接続され、第１ノードに第１電流を供給し、前記第１ノードに仮想ショートされた第２ノードに第２電流を供給し、出力ノードに第３電流を供給するカレントミラーと、
    前記第１ノードと接地線の間の第１ｐｎ接合素子と、
    前記第２ノードと前記接地線の間の第２ｐｎ接合素子と、
    前記第２ｐｎ接合素子に直列に接続された第１抵抗素子と、
    前記出力ノードと前記接地線の間の、前記電源線に供給される電源電圧に抵抗が依存する第１可変抵抗素子を備える電流−電圧変換回路部
    とを備える
    バンドギャップリファレンス回路。
18. 更に、
    前記第１ノードと前記接地線の間に、前記第１ｐｎ接合素子と並列に接続された第２抵抗素子と、
    前記第２ノードと前記接地線の間に、前記第２ｐｎ接合素子と並列に接続された第３抵抗素子
    とを備える
    請求項１７に記載のバンドギャップリファレンス回路。
19. 前記電流−電圧変換回路部が、更に、
    第３ｐｎ接合素子と、
    第４抵抗素子
    とを備え、
    前記第３ｐｎ接合素子と前記第１可変抵抗素子は、前記出力ノードと前記接地線の間に直列に接続され、
    前記第４抵抗素子は、前記出力ノードと前記接地線の間に、前記第３ｐｎ接合素子と前記第１可変抵抗素子に並列に接続された
    請求項１７に記載のバンドギャップリファレンス回路。
20. 前記第１可変抵抗素子が、前記電源電圧がゲートに供給されたＮＭＯＳトランジスタを含む
    請求項１乃至１９のいずれか一項に記載のバンドギャップリファレンス回路。
    

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