JP2019080030A - ファン−アウト半導体パッケージ - Google Patents

Abstract

【課題】簡素化された工程により実現可能な再配線層を有するファン−アウト半導体パッケージを提供する。【解決手段】本発明による一実施形態は、キャビティを有し、互いに反対方向に位置する第１面及び第２面を連結する配線構造を含む支持部材と、上記支持部材の第２面に配置され、上記配線構造と連結された第１再配線層を含む連結部材と、上記キャビティ内で上記連結部材上に配置され、上記第１再配線層に連結された接続パッドを有する半導体チップと、上記キャビティに位置する半導体チップを封止し、且つ上記支持部材の第１面を覆う封止材と、上記封止材に埋め込まれ、表面が露出した配線パターン、及び上記封止材を貫通して上記配線構造と上記配線パターンを連結する連結用ビアを有する第２再配線層と、を含む半導体パッケージを提供する。【選択図】図９

Description

本発明は、ファン−アウト半導体パッケージに関する。

半導体パッケージは、形状的な点では軽薄短小を追求しつつあり、機能的な点では複合化及び多機能化を要求するＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）パッケージを追求している。このような開発の傾向に応じて、近年、ＦＯＷＬＰ（Ｆａｎ−Ｏｕｔ Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ）が脚光を浴びており、様々な技術をＦＯＷＬＰに適用して、半導体パッケージングの要求事項を満たそうとしている。

例えば、ＷｉＦｉモジュールのような特定パッケージにおいては、セットのピンと整合させながら放熱パッドとして活用するために、バックサイド再配線層（Ｂａｃｋｓｉｄｅ ＲＤＬ）が要求され得る。しかし、このようなバックサイド再配線層には、追加的なリソグラフィのための別のライン工程が要求されるという問題がある。

本発明の様々な目的のうちの一つは、簡素化された工程により実現可能な再配線層を有するファン−アウト半導体パッケージを提供することにある。

本発明により提案する様々な解決手段の一つは、封止材の表面に予め設けられた再配線層をラミネートさせる方式により実現される半導体パッケージを提供することである。

本発明による一実施形態は、キャビティを有し、互いに反対方向に位置する第１面及び第２面を連結する配線構造を含む支持部材と、上記支持部材の第２面に配置され、上記配線構造と連結された第１再配線層を含む連結部材と、上記キャビティ内で上記連結部材上に配置され、上記第１再配線層に連結された接続パッドを有する半導体チップと、上記キャビティに位置する半導体チップを封止し、且つ上記支持部材の第１面を覆う封止材と、上記封止材に埋め込まれ、表面が露出した配線パターン、及び上記封止材を貫通して上記配線構造と上記配線パターンを連結する連結用ビアを有する第２再配線層と、を含む半導体パッケージを提供する。

本発明による他の実施形態は、キャビティを有し、互いに反対方向に位置する第１面及び第２面を連結する配線構造を含む支持部材と、上記支持部材の第２面に配置され、上記配線構造と連結された第１再配線層を含む連結部材と、上記キャビティ内で上記連結部材上に配置され、上記第１再配線層に連結された接続パッドを有する半導体チップと、上記キャビティに位置する半導体チップを封止し、且つ上記支持部材の第１面を覆う封止材と、互いに反対方向に位置する第１面及び第２面を有し、上記第２面が上記封止材に接する絶縁層、上記絶縁層の第１面に埋め込まれた第１配線パターン、上記絶縁層の第２面に配置され、上記封止材に埋め込まれた第２配線パターン、及び上記絶縁層と上記封止材を貫通して上記第１及び第２配線パターンの少なくとも一つと上記配線構造を連結する連結用ビアを有する第２再配線層と、を含む半導体パッケージを提供する。

本発明の様々な効果のうちの一効果は、ファン−アウト半導体パッケージ構造において、リソグラフィ工程を行わなくても封止材の表面に所望の再配線構造を形成することができる。また、２層以上の再配線層構造も実現することができる。さらに、リベット（Ｒｉｖｅｔ）ピン整合方式を用いることで、別の整合設備がなくても真空ラミネート積層方式により再配線層を容易に転写させることができる。

電子機器システムの例を概略的に示すブロック図である。 電子機器の一例を概略的に示した斜視図である。 ファン−イン半導体パッケージのパッケージング前後を概略的に示した断面図である。 ファン−イン半導体パッケージのパッケージング過程を概略的に示した断面図である。 ファン−イン半導体パッケージがインターポーザ基板上に実装され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。 ファン−イン半導体パッケージがインターポーザ基板内に内蔵され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。 ファン−アウト半導体パッケージの概略的な形態を示した断面図である。 ファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。 本発明の一実施形態によるファン−アウト半導体パッケージを示す側断面図である。 図９に示されたファン−アウト半導体パッケージを示す平面図である。 図９に示されたファン−アウト半導体パッケージを示す底面図である。 図９に示されたファン−アウト半導体パッケージの一部領域（Ａ部分）を拡大して示す断面図である。 図９に示されたファン−アウト半導体パッケージの一部領域（Ａ部分）を拡大して示す平面図である。 図９に示されたファン−アウト半導体パッケージの製造方法（第１再配線層の形成及びラミネート工程）を説明するための主要工程毎の断面図である。 図９に示されたファン−アウト半導体パッケージの製造方法（第１再配線層の形成及びラミネート工程）を説明するための主要工程毎の断面図である。 図９に示されたファン−アウト半導体パッケージの製造方法（第１再配線層の形成及びラミネート工程）を説明するための主要工程毎の断面図である。 図９に示されたファン−アウト半導体パッケージの製造方法（第１再配線層の形成及びラミネート工程）を説明するための主要工程毎の断面図である。 図９に示されたファン−アウト半導体パッケージの製造方法（第１再配線層の形成及びラミネート工程）を説明するための主要工程毎の断面図である。 図９に示されたファン−アウト半導体パッケージの製造方法（第１再配線層の形成及びラミネート工程）を説明するための主要工程毎の断面図である。 図９に示されたファン−アウト半導体パッケージの製造方法（第１再配線層の形成及びラミネート工程）を説明するための主要工程毎の断面図である。 図９に示されたファン−アウト半導体パッケージの製造方法（第１再配線層の形成及びラミネート工程）を説明するための主要工程毎の断面図である。 図９に示されたファン−アウト半導体パッケージの製造方法（連結用ビアの形成工程）を説明するための主要工程毎の断面図である。 図９に示されたファン−アウト半導体パッケージの製造方法（連結用ビアの形成工程）を説明するための主要工程毎の断面図である。 図９に示されたファン−アウト半導体パッケージの製造方法（連結用ビアの形成工程）を説明するための主要工程毎の断面図である。 図９に示されたファン−アウト半導体パッケージの製造方法（連結用ビアの形成工程）を説明するための主要工程毎の断面図である。 図１２ｅに示された再配線層の一部領域（Ａ'部分）を示す平面図である。 図１２ｆに示された再配線層の一部領域（Ａ部分）を示す断面図である。 図１２ｆに示された再配線層の一部領域（Ａ部分）を示す平面図である。 図１３ｂに示された再配線層の一部領域（Ａ部分）を示す断面図である。 図１３ｂに示された再配線層の一部領域（Ａ部分）を示す平面図である。 図１３ｃに示された再配線層の一部領域（Ａ部分）を示す断面図である。 図１３ｄに示された再配線層の一部領域（Ａ部分）を示す断面図である。 本発明の他の実施形態によるファン−アウト半導体パッケージを示す側断面図である。 図１９に示されたファン−アウト半導体パッケージのための第２再配線層の形成過程を説明するための主要工程毎の断面図である。 図１９に示されたファン−アウト半導体パッケージのための第２再配線層の形成過程を説明するための主要工程毎の断面図である。 図１９に示されたファン−アウト半導体パッケージの製造方法を説明するための主要工程毎の断面図である。 図１９に示されたファン−アウト半導体パッケージの製造方法を説明するための主要工程毎の断面図である。 図１９に示されたファン−アウト半導体パッケージの製造方法を説明するための主要工程毎の断面図である。 図１９に示されたファン−アウト半導体パッケージの製造方法を説明するための主要工程毎の断面図である。 図１９に示されたファン−アウト半導体パッケージの製造方法を説明するための主要工程毎の断面図である。 図１９に示されたファン−アウト半導体パッケージの製造方法を説明するための主要工程毎の断面図である。 図１９に示されたファン−アウト半導体パッケージの製造方法を説明するための主要工程毎の断面図である。

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがあり、図面上の同一の符号で示される要素は同一の要素である。

電子機器
図１は電子機器システムの例を概略的に示すブロック図である。

図面を参照すると、電子機器１０００はメインボード１０１０を収容する。メインボード１０１０には、チップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０などが物理的及び／または電気的に連結されている。これらは、後述する他の部品とも結合されて、様々な信号ライン１０９０を形成する。

チップ関連部品１０２０としては、揮発性メモリー（例えば、ＤＲＡＭ）、不揮発性メモリー（例えば、ＲＯＭ）、フラッシュメモリーなどのメモリーチップ；セントラルプロセッサー（例えば、ＣＰＵ）、グラフィックプロセッサー（例えば、ＧＰＵ）、デジタル信号プロセッサー、暗号化プロセッサー、マイクロプロセッサー、マイクロコントローラーなどのアプリケーションプロセッサーチップ；アナログ−デジタルコンバーター、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ＩＣ）などのロジッグチップなどが含まれるが、これに限定されるものではなく、以外にも、その他の形態のチップ関連部品が含まれ得ることはいうまでもない。また、これら部品１０２０が互いに組み合わされてもよいことはいうまでもない。

ネットワーク関連部品１０３０としては、Ｗｉ−Ｆｉ（ＩＥＥＥ ８０２．１１ファミリなど）、ＷｉＭＡＸ（ＩＥＥＥ ８０２．１６ファミリなど）、ＩＥＥＥ ８０２．２０、ＬＴＥ（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＳ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）（Ｂｌｕｅｔｏｏｔｈ（登録商標））、３Ｇ、４Ｇ、５Ｇ、及びその後のものとして指定された任意の他の無線及び有線プロトコルが含まれるが、これに限定されるものではなく、以外にも、その他の多数の無線または有線標準やプロトコルのうち任意のものが含まれ得る。また、ネットワーク関連部品１０３０が、チップ関連部品１０２０とともに互いに組み合わされてもよいことはいうまでもない。

その他の部品１０４０としては、高周波インダクター、フェライトインダクター、パワーインダクター、フェライトビーズ、ＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−Ｆｉｒｉｎｇ Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）フィルター、ＭＬＣＣ（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃｏｎｄｅｎｓｅｒ）などが含まれるが、これに限定されるものではなく、以外にも、その他の様々な用途のために用いられる受動部品などが含まれ得る。また、その他の部品１０４０が、チップ関連部品１０２０及び／またはネットワーク関連部品１０３０とともに互いに組み合わされてもよいことはいうまでもない。

電子機器１０００の種類に応じて、電子機器１０００は、メインボード１０１０に物理的及び／または電気的に連結されているか連結されていない他の部品を含むことができる。他の部品としては、例えば、カメラ１０５０、アンテナ１０６０、ディスプレイ１０７０、電池１０８０、オーディオコーデック（不図示）、ビデオコーデック（不図示）、電力増幅器（不図示）、羅針盤（不図示）、加速度計（不図示）、ジャイロスコープ（不図示）、スピーカー（不図示）、大容量記憶装置（例えば、ハードディスクドライブ）（不図示）、ＣＤ（ｃｏｍｐａｃｔ ｄｉｓｋ）（不図示）、及びＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ）（不図示）などが挙げられる。但し、これに限定されるものではなく、以外にも、電子機器１０００の種類に応じて様々な用途のために用いられるその他の部品などが含まれ得ることはいうまでもない。

電子機器１０００は、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、携帯情報端末（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、コンピューター（ｃｏｍｐｕｔｅｒ）、モニター（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビジョン（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ ｗａｔｃｈ）、オートモチーブ（Ａｕｔｏｍｏｔｉｖｅ）などであることができる。但し、これに限定されるものではなく、以外にも、データを処理する任意の他の電子機器であってもよいことはいうまでもない。

図２は電子機器の一例を概略的に示した斜視図である。

図面を参照すると、半導体パッケージは、上述のような種々の電子機器に様々な用途に適用される。例えば、スマートフォン１１００の本体１１０１の内部にはメインボード１１１０が収容されており、メインボード１１１０には種々の部品１１２０が物理的及び／または電気的に連結されている。また、カメラ１１３０のように、メインボード１１１０に物理的及び／または電気的に連結されているか連結されていない他の部品が本体１１０１内に収容されている。部品１１２０の一部はチップ関連部品であることができ、半導体パッケージ１００は、例えば、そのうちアプリケーションプロセッサーであることができるが、これに限定されるものではない。電子機器が必ずしもスマートフォン１１００に限定されるものではなく、上述のように、他の電子機器であってもよいことはいうまでもない。

半導体パッケージ
一般に、半導体チップは、数多くの微細電気回路が集積されているが、それ自体が半導体完成品としての役割を果たすことはできず、外部の物理的または化学的衝撃により損傷する可能性がある。したがって、半導体チップ自体をそのまま用いるのではなく、半導体チップをパッケージングして、パッケージ状態で電子機器などに用いている。

半導体パッケージングが必要な理由は、電気的連結という観点から、半導体チップと電子機器のメインボードの回路幅が異なるためである。具体的には、半導体チップは、接続パッドのサイズ及び接続パッド間の間隔が非常に微細であるのに対し、電子機器に用いられるメインボードは、部品実装パッドのサイズ及び部品実装パッド間の間隔が半導体チップのスケールより著しく大きい。したがって、半導体チップをこのようなメインボード上にそのまま取り付けることは困難であり、相互間の回路幅の差を緩和することができるパッケージング技術が要求される。

かかるパッケージング技術により製造される半導体パッケージは、構造及び用途によって、ファン−イン半導体パッケージ（Ｆａｎ−ｉｎ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とファン−アウト半導体パッケージ（Ｆａｎ−ｏｕｔ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とに区分され得る。

以下では、図面を参照して、ファン−イン半導体パッケージとファン−アウト半導体パッケージについてより詳細に説明する。

（ファン−イン半導体パッケージ）
図３はファン−イン半導体パッケージのパッケージング前後を概略的に示した断面図であり、図４はファン−イン半導体パッケージのパッケージング過程を概略的に示した断面図である。

図面を参照すると、半導体チップ２２２０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などを含む本体２２２１と、本体２２２１の一面上に形成された、アルミニウム（Ａｌ）などの導電性物質を含む接続パッド２２２２と、本体２２２１の一面上に形成され、接続パッド２２２２の少なくとも一部を覆う酸化膜または窒化膜などのパッシベーション膜２２２３と、を含む、例えば、ベア（Ｂａｒｅ）状態の集積回路（ＩＣ）であることができる。この際、接続パッド２２２２が非常に小さいため、集積回路（ＩＣ）は、電子機器のメインボードなどはいうまでもなく、中間レベルの印刷回路基板（ＰＣＢ）にも実装されにくい。

そのため、接続パッド２２２２を再配線するために、半導体チップ２２２０上に半導体チップ２２２０のサイズに応じて連結部材２２４０を形成する。連結部材２２４０は、半導体チップ２２２０上に感光性絶縁樹脂（ＰＩＤ）などの絶縁物質で絶縁層２２４１を形成し、接続パッド２２２２をオープンさせるビアホール２２４３ｈを形成した後、配線パターン２２４２及びビア２２４３を形成することで形成することができる。その後、連結部材２２４０を保護するパッシベーション層２２５０を形成し、開口部２２５１を形成した後、アンダーバンプ金属層２２６０などを形成する。すなわち、一連の過程を経て、例えば、半導体チップ２２２０、連結部材２２４０、パッシベーション層２２５０、及びアンダーバンプ金属層２２６０を含むファン−イン半導体パッケージ２２００が製造される。

このように、ファン−イン半導体パッケージは、半導体チップの接続パッド、例えば、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子の全てを素子の内側に配置したパッケージ形態である。ファン−イン半導体パッケージは、電気的特性に優れており、安価で生産することができる。したがって、スマートフォンに内蔵される多くの素子がファン−イン半導体パッケージの形態で製作されており、具体的には、小型で、且つ速い信号伝達を実現するように開発が行われている。

しかしながら、ファン−イン半導体パッケージは、Ｉ／Ｏ端子の全てを半導体チップの内側に配置しなければならないため、空間的な制約が多い。したがって、このような構造は、多数のＩ／Ｏ端子を有する半導体チップや、サイズが小さい半導体チップに適用するには困難な点がある。また、このような欠点により、電子機器のメインボードにファン−イン半導体パッケージを直接実装して用いることができない。再配線工程により半導体チップのＩ／Ｏ端子のサイズ及び間隔を拡大したとしても、電子機器のメインボードに直接実装可能な程度のサイズ及び間隔まで拡大することができるわけではないためである。

図５はファン−イン半導体パッケージがインターポーザ基板上に実装され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図であり、図６はファン−イン半導体パッケージがインターポーザ基板内に内蔵され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。

図面を参照すると、ファン−イン半導体パッケージ２２００は、半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がインターポーザ基板２３０１によりさらに再配線され、最終的には、インターポーザ基板２３０１上にファン−イン半導体パッケージ２２００が実装された状態で電子機器のメインボード２５００に実装されることができる。この際、半田ボール２２７０などはアンダーフィル樹脂２２８０などにより固定されることができ、外側は封止材２２９０などで覆われることができる。または、ファン−イン半導体パッケージ２２００は、別のインターポーザ基板２３０２内に内蔵（Ｅｍｂｅｄｄｅｄ）されてもよく、内蔵された状態で、インターポーザ基板２３０２により半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がさらに再配線され、最終的に電子機器のメインボード２５００に実装されることができる。

このように、ファン−イン半導体パッケージは電子機器のメインボードに直接実装されて用いられることが困難であるため、別のインターポーザ基板上に実装された後、さらにパッケージング工程を経て電子機器のメインボードに実装されるか、またはインターポーザ基板内に内蔵された状態で電子機器のメインボードに実装されて用いられている。

（ファン−アウト半導体パッケージ）
図７はファン−アウト半導体パッケージの概略的な形態を示した断面図である。

図面を参照すると、ファン−アウト半導体パッケージ２１００は、例えば、半導体チップ２１２０の外側が封止材２１３０により保護されており、半導体チップ２１２０の接続パッド２１２２が連結部材２１４０により半導体チップ２１２０の外側まで再配線される。この際、連結部材２１４０上にはパッシベーション層２１５０がさらに形成されることができ、パッシベーション層２１５０の開口部にはアンダーバンプ金属層２１６０がさらに形成されることができる。アンダーバンプ金属層２１６０上には半田ボール２１７０がさらに形成されることができる。半導体チップ２１２０は、本体２１２１、接続パッド２１２２、パッシベーション膜（不図示）などを含む集積回路（ＩＣ）であることができる。連結部材２１４０は、絶縁層２１４１と、絶縁層２１４１上に形成された再配線層２１４２と、接続パッド２１２２と再配線層２１４２などを電気的に連結するビア２１４３と、を含むことができる。

本製造工程では、半導体チップ２１２０の外側に封止材２１３０を形成した後、連結部材２１４０を形成することができる。この場合、連結部材２１４０を形成する工程は、半導体チップ２１２０の接続パッド２１２２と連結されるビア及び再配線層を形成する工程から行われるため、ビア２１４３は、半導体チップに近いほど小さい幅を有するように形成されることができる（拡大領域参照）。

このように、ファン−アウト半導体パッケージは、半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態である。上述のように、ファン−イン半導体パッケージは、半導体チップのＩ／Ｏ端子の全てを半導体チップの内側に配置させなければならず、そのため、素子のサイズが小さくなると、ボールのサイズ及びピッチを減少させなければならないため、標準化されたボールレイアウトを用いることができない。これに対し、ファン−アウト半導体パッケージは、このように半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態であるため、半導体チップのサイズが小さくなっても標準化されたボールレイアウトをそのまま用いることができる。したがって、後述のように、電子機器のメインボードに別のインターポーザ基板がなくても実装されることができる。

図８はファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。

図面を参照すると、ファン−アウト半導体パッケージ２１００は半田ボール２１７０などを介して電子機器のメインボード２５００に実装されることができる。すなわち、上述のように、ファン−アウト半導体パッケージ２１００は、半導体チップ２１２０上に半導体チップ２１２０のサイズを超えるファン−アウト領域まで接続パッド２１２２を再配線できる連結部材２１４０を形成するため、標準化されたボールレイアウトをそのまま用いることができる。その結果、別のインターポーザ基板などがなくても電子機器のメインボード２５００に実装されることができる。

このように、ファン−アウト半導体パッケージは、別のインターポーザ基板がなくても電子機器のメインボードに実装されることができるため、インターポーザ基板を用いるファン−イン半導体パッケージに比べてその厚さを薄く実現することができ、小型化及び薄型化が可能である。また、熱特性及び電気的特性に優れるため、モバイル製品に特に好適である。また、印刷回路基板（ＰＣＢ）を用いる一般的なＰＯＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）タイプに比べて、よりコンパクトに実現することができ、反り現象の発生による問題を解決することができる。

一方、ファン−アウト半導体パッケージは、このように半導体チップを電子機器のメインボードなどに実装するための、そして外部の衝撃から半導体チップを保護するためのパッケージ技術を意味するものである。他方、ファン−イン半導体パッケージが内蔵されるインターポーザ基板などの印刷回路基板（ＰＣＢ）を用いる実装方式は、ファン−アウト半導体パッケージに基づく実装方式とはスケール、用途などが異なる実装方式である。

以下では、封止材の表面に埋め込まれた再配線層を有するファン−アウト半導体パッケージについて添付図面を参照して詳細に説明する。

図９は本発明の一実施形態によるファン−アウト半導体パッケージを示す側断面図である。また、図１０ａ及び図１０ｂは図９に示されたファン−アウト半導体パッケージの平面図（「Ｔ」方向視における平面）及び底面図（「Ｂ」方向視における底面）である。

図９を参照すると、本実施形態によるファン−アウト半導体パッケージ１００は、キャビティ１１０Ｘを有し、互いに反対方向に位置する第１面及び第２面１１０Ａ、１１０Ｂを有する支持部材１１０と、上記キャビティ１１０Ｘ内に配置された半導体チップ１２０と、上記支持部材１１０の第２面１１０Ｂ及び上記半導体チップ１２０の下部に配置された連結部材１５０と、上記キャビティ１１０Ｘに位置する半導体チップ１２０を封止し、且つ上記支持部材１１０の第１面１１０Ａを覆う封止材１４０と、を含む。

上記支持部材１１０は、第１面１１０Ａと第２面１１０Ｂを連結する配線構造１３０を含む。本実施形態において、上記配線構造１３０は、上記支持部材１１０の第１面１１０Ａ及び第２面１１０Ｂにそれぞれ配置された第１及び第２上部パターン１３１ａ、１３１ｂ及び第１及び第２下部パターン１３２ａ、１３２ｂと、第１及び第２上部パターン１３１ａ、１３１ｂと第１及び第２下部パターン１３２ａ、１３２ｂを連結する第１及び第２貫通ビア１３３ａ、１３３ｂと、を含むことができる。

上記連結部材１５０は、絶縁層１５１と、上記絶縁層１５１上に形成された第１再配線層１５５と、を含む。上記第１再配線層１５５は、上記支持部材１１０の配線構造１３０及び半導体チップ１２０の接続パッド１２０Ｐに接続されることができる。

本実施形態において、上記第１再配線層１５５は、第１絶縁層１５１ａ上に配置された第１配線パターン１５２ａと、第２絶縁層１５１ｂ上に配置された第２配線パターン１５２ｂと、を含むことができる。上記第１配線パターン１５２ａは、第１絶縁層１５１ａに形成された第１ビア１５３ａを介して半導体チップ１２０の接続パッド１２０Ｐ及び配線構造１３０の第１及び第２下部パターン１３２ａ、１３２ｂに連結されることができる。これと類似に、上記第２配線パターン１５２ｂは、第２絶縁層１５１ｂに形成された第２ビア１５３ｂを介して上記第１配線パターン１５２ａに連結されることができる。

本実施形態によるファン−アウト半導体パッケージ１００は、その表面の一部が露出するように上記封止材１４０に埋め込まれた第２再配線層１６０を含む。上記第２再配線層１６０は、上記支持部材１１０の配線構造１３０を介して第１再配線層１５５と連結されることができる。

本実施形態において、上記第２再配線層１６０は、上記封止材１４０に埋め込まれ、一表面が露出した配線パターン１６２ａ、１６２ｂと、上記封止材１４０を貫通して上記配線パターン１６２ａ、１６２ｂをそれぞれ上記配線構造１３０に連結する連結用ビア１６３と、を含むことができる。

本実施形態に採用された第２再配線層１６０の構造は、図１１ａ及び図１１ｂを参照してより詳細に説明される。図１１ａ及び図１１ｂは、それぞれ図９に示されたファン−アウト半導体パッケージのＡ領域を拡大して示す断面図及び部分平面図である。

図１１ａ及び図１１ｂを参照すると、配線パターン１６２ｂは、一表面が露出するように上記封止材１４０に埋め込まれている。配線パターン１６２ｂの露出した表面は、封止材１４０の表面と実質的に共平面を有することができるが、これに限定されるものではない。例えば、配線パターン１６２ｂの露出した表面が、封止材１４０の表面よりもやや高く位置してもよく、さらには、少なくとも一部領域（例えば、パッド領域）が露出するように封止材１４０の表面よりも低く位置してもよい。

上記連結用ビア１６３は、上記配線パターン１６２ｂを経て配線構造の上部パターン１３１ｂに接続される。図１１ｂに示されたように、上記配線パターン１６２ｂはリング（ｒｉｎｇ）状などの連結領域Ｒを有することができる。連結用ビア１６３は配線パターン１６２ｂが提供された後に形成された構造であることができる。この場合、連結用ビア１６３は、配線パターン１６２ｂの孔を有する連結領域Ｒを用いて容易に形成されることができる（図１３ｂ参照）。本実施形態に採用された連結用ビア１６３は配線パターン１６２ｂと異なる工程（めっき工程）により形成されるため、連結用ビア１６３と配線パターン１６２ｂとの間で、結晶粒界（ｇｒａｉｎ ｂｏｕｎｄａｒｙ）のような界面が観察され得る。

上記連結用ビア１６３は、上記配線構造１３０に接する領域の幅に比べて、上記配線パターン１６２ａ、１６２ｂに接する領域の幅が大きければよい。上記連結用ビア１６３の上面１６３Ｔは、その中央部がリセス領域を有することができる。本実施形態において、第２再配線層１６０を構成する他の配線パターン１６２ａ及び他の連結用ビア１６３も、これと類似の構造を有することができる。

このような第２再配線層１６０を用いることにより、本実施形態によるファン−アウト半導体パッケージ１００の上部に配置されるべき他の半導体チップ／パッケージの接続端子の配列に対応する複数の第１及び第２パッドＰ１、Ｐ２の配列を提供することができる。

具体的には、上記第２再配線層１６０が形成された封止材１４０の表面には第１パッシベーション層１７１が形成される。上記第１パッシベーション層１７１は複数の第１及び第２パッドＰ１、Ｐ２の領域を定義する第１開口Ｏ１を有する。第１開口Ｏ１は、上部に配置されるべき他の半導体チップ／パッケージの接続端子の配列に対応して形成される。

複数の第１及び第２パッドＰ１、Ｐ２は図１０ａに示されたように配列されることができる。本実施形態に採用された配線パターン１６２ａ、１６２ｂは、再配線位置に応じてファン−イン配線パターン１６２ａとファン−アウト配線パターン１６２ｂとに区分されることができる。ファン−イン配線パターン１６２ａによって提供される第１パッドＰ１は、上記半導体チップ１２０と重ならない領域、すなわち、ファン−アウト領域にそのまま位置し、ファン−アウト配線パターン１６２ｂによって提供される第２パッドＰ２は、上記半導体チップ１２０と重なる領域、すなわち、ファン−イン領域に位置することができる。

本実施形態に採用された第２再配線層１６０は単層構造を有するように例示されているが、２層以上の多層構造で実現されてもよい。これは、図１９を参照して詳細に説明する。

以下、本実施形態によるファン−アウト半導体パッケージ１００に含まれるそれぞれの構成についてより詳細に説明する。

上記支持部材１１０は、ファン−アウト半導体パッケージ１００の剛性を維持させることができる。上記支持部材１１０のキャビティ１１０Ｘ内に半導体チップ１２０が配置され、封止材１４０によって半導体チップ１２０が固定されることができる。上記支持部材１１０は、ファン−アウト半導体パッケージ１００に拡張されたルーティング領域を提供し、ファン−アウト半導体パッケージ１００の設計自由度を向上させることができる。本実施形態に採用された支持部材１１０の配線構造１３０は例示に過ぎず、様々な形態に変更されて実現され得る。例えば、上記配線構造１３０は、支持部材１１０の中間レベルに位置する一つ以上のパターンをさらに含むことができる。例えば、このようなパターンとしては、再配線のためのパターンの他にも、グラウンド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターン、信号（ｓｉｇｎａｌ）パターンを含むことができる。このような配線構造１３０は、半導体チップ１２０を配置する前に予め形成することで、半導体チップ１２０による収率低下の問題を低減することができる。

上記支持部材１１０としては絶縁物質を用いることができ、絶縁物質としては、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはガラス繊維及び／または無機フィラーなどの補強材が含浸された樹脂を含むことができ、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）樹脂などを用いることができる。または、ＰＩＤ（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ）樹脂などの感光性絶縁材料を用いることもできる。他の例としては、剛性及び熱伝導度に優れた金属（ｍｅｔａｌ）を用いることができるが、この際、金属としては、Ｆｅ−Ｎｉ系合金を用いることができる。ここで、封止材及び他の層間絶縁材料などとの接着力を確保するために、Ｆｅ−Ｎｉ系合金の表面にＣｕめっきを形成してもよい。これに限定されないが、上記支持部材１１０は、ガラス（ｇｌａｓｓ）、セラミック（ｃｅｒａｍｉｃ）、プラスチック（ｐｌａｓｔｉｃ）などで形成されることができる。一方、これに限定されないが、上記配線構造１３０は、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、またはこれらの合金などの導電性物質を含むことができる。

上記連結部材１５０は、基本的に、半導体チップ１２０の接続パッド１２０Ｐを再配線するための構成である。連結部材１５０により、様々な機能を有する数十〜数百の接続パッド１２０Ｐが再配線されることができ、接続端子１７５を介して外部装置に物理的及び／または電気的に連結されることができる。連結部材１５０は、半導体チップ１２０の接続パッド１２０Ｐに連結され、半導体チップ１２０を支持することができる。

上述のように、上記連結部材１５０は、絶縁層１５１と、上記絶縁層１５１上に形成された第１再配線層１５５と、を含み、本実施形態において、上記第１再配線層１５５は、第１絶縁層１５１ａ上に配置された第１配線パターン１５２ａと、第２絶縁層１５１ｂ上に配置された第２配線パターン１５２ｂと、を含むことができる。上記第１配線パターン１５２ａは、第１絶縁層１５１ａに形成された第１ビア１５３ａを介して半導体チップ１２０の接続パッド１２０Ｐ及び配線構造１３０に連結され、上記第２配線パターン１５２ｂは、第２絶縁層１５１ｂに形成された第２ビア１５３ｂを介して上記第１配線パターン１５２ａに連結されることができる。第１再配線層１５５の構成は、これに限定されるものではないが、単層で構成されてもよく、それより多数の層で構成されてもよい。

上記絶縁層１５１は、上述の他の絶縁体と類似に、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれらが無機フィラーなどの補強材に含浸された樹脂を含むことができ、ＰＩＤ樹脂などの感光性絶縁材料を用いることができる。第１再配線層１５５は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、またはこれらの合金などの導電性物質を含むことができる。第１再配線層１５５において露出した領域には、必要に応じて、表面処理層がさらに形成されることができる。

このように、連結部材１５０は直接半導体チップ１２０と電気的に連結され、支持部材１１０の配線構造１３０は、連結部材１５０の第１再配線層１５５に迂回（ｂｙｐａｓｓ）して半導体チップ１２０と電気的に連結されることができる。

上記封止材１４０は半導体チップ１２０を保護するための構成である。本実施形態において、封止材１４０は、半導体チップ１２０とともに支持部材１１０の第１面１１０Ａを封止する。封止形態は特に制限されず、半導体チップ１２０を囲む形態であればよい。例えば、封止材１４０は、半導体チップ１２０を覆うとともに、支持部材１１０のキャビティ１１０Ｘ内の残りの空間を満たすことができる。封止材１４０がキャビティ１１０Ｘを満たすことで、接着剤の役割を果たすとともに、半導体チップ１２０のバックリングを減少させる役割も果たすことができる。封止材１４０は、半導体チップ１２０の下面を除いた全ての面を覆うことができる。半導体チップ１２０の下面の場合、半導体チップ１２０の接続パッド１２０Ｐの位置及び形状に応じて、一部のみを覆うことができる。一部の実施形態において、封止材１４０は複数の材料からなる複数の層で構成されることができる。例えば、キャビティ１１０Ｘ内の空間を第１封止材で満たし、支持部材１１０の第１面１１０Ａ及び半導体チップ１２０は第１封止材とは異なる第２封止材で覆うことができる。

上記封止材１４０の材料は、特に限定されないが、例えば、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、これらにガラス繊維及び／または無機フィラーなどの補強材が含浸された樹脂、例えば、プリプレグ、ＡＢＦなどを用いることができる。また、ＥＭＣなどの公知のモールディング材料を用いることができる。一部の実施形態では、ガラス繊維及び／または無機フィラーと絶縁樹脂を含む材料を用いて、反りを効果的に改善させることができる。

一部の実施形態において、封止材１４０は、電磁波を遮断するために導電性粒子を含むことができる。例えば、導電性粒子は、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、半田（ｓｏｌｄｅｒ）を含むことができるが、これに限定されるものではない。

本実施形態によるファン−アウト半導体パッケージ１００は、第２再配線層１６０が形成された封止材１４０上に配置された第１パッシベーション層１７１と類似に、連結部材１５０の下部に配置された第２パッシベーション層1７２をさらに含むことができる。

第１及び第２パッシベーション層１７１、１７２はそれぞれ、第２再配線層１６０及び連結部材１５０を外部の物理的、化学的損傷などから保護するための構成である。第２パッシベーション層１７２は、上述の第１パッシベーション層と類似に、連結部材１５０の第２配線パターン１５２ｂの少なくとも一部を露出させる第２開口Ｏ２を有する。

第１及び第２パッシベーション層１７１、１７２の材料は、特に限定されず、例えば、半田レジストを用いることができる。一部の実施形態において、支持部材１１０及び／または連結部材１５０に用いられる絶縁物質と同一または類似の材料（例えば、ＰＩＤ樹脂、ＡＢＦなど）を用いてもよい。

本実施形態によるファン−アウト半導体パッケージ１００は、第２パッシベーション層１７２の第２開口Ｏ２に配置され、外部に露出した接続端子１７５をさらに含むことができる。上記接続端子１７５は、ファン−アウト半導体パッケージ１００を外部と物理的及び／または電気的に連結させるための構成である。例えば、ファン−アウト半導体パッケージ１００は接続端子１７５を介して電子機器のメインボードに実装されることができる。接続端子１７５は第２開口Ｏ２によって露出した第２配線パターン１５２ｂと連結される。一部の実施形態において、第２配線パターン１５２ｂ上に追加的なＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌｌｕｒｇｙ）を形成し、接続端子１７５を形成することができる。

例えば、接続端子１７５は、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、半田（ｓｏｌｄｅｒ）などで形成されることができるが、これに限定されるものではない。また、接続端子１７５は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などの様々な構造を有することができる。

図１０ｂに示されたように、接続端子１７５の一部はファン−アウト（ｆａｎ−ｏｕｔ）領域に配置されることができる。ファン−アウトパッケージは、ファン−インパッケージに比べて優れた信頼性を有し、多数のＩ／Ｏ端子が実現可能であって、３Ｄ接続（３Ｄ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）が容易であるという利点がある。このような接続端子１７５の配列（個数、間隔など）は特に限定されず、実装されるべき外部装置などの条件によって多様に変更され得る。

本実施形態では、接続端子１７５が連結部材１５０の下面のみに提供されていると示されているが、必要に応じて、接続端子１７５と類似の接続端子が第２再配線層１６０、すなわち、第１及び第２パッドＰ１、Ｐ２にも提供されることができる。

図１２ａから図１２ｈは、図９に示されたファン−アウト半導体パッケージの製造方法（第１再配線層の形成及びラミネート工程）を説明するための主要工程毎の断面図である。

以下、ファン−アウト半導体パッケージ１００の製造方法について説明するにあたり、上述の説明と重複する内容は省略するか、簡単に説明することがある。

図１２ａを参照すると、絶縁部材１１１の両側に配線構造１３０を形成する。

絶縁部材１１１は、その上面及び下面に薄い金属層、例えば、銅箔（不図示）が形成された銅張積層板（Ｃｏｐｐｅｒ Ｃｌａｄ Ｌａｍｉｎａｔｅｄ：ＣＣＬ）であることができる。銅箔は、パターンを形成するためのシード層として用いられることができる。絶縁部材１１１に貫通ビア１３３ａ、１３３ｂ、上部パターン１３１ａ、１３１ｂ、及び下部パターン１３２ａ、１３２ｂを形成する。貫通ビア１３３ａ、１３３ｂのための孔は機械的ドリル及び／またはレーザードリル（例えば、ＣＯ_２レーザーまたはＹＡＧレーザー）を用いて形成することができる。デスミア処理を行うことで、孔（不図示）内の樹脂スミアを除去することができる。貫通ビア１３３ａ、１３３ｂ、上部パターン１３１ａ、１３１ｂ、及び下部パターン１３２ａ、１３２ｂは、ドライフィルムパターンを用いて電解銅めっきまたは無電解銅めっきなどにより形成することができる。より具体的には、サブトラクティブ（Ｓｕｂｔｒａｃｔｉｖｅ）、アディティブ（Ａｄｄｉｔｉｖｅ）、ＳＡＰ（Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）、ＭＳＡＰ（Ｍｏｄｉｆｉｅｄ Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）などの方法を用いて形成することができるが、これに限定されるものではなく、必要に応じて、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）により形成してもよい。

次に、図１２ｂを参照すると、支持部材１１０の第１面１１０Ａ及び第２面１１０Ｂを貫通するキャビティ１１０Ｘを形成する。

キャビティ１１０Ｘを形成する方法も特に限定されず、キャビティ１１０Ｘの形成は、例えば、機械的ドリル及び／またはレーザードリル、研磨用粒子を用いるサンドブラスト法、プラズマを用いるドライエッチング法などにより行うことができる。キャビティ１１０Ｘを機械的ドリル及び／またはレーザードリルを用いて形成した場合には、デスミア処理を行うことでキャビティ１１０Ｘ内の樹脂スミアを除去することができる。キャビティ１１０Ｘの大きさ及び形状は、実装される半導体チップ（図１２ｃの１２０）の大きさ、形状及び個数などに応じて設計することができる。

次に、図１２ｃを参照すると、支持部材１１０の第２面１１０Ｂに粘着性支持体１８０を付着し、キャビティ１１０Ｘ内に半導体チップ１２０を配置することができる。

粘着性支持体１８０は、支持部材１１０を固定することができる粘着性表面を有する様々な支持手段であることができる。例えば、粘着性支持体１８０としては、熱処理により付着力が弱くなる熱処理硬化性接着テープ、紫外線の照射により付着力が弱くなる紫外線硬化性接着テープなどの様々な形態の粘着テープを用いることができる。

キャビティ１１０Ｘ内の粘着性支持体１８０に半導体チップ１２０を付着して配置することができる。半導体チップ１２０は、接続パッド１２０Ｐが粘着性支持体１８０に付着されることができる（フェイス−ダウン（ｆａｃｅ−ｄｏｗｎ））。半導体チップ１２０の接続パッド１２０Ｐが埋め込み形態である場合には、支持部材１１０の第２面１１０Ｂと半導体チップ１２０の下面が実質的に同一平面を有することができる。これと異なって、半導体チップ１２０の接続パッド１２０Ｐが突出形態である場合には、支持部材１１０の第２面１１０Ｂと接続パッド１２０Ｐの下面が実質的に同一平面に存在することができる。

次に、図１２ｄを参照すると、封止材１４０を用いて、半導体チップ１２０を封止し、支持部材１１０の第１面１１０Ａを覆う。

封止材１４０は、支持部材１１０及び半導体チップ１２０を覆うとともに、キャビティ１１０Ｘ内の空間を満たすことができる。封止材１４０は公知の方法により形成することができる。塗布方法としては、例えば、スキージでインクを塗布するスクリーン印刷法、インクを霧化して塗布する方式のスプレー印刷法などを用いることができる。一部の実施形態において、封止材１４０の前駆体をラミネートした後、硬化して形成することができる。

但し、本実施形態では、封止材１４０の形成物質を塗布した後、完全硬化する前（例えば、半硬化）に、仮支持体１９０に設けられた配線パターン１６２を封止材１４０の表面に埋め込まれるように転写させることができる（図１２ｅ及び図１２ｆ参照）。

具体的には、図１２ｅに示されたように、仮支持体１９０に設けられた第２再配線層のための配線パターン１６２を未硬化または半硬化の封止材の表面にラミネートさせることができる。

仮支持体１９０は、これに限定されないが、その上面及び下面に薄い金属層、例えば、銅箔（不図示）が形成された銅張積層板であることができる。後続工程で配線パターン１６２が容易に分離されるように、銅箔に離型層が形成されるか、表面処理が施されることができる。配線パターン１６２ａ、１６２ｂは、銅箔をシード層としてめっき工程により形成することができ、それぞれ孔ｈを有する連結領域Ｒを含むことができる。孔ｈは、連結用ビアを容易に形成するために導体が形成されていないオープン領域を言う。図１４に示されたように、配線パターン１６２ｂの連結領域Ｒは相対的に大幅を有するリング状の構造であることができる。

本工程は、リベットピン整合方式を用いて、別の整合設備なしに行うことができる。すなわち、粘着性支持体１８０またはその支持手段とともに仮支持体１９０をリベットピンで固定させることで、各パッケージ単位でラミネートされるべき配線パターン１６２の位置を正確に整列させることができる。このように、本工程は、リベットピンを用いることで、正確な整列を保障し、且つ簡単な真空ラミネート積層方式により容易に行うことができる。

次に、図１２ｆに示されたように、配線パターン１６２を封止材１４０の表面に埋め込むことができる。

封止材１４０は、未硬化状態、例えば、半硬化状態であるため、ラミネート工程により、仮支持体の表面よりも凸状に形成された配線パターン１６２を埋め込むことができる。ラミネート工程を用いる場合に、高温で所定時間加圧した後、減圧し、室温まで冷やすホットプレス工程の後に、コールドプレスでさらに冷やす方式により行うことができる。

埋め込まれた配線パターン１６２ｂは、図１５ａ及び図１５ｂに示されたように、連結されるべき配線構造１３０の上部パターン１３１ｂと重なるように配置され、特に、連結領域Ｒの孔ｈが上部パターン１３１ｂの一部領域上に重なるように配置されることができる。これと類似に、他の配線パターン１６２ａも、その連結領域Ｒの孔ｈが連結対象である上部パターン１３１ａの一部領域と互いに重なるように配置されることができる。配線パターン１６２ａ、１６２ｂが埋め込まれた状態で完全硬化工程を行うことができる。配線パターン１６２ａ、１６２ｂを埋め込んだ後にも、仮支持体１９０は、第１再配線層（または連結部材）の形成過程で保持され、支持体として活用されることができる。

次に、図１２ｇを参照すると、粘着性支持体１８０を支持部材１１０及び半導体チップ１２０から除去することができる。

本除去工程は特に制限されず、様々な方法により行うことができる。例えば、粘着性支持体１８０として、熱処理により付着力が弱くなる熱処理硬化性接着テープ、紫外線の照射により付着力が弱くなる紫外線硬化性接着テープなどを用いた場合には、粘着性支持体１８０を熱処理して付着力を弱くしてから行うか、または粘着性支持体１８０に紫外線を照射して付着力を弱くしてから行うことができる。上述のように、第１再配線層の形成過程では、仮支持体１９０が支持体として用いられる。

次に、図１２ｈを参照すると、上記支持部材１１０及び上記半導体チップ１２０の下面に第１再配線層１５５を有する連結部材１５０を形成し、連結部材１５０の下部に配置される第２パッシベーション層１７２を形成することができる。

本実施形態において、上記第１絶縁層１５１ａを形成し、半導体チップ１２０の接続パッド１２０Ｐと配線構造１３０の第１及び第２下部パターン１３２ａ、１３２ｂに連結される孔を形成した後、ドライフィルムを用いて孔を充填することで第１ビア１５３ａを形成し、所望の第１絶縁層１５１ａの表面に第１配線パターン１５２ａを形成することができる。これと類似に、第２絶縁層１５１ｂを形成し、第１配線パターン１５２ａと連結されるように第２ビア１５３ｂと第２配線パターン１５２ｂを形成することができる。第１及び第２絶縁層１５１ａ、１５１ｂは、これに限定されないが、ＰＩＤなどの感光性物質からなることができる。第２パッシベーション層１７２は、前駆体をラミネートしてから硬化させる方法、またはパッシベーション層の形成材料を塗布してから硬化させる方法などにより形成することができる。

次に、支持部材１１０の第１面１１０Ａに位置する第２再配線層１６０を形成する工程を行うことができる。具体的には、埋め込まれた配線パターンを配線構造と連結する連結用ビアの形成工程を行う。図１３ａから図１３ｄは、図９に示されたファン−アウト半導体パッケージの製造方法のうち、連結用ビアの形成工程を説明するための主要工程毎の断面図である。

まず、図１３ａを参照すると、連結部材１５０を形成した後に、封止材１４０の表面から仮支持体１９０を除去することができる。

埋め込まれた配線パターン１６２が封止材１４０の表面に残留するように、仮支持体１９０を除去することができる。仮支持体１９０は、上述の離型層などの分離手段を用いて容易に除去することができる。このような除去工程は、仮支持体または離型層の特性に応じて、熱処理または紫外線などを用いて付着力を弱くさせた後に容易に行うことができる。具体的には、図１５ａ及び図１５ｂに示されたように、上述の工程により、配線パターン１６２ｂは、連結対象である配線構造の上部パターン１３１ｂと重なるように配置されることができる。特に、連結領域Ｒの孔ｈが、連結用ビアが形成される上部パターン１３１ｂの連結領域に重なるように、配線パターン１６２ｂが封止材１４０の表面に埋め込まれることができる。

次に、図１３ｂに示されたように、配線パターン１６２ａ、１６２ｂの連結領域と上部パターン１３１ａ、１３１ｂをそれぞれ連結するビアホールＨを形成することができる。

本工程は、機械的ドリル及び／またはレーザードリルを用いて行うことができる。この際、ドリル工程は、予め連結領域Ｒに設けられた孔ｈによって封止材１４０の領域のみが加工されるため、容易に行うことができる。機械的ドリル及び／またはレーザードリルを用いて形成した場合には、過マンガン酸塩法などを用いてデスミア処理を行うことで、樹脂スミアを除去することができる。具体的には、図１６ａ及び図１６ｂに示されたように、配線パターン１６２ｂの連結領域Ｒに位置する孔ｈに沿ってビアホールＨが形成され、ビアホールＨを介して上部パターン１３１ｂの連結領域が露出することができる。

次に、図１３ｃに示されたように、ビアホールＨの内部が充填されるように、配線パターン１６２ａ、１６２ｂが埋め込まれた封止材１４０上にめっき層１６３'を形成することができる。

上記めっき層１６３'は、ビアホールＨの内部表面を含む封止材１４０の表面上にシード層を形成した後、めっき工程を行うことで得ることができる。このように形成されためっき層１６３'により、ビアホールＨの内部が充填されることができる（図１７参照）。

次に、図１３ｄに示されたように、連結用ビア１６３が形成されるように、封止材１４０上に位置するめっき層の部分を除去する。

このような除去工程は、エッチバックやグラインディング工程により行うことができる。ビアホールの内部に残留しているめっき層の部分は、連結用ビア１６３として提供されることができる。本工程で得られた連結用ビア１６３は、配線構造１３０の上部パターン１３１ａ、１３１ｂと配線パターン１６２ａ、１６２ｂを連結し、配線パターン１６２ａ、１６２ｂとともに所望の第２再配線層１６０を提供することができる。本工程により、図１８に示されたように、第２再配線層１６０の配線パターン１６２ａ、１６２ｂの露出表面は、封止材１４０の表面と実質的に共平面を有することができる。また、連結用ビア１６３の上面１６３Ｔは、中央部がリセス構造を有することができる。一部の実施形態において、埋め込まれた配線パターン１６２ａ、１６２ｂの表面から残留物を除去する工程をさらに行うことができる。

次に、第２パッシベーション層と類似に、第１パッシベーション層を形成した後、第１及び第２パッシベーション層１７１、１７２にそれぞれ複数の第１及び第２開口Ｏ１、Ｏ２を形成し、第２開口Ｏ２に接続端子１７５を形成することで、図９に示された半導体パッケージ１００が製造されることができる。必要な場合には、第１開口Ｏ１にも接続端子をさらに形成することができる。

図１９は本発明の他の実施形態によるファン−アウト半導体パッケージを示す側断面図である。

図１９を参照すると、本実施形態によるファン−アウト半導体パッケージ１００Ａは、第２再配線層１６０'が絶縁層１６１を含み、配線パターンが２レベルで構成されているという点を除き、図９から図１１ｂに示されたファン−アウト半導体パッケージ１００と類似であると理解し得る。本実施形態の構成要素についての説明は、特に反対される説明がない限り、図９から図１１ｂに示されたファン−アウト半導体パッケージ１００の同一または類似の構成要素についての説明を参照することができる。

本実施形態に採用された第２再配線層１６０'は、互いに反対方向に位置する第１面１６１Ａ及び第２面１６１Ｂを有し、上記第２面１６１Ｂが上記封止材１４０に接する絶縁層１６１をさらに含むことができる。上記第２再配線層１６０'は、上記絶縁層１６１を挟んで配置された第１配線パターン１６２ａ'、１６２ｂ'及び第２配線パターン１６２ａ''、１６２ｂ''を含む。

第１配線パターン１６２ａ'、１６２ｂ'は、一面が露出するように上記絶縁層１６１の第１面１６１Ａに埋め込まれ、第２配線パターン１６２ａ''、１６２ｂ''は、上記絶縁層１６１の第２面１６１Ｂに配置され、一面が露出するように上記封止材１４０に埋め込まれることができる。

上記第２再配線層１６０'は、上記絶縁層１６１と上記封止材１４０を貫通して形成された第１及び第２連結用ビア１６３ａ、１６３ｂを含む。

上記第１連結用ビア１６３ａは、上記第１配線パターン１６２ａ'と上記第２配線パターン１６２ａ''を上記配線構造１３０の上部パターン１３１ａに連結させることができる。上記第２連結用ビア１６３ｂは、上記第１配線パターン１６２ｂ'には連結されず、上記第２配線パターン１６２ｂ''のみを上記配線構造１３０の上部パターン１３１ｂに連結させることができる。

第１及び第２連結用ビア１６３ａ、１６３ｂは、第１配線パターン１６２ａ'、１６２ｂ'及び第２配線パターン１６２ａ''、１６２ｂ''をラミネートした後に形成される。したがって、第２連結用ビア１６３ｂは、上記第１配線パターン１６２ｂ'には連結されないが、絶縁層１６１を貫通する。一部の実施形態では、第２再配線層１６０'は、絶縁層１６１と上記封止材１４０を貫通し、上記第２配線パターン１６２ａ''、１６２ｂ''には連結されず、第１配線パターン１６２ａ'、１６２ｂ'と上部パターン１３１ａ、１３１ｂに連結された第３連結用ビア（不図示）をさらに含むことができる。

上記第１連結用ビア１６３ａが通過する上記第１配線パターン１６２ａ'と上記第２配線パターン１６２ａ''の領域は、上述の実施形態で説明されたように、孔を有する連結領域を含むことができる。また、上記第２連結用ビア１６３ｂが通過する上記第２配線パターン１６２ｂ''の領域も類似に、孔を有する連結領域を含むことができる（図２０ａ及び図２０ｂ参照）。

上記第２再配線層１６０'は、上記絶縁層１６１を貫通して上記第１配線パターン１６２ｂ'と第２配線パターン１６２ｂ''を連結する層間ビア１６４を含むことができる。上記層間ビア１６４は、第１及び第２連結用ビア１６３ａ、１６３ｂと異なって、封止材１４０まで延びていないことができる。このような層間ビア１６４は、上記第２配線パターン１６２ｂ''と一体化された構造を有することができる。本明細書において「一体化された構造（ｉｎｔｅｇｒａｔｅｄ ｓｔｒｕｃｔｕｒｅ）」とは、２つの要素が単純に接触している状態を意味するのではなく、同一の工程により同一の物質を用いて一体に形成される構造を意味する。すなわち、層間ビア１６４と第２配線パターン１６２ｂ''は、同一のめっき工程により同時に形成された「一体化された構造」であると言える（図２０ｂの工程参照）。

第１及び第２連結用ビア１６３ａ、１６３ｂと層間ビア１６４はその形成工程が異なる。一部の実施形態において、上記第１及び第２連結用ビア１６３ａ、１６３ｂは、上記配線構造１３０の上部パターン１３１ａ、１３１ｂに接する部分の幅が上記絶縁層１６１の第１面１６１Ａに隣接する部分の幅に比べて小さく、上記層間ビア１６４は、上記第２配線パターン１６２ｂ''に接する部分の幅が上記第１配線パターン１６２ｂ'に接する部分の幅に比べて大きければよい。

本実施形態に採用可能な第２再配線層１６０'は、２レベルの再配線層に限定されず、２つ以上の絶縁層を含んで３レベル以上に実現されてもよい。

図２０ａ及び図２０ｂは、図１９に示されたファン−アウト半導体パッケージの第２再配線層の形成過程を説明するための主要工程毎の断面図である。

図２０ａを参照すると、仮支持体２０１上に第１配線パターン１６２ａ'、１６２ｂ'を形成する。

仮支持体２０１は、これに限定されないが、その上面及び下面に薄い金属層２０２ａ、２０２ｂ、例えば、銅箔が形成された銅張積層板であることができる。後続工程で仮支持体２０１が第２再配線層から容易に分離されるように、銅箔に離型層が形成されるか、表面処理が施されることができる。第１配線パターン１６２ａ'、１６２ｂ'は、銅箔をシード層としてめっき工程により形成することができ、それぞれ孔ｈ１を有する連結領域Ｒ１を含むことができる。孔ｈ１は、連結対象である配線構造（特に、上部パターン）の領域に位置するように形成する。上記孔ｈ１は、連結用ビアを容易に形成するために導体が形成されていないオープン領域を言う。第１配線パターン１６２ａ'、１６２ｂ'の連結領域Ｒ１は相対的に大幅を有し、リング状の構造が例示されているが、これに限定されるものではない。

次に、図２０ｂを参照すると、第１配線パターン１６２ａ'、１６２ｂ'が埋め込まれるように絶縁層１６１を形成し、上記絶縁層１６１上に第２配線パターン１６２ａ''、１６２ｂ''を形成する。

上記絶縁層１６１は上述の絶縁物質からなることができ、例えば、ＰＩＤなどの感光性物質で形成することができる。第２配線パターン１６２ａ''、１６２ｂ''は、銅箔をシード層としてめっき工程により形成することができる。パターンを形成する前に、絶縁層１６１において層間ビア１６４を形成すべき領域に孔を形成し、第２配線パターン１６２ｂ''とともに層間ビア１６４を形成することができる。第１配線パターン１６２ａ'、１６２ｂ'と類似に、第２配線パターン１６２ａ''、１６２ｂ''は、それぞれ孔ｈ２、ｈ３を有する連結領域Ｒ２、Ｒ３を含むことができる。本実施形態において、第２配線パターン１６２ａ''の孔ｈ２は、第１配線パターン１６２ａ'の孔ｈ１と重なるように形成することができる。

図２１ａから図２１ｇは、図２０ｂで設けられた第２再配線層を用いてファン−アウト半導体パッケージを製造する方法を説明するための主要工程毎の断面図である。

先ず、図２１ａ及び図２１ｂに示されたように、第２再配線層１６０'を封止材１４０の表面にラミネートさせることができる。

本工程が適用される過程で、封止材１４０は未硬化状態、例えば、半硬化状態であるため、ラミネート工程により、仮支持体の表面よりも凸状に形成された第２配線パターン１６２ａ''、１６２ｂ''が封止材１４０に埋め込まれることができる。

封止材１４０に埋め込まれた第２配線パターン１６２ａ''、１６２ｂ''と絶縁層１６１に埋め込まれた第１配線パターン１６２ａ'、１６２ｂ'は、連結されるべき配線構造１３０の上部パターン１３１ｂと部分的に重なるように配置されることができる。特に、第２配線パターン１６２ａ''、１６２ｂ''及び第１配線パターン１６２ａ'の孔ｈ１、ｈ２、ｈ３が上部パターン１３１ｂの一部領域上に重なるように配置されることができる。第２再配線層１６０'を封止材１４０にラミネートした後に、完全硬化工程を行う。

次に、図２１ｃを参照すると、上記支持部材１１０及び上記半導体チップ１２０の下面に第１再配線層を有する連結部材１５０を形成し、連結部材１５０の下部に配置される第２パッシベーション層１７２を形成することができる。

本実施形態において、上記第１絶縁層１５１ａを形成し、半導体チップ１２０の接続パッド１２０Ｐと配線構造１３０の第１及び第２下部パターン１３２ａ、１３２ｂに連結される孔を形成した後、ドライフィルムを用いて孔を充填することで第１ビア１５３ａを形成し、所望の第１絶縁層１５１ａの表面に第１配線パターン１５２ａを形成することができる。これと類似に、第２絶縁層１５１ｂを形成し、第１配線パターン１５２ａと連結されるように第２ビア１５３ｂと第２配線パターン１５２ｂを形成することができる。第１及び第２絶縁層１５１ａ、１５１ｂは、これに限定されないが、ＰＩＤなどの感光性物質からなることができる。第２パッシベーション層１７２は、前駆体をラミネートしてから硬化させる方法、またはパッシベーション層の形成材料を塗布してから硬化させる方法などにより形成することができる。

次に、図２１ｄを参照すると、連結部材１５０を形成した後に、封止材１４０の表面から仮支持体２０１を除去することができる。

埋め込まれた配線パターン１６２が封止材１４０の表面に残留するように、仮支持体２０１を除去することができる。仮支持体２０１は、上述の離型層などの分離手段を用いて容易に除去することができる。このような除去工程は、仮支持体または離型層の特性に応じて、熱処理または紫外線などを用いて付着力を弱くさせた後に容易に行うことができる。

次に、図２１ｅを参照すると、上部パターン１３１ａ、１３１ｂの領域に連結される第１及び第２ビアホールＨ１、Ｈ２を形成することができる。

第１ビアホールＨ１は、第１配線パターン１６２ａ'の連結領域Ｒ１から第２配線パターン１６２ａ''の連結領域Ｒ２を経由して上部パターン１３１ａの一部領域まで連結する。第２ビアホールＨ２は、第２配線パターン１６２ｂ''の連結領域Ｒ３と上部パターン１３１ｂの一部領域を連結する。本工程は、機械的ドリル及び／またはレーザードリルを用いて行うことができる。この際、ドリル工程は、予め連結領域Ｒ１、Ｒ２、Ｒ３に設けられた孔ｈ１、ｈ２、ｈ３によって封止材１４０の領域のみが加工されるため、容易に行うことができる。

次に、図２１ｆに示されたように、第１及び第２ビアホールＨ１、Ｈ２の内部が充填されるように、封止材１４０上にめっき層１６３'を形成することができる。

上記めっき層１６３'は、第１及び第２ビアホールＨ１、Ｈ２の内部表面を含む封止材１４０の表面上にシード層を形成した後、めっき工程を行うことで得ることができる。このように形成されためっき層１６３'により、第１及び第２ビアホールＨ１、Ｈ２の内部が充填されることができる。

次に、図２１ｇに示されたように、第１及び第２連結用ビア１６３ａ、１６３ｂが形成されるように、封止材１４０上に位置するめっき層の部分を除去する。

このような除去工程は、エッチバックやグラインディング工程により行うことができる。ビアホールの内部に残留しているめっき層の部分は第１及び第２連結用ビア１６３ａ、１６３ｂとして提供されることができる。第１連結用ビア１６３ａは、封止材１４０及び絶縁層１６１を貫通して第１配線パターン１６２ａ'及び第２配線パターン１６２ａ''の連結領域と上部パターン１３１ａを連結する。第２連結用ビア１６３ｂは、第２配線パターン１６２ｂ''の連結領域と上部パターン１３１ｂを連結するが、封止材１４０及び絶縁層１６１を貫通するように形成される。第２再配線層１６０'の第１配線パターン１６２ａ'、１６２ｂ'の露出表面は、絶縁層１６１の表面と実質的に共平面を有することができる。また、第１連結用ビア１６３ａの上面Ｔは、中央部がリセス構造を有することができる。一部の実施形態において、埋め込まれた第１配線パターン１６２ａ'、１６２ｂ'の表面から残留物を除去する工程をさらに行うことができる。

上述の第２パッシベーション層の形成と類似に、第１パッシベーション層を形成した後、第１及び第２パッシベーション層１７１、１７２にそれぞれ複数の第１及び第２開口Ｏ１、Ｏ２を形成し、第２開口Ｏ２に接続端子１７５を形成することで、図１９に示された半導体パッケージ１００Ａが製造されることができる。必要な場合には、第１開口Ｏ１にも接続端子をさらに形成することができる。

本発明において、下側、下部、下面などは、便宜上、図面の断面を基準としてファン−アウト半導体パッケージの実装面に向かう方向を意味するものとして用い、上側、上部、上面などは、その反対方向として用いた。但し、これは説明の便宜のために方向を定義したものであって、特許請求の範囲の範囲がこのような方向についての記載によって特に限定されるものではないことはいうまでもない。

本発明において「連結される」というのは、直接的に連結された場合だけでなく、接着剤層などを介して間接的に連結された場合を含む概念である。また、「電気的に連結される」というのは、物理的に連結された場合と、連結されていない場合をともに含む概念である。なお、第１、第２などの表現は、一つの構成要素と他の構成要素を区分するために用いられるもので、該当する構成要素の順序及び／又は重要度などを限定しない。場合によっては、本発明の範囲を外れずに、第１構成要素は第２構成要素と命名されることもでき、類似して第２構成要素は第１構成要素と命名されることもできる。

本発明で用いられた「一例」又は「他の一例」という表現は、互いに同一の実施例を意味せず、それぞれ互いに異なる固有の特徴を強調して説明するために提供されるものである。しかしながら、上記提示された一例は、他の一例の特徴と結合して実現されることを排除しない。例えば、特定の一例で説明された事項が他の一例で説明されていなくても、他の一例でその事項と反対であるか矛盾する説明がない限り、他の一例に関連する説明であると理解されることができる。

なお、本発明で用いられた用語は、一例を説明するために説明されたものであるだけで、本発明を限定しようとする意図ではない。このとき、単数の表現は文脈上明確に異なる意味でない限り、複数を含む。

Claims (22)

1. キャビティを有し、互いに反対方向に位置する第１面及び第２面を連結する配線構造を含む支持部材と、
   前記支持部材の第２面に配置され、前記配線構造と連結された第１再配線層を含む連結部材と、
   前記キャビティ内で前記連結部材上に配置され、前記第１再配線層に連結された接続パッドを有する半導体チップと、
   前記キャビティに位置する前記半導体チップを封止し、且つ前記支持部材の第１面を覆う封止材と、
   前記封止材に埋め込まれ、表面が露出した配線パターン、及び前記封止材を貫通して前記配線構造と前記配線パターンを連結する連結用ビアを有する第２再配線層と、を含む、半導体パッケージ。
2. 前記連結用ビアは、前記配線パターンを貫通して形成される、請求項１に記載の半導体パッケージ。
3. 前記配線パターンはオープン領域を有し、前記連結用ビアは前記配線パターンの前記オープン領域に位置する、請求項２に記載の半導体パッケージ。
4. 前記連結用ビアは、中央部がリセスした上面を有する、請求項２または３に記載の半導体パッケージ。
5. 前記連結用ビアは、前記配線構造に接する領域の幅に比べて前記配線パターンに接する領域の幅が大きい、請求項３または４に記載の半導体パッケージ。
6. 前記第２再配線層の露出した表面は、前記封止材の表面と実質的に共平面を有する、請求項１から５のいずれか一項に記載の半導体パッケージ。
7. 互いに反対方向に位置する第１面及び第２面を有し、前記第２面が前記封止材に接する絶縁層をさらに含み、
   前記第２再配線層は、前記絶縁層の第１面に埋め込まれた第１配線パターンと、前記絶縁層の第２面に配置され、前記封止材に埋め込まれた第２配線パターンと、を含む、請求項１から６のいずれか一項に記載の半導体パッケージ。
8. 前記第２再配線層は、前記絶縁層と前記封止材を貫通し、前記第１及び第２配線パターンと前記配線構造に連結される第１連結用ビアを含む、請求項７に記載の半導体パッケージ。
9. 前記第２再配線層は、前記絶縁層と前記封止材を貫通し、前記第２配線パターンと前記配線構造に連結される第２連結用ビアを含み、
   前記第２連結用ビアは、前記第１配線パターンと直接接触しない、請求項７または８に記載の半導体パッケージ。
10. 前記第２再配線層は、前記絶縁層を貫通して前記第１配線パターンと前記第２配線パターンを連結する層間ビアを含む、請求項７から９のいずれか一項に記載の半導体パッケージ。
11. 前記層間ビアは、前記第２配線パターンに接する部分の幅が、前記第１配線パターンに接する部分の幅に比べて大きい、請求項１０に記載の半導体パッケージ。
12. 前記層間ビアは、前記第２配線パターンと一体化された構造を有する、請求項１１に記載の半導体パッケージ。
13. 前記第１再配線層は複数の第１パッド領域を有し、
    前記複数の第１パッド領域を露出する開口を有する第１パッシベーション層が前記封止材の表面にさらに配置される、請求項１から６のいずれか一項に記載の半導体パッケージ。
14. 前記複数の第１パッド領域の一部が、前記半導体チップと重なる領域に延びる、請求項１３に記載の半導体パッケージ。
15. 前記第２再配線層は複数の第２パッド領域を有し、
    前記複数の第２パッド領域を露出する開口を有する第２パッシベーション層が前記連結部材の下面にさらに配置される、請求項１から１４のいずれか一項に記載の半導体パッケージ。
16. キャビティを有し、互いに反対方向に位置する第１面及び第２面を連結する配線構造を含む支持部材と、
    前記支持部材の第２面に配置され、前記配線構造と連結された第１再配線層を含む連結部材と、
    前記キャビティ内で前記連結部材上に配置され、前記第１再配線層に連結された接続パッドを有する半導体チップと、
    前記キャビティに位置する前記半導体チップを封止し、且つ前記支持部材の第１面を覆う封止材と、
    互いに反対方向に位置する第１面及び第２面を有し、前記第２面が前記封止材に接する絶縁層、前記絶縁層の第１面に埋め込まれた第１配線パターン、前記絶縁層の第２面に配置され、前記封止材に埋め込まれた第２配線パターン、及び前記絶縁層と前記封止材を貫通し、前記第１及び第２配線パターンの少なくとも一つと前記配線構造を連結する連結用ビアを有する第２再配線層と、を含む、半導体パッケージ。
17. 前記連結用ビアは、
    前記絶縁層と前記封止材を貫通し、前記第１及び第２配線パターンと前記配線構造に連結される第１連結用ビアと、
    前記絶縁層と前記封止材を貫通し、前記第２配線パターンと前記配線構造に連結され、前記第１配線パターンと直接接触しない第２連結用ビアと、を含む、請求項１６に記載の半導体パッケージ。
18. 前記第２再配線層は、前記絶縁層を貫通して前記第１配線パターンと第２配線パターンを連結し、前記第２配線パターンと一体化された層間ビアをさらに含み、
    前記層間ビアは、前記第２配線パターンに接する部分の幅が、前記第１配線パターンに接する部分の幅に比べて大きい、請求項１６または１７に記載の半導体パッケージ。
19. 上面と下面を連結する配線構造を含む支持部材にキャビティを形成する段階と、
    前記支持部材の前記キャビティに半導体チップを配置する段階と、
    前記支持部材及び前記半導体チップ上に、且つ前記キャビティ内に封止材を形成する段階と、
    前記封止材に上部配線パターンを埋め込む段階と、
    前記封止材に、前記上部配線パターンを前記支持部材の上面と連結する一つ以上の孔を形成する段階と、
    前記封止材における前記一つ以上の孔に導電性ビアを形成する段階と、を含む、半導体パッケージの製造方法。
20. 前記封止材を硬化させる前に、前記上部配線パターンを前記封止材の上面に積層する段階を行うことにより、前記上部配線パターンが前記封止材に埋め込まれるようにする、請求項１９に記載の半導体パッケージの製造方法。
21. 前記積層する段階は、
    仮支持体の離型層（ｒｅｌｅａｓｅ ｌａｙｅｒ）上に配線パターンを形成する段階と、
    前記配線パターンが前記封止材に相対して転写されるように、前記封止材の上面に前記仮支持体を積層する段階と、
    前記仮支持体を除去する段階と、を含む、請求項２０に記載の半導体パッケージの製造方法。
22. 前記配線パターンを形成する段階は、
    前記仮支持体の離型層上に第１配線層を形成する段階と、
    前記第１配線層上に絶縁層を形成する段階と、
    前記絶縁層上に第２配線層を形成する段階と、を含み、
    前記第１及び第２配線層は、ビアにより前記絶縁層を介して連結され、少なくとも前記第２配線層は前記封止材に埋め込まれるようにする、請求項２１に記載の半導体パッケージの製造方法。