JP2017076790A - ファンアウト半導体パッケージ及びその製造方法 - Google Patents

Abstract

【課題】本発明は、ファンアウト半導体パッケージ及びその製造方法に関する。【解決手段】本発明は、貫通孔を有する第１連結部材と、上記第１連結部材の貫通孔に配置され、接続パッドが配置された活性面、及び上記活性面の反対側に配置された非活性面を有する半導体チップと、上記第１連結部材及び上記半導体チップの非活性面の少なくとも一部を封止する封止材と、上記第１連結部材及び上記半導体チップの活性面上に配置され、上記接続パッドと電気的に連結された再配線層を含む第２連結部材と、を含み、上記第１連結部材の第１絶縁層には上記第２連結部材と接した状態で第１再配線層が上記第１絶縁層に埋め込まれ、それとは反対側の側面上に第２再配線層が配置され、上記第１及び第２再配線層は上記接続パッドと電気的に連結されるファンアウト半導体パッケージ及びその製造方法に関する。【選択図】図９

Description

本発明は、ファンアウト半導体パッケージ、例えば、接続端子を半導体チップが配置された領域の他にも拡張することができるファンアウト半導体パッケージ及びその製造方法に関する。

最近の半導体チップに関する技術開発での主な傾向のうちの一つは部品のサイズを縮小することである。これにより、パッケージ分野でも小型半導体チップ等のニーズが急激に増加するにつれて小型のサイズを有しながら複数のピンを実現することが求められている。

これに適するように提案されたパッケージ技術のうちの一つがファンアウト半導体パッケージである。ファンアウト半導体パッケージは、接続端子を半導体チップが配置された領域の他にも再配線することで、小型のサイズを有しながらも複数のピンを実現することができる。

本発明の様々な目的のうちの一つは、半導体チップが封止される領域に再配線層が形成された第１連結部材を導入する際に、再配線層の厚さによって生じる第２連結部材の絶縁距離の不均一を解消できるファンアウト半導体パッケージ、及びこれを効率的に製造することができる方法を提供することである。

本発明を通じて提案する様々な解決手段のうちの一つは、第１連結部材の第２連結部材と接する再配線層を第１連結部材の内部に埋め込むことである。

例えば、本発明によるファンアウト半導体パッケージは、
貫通孔を有する第１連結部材と、
上記第１連結部材の貫通孔に配置され、接続パッドが配置された活性面、及び上記活性面の反対側に配置された非活性面を有する半導体チップと、
上記第１連結部材及び上記半導体チップの非活性面の少なくとも一部を封止する封止材と、
上記第１連結部材及び上記半導体チップの活性面の上に配置され、上記接続パッドと電気的に連結された再配線層を含む第２連結部材と、を含み、
上記第１連結部材は、第１絶縁層、上記第２連結部材と接し、上記第１絶縁層に埋め込まれた第１再配線層、及び上記第１絶縁層の上記第１再配線層が埋め込まれた側とは反対側の側面上に配置された第２再配線層を含み、
上記第１再配線層及び第２再配線層は上記接続パッドと電気的に連結されるものであってもよい。

また、本発明によるファンアウト半導体パッケージの製造方法は、
キャリアフィルムを設ける段階と、上記キャリアフィルム上に第１連結部材を形成する段階と、
上記キャリアフィルムを除去する段階と、
上記第１連結部材を貫通する貫通孔を形成する段階と、
上記貫通孔内に接続パッドが配置された活性面、及び上記活性面の反対側に配置された非活性面を有する半導体チップを配置する段階と、
上記第１連結部材及び上記半導体チップの非活性面の少なくとも一部を封止材で封止する段階と、
上記第１連結部材及び上記半導体チップの活性面上に上記接続パッドと電気的に連結された再配線層を含む第２連結部材を形成する段階と、
を含み、上記第１連結部材を形成する段階は、
上記キャリアフィルム上に第１再配線層を形成する段階、
上記キャリアフィルム上に上記第１再配線層を埋め込む第１絶縁層を形成する段階、及び、
上記第１絶縁層の上記第１再配線層が埋め込まれた側とは反対側の側面上に第２再配線層を形成する段階を含み、
上記第１再配線層及び第２再配線層は上記接続パッドと電気的に連結されるものであってよい。

一方、本発明によるファンアウト半導体パッケージは、
接続パッドが配置された活性面、及び上記活性面の反対側に配置された非活性面を有する半導体チップと、
上記半導体チップの周りに配置された一つ以上の連結ユニットと、
上記連結ユニット及び上記半導体チップ上に配置された連結部材と、
を含み、上記連結ユニットは、第１絶縁層、上記連結部材と接し、上記第１絶縁層に埋め込まれた第１再配線層、及び上記第１絶縁層の上記第１再配線層が埋め込まれた側とは反対側の側面上に配置された第２再配線層を含み、
上記連結部材は、絶縁層、及び上記絶縁層上に配置された再配線層を含み、
上記連結ユニットの第１再配線層及び第２再配線層並びに上記連結部材の再配線層は上記半導体チップの接続パッドと電気的に連結されるものであってもよい。

本発明の様々な効果のうちの一効果は、ファンアウト半導体パッケージの曲げ問題を改善させるとともに、より広いルーティング領域を提供することができ、第２連結部材の高密度配線設計も容易なファンアウト半導体パッケージ及びその製造方法を提供することができる。

電子機器システムの例を概略的に示すブロック図である。 電子機器の一例を概略的に示す斜視図である。 ファンイン半導体パッケージのパッケージング前後を概略的に示す断面図である。 ファンイン半導体パッケージのパッケージング過程を概略的に示す断面図である。 ファンイン半導体パッケージがインターポーザ基板上に実装されて最終的に電子機器のメインボードに実装された場合を概略的に示す断面図である。 ファンイン半導体パッケージがインターポーザ基板に内蔵されて最終的に電子機器のメインボードに実装された場合を概略的に示す断面図である。 ファンアウト半導体パッケージの概略的な形状を示す断面図である。 ファンアウト半導体パッケージが電子機器のメインボードに実装された形状を示す断面図である。 ファンアウト半導体パッケージの一例を概略的に示す断面図である。 図９のファンアウト半導体パッケージの概略的なＩ−Ｉ'線に沿った切断平面図である。 図９のファンアウト半導体パッケージの第１連結部材に形成されたビアの様々な形状を概略的に示す断面図である。 図３のファンアウト半導体パッケージの概略的な製造工程の一例を示す図面である。 図３のファンアウト半導体パッケージの概略的な製造工程の一例を示す図面である。 図３のファンアウト半導体パッケージの概略的な製造工程の一例を示す図面である。 図３のファンアウト半導体パッケージの概略的な製造工程の一例を示す図面である。 図９のファンアウト半導体パッケージの変形例を概略的に示す断面図である。 図１３のファンアウト半導体パッケージの概略的なＩＩ−ＩＩ'線に沿った切断平面図である。 図９のファンアウト半導体パッケージの変形例を概略的に示す断面図である。 図１５のファンアウト半導体パッケージの概略的なＩＩＩ−ＩＩＩ'線に沿った切断平面図である。 図９のファンアウト半導体パッケージの変形例を概略的に示す断面図である。 図１７のファンアウト半導体パッケージの概略的なＩＶ−ＩＶ'線に沿った切断平面図である。 図９のファンアウト半導体パッケージの変形例を概略的に示す断面図である。 図９のファンアウト半導体パッケージの変形例を概略的に示す断面図である。 図９のファンアウト半導体パッケージの変形例を概略的に示す断面図である。 図９のファンアウト半導体パッケージの変形例を概略的に示す断面図である。 ファンアウト半導体パッケージの他の一例を概略的に示す断面図である。 図２３のファンアウト半導体パッケージの概略的なＶ−Ｖ'線に沿った切断平面図である。 図２３のファンアウト半導体パッケージの第１連結部材に形成されたビアの様々な形状を概略的に示す断面図である。 図２３のファンアウト半導体パッケージの概略的な製造工程の一例を示す図面である。 図２３のファンアウト半導体パッケージの概略的な製造工程の一例を示す図面である。 図２３のファンアウト半導体パッケージの概略的な製造工程の一例を示す図面である。 図２３のファンアウト半導体パッケージの概略的な製造工程の一例を示す図面である。 図２３のファンアウト半導体パッケージの変形例を概略的に示す断面図である。 図２７のファンアウト半導体パッケージの概略的なＶＩ−ＶＩ'線に沿った切断平面図である。 図２３のファンアウト半導体パッケージの変形例を概略的に示す断面図である。 図２９のファンアウト半導体パッケージの概略的なＶＩＩ−ＶＩＩ'線に沿った切断平面図である。 図２３のファンアウト半導体パッケージの変形例を概略的に示す断面図である。 図２３のファンアウト半導体パッケージの変形例を概略的に示す断面図である。 図２３のファンアウト半導体パッケージの変形例を概略的に示す断面図である。 第２連結部材の絶縁距離が不均一なファンアウト半導体パッケージの一例を概略的に示す断面図である。

以下では、添付の図面を参照し、本発明の好ましい実施例について説明する。しかし、本発明の実施例は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施例に限定されない。また、本発明の実施例は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及びサイズ等はより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがある。

電子機器
図１は電子機器システムの例を概略的に示すブロック図である。

図面を参照すると、電子機器１０００はメインボード１０１０を収容する。メインボード１０１０にはチップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０等が物理的及び／または電気的に連結される。これらは、後述する他の部品とも結合して様々な信号ライン１０９０を形成する。

チップ関連部品１０２０としては、揮発性メモリ（例えば、ＤＲＡＭ）、非揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ等のメモリチップと、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラ等のアプリケーションプロセッサチップと、アナログ−デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ＩＣ）等のロジックチップ等が含まれるが、これに限定されるものではなく、これ以外にもその他の形態のチップ関連部品が含まれることはもちろんである。また、これらチップ関連部品１０２０が互いに組み合わせられることももちろんである。

ネットワーク関連部品１０３０としては、Ｗｉ−Ｆｉ（ＩＥＥＥ ８０２．１１ファミリー等）、ＷｉＭＡＸ（ＩＥＥＥ ８０２．１６ファミリー等）、ＩＥＥＥ ８０２．２０、ＬＴＥ（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＳ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）（Ｂｌｕｅｔｏｏｔｈ（登録商標））、３Ｇ、４Ｇ、５Ｇ及びその後のものと指定された任意の他の無線及び有線プロトコルが含まれるが、これに限定されるものではなく、これ以外にもその他の複数の無線または有線標準またはプロトコルのうちの任意のものが含まれることはもちろんである。また、これらネットワーク関連部品１０３０が上述のチップ関連部品１０２０とともに互いに組み合わせられることももちろんである。

その他の部品１０４０としては、高周波インダクタ、フェライトインダクタ、パワーインダクタ、フェライトビーズ、ＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−Ｆｉｒｉｎｇ Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）フィルター（ｆｉｌｔｅｒ）、ＭＬＣＣ（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃｏｎｄｅｎｓｅｒ）等が含まれるが、これに限定されるものではなく、これ以外にもその他の様々な用途のために用いられる受動部品等が含まれることはもちろんである。また、これら部品１０４０が上述のチップ関連部品１０２０及び／またはネットワーク関連部品１０３０とともに互いに組み合わせられることももちろんである。

電子機器１０００の種類により、電子機器１０００はメインボード１０１０に物理的及び／または電気的に連結されたり、または連結されない他の部品を含んだりすることができる。この他の部品は、例えば、カメラ１０５０、アンテナ１０６０、ディスプレイ１０７０、バッテリー１０８０、オーディオコーデック（図示せず）、ビデオコーデック（図示せず）、電力増幅器（図示せず）、羅針盤（図示せず）、加速度計（図示せず）、ジャイロスコープ（図示せず）、スピーカー（図示せず）、大量貯蔵装置（例えば、ハードディスクドライブ）（図示せず）、ＣＤ（ｃｏｍｐａｃｔ ｄｉｓｋ）（図示せず）、及びＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ）（図示せず）等を含むが、これに限定されるものではなく、この他にも電子機器１０００の種類によって様々な用途のために用いられるその他の部品等が含まれることはもちろんである。

電子機器１０００は、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、個人用情報端末（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、コンピュータ（ｃｏｍｐｕｔｅｒ）、モニター（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビジョン（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ ｗａｔｃｈ）、自動車（ａｕｔｏｍｏｔｉｖｅ）等であってよい。但し、これに限定されるものではなく、これらの他にもデータを処理する任意の他の電子機器であることはもちろんである。

図２は電子機器の一例を概略的に示す斜視図である。

図面を参照すると、半導体パッケージは、上述のような多様な電子機器に様々な用途で適用される。例えば、スマートフォン１１００の本体１１０１の内部にはメインボード１１１０が収容され、上記メインボード１１１０には様々な部品１１２０が物理的及び／または電気的に連結される。また、カメラ１１３０のようにメインボード１１１０に物理的及び／または電気的に連結されるか、または連結されない他の部品が本体１１０１内に収容される。このとき、上記部品１１２０のうちの一部は上述のようなチップ関連部品であることができ、半導体パッケージ１００は、例えば、そのうちアプリケーションプロセッサであってよいが、これに限定されるものではない。また、電子機器は、必ずしもスマートフォン１１００に限定されるものではなく、上述のように他の電子機器であってもよいことはもちろんである。

半導体パッケージ
一般に、半導体チップは、数多くの微細な電気回路が集積されているが、それ自体では半導体完成品としての役割を果たすことができず、外部からの物理的または化学的衝撃によって損傷する可能性が存在する。そのため、半導体チップ自体をそのまま使用せずに、半導体チップをパッケージング処理してパッケージの状態で電子機器等に用いる。

半導体パッケージング処理が必要な理由は、電気的な連結という観点から見る際に、半導体チップと電子機器のメインボードの回路幅に差があるためである。具体的には、半導体チップの場合は接続パッドのサイズが小さく接続パッドとの間隔が非常に微細であるのに対し、電子機器に用いられるメインボードの場合は部品実装パッドのサイズが相対的に大きく部品実装パッドとの間隔が半導体チップのスケールよりも遥かに大きい。したがって、半導体チップを、このようなメインボード上に直接装着することが困難であり、相互の回路幅の差を緩衝させることができるパッケージング技術が求められる。

このようなパッケージング技術によって製造される半導体パッケージは、構造及び用途に応じてファンイン半導体パッケージ（Ｆａｎ−ｉｎ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とファンアウト半導体パッケージ（Ｆａｎ−ｏｕｔ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）に区分されることができる。

以下では、図面を参照して、ファンイン半導体パッケージとファンアウト半導体パッケージについてより詳しく説明する。

（ファンイン半導体パッケージ）
図３はファンイン半導体パッケージのパッケージング前後を概略的に示す断面図であり、図４はファンイン半導体パッケージのパッケージング過程を概略的に示す断面図である。

図面を参照すると、半導体チップ２２２０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）等を含む本体２２２１、本体２２２１の一面上に形成されたアルミニウム（Ａｌ）等の導電性物質を含む接続パッド２２２２、及び本体２２２１の一面上に形成され、且つ接続パッド２２２２の少なくとも一部を覆う酸化膜や窒化膜等のパッシベーション膜２２２３を含む、例えば、ベア（Ｂａｒｅ）状態の集積回路（ＩＣ）であることができる。このとき、接続パッド２２２２が非常に小さいため、集積回路（ＩＣ）は、電子機器のメインボード等はもちろん、中間レベルのプリント回路基板（ＰＣＢ）にも実装されることが困難である。

よって、接続パッド２２２２を再配線するために、半導体チップ２２２０上に、半導体チップ２２２０のサイズに応じて連結部材２２４０を形成する。連結部材２２４０は、半導体チップ２２２０上に感光性絶縁樹脂（ＰＩＤ）のような絶縁物質で絶縁層２２４１を形成し、接続パッド２２２２をオープンさせるビア孔２２４３ｈを形成した後、配線パターン２２４２及びビア２２４３を形成することで形成することができる。その後、連結部材２２４０を保護するパッシベーション層２２５０を形成し、開口部２２５１を形成した後、アンダーバンプ金属層２２６０等を形成する。即ち、一連の過程を通じて、例えば、半導体チップ２２２０、連結部材２２４０、パッシベーション層２２５０、及びアンダーバンプ金属層２２６０を含むファンイン半導体パッケージ２２００が製造される。

このように、ファンイン半導体パッケージは、半導体チップの接続パッド、例えば、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子をすべて素子の内側に配置させたパッケージ形態であり、電気的特性が良く安価で生産することができる。したがって、スマートフォンに入る多くの素子がファンイン半導体パッケージの形態で製作されている。具体的には、小型でありながら、高速の信号伝達を実現する方向で開発が行われている。

但し、ファンイン半導体パッケージは、Ｉ／Ｏ端子をすべて半導体チップの内側に配置する必要があるためスペース的な制約が多い。したがって、このような構造は、数多くのＩ／Ｏ端子を有する半導体チップやサイズが小さい半導体チップに適用するには困難な点がある。また、このような脆弱性により、電子機器のメインボードにファンイン半導体パッケージが直接実装されて用いられることができない。半導体チップのＩ／Ｏ端子を再配線工程によってそのサイズ及び間隔を拡大したとしても、電子機器のメインボードに直接実装されることができる程度のサイズ及び間隔を有するものではないためである。

図５はファンイン半導体パッケージがインターポーザ基板上に実装されて最終的に電子機器のメインボードに実装された場合を概略的に示す断面図である。また、図６はファンイン半導体パッケージがインターポーザ基板に内蔵されて最終的に電子機器のメインボードに実装された場合を概略的に示す断面図である。

図面を参照すると、ファンイン半導体パッケージ２２００は、半導体チップ２２２０の接続パッド２２２２、即ち、Ｉ／Ｏ端子がインターポーザ基板２３０１を通じて再び再配線され、最終的にはインターポーザ基板２３０１上にファンイン半導体パッケージ２２００が実装された状態で電子機器のメインボード２５００に実装されることができる。このとき、半田ボール２２７０等はアンダーフィル樹脂２２８０等で固定されることができ、外側は成形材２２９０等でカバーされることができる。または、ファンイン半導体パッケージ２２００は、別のインターポーザ基板２３０２内に内蔵（Ｅｍｂｅｄｄｅｄ）されることもでき、内蔵された状態でインターポーザ基板２３０２によって半導体チップ２２２０の接続パッド２２２２、即ち、Ｉ／Ｏ端子が再び再配線され、最終的に電子機器のメインボード２５００に実装されることができる。

このように、ファンイン半導体パッケージは、電子機器のメインボードに直接実装されて用いられることが困難であるため、別のインターポーザ基板上に実装された後、再びパッケージング工程を経て、電子機器のメインボードに実装されたり、またはインターポーザ基板内に内蔵されたまま電子機器のメインボードに実装されたりして用いられている。

（ファンアウト半導体パッケージ）
図７はファンアウト半導体パッケージの概略的な形状を示す断面図である。

図面を参照すると、ファンアウト半導体パッケージ２１００は、例えば、半導体チップ２１２０の外側が封止材２１３０で保護され、半導体チップ２１２０の接続パッド２１２２が連結部材２１４０によって半導体チップ２１２０の外側まで再配線される。このとき、連結部材２１４０上にはパッシベーション層２１５０がさらに形成されることができ、パッシベーション層２１５０の開口部にはアンダーバンプ金属層２１６０がさらに形成されることができる。また、アンダーバンプ金属層２１６０上には半田ボール２１７０がさらに形成されることができる。半導体チップ２１２０は、本体２１２１、接続パッド２１２２、パッシベーション膜（図示せず）等を含む集積回路（ＩＣ）であることができる。連結部材２１４０は、絶縁層２１４１、絶縁層２１４１上に形成された再配線層２１４２、及び接続パッド２１２２と再配線層２１４２等を電気的に連結するビア２１４３を含むことができる。

このように、ファンアウト半導体パッケージは、半導体チップ上に形成された連結部材を通じて半導体チップの外側にまでＩ／Ｏ端子を再配線して配置させた形態である。上述したように、ファンイン半導体パッケージは、半導体チップのＩ／Ｏ端子をすべて半導体チップの内側に配置する必要がある。その結果、素子のサイズが小さくなるとボールのサイズ及びピッチを減らさなければならないため、標準化したボールレイアウトを用いることができない。これに対し、ファンアウト半導体パッケージは、このように半導体チップ上に形成された連結部材を通じて半導体チップの外側にまでＩ／Ｏ端子を再配線して配置させた形態であるため、半導体チップのサイズが小さくなっても、標準化したボールレイアウトをそのまま用いることができる。また、後述するように、別のインターポーザ基板がなくても、電子機器のメインボードに実装されることができる。

図８はファンアウト半導体パッケージが電子機器のメインボードに実装された形状を示す断面図である。

図面を参照すると、ファンアウト半導体パッケージ２１００は、半田ボール２１７０等を通じて電子機器のメインボード２５００に実装されることができる。即ち、上述したように、ファンアウト半導体パッケージ２１００は、半導体チップ２１２０上に、半導体チップ２１２０のサイズを超えてファンアウト領域まで接続パッド２１２２を再配線することができる連結部材２１４０が形成されるため、標準化したボールレイアウトをそのまま用いることができる。その結果、別のインターポーザ基板等がなくても、電子機器のメインボード２５００に実装されることができる。

このように、ファンアウト半導体パッケージは、別のインターポーザ基板がなくても、電子機器のメインボードに実装されることができることから、インターポーザ基板を用いるファンイン半導体パッケージに比べて厚さを薄く実現することができるため小型化及び薄型化が可能となる。また、熱特性及び電気的特性に優れ、モバイル製品に特に適する。また、印刷回路基板（ＰＣＢ）を利用する一般のＰＯＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）タイプよりもコンパクトに実現することができ、曲げ現象の発生による問題を解決することができる。

一方、ファンアウト半導体パッケージとは、このように半導体チップを電子機器のメインボード等に実装するとともに外部の衝撃から半導体チップを保護するためのパッケージ技術を意味するもので、スケールや用途等が異なり、ファンイン半導体パッケージが内蔵されるインターポーザ基板等の印刷回路基板（ＰＣＢ）とは異なる概念である。

以下では、半導体チップが封止される領域に再配線層が形成された第１連結部材を導入し、且つ再配線層の厚さによって生じる第２連結部材の絶縁距離の不均一を解消することができるファンアウト半導体パッケージについて図面を参照して説明する。

図９はファンアウト半導体パッケージの一例を概略的に示す断面図であり、図１０は図９のファンアウト半導体パッケージの概略的なＩ−Ｉ'線に沿った切断平面図である。

図面を参照すると、一例によるファンアウト半導体パッケージ１００Ａは、貫通孔１１０Ｈを有する第１連結部材１１０と、第１連結部材１１０の貫通孔１１０Ｈに配置され、接続パッド１２２が配置された活性面、及び活性面の反対側に配置された非活性面を有する半導体チップ１２０と、第１連結部材１１０及び半導体チップ１２０の非活性面の少なくとも一部を封止する封止材１３０と、第１連結部材１１０及び半導体チップ１２０の活性面上に配置され、接続パッド１２２と電気的に連結された再配線層１４２ａ、１４２ｂを含む第２連結部材１４０と、を含む。第１連結部材１１０は、第２連結部材１４０と接する第１絶縁層１１１ａと、第２連結部材１４０と接し、第１絶縁層１１１ａに埋め込まれた第１再配線層１１２ａと、第１絶縁層１１１ａの第１再配線層１１２ａが埋め込まれた側とは反対側の側面上に配置された第２再配線層１１２ｂと、第１絶縁層１１１ａ上に配置され、第２再配線層１１２ｂを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３再配線層１１２ｃと、を含む。第１〜第３の再配線層１１２ａ、１１２ｂ、１１２ｃは、接続パッド１２２と電気的に連結される。付加的に、一例によるファンアウト半導体パッケージ１００Ａは、第２連結部材１４０上に配置されたパッシベーション層１５０と、パッシベーション層１５０の開口部１５１上に配置されたアンダーバンプ金属層１６０と、アンダーバンプ金属層１６０上に配置された接続端子１７０と、を含む。

一般に、ファンアウト半導体パッケージは、半導体チップの周りを単にＥＭＣ（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ）等の封止材で封止して包む構造を採用しており、その下部に第２連結部材を形成して半導体チップの再配線を実現する。ところが、半導体チップの周りを単に封止材で封止して包む場合は、様々な原因によって発生する反り（ｗａｒｐａｇｅ）を制御することが難しく、半導体チップの固定に限界があり、さらに封止領域をルーティング領域として活用することが困難であるため、配線設計自由度が低下する。

これを改善させるための方案として、例えば、図３４に示すように、半導体チップが封止される領域に剛性に優れた絶縁層２１１'からなる第１連結部材２１０'を導入し、且つ第１連結部材２１０'に再配線層２１２ａ'、２１２ｂ'やビア２１３'等を形成することで、曲げ問題を改善させるとともにより広いルーティング領域を提供することを考えることができる。ところが、このような場合、第１連結部材２１０'の一側に形成された再配線層２１２ａ'の厚さによって段差Ｈが生じる。段差Ｈは第２連結部材２４０'の絶縁距離を不均一にするという問題点がある。通常、再配線層２１２ａ'の厚さによって生じる段差Ｈは少なくとも１０μｍ程度であるため、それによる絶縁距離の不均一は第２連結部材の最初のビア２４３ａ'の設計に大きな影響を与える要素となり得る。即ち、絶縁距離の不均一は、半導体チップ２２０'の接続パッド２２２'と連結されるビア２４３ａ'のファインピッチ（ｆｉｎｅ ｐｉｔｃｈ）化を難しくする要素となり得、その結果、第２連結部材２４０'の高密度配線設計が難しくなるという問題点がある。

これに対し、一例によるファンアウト半導体パッケージ１００Ａのように、第２連結部材１４０と接する第１連結部材１１０の再配線層１１２ａを第１絶縁層１１１ａ内に埋め込む場合、第１再配線層１１２ａの厚さによって生じる段差が最小化するため、第２連結部材１４０の絶縁距離が一定になる。即ち、第２連結部材１４０の再配線層１４２ａから第１絶縁層１１１ａの下面までの距離と、第２連結部材１４０の再配線層１４２ａから接続パッド１２２までの距離との差は、第１再配線層１１２ａの厚さより小さい。したがって、第２連結部材１４０の高密度配線設計が容易となるという長所がある。

以下、一例によるファンアウト半導体パッケージ１００Ａに含まれるそれぞれの構成についてより詳細に説明する。

第１連結部材１１０は、半導体チップ１２０の接続パッド１２２を再配線させる再配線層１１２ａ、１１２ｂを含むため、第２連結部材１４０の層数を減らすことができる。必要によっては、具体的な材料に応じてパッケージ１００Ａの剛性を維持することができ、封止材１３０の厚さの均一性の確保等の役割を果たすことができる。場合によっては、第１連結部材１１０によって一例によるファンアウト半導体パッケージ１００Ａがパッケージオンパッケージ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）の一部として用いられることができる。第１連結部材１１０は貫通孔１１０Ｈを有する。貫通孔１１０Ｈ内には、半導体チップ１２０が第１連結部材１１０と所定の距離離れるように配置される。半導体チップ１２０の側面の周りは第１連結部材１１０によって取り囲まれることができる。但し、これは一例に過ぎず、他の形態で多様に変形することができ、その形態に応じて、他の機能を行うことができる。

第１連結部材１１０は、第２連結部材１４０と接する第１絶縁層１１１ａと、第２連結部材１４０と接し、第１絶縁層１１１ａに埋め込まれた第１再配線層１１２ａと、第１絶縁層１１１ａの第１再配線層１１２ａが埋め込まれた側とは反対側の側面上に配置された第２再配線層１１２ｂと、第１絶縁層１１１ａ上に配置され、第２再配線層１１２ｂを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３再配線層１１２ｃと、を含む。第１〜第３再配線層１１２ａ、１１２ｂ、１１２ｃは接続パッド１２２と電気的に連結される。第１連結部材１１０は、第１及び第２絶縁層１１１ａ、１１１ｂをそれぞれ貫通し、第１及び第２再配線層１１２ａ、１１２ｂと第２及び第３再配線層１１２ｂ、１１２ｃをそれぞれ電気的に連結する第１及び第２ビア１１３ａ、１１３ｂを含む。第１再配線層１１２ａが埋め込まれるため、上述したように、第２連結部材１４０の絶縁層１４１ａの絶縁距離が実質的に一定になることができる。第１連結部材１１０が多くの数の再配線層１１２ａ、１１２ｂ、１１２ｃを含むため、第２連結部材１４０をさらに簡素化することができる。したがって、第２連結部材１４０の形成過程で発生する不良による歩留まりの低下を改善させることができる。

絶縁層１１１ａ、１１１ｂの材料は特に限定されない。例えば、絶縁物質が用いられることができる。このとき、絶縁物質としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、またはこれら樹脂が無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）等の芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）等が用いられることができる。必要によっては、感光性絶縁（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ：ＰＩＤ）樹脂を用いることもできる。第１絶縁層１１１ａ及び第２絶縁層１１１ｂは、互いに同一の絶縁物質を含むことができ、その境界が不明確であってよいが、これに限定されるものではない。

再配線層１１２ａ、１１２ｂ、１１２ｃは半導体チップ１２０の接続パッド１２２を再配線する役割を果たす。形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金等の導電性物質を用いることができる。再配線層１１２ａ、１１２ｂ、１１２ｃは、該層の設計デザインによって様々な機能を行うことができる。例えば、グランド（Ｇｒｏｕｎｄ：ＧＮＤ）パターン、パワー（Ｐｏｗｅｒ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターン等を含むことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターン等を除いた各種の信号、例えば、データ信号等を含む。また、ビアパッドや接続端子パッド等を含む。これに制限されないが、一例として、再配線層１１２ａ、１１２ｂ、１１２ｃはすべてグランドパターンを含むことができる。この場合、第２連結部材１４０の再配線層１４２ａ、１４２ｂにグランドパターンを最小化して形成することができるため、配線設計自由度が向上することができる。

再配線層１１２ａ、１１２ｂ、１１２ｃのうち、封止材１３０に形成された開口部１３１に露出した一部の再配線層１１２ｃには、必要に応じて表面処理層（図示せず）がさらに形成されることができる。表面処理層（図示せず）は、公知のものであれば特に限定されるものではなく、例えば、電解金めっき、無電解金めっき、ＯＳＰまたは無電解スズめっき、無電解銀めっき、無電解ニッケルめっき／置換金めっき、ＤＩＧめっき、ＨＡＳＬ等によって形成されることができる。

ビア１１３ａ、１１３ｂは、互いに異なる層に形成された再配線層１１２ａ、１１２ｂ、１１２ｃを電気的に連結させ、その結果、第１連結部材１１０内に電気的経路を形成させる。ビア１１３ａ、１１３ｂも、形成物質として導電性物質を用いることができる。ビア１１３ａ、１１３ｂは、図１１に示すように、導電性物質で完全に充填されたものであってよく、または導電性物質がビア孔の壁面に沿って形成されたものであってもよい。また、テーパー状だけでなく、円筒状等の公知のすべての形状が適用されることができる。一方、後の工程から分かるように、第１ビア１１３ａのための孔を形成する際に、第１再配線層１１２ａの一部のパッドがストッパー（ｓｔｏｐｐｅｒ）の役割を果たすことができ、第２ビア１１３ｂのための孔を形成する際に、第２再配線層１１２ｂの一部のパッドがストッパー（ｓｔｏｐｐｅｒ）の役割を果たすことができるため、ビア１１３ａ、１１３ｂは、上面の幅が下面の幅より大きなテーパー状であることが工程上有利であり得る。この場合、第１ビア１１３ａは第２再配線層１１２ｂの一部、第２ビア１１３ｂは第３の再配線層１１２ｃの一部とそれぞれ一体化することができる。

半導体チップ１２０は、数十〜数百万以上の素子が一つのチップ内に集積化した集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）であってよい。集積回路は、例えば、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラ等のアプリケーションプロセッサチップであってよいが、これに限定されるものではない。半導体チップ１２０は、活性ウェハを基盤に形成されることができる。この場合、本体１２１を成す母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）等が用いられることができる。本体１２１には様々な回路が形成されることができる。接続パッド１２２は、半導体チップ１２０を他の構成要素と電気的に連結させるためのもので、形成物質としては、アルミニウム（Ａｌ）等の導電性物質を特に制限なく用いることができる。また、本体１２１上には接続パッド１２２を露出させるパッシベーション膜１２３が形成されることができる。パッシベーション膜１２３は、酸化膜または窒化膜等であってよく、または酸化膜と窒化膜の二重層であってもよい。パッシベーション膜１２３を通じて接続パッド１２２の下面は封止材１３０の下面と段差を有することができる。その結果、封止材１３０が接続パッド１２２の下面にブリージングすることをある程度防ぐことができる。また、その他の必要な位置に絶縁膜（図示せず）等がさらに配置されることもできる。

半導体チップ１２０の非活性面は、第１連結部材１１０の第３再配線層１１２ｃの上面より下に位置することができる。例えば、半導体チップ１２０の非活性面は、第１連結部材１１０の第２絶縁層１１１ｂの上面より下に位置することができる。半導体チップ１２０の非活性面と、第１連結部材１１０の第３再配線層１１２ｃの上面との高さの差は２μｍ以上、例えば、５μｍ以上であることができる。このとき、半導体チップ１２０の非活性面の角で発生するクラックを効果的に防止することができる。また、封止材１３０を適用する場合における半導体チップ１２０の非活性面上の絶縁距離の偏差を最小化することができる。

第１連結部材１１０の第２再配線層１１２ｂは、半導体チップ１２０の活性面と非活性面との間に位置することができる。第１連結部材１１０は、半導体チップ１２０の厚さに対応する厚さで形成されることができる。これにより、第１連結部材１１０の内部に形成された第２再配線層１１２ｂは、半導体チップ１２０の活性面と非活性面との間のレベルに配置されることができる。

封止材１３０は、第１連結部材１１０及び／または半導体チップ１２０を保護することができる。封止形態は、特に限定されず、第１連結部材１１０及び／または半導体チップ１２０の少なくとも一部を包む形態であれば構わない。例えば、封止材１３０は、第１連結部材１１０及び／または半導体チップ１２０の非活性面を覆うことができ、貫通孔１１０Ｈの壁面と半導体チップ１２０の側面との間の空間を満たすことができる。また、封止材１３０は、半導体チップ１２０のパッシベーション膜１２３と第２連結部材１４０との間の空間の少なくとも一部を満たすこともできる。一方、封止材１３０が貫通孔１１０Ｈを満たすことにより、具体的な物質によって接着剤の役割を果たすとともに座屈（ｂｕｃｋｌｉｎｇ）を減少させることができる。

封止材１３０の具体的な物質は特に限定されない。例えば、絶縁物質が用いられることができる。このとき、絶縁物質としては、同様にエポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、またはこれら樹脂に無機フィラーのような補強材が含まれた樹脂、例えば、ＡＢＦ、ＦＲ−４、ＢＴ、ＰＩＤ樹脂等が用いられることができる。また、ＥＭＣ等の公知の成形物質を用いることもできることはもちろんである。必要によっては、熱硬化性樹脂または熱可塑性樹脂が無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）等の芯材に含浸された樹脂を用いることもできる。

封止材１３０は、複数の物質からなる複数の層で構成されることができる。例えば、貫通孔１１０Ｈ内の空間を第１封止材で満たし、その後、第１連結部材１１０及び半導体チップ１２０を第２封止材で覆うことができる。または、第１封止材を用いて貫通孔１１０Ｈ内の空間を満たすとともに、所定の厚さで第１連結部材１１０及び半導体チップ１２０を覆い、その後、第１封止材上に第２封止材を所定の厚さで再び覆う形態で使用することもできる。この他にも様々な形態で応用することができる。

封止材１３０には、電磁波遮断のために必要に応じて導電性粒子が含まれることができる。導電性粒子は、電磁波遮断が可能なものであればいかなるものも用いることができ、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、半田（ｓｏｌｄｅｒ）等で形成されることができるが、これは一例に過ぎず、特にこれに限定されるものではない。

第２連結部材１４０は、半導体チップ１２０の接続パッド１２２を再配線するための構成である。第２連結部材１４０を通じて様々な機能を有する数十〜数百の接続パッド１２２が再配線されることができ、後述する接続端子１７０を通じてその機能に適するように外部と物理的及び／または電気的に連結されることができる。第２連結部材１４０は、絶縁層１４１ａ、１４１ｂと、絶縁層１４１ａ、１４１ｂ上に配置された再配線層１４２ａ、１４２ｂと、絶縁層１４１ａ、１４１ｂを貫通し、再配線層１４２ａ、１４２ｂを連結するビア１４３ａ、１４３ｂと、を含む。一例によるファンアウト半導体パッケージ１００Ａでは、第２連結部材１４０が複数の再配線層１４２ａ、１４２ｂで構成されるが、これに限定されるものではなく、単一の層で構成されることもできる。また、これと異なる層数を有することができることはもちろんである。

絶縁層１４１ａ、１４１ｂの物質としては絶縁物質が用いられることができる。このとき、絶縁物質としては、上述のような絶縁物質の他にも、ＰＩＤ樹脂のような感光性絶縁物質を用いることもできる。この場合、絶縁層１４１ａ、１４１ｂをより薄く形成することができ、より容易にビア１４３ａ、１４３ｂのファインピッチを達成することができる。絶縁層１４１ａ、１４１ｂの物質は、互いに同一であってよく、必要によっては、互いに異なってもよい。絶縁層１４１ａ、１４１ｂは工程によって一体化してその境界が不明確であり得る。

再配線層１４２ａ、１４２ｂは実質的に接続パッド１２２を再配線する役割を果たす。形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金等の導電性物質を用いることができる。再配線層１４２ａ、１４２ｂは、該層の設計デザインに応じて様々な機能を行うことができる。例えば、グランド（Ｇｒｏｕｎｄ：ＧＮＤ）パターン、パワー（Ｐｏｗｅｒ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターン等を含む。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターン等を除いた各種の信号、例えば、データ信号等を含む。また、ビアパッドや接続端子パッド等を含む。

再配線層１４２ａ、１４２ｂのうち、一部露出した再配線層１４２ｂには、必要に応じて表面処理層（図示せず）がさらに形成されることができる。表面処理層（図示せず）は、当該技術分野に公知のものであれば特に限定されるものではなく、例えば、電解金めっき、無電解金めっき、ＯＳＰまたは無電解スズめっき、無電解銀めっき、無電解ニッケルめっき／置換金めっき、ＤＩＧめっき、ＨＡＳＬ等によって形成されることができる。

ビア１４３ａ、１４３ｂは、互いに異なる層に形成された再配線層１４２ａ、１４２ｂや接続パッド１２２等を電気的に連結させ、その結果、パッケージ１００Ａ内に電気的経路を形成させる。ビア１４３ａ、１４３ｂも、形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金等の導電性物質を用いることができる。ビア１４３ａ、１４３ｂは、導電性物質で完全に充填されたものであってよく、または導電性物質がビア孔の壁面に沿って形成されたものであってもよい。また、その形状がテーパー状、円筒状等の当該技術分野に公知のすべての形状が適用されることができる。

第１連結部材１１０の再配線層１１２ａ、１１２ｂ、１１２ｃの厚さは、第２連結部材１４０の再配線層１４２ａ、１４２ｂの厚さよりも厚ければよい。第１連結部材１１０は、半導体チップ１２０の厚さ以上の厚さを有することができるため、これに形成される再配線層１１２ａ、１１２ｂ、１１２ｃも、そのスケールに合わせてより大きなサイズで形成することができる。これに対し、第２連結部材１４０の再配線層１４２ａ、１４２ｂは、第２連結部材１４０の薄型化のために、第１連結部材１１０の再配線層１１２ａ、１１２ｂ、１１２ｃに比べて相対的に小さく形成することができる。

パッシベーション層１５０は、第２連結部材１４０を外部からの物理的及び化学的損傷等から保護するための付加的な構成である。パッシベーション層１５０は、第２連結部材１４０の再配線層１４２ａ、１４２ｂのうちの一部の再配線層１４２ｂの少なくとも一部を露出させる開口部１５１を有することができる。開口部１５１は、再配線層１４２ｂの一面を完全にまたは一部だけ露出させることができる。また、パッシベーション層１５０の物質としては、特に限定されず、例えば、感光性絶縁樹脂のような感光性絶縁物質を用いてもよく、半田レジストを用いてもよい。または、芯材は含まないがフィラーは含む絶縁樹脂、例えば、無機フィラー及びエポキシ樹脂を含むＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）等を用いることができる。

アンダーバンプ金属層１６０は、接続端子１７０との接続信頼性を向上させてボードレベル信頼性を改善させるための付加的な構成である。アンダーバンプ金属層１６０は、パッシベーション層１５０の開口部１５１内の壁面及び露出した第２連結部材１４０の再配線層１４２ｂ上に配置されることができる。アンダーバンプ金属層１６０は、公知の導電性物質、即ち、金属を用いて公知の金属化（Ｍｅｔａｌｌｉｚａｔｉｏｎ）方法で形成することができる。

接続端子１７０は、ファンアウト半導体パッケージ１００Ａを外部と物理的及び／または電気的に連結させるための付加的な構成である。例えば、ファンアウト半導体パッケージ１００Ａは、接続端子１７０を通じて電子機器のメインボードに実装されることができる。接続端子１７０は、半田（ｓｏｌｄｅｒ）等で形成されることができるが、これは一例に過ぎず、材質が特にこれに限定されるものではない。接続端子１７０は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）等であってよい。接続端子１７０は多重層または単一層で形成されることができる。多重層で形成される場合は銅ピラー（Ｃｕ ｐｉｌｌａｒ）及び半田を含むことができ、単一層で形成される場合はスズ−銀半田または銅を含むことができるが、これも一例に過ぎず、これに限定されるものではない。接続端子１７０の個数、間隔、配置形態等は、特に限定されず、通常の技術者にとって設計事項に応じて十分に変形可能である。例えば、接続端子１７０の数は、半導体チップ１２０の接続パッド１２２の数によって数十〜数千個であってよいが、これに限定されるものではなく、それ以上またはそれ以下の数を有してもよい。

接続端子１７０のうち少なくとも一つは、ファンアウト（ｆａｎ−ｏｕｔ）領域に配置される。ファンアウト（ｆａｎ−ｏｕｔ）領域とは半導体チップ１２０が配置された領域を外れる領域を意味する。即ち、一例によるファンアウト半導体パッケージ１００Ａはファンアウト（ｆａｎ−ｏｕｔ）パッケージである。ファンアウト（ｆａｎ−ｏｕｔ）パッケージは、ファンイン（ｆａｎ−ｉｎ）パッケージに比べて信頼性に優れ、複数のＩ／Ｏ端子の実現が可能であり、３Ｄ相互接続（３Ｄ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）が容易である。また、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）パッケージ等と比較して別途の基板がなくても電子機器への実装が可能であるため、パッケージの厚さを薄く製造することができ、価格競争力にも優れる。

図示していないが、必要によっては、第１連結部材１１０の貫通孔１１０Ｈ内に複数の半導体チップ（図示せず）が配置されることができる。または、第１連結部材１１０の貫通孔１１０Ｈが複数個（図示せず）であり、それぞれの貫通孔内に半導体チップ（図示せず）が配置されることもできる。また、半導体チップの他に別途の受動部品（図示せず）、例えば、コンデンサ、インダクタ等がともに貫通孔１１０Ｈ内に封止されることができる。なお、パッシベーション層１５０上に表面実装部品（図示せず）が実装されることもできる。

図１２ａ〜図１２ｄは図３のファンアウト半導体パッケージの概略的な製造工程の一例を示す図面である。

図１２ａを参照すると、先ずキャリアフィルム３０１を設ける。キャリアフィルム３０１の一面または両面には金属膜３０２、３０３が形成されることができる。金属膜３０２、３０３の間の接合面には、後の分離工程で分離が容易となるように表面処理されていてよい。または、金属膜３０２、３０３の間に離型層（Ｒｅｌｅａｓｅ ｌａｙｅｒ）を備えて後の工程で分離を容易にすることもできる。キャリアフィルム３０１は、公知の絶縁基板であってよく、その材質はいかなるものであっても構わない。金属膜３０２、３０３は、通常銅箔（Ｃｕ ｆｏｉｌ）であってもよいが、これに限定されるものではなく、他の導電性物質からなる薄い薄膜であってもよい。次に、ドライフィルム３０４を用いて第１再配線層１１２ａの形成のためのパターニングを行う。これは、公知のフォトリソグラフィー法を用いて形成することができる。ドライフィルム３０４は、感光性材料からなる公知のドライフィルムであってよい。その後、ドライフィルム３０４のパターニングされた空間を導電性物質で満たして再配線層１１２ａを形成する。めっき工程を行うことができ、このとき、金属膜３０３はシード層の役割を果たすことができる。めっき工程としては、電解めっきまたは無電解めっき等を用いることができる。より具体的には、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）、サブトラクティブ（Ｓｕｂｔｒａｃｔｉｖｅ）、アディティブ（Ａｄｄｉｔｉｖｅ）、ＳＡＰ（Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）、ＭＳＡＰ（Ｍｏｄｉｆｉｅｄ Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）等の方法を用いることができるが、これに限定されるものではない。続いて、ドライフィルム３０４を除去する。これは、公知の方法、例えば、エッチング工程等を用いることができる。

次に、図１２ｂを参照すると、金属膜３０３上に再配線層１１２ａの少なくとも一部を埋め込む第１絶縁層１１１ａを形成する。その後、第１絶縁層１１１ａを貫通する第１ビア１１３ａを形成する。また、第１絶縁層１１１ａ上に第２再配線層１１２ｂを形成する。第１絶縁層１１１ａは、その前駆体を公知のラミネーション方法でラミネーションしてから硬化する方法、または公知の塗布方法で前駆体物質を塗布してから硬化する方法等で形成することができる。第１ビア１１３ａ及び第２再配線層１１２ｂは、フォトリソグラフィー法、機械ドリル及び／またはレーザードリル等を用いて第１絶縁層１１１ａにビア孔を形成した後、ドライフィルム等でパターニングし、めっき工程等でビア孔及びパターニングされた空間を満たす方法で形成することができる。続いて、第１絶縁層１１１ａ上に第２再配線層１１２ｂを覆う第２絶縁層１１１ｂを形成する。その後、第２絶縁層１１１ｂを貫通する第２ビア１１３ｂを形成する。また、第２絶縁層１１１ｂ上に第３再配線層１１２ｃを形成する。これらの形成方法は上述の通りである。次に、キャリアフィルム３０１を剥離する。このとき、剥離は、金属膜３０２、３０３が分離されるものであってよい。分離にはブレードが用いられることができるが、これに限定されず、公知のすべての方法が用いられることができる。一方、一連の過程はキャリアフィルム３０１の剥離前に第１連結部材１１０を形成すると説明したが、これに限定されるものではなく、キャリアフィルム３０１を先に剥離した後、上述の工程によって第１連結部材１１０を形成してもよいことはもちろんである。即ち、順序が必ずしも説明した順序に限定されるものではない。

次に、図１２ｃを参照すると、残っている金属膜３０３を公知のエッチング方法等で除去し、且つ第１連結部材１１０に貫通孔１１０Ｈを形成する。貫通孔１１０Ｈは、機械ドリル及び／またはレーザードリルで形成することができる。但し、これに限定されるものではなく、研磨用粒子を用いるサンドブラスト法、プラズマを用いたドライエッチング法等によって行われることもできる。機械ドリル及び／またはレーザードリルを用いて形成した場合は、過マンガン酸塩法等のデスミア処理を行って貫通孔１１０Ｈ内の樹脂スミアを除去する。その後、第１連結部材１１０の一側に粘着フィルム３０５を付着する。粘着フィルム３０５は、第１連結部材１１０を固定することができるものであればいかなるものも使用でき、これに制限されないが、一例として、公知のテープ等が用いられることができる。公知のテープの例としては、熱処理によって付着力が弱くなる熱処理硬化性接着テープ、紫外線の照射によって付着力が弱くなる紫外線硬化性接着テープ等を挙げることができる。続いて、第１連結部材１１０の貫通孔１１０Ｈ内に半導体チップ１２０を配置する。例えば、貫通孔１１０Ｈ内の粘着フィルム３０５上に半導体チップ１２０を付着する方法でこれを配置する。半導体チップ１２０は、接続パッド１２２が粘着フィルム３０５上に付着されるようにフェイス・ダウン（ｆａｃｅ−ｄｏｗｎ）の形態で配置する。

次に、図１２ｄを参照すると、封止材１３０を用いて半導体チップ１２０を封止する。封止材１３０は、第１連結部材１１０及び半導体チップ１２０の非活性面を少なくとも封止し、貫通孔１１０Ｈ内の空間を満たす。封止材１３０は、公知の方法で形成されることができ、例えば、封止材１３０の前駆体をラミネーションしてから硬化して形成することができる。または、粘着フィルム３０５上に半導体チップ１２０を封止できるように封止材１３０を塗布してから硬化して形成することもできる。硬化によって半導体チップ１２０は固定されるようになる。ラミネーション方法としては、例えば、高温で一定の時間加圧してから減圧して室温まで冷やすホットプレスを行った後、コールドプレスで冷やして作業ツールを分離する方法等が用いられることができる。塗布方法としては、例えば、スキージでインクを塗布するスクリーン印刷法、インクを霧化して塗布する方式のスプレー印刷法等を用いることができる。その後、粘着フィルム３０５を剥離する。剥離方法は、特に制限されず、公知の方法で行うことができる。例えば、粘着フィルム３０５として熱処理によって付着力が弱くなる熱処理硬化性接着テープ、紫外線の照射によって付着力が弱くなる紫外線硬化性接着テープ等を用いた場合は、粘着フィルム３０５を熱処理して付着力を弱くした後に行ってもよく、または粘着フィルム３０５に紫外線を照射して付着力を弱くした後に行ってもよい。続いて、粘着フィルム３０５を除去した第１連結部材及び半導体チップ１２０の活性面上に第２連結部材１４０を形成する。第２連結部材１４０は、絶縁層１４１ａ、１４１ｂを順に形成し、且つそれぞれの絶縁層１４１ａ、１４１ｂを形成した後、該層にそれぞれ再配線層１４２ａ、１４２ｂ及びビア１４３ａ、１４３ｂを形成することにより形成することができる。必要によっては、第２連結部材１４０上にパッシベーション層１５０を形成する。パッシベーション層１５０は、同様にパッシベーション層１５０の前駆体をラミネーションしてから硬化させる方法や、パッシベーション層１５０の形成物質を塗布してから硬化させる方法等を通じて形成することができる。パッシベーション層１５０には、第２連結部材１４０の再配線層１４２ｂのうち少なくとも一部が露出するように開口部（符号図示せず）を形成することができ、その上に公知の金属化方法でアンダーバンプ金属層１６０を形成することもできる。必要によっては、アンダーバンプ金属層１６０上に接続端子１７０を形成する。接続端子１７０の形成方法は、特に限定されず、その構造または形態に応じて当該技術分野によく知られている公知の方法によって形成することができる。接続端子１７０は、リフロー（ｒｅｆｌｏｗ）によって固定されることができ、固定力を強化させるために、接続端子１７０の一部はパッシベーション層１５０に埋め込まれ、残りの部分は外部に露出するようにすることにより、信頼度を向上させることができる。

一方、一連の過程は大量生産が容易になるように大容量サイズのキャリアフィルム３０１を設けた後、複数のファンアウト半導体パッケージ１００Ａを製造し、その後、ソーイング（Ｓａｗｉｎｇ）工程を通じて個別的なファンアウト半導体パッケージ１００Ａとしてシンギュレーションするものであってもよい。この場合、生産性に優れるという長所がある。

図１３は図９のファンアウト半導体パッケージの変形例を概略的に示す断面図であり、図１４は図１３のファンアウト半導体パッケージの概略的なＩＩ−ＩＩ'線に沿った切断平面図である。

図面を参照すると、変形例によるファンアウト半導体パッケージ１００Ｂでは、第１連結部材１１０の貫通孔１１０Ｈの壁面に金属層１１４が配置される。金属層１１４は、半導体チップ１２０で発生する熱を効果的に分散させる役割を果たす。また、金属層１１４は、電磁波遮蔽防止の役割も果たすことができる。なお、金属層１１４は、第１連結部材１１０の他の再配線層１１２ａ、１１２ｂ、１１２ｃのグランドパターンと連結されてグランドとして活用することもできる。金属層１１４は、壁面の全体に配置されることもでき、特定の形状にパターニングされて配置されることもできる。金属層１１４は、上述したような導電性物質、即ち、金属物質を含むことができる。

その他、他の構成または製造方法は、一例によるファンアウト半導体パッケージ１００Ａで説明したものと実質的に同一であるため省略する。

図１５は図９のファンアウト半導体パッケージの変形例を概略的に示す断面図であり、図１６は図１５のファンアウト半導体パッケージの概略的なＩＩＩ−ＩＩＩ'線に沿った切断平面図である。

図面を参照すると、変形例によるファンアウト半導体パッケージ１００Ｃでは、貫通孔１１０Ｈ内に別の第１受動部品１２４が配置される。また、パッシベーション層１５０の表面上に別の第２受動部品１２６が配置される。第１受動部品１２４は、高容量キャパシタ、例えば、ＭＬＣＣであってよいが、これに限定されるものではない。第２受動部品１２６は、低容量キャパシタ、例えば、Ｓｉ系のキャパシタであってよいが、これに限定されるものではない。これらは、同一のパワーラインに連結されることができる。これにより、半導体チップ１２０と電気的に連結されて電源供給効率を向上させることができる。

その他、他の構成または製造方法は、一例によるファンアウト半導体パッケージ１００Ａで説明したものと実質的に同一であるため省略する。

図１７は図９のファンアウト半導体パッケージの変形例を概略的に示す断面図であり、図１８は図１７のファンアウト半導体パッケージの概略的なＩＶ−ＩＶ'線に沿った切断平面図である。

図面を参照すると、変形例によるファンアウト半導体パッケージ１００Ｄでは、第１連結部材が一つ以上の連結ユニット１１０Ａ〜１１０Ｅで構成される。それぞれの連結ユニット１１０Ａ〜１１０Ｅは半導体チップ１２０の周りに配置される。それぞれの接続ユニット１００Ａ〜１００Ｅは、第１絶縁層１１１ａ−１、１１１ａ−２等と、第２連結部材１４０と接し、第１絶縁層１１１ａ−１、１１１ａ−２等に埋め込まれた第１再配線層１１２ａ−１、１１２ａ−２等と、第１絶縁層１１１ａ−１、１１１ａ−２等の第１再配線層１１２ａ−１、１１２ａ−２等が埋め込まれた側とは反対側の側面上に配置された第２再配線層１１２ｂ−１、１１２ｂ−２等と、第１絶縁層１１１ａ−１、１１１ａ−２等上に配置され、第２再配線層１１２ｂ−１、１１２ｂ−２等を覆う第２絶縁層１１１ｂ−１、１１１ｂ−２等と、第２絶縁層１１１ｂ−１、１１１ｂ−２等上に配置された第３再配線層１１２ｃ−１、１１２ｃ−２等と、を含む。接続ユニット１００Ａ〜１００Ｅのそれぞれの第１〜第３再配線層１１２ａ−１、１１２ａ−２、１１２ｂ−１、１１２ｂ−２、１１２ｃ−１、１１２ｃ−２等は、接続パッド１２２と電気的に連結される。封止材１３０は、それぞれの接続ユニット１００Ａ〜１００Ｅ及び半導体チップ１２０の非活性面の少なくとも一部を封止する。封止材１３０は、それぞれの接続ユニット１００Ａ〜１００Ｅの側面をすべて封止する。その結果、それぞれの接続ユニット１００Ａ〜１００Ｅの側面は外部に露出しない。

その他、他の構成または製造方法は、一例によるファンアウト半導体パッケージ１００Ａで説明したものと実質的に同一であるため省略する。

図１９は図９のファンアウト半導体パッケージの変形例を概略的に示す断面図である。

図面を参照すると、変形例によるファンアウト半導体パッケージ１００Ｅでは、封止材１３０上に、封止材１３０を貫通するビア１８３を通じて第１連結部材１１０の第３再配線層１１２ｃと電気的に連結された再配線層１８２が配置される。また、封止材１３０上に、再配線層１８２の一部を露出させる開口部（符号図示せず）を有するパッシベーション層１８０が配置される。開口部（符号図示せず）上には別の表面実装部品１８１、１８６が配置されて再配線層１８２と電気的に連結される。表面実装部品１８１、１８６は、その種類に応じて再配線層１８２と直接連結されてもよく、半田（符号図示せず）等を通じて連結されてもよく、またはアンダーバンプ金属層１８４及び接続端子１８５を通じて連結されてもよい。表面実装部品１８１、１８６は、多様な種類の受動部品であってもよく、または多様な種類の集積回路であってもよい。

その他、他の構成または製造方法は、一例によるファンアウト半導体パッケージ１００Ａで説明したものと実質的に同一であるため省略する。

図２０は図９のファンアウト半導体パッケージの変形例を概略的に示す断面図である。

図面を参照すると、変形例によるファンアウト半導体パッケージ１００Ｆでは、封止材１３０上にメモリチップパッケージ１８７が積層される。メモリチップパッケージ１８７は、封止材１３０に配置され、且つ第１連結部材１１０の第３配線層１１２ｃの一部を露出させる開口部１３１に形成されたアンダーバンプ金属層１８４、及びアンダーバンプ金属層１８４上に形成された接続端子１８５を通じて第１連結部材１１０の第３再配線層１１２ｃと電気的に連結される。メモリチップパッケージ１８７は、揮発性メモリ（例えば、ＤＲＡＭ）、非揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ等のメモリチップを含むものであってもよい。

その他、他の構成または製造方法は、一例によるファンアウト半導体パッケージ１００Ａで説明したものと実質的に同一であるため省略する。

図２１は図９のファンアウト半導体パッケージの変形例を概略的に示す断面図である。

図面を参照すると、変形例によるファンアウト半導体パッケージ１００Ｇでは、第１再配線層１１２ａが第１絶縁層の内部にリセスされる。これにより、第１絶縁層１１１ａの下面と第１再配線層１１２ａの下面との間に段差を有するようになる。その結果、封止材１３０を形成する際に、封止材１３０の形成物質がブリージングし、第１再配線層１１２ａを汚染させることを防止することができる。一方、このように第１再配線層１１２ａが第１絶縁層１１１ａの内部にリセスされるため、第１連結部材１１０の第１再配線層１１２ａの下面は、半導体チップ１２０の接続パッド１２２の下面より上側に位置することができる。また、第２連結部材１４０の再配線層１４２ａと第１連結部材１１０の第１再配線層１１２ａとの間の距離は、第２連結部材１４０の再配線層１４２ａと半導体チップ１２０の接続パッド１２２との間の距離よりも大きければよい。

その他、他の構成または製造方法は、一例によるファンアウト半導体パッケージ１００Ａで説明したものと実質的に同一であるため省略する。

図２２は図９のファンアウト半導体パッケージの変形例を概略的に示す断面図である。

図面を参照すると、変形例によるファン−アウト半導体パッケージ１００Ｈでは、第１接続部材１１０が、第２絶縁層１１１ｂ上に配置され、第３再配線層１１２ｃを覆う第３絶縁層１１１ｃと、第３絶縁層１１１ｃ上に配置された第４再配線層１１２ｄと、をさらに含む。即ち、第１接続部材１１０がより多くの数の再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄを有することができる。その結果、第２接続部材１４０をさらに最小化することができる。したがって、上述したように、工程の歩留まり等をより向上させることができる。

その他、他の構成または製造方法は、一例によるファンアウト半導体パッケージ１００Ａで説明したものと実質的に同一であるため省略する。

図２３はファンアウト半導体パッケージの他の一例を概略的に示す断面図であり、図２４は図２３のファンアウト半導体パッケージの概略的なＶ−Ｖ'線に沿った切断平面図である。

図面を参照すると、他の一例によるファンアウト半導体パッケージ２００Ａは、貫通孔２１０Ｈを有する第１連結部材２１０と、第１連結部材２１０の貫通孔２１０Ｈに配置され、接続パッド２２２が配置された活性面、及び活性面の反対側に配置された非活性面を有する半導体チップ２２０と、第１連結部材２１０及び半導体チップ２２０の非活性面の少なくとも一部を封止する封止材２３０と、第１連結部材２１０及び半導体チップ２２０の活性面上に配置され、接続パッド２２２と電気的に連結された再配線層２４２ａ、２４２ｂを含む第２連結部材２４０と、を含む。第１連結部材２１０は、第２連結部材２４０と接する絶縁層２１１と、第２連結部材２４０と接し、絶縁層２１１に埋め込まれた第１再配線層２１２ａと、絶縁層２１１の第１再配線層２１２ａが埋め込まれた側とは反対側の側面上に配置された第２再配線層２１２ｂと、を含む。第１連結部材２１０は、絶縁層２１１を貫通し、第１及び第２再配線層２１２ａ、１１２ｂを電気的に連結するビア２１３を含む。第１及び第２再配線層２１２ａ、２１２ｂは接続パッド２２２と電気的に連結される。付加的に、他の一例によるファンアウト半導体パッケージ２００Ａは、第２連結部材２４０上に配置されたパッシベーション層２５０と、パッシベーション層２５０の開口部２５１上に配置されたアンダーバンプ金属層２６０と、アンダーバンプ金属層２６０上に配置された接続端子２７０と、を含む。

他の一例によるファンアウト半導体パッケージ２００Ａのように、第２連結部材２４０と接する第１連結部材２１０の第１再配線層２１２ａを絶縁層２１１内に埋め込む場合、第１再配線層２１２ａの厚さによって生じる段差が最小化するため、第２連結部材２４０の絶縁距離が一定になる。即ち、第２連結部材２４０の再配線層２４２ａから絶縁層２１１の下面までの距離と、第２連結部材２４０の再配線層２４２ａから接続パッド２２２までの距離との差は、第１再配線層２１２ａの厚さより小さい。したがって、第２連結部材２４０の高密度配線設計が容易となるという長所がある。

以下、他の一例によるファンアウト半導体パッケージ２００Ａに含まれるそれぞれの構成についてより詳細に説明する。

第１連結部材２１０は、半導体チップ２２０の接続パッド２２２を再配線させる再配線層２１２ａ、２１２ｂを含むため、第２連結部材２４０の層数を減らすことができる。必要によっては、具体的な材料に応じてパッケージ２００Ａの剛性を維持することができ、封止材２３０の厚さの均一性の確保等の役割を果たすことができる。また、第１連結部材２１０は貫通孔２１０Ｈを有する。貫通孔２１０Ｈ内には、半導体チップ２２０が第１連結部材２１０と所定の距離離れるように配置される。半導体チップ２２０の側面の周りは第１連結部材２１０によって取り囲まれることができる。但し、これは一例に過ぎず、他の形態で多様に変形することができ、その形態に応じて、他の機能を行うことができる。

絶縁層２１１の材料は特に限定されない。例えば、絶縁物質が用いられることができる。このとき、絶縁物質としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、またはこれら樹脂が無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）等の芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）等が用いられることができる。必要によっては、感光性絶縁（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ：ＰＩＤ）樹脂を用いることもできる。

再配線層２１２ａ、２１２ｂは半導体チップ２２０の接続パッド２２２を再配線する役割を果たす。形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金等の導電性物質を用いることができる。再配線層２１２ａ、２１２ｂは、該層の設計デザインによって様々な機能を行うことができる。例えば、グランド（Ｇｒｏｕｎｄ：ＧＮＤ）パターン、パワー（Ｐｏｗｅｒ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターン等を含むことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターン等を除いた各種の信号、例えば、データ信号等を含む。また、ビアパッドや接続端子パッド等を含む。これに制限されないが、一例として、再配線層２１２ａ、２１２ｂはすべてグランドパターンを含むことができる。この場合、第２連結部材２４０の再配線層２４２ａ、２４２ｂにグランドパターンを最小化して形成することができるため、配線設計自由度が向上することができる。

再配線層２１２ａ、２１２ｂのうち、封止材２３０に形成された開口部２３１に露出した一部の再配線層２１２ｂには、必要に応じて表面処理層（図示せず）がさらに形成されることができる。表面処理層（図示せず）は、公知のものであれば特に限定されるものではなく、例えば、電解金めっき、無電解金めっき、ＯＳＰまたは無電解スズめっき、無電解銀めっき、無電解ニッケルめっき／置換金めっき、ＤＩＧめっき、ＨＡＳＬ等によって形成されることができる。

ビア２１３は、互いに異なる層に形成された再配線層２１２ａ、２１２ｂを電気的に連結させ、その結果、第１連結部材２１０内に電気的経路を形成させる。ビア２１３も、形成物質としては導電性物質を用いることができる。ビア２１３は、図２５に示されたように、導電性物質で完全に充填されたものであってよく、または導電性物質がビア孔の壁面に沿って形成されたものであってもよい。また、その形状がテーパー状だけでなく、円筒状等の公知のすべての形状が適用されることができる。一方、後の工程から分かるように、ビア２１３のための孔を形成する際に、第１再配線層２１２ａの一部のパッドがストッパー（ｓｔｏｐｐｅｒ）の役割を果たすことができるため、ビア２１３は上面の幅が下面の幅より大きなテーパー状であることが工程上有利であり得る。この場合、ビア２１３は第２再配線層２１２ｂの一部と一体化することができる。

半導体チップ２２０は、数百〜数百万個以上の素子が一つのチップ内に集積化した集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）であってよい。集積回路は、例えば、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラ等のアプリケーションプロセッサチップであってもよいが、これに限定されるものではない。半導体チップ２２０は、活性ウェハを基盤に形成されることができる。この場合、本体２２１を成す母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）等が用いられることができる。本体２２１には様々な回路が形成されることができる。接続パッド２２２は、半導体チップ２２０を他の構成要素と電気的に連結させるためのもので、形成物質としては、アルミニウム（Ａｌ）等の導電性物質を特に制限なく用いることができる。また、本体２２１上に接続パッド２２２を露出させるパッシベーション膜２２３が形成されることができる。パッシベーション膜２２３は、酸化膜または窒化膜等であってよく、または酸化膜と窒化膜の二重層であってもよい。パッシベーション膜２２３を通じて接続パッド２２２の下面は封止材２３０の下面と段差を有することができる。その結果、封止材２３０が接続パッド２２２の下面にブリージングすることをある程度防ぐことができる。また、その他の必要な位置に絶縁膜（図示せず）等がさらに配置されることもできる。

半導体チップ２２０の非活性面は第１連結部材２１０の第２再配線層２１２ｂの上面より下に位置することができる。例えば、半導体チップ２２０の非活性面は、第１連結部材２１０の絶縁層２１１の上面より下に位置することができる。半導体チップ２２０の非活性面と、第１連結部材２１０の第２再配線層２１２ｂの上面との高さの差は２μｍ以上、例えば、５μｍ以上であることができる。このとき、半導体チップ２２０の非活性面の角で発生するクラックを効果的に防止することができる。また、封止材２３０を適用する場合における半導体チップ２２０の非活性面上の絶縁距離の偏差を最小化することができる。

封止材２３０は、第１連結部材２１０及び／または半導体チップ２２０を保護することができる。封止形態は、特に限定されず、第１連結部材２１０及び／または半導体チップ２２０の少なくとも一部を包む形態であれば構わない。例えば、封止材２３０は、第１連結部材及び半導体チップ２２０の非活性面を覆うことができ、貫通孔２１０Ｈの壁面と半導体チップ２２０の側面との間の空間を満たすことができる。また、封止材２３０は、半導体チップ２２０のパッシベーション膜２２３と第２連結部材２４０との間の空間の少なくとも一部を満たすこともできる。一方、封止材２３０が貫通孔２１０Ｈを満たすことにより、具体的な物質によって接着剤の役割を果たすとともに座屈（ｂｕｃｋｌｉｎｇ）を減少させることができる。

封止材２３０の具体的な物質は特に限定されない。例えば、絶縁物質が用いられることができる。このとき、絶縁物質としては、同様にエポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、またはこれら樹脂に無機フィラーのような補強材が含まれた樹脂、例えば、ＡＢＦ、ＦＲ−４、ＢＴ、ＰＩＤ樹脂等が用いられることができる。また、ＥＭＣ等の公知の成形物質を用いることもできることはもちろんである。必要によっては、熱硬化性樹脂または熱可塑性樹脂が無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）等の芯材に含浸された樹脂を用いることもできる。

封止材２３０は、複数の物質からなる複数の層で構成されることができる。例えば、貫通孔２１０Ｈ内の空間を第１封止材で満たし、その後、第１連結部材２１０及び半導体チップ２２０を第２封止材で覆うことができる。または、第１封止材を用いて貫通孔２１０Ｈ内の空間を満たすとともに、所定の厚さで第１連結部材２１０及び半導体チップ２２０を覆い、その後、第１封止材上に第２封止材を所定の厚さで再び覆う形態で使用することもできる。この他にも様々な形態で応用することができる。

封止材２３０には、電磁波遮断のために必要に応じて導電性粒子が含まれることができる。導電性粒子は、電磁波遮断が可能なものであればいかなるものも用いることができ、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、半田（ｓｏｌｄｅｒ）等で形成されることができるが、これは一例に過ぎず、特にこれに限定されるものではない。

第２連結部材２４０は、半導体チップ２２０の接続パッド２２２を再配線するための構成である。第２連結部材２４０を通じて様々な機能を有する数十〜数百の接続パッド２２２が再配線されることができ、後述する接続端子２７０を通じてその機能に適するように外部と物理的及び／または電気的に連結されることができる。第２連結部材２４０は、絶縁層２４１ａ、２４１ｂと、絶縁層２４１ａ、２４１ｂ上に配置された再配線層２４２ａ、２４２ｂと、絶縁層２４１ａ、２４１ｂを貫通し、再配線層２４２ａ、２４２ｂを連結するビア２４３ａ、２４３ｂと、を含む。他の一例によるファンアウト半導体パッケージ２００Ａでは、第２連結部材２４０が、複数の再配線層２４２ａ、２４２ｂで構成されるが、単一の層で構成されることもできる。また、これと異なる層数を有することができることはもちろんである。

絶縁層２４１ａ、２４１ｂの物質としては絶縁物質が用いられることができる。このとき、絶縁物質としては、上述のような絶縁物質の他にも、ＰＩＤ樹脂のような感光性絶縁物質を用いることもできる。この場合、絶縁層２４１ａ、２４１ｂをより薄く形成することができ、より容易にビア２４３ａ、２４３ｂのファインピッチを達成することができる。絶縁層２４１ａ、２４１ｂの物質は、互いに同一であってよく、必要によっては互いに異なってもよい。絶縁層２４１ａ、２４１ｂは工程によって一体化してその境界が不明確であり得る。

再配線層２４２ａ、２４２ｂは実質的に接続パッド２２２を再配線する役割を果たす。形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金等の導電性物質を用いることができる。再配線層２４２ａ、２４２ｂは、該層の設計デザインに応じて様々な機能を行うことができる。例えば、グランド（Ｇｒｏｕｎｄ：ＧＮＤ）パターン、パワー（Ｐｏｗｅｒ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターン等を含む。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターン等を除いた各種の信号、例えば、データ信号等を含む。また、ビアパッドや接続端子パッド等を含む。

再配線層２４２ａ、２４２ｂのうち、一部露出した再配線層２４２ｂには、必要に応じて表面処理層（図示せず）がさらに形成されることができる。表面処理層（図示せず）は、当該技術分野に公知のものであれば特に限定されるものではなく、例えば、電解金めっき、無電解金めっき、ＯＳＰまたは無電解スズめっき、無電解銀めっき、無電解ニッケルめっき／置換金めっき、ＤＩＧめっき、ＨＡＳＬ等によって形成されることができる。

ビア２４３ａ、２４３ｂは、互いに異なる層に形成された再配線層２４２ａ、２４２ｂ、接続パッド２２２等を電気的に連結させ、その結果、パッケージ２００Ａ内に電気的経路を形成させる。ビア２４３ａ、２４３ｂも、形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金等の導電性物質を用いることができる。ビア２４３ａ、２４３ｂは、導電性物質で完全に充填されたものであってよく、または導電性物質がビア孔の壁面に沿って形成されたものであってもよい。また、その形状がテーパー状、円筒状等の当該技術分野に公知のすべての形状が適用されることができる。

第１連結部材２１０の再配線層２１２ａ、２１２ｂの厚さは、第２連結部材２４０の再配線層２４２ａ、２４２ｂの厚さよりも厚ければよい。第１連結部材２１０は、半導体チップ２２０の厚さ以上の厚さを有することができるため、これに形成される再配線層２１２ａ、２１２ｂも、そのスケールに合わせてより大きなサイズで形成することができる。これに対し、第２連結部材２４０の再配線層２４２ａ、２４２ｂは、第２連結部材２４０の薄型化のために、第１連結部材２１０の再配線層２１２ａ、２１２ｂに比べて相対的に小さく形成することができる。

パッシベーション層２５０は、第２連結部材２４０を外部からの物理的及び化学的損傷等から保護するための付加的な構成である。パッシベーション層２５０は、第２連結部材２４０の再配線層２４２ａ、２４２ｂのうちの一部の再配線層２４２ｂの少なくとも一部を露出させる開口部２５１を有することができる。開口部２５１は、再配線層２４２ｂの一面を完全にまたは一部だけ露出させることができる。また、パッシベーション層２５０の物質としては、特に限定されず、例えば、感光性絶縁樹脂のような感光性絶縁物質を用いてもよく、半田レジストを用いてもよい。または、芯材は含まないがフィラーは含む絶縁樹脂、例えば、無機フィラー及びエポキシ樹脂を含むＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）等を用いることができる。

アンダーバンプ金属層２６０は、接続端子２７０との接続信頼性を向上させてボードレベル信頼性を改善させるための付加的な構成である。アンダーバンプ金属層２６０は、パッシベーション層２５０の開口部２５１内の壁面及び露出した第２連結部材２４０の再配線層２４２ｂ上に配置されることができる。アンダーバンプ金属層２６０は、公知の導電性物質、即ち、金属を用いて公知の金属化（Ｍｅｔａｌｌｉｚａｔｉｏｎ）方法で形成することができる。

接続端子２７０は、ファンアウト半導体パッケージ２００Ａを外部と物理的及び／または電気的に連結させるための付加的な構成である。例えば、ファンアウト半導体パッケージ２００Ａは、接続端子２７０を通じて電子機器のメインボードに実装されることができる。接続端子２７０は、導電性物質、例えば、半田（ｓｏｌｄｅｒ）等で形成されることができるが、これは一例に過ぎず、材質が特にこれに限定されるものではない。接続端子２７０は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）等であってよい。接続端子２７０は多重層または単一層で形成されることができる。多重層で形成される場合は銅ピラー（Ｃｕ ｐｉｌｌａｒ）及び半田を含むことができ、単一層で形成される場合はスズ−銀半田または銅を含むことができるが、これも一例に過ぎず、これに限定されるものではない。接続端子２７０の個数、間隔、配置形態等は、特に限定されず、通常の技術者にとって設計事項に応じて十分に変形可能である。例えば、接続端子２７０の数は、半導体チップ２２０の接続パッド２２２の数によって数十〜数千個であってよいが、これに限定されるものではなく、それ以上またはそれ以下の数を有してもよい。

接続端子２７０のうち少なくとも一つは、ファンアウト（ｆａｎ−ｏｕｔ）領域に配置される。ファンアウト（ｆａｎ−ｏｕｔ）領域とは半導体チップ２２０が配置された領域を外れる領域を意味する。即ち、一例によるファンアウト半導体パッケージ２００Ａはファンアウト（ｆａｎ−ｏｕｔ）パッケージである。ファンアウト（ｆａｎ−ｏｕｔ）パッケージは、ファンイン（ｆａｎ−ｉｎ）パッケージに比べて信頼性に優れ、複数のＩ／Ｏ端子の実現が可能であり、３Ｄ相互接続（３Ｄ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）が容易である。また、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）パッケージ等と比較して別の基板がなくても電子機器への実装が可能であるため、パッケージの厚さを薄く製造することができ、価格競争力にも優れる。

図示していないが、必要によっては、第１連結部材２１０の貫通孔２１０Ｈ内に複数の半導体チップ（図示せず）が配置されることができる。または、第１連結部材２１０の貫通孔２１０Ｈが複数個（図示せず）であり、それぞれの貫通孔内に半導体チップ（図示せず）が配置されることもできる。また、半導体チップの他に別の受動部品（図示せず）、例えば、コンデンサ、インダクタ等がともに貫通孔２１０Ｈ内に封止されることができる。なお、パッシベーション層２５０上に表面実装部品（図示せず）が実装されることもできる。

図２６ａ〜図２６ｄは図２３のファンアウト半導体パッケージの概略的な製造工程の一例を示す図面である。

図２６ａを参照すると、先ずキャリアフィルム３０１を設ける。キャリアフィルム３０１の一面または両面には金属膜３０２、３０３が形成されることができる。金属膜３０２、３０３の間の接合面には、後の分離工程で分離が容易となるように表面処理されていてよい。または、金属膜３０２、３０３の間に離型層（Ｒｅｌｅａｓｅ ｌａｙｅｒ）を備えて後の工程で分離を容易にすることもできる。キャリアフィルム３０１は、公知の絶縁基板であってよく、その材質はいかなるものであっても構わない。金属膜３０２、３０３は、通常銅箔（Ｃｕ ｆｏｉｌ）であってもよいが、これに限定されるものではなく、他の導電性物質からなる薄い薄膜であってもよい。次に、ドライフィルム３０４を用いて第１再配線層２１２ａの形成のためのパターニングを行う。これは、公知のフォトリソグラフィー法を用いて形成することができる。ドライフィルム３０４は、感光性材料からなる公知のドライフィルムであってよい。その後、ドライフィルム３０４のパターニングされた空間を導電性物質で満たして第１再配線層２１２ａを形成する。めっき工程を行うことができ、このとき、金属膜３０３はシード層の役割を果たすことができる。めっき工程としては、電解めっきまたは無電解めっき等を用いることができる。より具体的には、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）、サブトラクティブ（Ｓｕｂｔｒａｃｔｉｖｅ）、アディティブ（Ａｄｄｉｔｉｖｅ）、ＳＡＰ（Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）、ＭＳＡＰ（Ｍｏｄｉｆｉｅｄ Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）等の方法を用いることができるが、これに限定されるものではない。続いて、ドライフィルム３０４を除去する。これは、公知の方法、例えば、エッチング工程等を用いることができる。

次に、図２６ｂを参照すると、金属膜３０３上に第１再配線層２１２ａの少なくとも一部を埋め込む絶縁層２１１を形成する。その後、絶縁層２１１を貫通するビア２１３を形成する。また、絶縁層２１１上に第２再配線層２１２ｂを形成する。絶縁層２１１は、その前駆体を公知のラミネーション方法でラミネーションしてから硬化する方法、または公知の塗布方法で前駆体物質を塗布してから硬化する方法等で形成することができる。ビア２１３及び第２再配線層２１２ｂは、フォトリソグラフィー法、機械ドリル及び／またはレーザードリル等を用いて絶縁層２１１にビア孔を形成した後、ドライフィルム等でパターニングし、めっき工程等でビア孔及びパターニングされた空間を満たす方法で形成することができる。続いて、キャリアフィルム３０１を剥離する。このとき、剥離は、金属膜３０２、３０３が分離されるものであってよい。分離には、ブレードが用いられることができるが、これに限定されず、公知のすべての方法が用いられることができる。一方、一連の過程はキャリアフィルム３０１の剥離前に第１連結部材２１０を形成すると説明したが、これに限定されるものではなく、キャリアフィルム３０１を先に剥離した後、上述の工程によって第１連結部材２１０を形成してもよいことはもちろんである。即ち、順序が必ずしも説明した順序に限定されるものではない。

次に、図２６ｃを参照すると、残っている金属膜３０３を公知のエッチング方法等で除去し、且つ第１連結部材２１０に貫通孔２１０Ｈを形成する。貫通孔２１０Ｈは、機械ドリル及び／またはレーザードリルで形成することができる。但し、これに限定されるものではなく、研磨用粒子を用いるサンドブラスト法、プラズマを用いたドライエッチング法等によって行われることもできる。機械ドリル及び／またはレーザードリルを用いて形成した場合は、過マンガン酸塩法等のデスミア処理を行って貫通孔２１０Ｈ内の樹脂スミアを除去する。その後、第１連結部材２１０の一側に粘着フィルム３０５を付着する。粘着フィルム３０５は、第１連結部材２１０を固定することができるものであればいかなるものも使用でき、これに制限されないが、一例として、公知のテープ等が用いられることができる。公知のテープの例としては、熱処理によって付着力が弱くなる熱処理硬化性接着テープ、紫外線の照射によって付着力が弱くなる紫外線硬化性接着テープ等を挙げることができる。続いて、第１連結部材２１０の貫通孔２１０Ｈ内に半導体チップ２２０を配置する。例えば、貫通孔２１０Ｈ内の粘着フィルム３０５上に半導体チップ２２０を付着する方法でこれを配置する。半導体チップ２２０は、接続パッド２２２が粘着フィルム３０５上に付着されるようにフェイス・ダウン（ｆａｃｅ−ｄｏｗｎ）の形態で配置する。

次に、図２６ｄを参照すると、封止材２３０を用いて半導体チップ２２０を封止する。封止材２３０は、第１連結部材２１０及び半導体チップ２２０の非活性面を少なくとも封止し、貫通孔２１０Ｈ内の空間を満たす。封止材２３０は、公知の方法で形成されることができ、例えば、封止材２３０の前駆体をラミネーションしてから硬化して形成することができる。または、粘着フィルム３０５上に半導体チップ２２０を封止できるように封止材２３０を塗布してから硬化して形成することもできる。硬化によって半導体チップ２２０は固定されるようになる。ラミネーション方法としては、例えば、高温で一定の時間加圧してから減圧して室温まで冷やすホットプレスを行った後、コールドプレスで冷やして作業ツールを分離する方法等が用いられることができる。塗布方法としては、例えば、スキージでインクを塗布するスクリーン印刷法、インクを霧化して塗布する方式のスプレー印刷法等を用いることができる。その後、粘着フィルム３０５を剥離する。剥離方法は、特に制限されず、公知の方法で行うことができる。例えば、粘着フィルム３０５として熱処理によって付着力が弱くなる熱処理硬化性接着テープ、紫外線の照射によって付着力が弱くなる紫外線硬化性接着テープ等を用いた場合は、粘着フィルム３０５を熱処理して付着力を弱くした後に行ってもよく、または粘着フィルム３０５に紫外線を照射して付着力を弱くした後に行ってもよい。続いて、粘着フィルム３０５を除去した第１連結部材２１０及び半導体チップ２２０の活性面上に第２連結部材２４０を形成する。第２連結部材２４０は、絶縁層２４１ａ、２４１ｂを順に形成し、且つそれぞれの絶縁層２４１ａ、２４１ｂを形成した後、該層にそれぞれ再配線層２４２ａ、２４２ｂ及びビア２４３ａ、２４３ｂを形成することにより形成することができる。必要によっては、第２連結部材２４０上にパッシベーション層２５０を形成する。パッシベーション層２５０は、同様にパッシベーション層２５０の前駆体をラミネーションしてから硬化させる方法や、パッシベーション層２５０の形成物質を塗布してから硬化させる方法等を通じて形成することができる。パッシベーション層２５０には、第２連結部材２４０の再配線層２４２ｂのうち少なくとも一部が露出するように開口部（符号図示せず）を形成することができ、その上に公知の金属化方法でアンダーバンプ金属層２６０を形成することもできる。必要によっては、アンダーバンプ金属層２６０上に接続端子２７０を形成する。接続端子２７０の形成方法は、特に限定されず、その構造または形態に応じて当該技術分野によく知られている公知の方法によって形成することができる。接続端子２７０は、リフロー（ｒｅｆｌｏｗ）によって固定されることができ、固定力を強化させるために、接続端子２７０の一部はパッシベーション層２５０に埋め込まれ、残りの部分は外部に露出するようにすることにより、信頼度を向上させることができる。

一方、一連の過程は大量生産が容易になるように大容量サイズのキャリアフィルム３０１を設けた後、複数のファンアウト半導体パッケージ２００Ａを製造し、その後、ソーイング（Ｓａｗｉｎｇ）工程を通じて個別的なファンアウト半導体パッケージ２００Ａとしてシンギュレーションするものであってもよい。この場合、生産性に優れるという長所がある。

図２７は図２３のファンアウト半導体パッケージの変形例を概略的に示す断面図であり、図２８は図２７のファンアウト半導体パッケージの概略的なＶＩ−ＶＩ'線に沿った切断平面図である。

図面を参照すると、変形例によるファンアウト半導体パッケージ２００Ｂでは、第１連結部材２１０の貫通孔２１０Ｈの壁面に金属層２１４が配置される。金属層２１４は、半導体チップ２２０で発生する熱を効果的に分散させる役割を果たす。また、金属層２１４は、電磁波遮蔽防止の役割も果たすことができる。なお、金属層２１４は、第１連結部材２１０の他の再配線層２１２ａ、２１２ｂのグランドパターンと連結されてグランドとして活用することもできる。金属層２１４は、壁面の全体に配置されることもでき、特定の形状にパターニングされて配置されることもできる。金属層２１４は、上述したような導電性物質、即ち、金属物質を含むことができる。

その他、他の構成または製造方法は、他の一例によるファンアウト半導体パッケージ２００Ａで説明したものと実質的に同一であるため省略する。

図２９は図２３のファンアウト半導体パッケージの変形例を概略的に示す断面図であり、図３０は図２９のファンアウト半導体パッケージの概略的なＶＩＩ−ＶＩＩ'線に沿った切断平面図である。

図面を参照すると、変形例によるファンアウト半導体パッケージ２００Ｃでは、貫通孔２１０Ｈ内に別の第１受動部品２２４が配置される。また、パッシベーション層２５０の表面上に別の第２受動部品２２６が配置される。第１受動部品２２４は、高容量キャパシタ、例えば、ＭＬＣＣであってよいが、これに限定されるものではない。第２受動部品２２６は、低容量キャパシタ、例えば、Ｓｉ系のキャパシタであってよいが、これに限定されるものではない。これらは、同一のパワーラインに連結されることができる。これにより、半導体チップ２２０と電気的に連結されて電源供給効率を向上させることができる。

その他、他の構成または製造方法は、他の一例によるファンアウト半導体パッケージ２００Ａで説明したものと実質的に同一であるため省略する。

図３１は図２３のファンアウト半導体パッケージの変形例を概略的に示す断面図である。

図面を参照すると、変形例によるファンアウト半導体パッケージ２００Ｄでは、封止材２３０上に、封止材２３０を貫通するビア２８３を通じて第１連結部材２１０の第２再配線層２１２ｂと電気的に連結された再配線層２８２が配置される。また、封止材２３０上に、再配線層２８２の一部を露出させる開口部（符号図示せず）を有するパッシベーション層２８０が配置される。開口部（符号図示せず）上には別の表面実装部品２８１、２８６が配置されて再配線層２８２と電気的に連結される。表面実装部品２８１、２８６は、その種類に応じて再配線層２８２と直接連結されてもよく、半田（符号図示せず）等を通じて連結されてもよく、またはアンダーバンプ金属層２８４及び接続端子２８５を通じて連結されてもよい。表面実装部品２８１、２８６は、多様な種類の受動部品であってもよく、または多様な種類の集積回路であってもよい。

その他、他の構成または製造方法は、他の一例によるファンアウト半導体パッケージ２００Ａで説明したものと実質的に同一であるため省略する。

図３２は図２３のファンアウト半導体パッケージの変形例を概略的に示す断面図である。

図面を参照すると、変形例によるファンアウト半導体パッケージ２００Ｅでは、封止材２３０上にメモリチップパッケージ２８７が積層される。メモリチップパッケージ２８７は、封止材２３０の第１連結部材２１０の第２再配線層２１２ｂの一部を露出させる開口部（符号図示せず）に形成されたアンダーバンプ金属層２８４、及びアンダーバンプ金属層２８４上に形成された接続端子２８５を通じて第１連結部材２１０の第２再配線層２１２ｂと電気的に連結される。メモリチップパッケージ２８７は、揮発性メモリ（例えば、ＤＲＡＭ）、非揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ等のメモリチップを含むものであってもよい。

その他、他の構成または製造方法は、他の一例によるファンアウト半導体パッケージ２００Ａで説明したものと実質的に同一であるため省略する。

図３３は図２３のファンアウト半導体パッケージの変形例を概略的に示す断面図である。

図面を参照すると、変形例によるファンアウト半導体パッケージ２００Ｆでは、第１再配線層２１２ａが絶縁層２１１の内部にリセスされる。これにより、絶縁層２１１の下面と第１再配線層２１２ａの下面との間に段差を有するようになる。その結果、封止材２３０を形成する際に、封止材２３０の形成物質がブリージングし、第１再配線層２１２ａを汚染させることを防止することができる。一方、このように第１再配線層２１２ａが絶縁層２１１の内部にリセスされるため、第１連結部材２１０の第１再配線層２１２ａの下面は、半導体チップ２２０の接続パッド２２２の下面より上側に位置することができる。また、第２連結部材２４０の再配線層２４２ａと第１連結部材２１０の第１再配線層２１２ａとの間の距離は、第２連結部材２４０の再配線層２４２ａと半導体チップ２２０の接続パッド２２２との間の距離よりも大きければよい。

その他、他の構成または製造方法は、他の一例によるファンアウト半導体パッケージ２００Ａで説明したものと実質的に同一であるため省略する。

図３４は第２連結部材の絶縁距離が不均一なファンアウト半導体パッケージの一例を概略的に示す断面図である。

図面を参照すると、再配線層の絶縁距離が不均一なファンアウト半導体パッケージ２００Ｇは、同様に第１連結部材２１０'、半導体チップ２２０'、封止材２３０'、第２連結部材２４０'、パッシベーション層２５０'、及び接続端子２７０'を含む。第１連結部材２１０'は、貫通孔２１０Ｈ'を有し、絶縁層２１１'、絶縁層２１１'の両面上に形成された再配線層２１２ａ'、２１２ｂ'、及び絶縁層２１１'を貫通するビア２１３'を含む。半導体チップ２２０'は、本体２２１'、接続パッド２２２'、パッシベーション膜２２３'等を含む。第２連結部材２４０'は、絶縁層２４１ａ'、２４１ｂ'、再配線層２４２ａ'、２４２ｂ'、ビア２４３ａ'、２４３ｂ'を含む。第１連結部材２１０'の下面上に形成された再配線層２１２ａ'は第２連結部材２４０'の絶縁物質に埋め込まれる。その結果、再配線層２１２ａ'の厚さの分だけの段差Ｈによって絶縁距離の不均一をもたらす可能性がある。また、別のアンダーバンプ金属層を有さないためボードレベル信頼性が低下するおそれがある。

また、本発明で用いられた「一例」または「変更例」という表現は、互いに同一の実施例を意味せず、それぞれ互いに異なる固有の特徴を強調して説明するために提供されるものである。しかし、上記提示された一例または変更例は、他の一例または変更例の特徴と結合して実現されることを排除しない。例えば、特定の一例で説明された事項が他の一例で説明されていなくても、他の一例でその事項と反対であるか矛盾する説明がない限り、他の一例に関連する説明であると理解されることができる。

本発明において「連結される」というのは、直接的に連結された場合だけでなく、間接的に連結された場合を含む概念である。また、「電気的に連結される」というのは、物理的に連結された場合と、連結されていない場合をともに含む概念である。なお、第１、第２等の表現は、一つの構成要素と他の構成要素を区分するために用いられるもので、該当する構成要素の順序及び／または重要度等を限定しない。場合によっては、本発明の範囲を外れずに、第１構成要素は第２構成要素と命名されることもでき、類似して第２構成要素は第１構成要素と命名されることもできる。

本発明において、「上部、下部、上側、下側、上面、下面」等は、添付の図面に基づいて判断する。例えば、第１接続部材は、再配線層よりも上部に位置する。但し、特許請求の範囲がこれに限定されるものではない。また、垂直方向とは上述した上部及び下部の方向を意味し、水平方向とはこれと垂直な方向を意味する。このとき、垂直断面とは垂直方向の平面で切断した場合を意味するもので、図面に示した断面図をその例として挙げることができる。また、水平断面とは水平方向の平面で切断した場合を意味するもので、図面で示す平面図をその例として挙げることができる。

なお、本発明で用いられた用語は、一例を説明するために説明されたものであるだけで、本発明を限定しようとする意図ではない。このとき、単数の表現は文脈上明確に異なる意味でない限り、複数を含む。

１０００ 電子機器
１０１０ メインボード
１０２０ チップ関連部品
１０３０ ネットワーク関連部品
１０４０ その他の部品
１０５０ カメラ
１０６０ アンテナ
１０７０ ディスプレイ
１０８０ バッテリー
１０９０ 信号ライン
１１００ スマートフォン
１１０１ 本体
１１１０ メインボード
１１２０ 部品
１１３０ カメラ
２２００ ファンイン半導体パッケージ
２２２０ 半導体チップ
２２２１ 本体
２２２２ 接続パッド
２２２３ パッシベーション膜
２２４０ 連結部材
２２４１ 絶縁層
２２４２ 配線パターン
２２４３ ビア
２２５０ パッシベーション層
２２６０ アンダーバンプ金属層
２２７０ 半田ボール
２２８０ アンダーフィル樹脂
２２９０ 成形材
２５００ メインボード
２３０１ インターポーザ基板
２３０２ インターポーザ基板
２１００ ファンアウト半導体パッケージ
２１２０ 半導体チップ
２１２１ 本体
２１２２ 接続パッド
２１４０ 連結部材
２１４１ 絶縁層
２１４２ 再配線層
２１４３ ビア
２１５０ パッシベーション層
２１６０ アンダーバンプ金属層
２１７０ 半田ボール
１００ 半導体パッケージ
１００Ａ〜１００Ｈ、２００Ａ〜２００Ｇ ファンアウト半導体パッケージ
１１０、２１０ 第１連結部材
１１１ａ、１１１ｂ、２１１ 絶縁層
１１２ａ、１１２ｂ、１１２ｃ、２１２ａ、２１２ｂ 再配線層
１１３ａ、１１３ｂ、２１３ ビア
１１４、２１４ 金属層
１３０、２３０ 封止材
１４０、２４０ 第２連結部材
１４１ａ、１４１ｂ、２４１ａ、２４１ｂ 絶縁層
１４２ａ、１４２ｂ、２４２ａ、２４２ｂ、１８２、２８２ 再配線層
１４３ａ、１４３ｂ、２４３ａ、２４３ｂ、１８３、２８３ ビア
１５０、１８０、２５０、２８０ パッシベーション層
１６０、２６０、１８４、２８４ アンダーバンプ金属層
１７０、２７０、１８５、２８５ 接続端子
１８１、２８１、１８６、２８６ 表面実装部品
１８７、２８７ メモリチップパッケージ
１２４、１２６、２２４、２２６ 受動部品

Claims (24)

1. 貫通孔を有する第１連結部材と、
   前記第１連結部材の貫通孔に配置され、接続パッドが配置された活性面、及び前記活性面の反対側に配置された非活性面を有する半導体チップと、
   前記第１連結部材及び前記半導体チップの非活性面の少なくとも一部を封止する封止材と、
   前記第１連結部材及び前記半導体チップの活性面上に配置され、前記接続パッドと電気的に連結された再配線層を含む第２連結部材と、を含み、
   前記第１連結部材は、第１絶縁層、前記第２連結部材と接し、前記第１絶縁層に埋め込まれた第１再配線層、及び前記第１絶縁層の前記第１再配線層が埋め込まれた側とは反対側の側面上に配置された第２再配線層を含み、
   前記第１再配線層及び第２再配線層は前記接続パッドと電気的に連結される、ファンアウト半導体パッケージ。
2. 前記第１及び第２再配線層は、前記第１絶縁層を貫通するビアを通じて電気的に連結される、請求項１に記載のファンアウト半導体パッケージ。
3. 前記第１連結部材は、前記第１絶縁層上に配置され、前記第２再配線層を覆う第２絶縁層、及び前記第２絶縁層上に配置された第３再配線層をさらに含み、
   前記第３再配線層は前記接続パッドと電気的に連結される、請求項１または請求項２に記載のファンアウト半導体パッケージ。
4. 前記第２再配線層は、前記第１及び第２絶縁層をそれぞれ貫通する第１及び第２ビアを通じて前記第１及び第３再配線層とそれぞれ電気的に連結される、請求項３に記載のファンアウト半導体パッケージ。
5. 前記第１連結部材は、前記第２絶縁層上に配置され、前記第３再配線層を覆う第３絶縁層、及び前記第３絶縁層上に配置された第４再配線層をさらに含み、
   前記第４再配線層は前記接続パッドと電気的に連結される、請求項３または請求項４に記載のファンアウト半導体パッケージ。
6. 前記第２連結部材の再配線層と前記第１再配線層との間の距離が前記第２連結部材の再配線層と前記接続パッドとの間の距離より大きい、請求項１から請求項５の何れか一項に記載のファンアウト半導体パッケージ。
7. 前記第２連結部材上に配置され、前記第２連結部材の再配線層の一部を露出させる開口部を有するパッシベーション層と、
   前記開口部上に配置され、前記第２連結部材の前記露出した再配線層と連結されたアンダーバンプ金属層と、
   前記アンダーバンプ金属層上に配置され、前記接続パッドと電気的に連結された接続端子と、をさらに含む、請求項１から請求項６の何れか一項に記載のファンアウト半導体パッケージ。
8. 前記封止材は、前記第３再配線層の一部を露出させる開口部を有する、請求項３から請求項５の何れか一項に記載のファンアウト半導体パッケージ。
9. 前記封止材上に配置され、前記第３再配線層と電気的に連結された再配線層と、
   前記封止材上に配置され、前記封止材上に配置された再配線層の一部を露出させる開口部を有するパッシベーション層と、をさらに含む、請求項３から請求項５の何れか一項に記載のファンアウト半導体パッケージ。
10. 前記第１〜第３再配線層は、それぞれグランドパターンを含む、請求項３から請求項５の何れか一項に記載のファンアウト半導体パッケージ。
11. 前記第１再配線層は、前記第２連結部材の再配線層より厚さが厚い、請求項１に記載のファンアウト半導体パッケージ。
12. 前記第１再配線層の下面は、前記接続パッドの下面より上側に位置する、請求項１から請求項１１の何れか一項に記載のファンアウト半導体パッケージ。
13. 前記第２再配線層は、前記半導体チップの活性面と非活性面との間に位置する、請求項１から請求項１２の何れか一項に記載のファンアウト半導体パッケージ。
14. 前記封止材は、芯材、無機フィラー、及び絶縁樹脂を含む、請求項１から請求項１３の何れか一項に記載のファンアウト半導体パッケージ。
15. キャリアフィルムを設ける段階と、
    前記キャリアフィルム上に第１連結部材を形成する段階と、
    前記キャリアフィルムを除去する段階と、
    前記第１連結部材を貫通する貫通孔を形成する段階と、
    前記貫通孔内に接続パッドが配置された活性面、及び前記活性面の反対側に配置された非活性面を有する半導体チップを配置する段階と、
    前記第１連結部材及び前記半導体チップの非活性面の少なくとも一部を封止材で封止する段階と、
    前記第１連結部材及び前記半導体チップの活性面上に前記接続パッドと電気的に連結された再配線層を含む第２連結部材を形成する段階と、を含み、
    前記第１連結部材を形成する段階は、前記キャリアフィルム上に第１再配線層を形成する段階、前記キャリアフィルム上に前記第１再配線層を埋め込む第１絶縁層を形成する段階、及び前記第１絶縁層の前記第１再配線層が埋め込まれた側とは反対側の側面上に第２再配線層を形成する段階を含み、
    前記第１再配線及び第２再配線層は前記接続パッドと電気的に連結される、ファンアウト半導体パッケージの製造方法。
16. 前記第１連結部材を形成する段階は、前記第１絶縁層上に前記第２再配線層を覆う第２絶縁層を形成する段階、及び前記第２絶縁層上に第３再配線層を形成する段階をさらに含み、
    前記第３再配線層は前記接続パッドと電気的に連結される、請求項１５に記載のファンアウト半導体パッケージの製造方法。
17. 前記封止材の一部を開口して前記第３再配線層の一部を露出させる段階をさらに含む、請求項１６に記載のファンアウト半導体パッケージの製造方法。
18. 前記封止材上に前記第３再配線層と電気的に連結された再配線層を形成する段階と、
    前記封止材上に、前記封止材上に形成された再配線層を覆うパッシベーション層を形成する段階と、
    前記パッシベーション層の一部を開口して前記封止材上に形成された再配線層の一部を露出させる段階と、をさらに含む、請求項１６または請求項１７に記載のファンアウト半導体パッケージの製造方法。
19. 接続パッドが配置された活性面、及び前記活性面の反対側に配置された非活性面を有する半導体チップと、
    前記半導体チップの周りに配置された一つ以上の連結ユニットと、
    前記連結ユニット及び前記半導体チップ上に配置された連結部材と、を含み、
    前記連結ユニットは、第１絶縁層、前記連結部材と接し、前記第１絶縁層に埋め込まれた第１再配線層、及び前記第１絶縁層の前記第１再配線層が埋め込まれた側とは反対側の側面上に配置された第２再配線層を含み、
    前記連結部材は、絶縁層、及び前記絶縁層上に配置された再配線層を含み、
    前記連結ユニットの第１再配線及び第２再配線層並びに前記連結部材の再配線層は、前記半導体チップの接続パッドと電気的に連結される、ファンアウト半導体パッケージ。
20. 前記連結ユニットは、前記第１絶縁層上に配置され、前記第２再配線層を覆う第２絶縁層、及び前記第２絶縁層上に配置された第３再配線層をさらに含み、
    前記第３再配線層は前記半導体チップの接続パッドと電気的に連結される、請求項１９に記載のファンアウト半導体パッケージ。
21. 前記連結ユニットは複数個である、請求項１９または請求項２０に記載のファンアウト半導体パッケージ。
22. 前記連結ユニット及び前記半導体チップの非活性面の少なくとも一部を封止する封止材をさらに含む、請求項２０に記載のファンアウト半導体パッケージ。
23. 前記封止材は、前記第３再配線層の一部を露出させる開口部を有する、請求項２２に記載のファンアウト半導体パッケージ。
24. 前記封止材は、前記連結ユニットの側面をすべて封止する、請求項２２に記載のファンアウト半導体パッケージ。

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