JP2019068039A - 受動電気コンポーネントを集積したパッケージオンパッケージの方法及び装置 - Google Patents

Abstract

【課題】受動電気コンポーネントを集積したパッケージオンパッケージの方法及び装置を提供する。【解決手段】ＰｏＰ（パッケージオンパッケージ）１０００は、鉛直側壁のモールド貫通電極によって１つ又は複数の軸方向においてより小さくなりえる。さらにＰｏＰは、底部パッケージなどのパッケージにある他の受動コンポーネントの上方の上部空間に配置された受動コンポーネント又は他のコンポーネントを含んでよい。点線円１０４１は、パッケージ７００に形成されたボイド内のパッケージ７００の表面に、パッケージ９００のコンポーネントが電気的又は物理的に結合され得る。ＰｏＰは、マザーボード１０４０にリフローハンダ付けされるハンダボール１０４５を含む。【選択図】図１０

Description

本明細書は概して、限定する目的はないが、複数の電子回路パッケージを含む電子回路などの電子回路に関する。

２つ又はそれより多くの回路パッケージを含む電子回路などの電子回路が、論理処理、メモリ記憶装置、又はこれら両方に用いられ得る。回路パッケージは、複数の電子回路を含み「集積回路」とも呼ばれるシリコンチップなどの１つ又は複数のチップを含み得る。例えば、集積回路は、パーソナルコンピュータ、サーバ、ゲームコンソール、「モノのインターネット」機器、及び他の電子機器に用いられ得る。データセンタ、サーバ、及びクライアント装置の市場は、より高性能で小型の電力消費を低減した集積回路を求めている。

コンピュータ処理要求が増大するにつれて、電子回路は複数のチップを含むことが多くなる。例えば、複数のチップが回路パッケージ内で互いに積層されて、より多くの処理及びメモリ容量を提供することができ、これは「積層ダイ製品」と呼ばれることがある。しかしながら、この方式で組み合わされた場合、プロセッサとメモリが組み合わされるので、またメモリをプロセッサとは別に検査することが難しくなり得るので、製造のフレキシビリティが減少する。これが意味することは、チップが積層された後でしか検査工程を行うことができないということである。

積層ダイ製品に代わるものとして、別個の回路パッケージが積層されて（例えば、パッケージオンパッケージ、又は「ＰｏＰ」）、電子回路をプリント回路基板（ＰＣＢ）又はより大きな回路パッケージ基板に結合するのに用いられる総基板面積を削減することができる。しかしながら、積層回路パッケージ内には使用されていない空間があることが多く、余分な空間に、パッケージ間の電気接続部を作成することができなければならない。

積層回路パッケージ間の電気接続部（本明細書では「電気接点」とも呼ばれる）が、チップに沿って、例えばチップの周囲に配置されることが多い。上部回路パッケージ（本明細書では「上部パッケージ」とも呼ばれる）及び下部回路パッケージ（本明細書では「底部パッケージ」又は「底部回路パッケージ」とも呼ばれる）の電気パッドは、積層構成のために特別に構成され得る。例えば、上部回路パッケージの接点は、底部回路パッケージの外周の位置に対応する領域に配置されてよい。上部又は下部回路パッケージの基板は、チップ専有面積と電気接続部とを収容するのに十分な大きさの寸法を含み得る。

受動電気コンポーネントも通常、回路パッケージに含まれている。本明細書において用いられるとき、「受動電気コンポーネント」とは、例えば、モールド貫通電極（ＴＭＶ）、抵抗器、コンデンサ、磁気（誘導）デバイス、変換器、検出器、アンテナ、及び他の電力供給、管理、又は送信コンポーネントを指し、これらは一般に、別の電気的信号によって電流を制御する能力がない。受動電気コンポーネントの中で、例えば、レーザ穴あけ加工によって形成される従来のＴＭＶは通常、上からの視点で見た場合、円錐形状の断面を有する。

２つの回路パッケージ間、及び回路パッケージからＰＣＢ又はマザーボードまでの電気接続部は、例えば、ボールグリッドアレイ、ピングリッドアレイ、ＴＭＶなどによって設けられてよい。

いくつかの例では、レーザ穴あけ加工、機械式穴あけ加工、化学エッチング又は気相エッチングなどの、回路パッケージにボイドを形成する手法が原因で欠陥が生じ、製造コストが増加することがある。

必ずしも縮尺通りに描かれていない図面において、同様の参照数字は異なる図の同様の構成要素を示し得る。異なる添字を有する同様の参照数字は、同様の構成要素の異なる例を表し得る。これらの図面は概して、限定する目的はないが、例として、本明細書で論じられる様々な実施形態を示す。

一実施形態によるボイド構造の一例を示す。

一実施形態による、基板に取り付けられた図１のボイド構造の一例を示す。

一実施形態による、部分的に形成されたパッケージのモールド化合物に封止された図２のボイド構造、基板、及び他のコンポーネントを示す。

一実施形態による、図３の部分的に形成されたパッケージ及び犠牲層を示す。

一実施形態による、図４の犠牲層が除去され、ボイドが露出し、さらに部分的に形成されたパッケージを作成した状態の、図３の部分的に形成されたパッケージを示す。

一実施形態による、さらに部分的に形成されたパッケージに追加のボイドを形成した状態を示す。

一実施形態による、部分的に形成されたパッケージにモールド貫通電極を組み立てた状態を示す。

一実施形態による、パッケージの反転した位置に受動電気コンポーネントを組み立てた状態を示す。

一実施形態による、図７のパッケージを用いて組み立てられるパッケージを示す。

一実施形態による、パッケージオンパッケージに組み立てられた、図９のパッケージ及び図７のパッケージを示す。

一実施形態による、システムレベルの図を示す。

以下の詳細な説明及び実施例は、本明細書に開示される主題を説明するものである。しかしながら、開示される主題は、提供される以下の説明及び実施例に限定されない。いくつかの実施形態の部分及び特徴は、他の実施形態の部分及び特徴に含まれても、それらに取って代わってもよい。特許請求の範囲に記載される実施形態は、これらの請求項のいくつかの利用可能な均等な形態を包含する。

本出願は、複数の回路パッケージを含むマルチパッケージ集積回路組立品などのマルチパッケージ集積回路用の装置及び手法に関する。第１の回路パッケージが、第２の回路パッケージに電気的に結合されてよく、受動電子コンポーネントが、これらの回路パッケージのうち１つに形成されたボイド又は開口部に配置される。ボイドは、受動電子コンポーネントに対応する内部ボイドを有するボイド構造を作ることで形成されてよい。ボイド構造は、第１の基板に接合されてよい。第１の基板は、第１の基板のダイ面に第１の集積回路を含んでよい。第１の基板、ボイド構造、及び第１の集積回路は、第１の回路パッケージの部分的に形成されたダイ面層のモールド化合物に封止されてよい。ボイド構造は、モールド化合物から作られてよい。

部分的に形成された第１の回路パッケージの犠牲層が、第１の回路パッケージのダイ面層から除去されてよく、その結果、ボイド構造のボイドが露出する。機械式穴あけ加工、レーザ穴あけ加工、化学エッチングなどによって、第１の回路パッケージに追加のボイドが任意選択で形成されてよい。受動電子コンポーネントが、第２の回路パッケージの第２の基板のインタフェース面に通信可能に結合又は接合されてよく（例えば、電気的に結合されても物理的に結合されてもよい）、結合は、機械的結合、電気的結合、又は光学的結合のうち１つ又は複数を含んでよい。ＴＭＶなどの受動電子コンポーネントは、犠牲層を除去した後に、ボイドに部分的に形成されてよい。第１の回路パッケージ及び第２のパッケージは、ボイドの受動電子コンポーネントと共に、通信可能に結合されてよい。

本明細書の開示に従って作られるマルチパッケージ集積回路組立品は、従来のマルチパッケージ集積回路組立品と比べて、受動電子コンポーネントを含む、より高密度の電子コンポーネントを備えてよい。本明細書の開示に従って作られるマルチパッケージ集積回路組立品は、従来のマルチパッケージ集積回路組立品より小型になり得る。本明細書の開示に従って作られるマルチパッケージ集積回路組立品は、従来のマルチパッケージ集積回路組立品より複雑な構造を有し得る。

本明細書の開示に従って回路パッケージに形成されるＴＭＶは、例えば、レーザ穴あけ加工プロセスの限界に起因した円錐状又はテーパ状の側壁を有する従来のＴＭＶと比べて、円錐状でもテーパ状でもない側壁を有することができる。レーザ穴あけ加工プロセスの限界には、例えば、直径と深さによるアスペクト比の最小値が含まれる。これにより、例えば、モールド化合物の深さが与えられると、ＴＭＶの最小幅を求めることができる。他の限界には、プラズマ効果、焦点効果、穴を開けた材料の改変、穴を開けた材料のたる型化などが含まれ、これらにより、テーパ形状をしたレーザ穴あけ開口部が作られる。円錐状又はテーパ状の側壁を有するＴＭＶは、本明細書の開示に従って形成され鉛直側壁を有し得るＴＭＶと比べて、回路パッケージ内でより大きな空間を占める。

本明細書の開示に従って形成されるボイドの側壁は鉛直、曲線になることがあり、逆テーパ形状を有することがあり、又は階段構造を有することがある。

本明細書の開示に従って用意されたパッケージの上部空間又は頂部は、従来の手法に従って用意されたパッケージの上部空間より低くなり得る。例えば、従来の手法は、受動電子コンポーネントがモールド化合物の厚さより小さいこと、及びモールドキャップ間隔を残すことを必要とし得る。１００μｍが、モールドキャップ間隔の一例である。

ＰｏＰ組立品に対する従来のアプローチはまた、全ての受動コンポーネント及び電力コンポーネントを、そのようなコンポーネントの上方にかなりの上部空間を設けて、基板に配置し得る。

積層回路パッケージのいくつかの場合において、積層した複数の回路パッケージのうち１つがより多くの入力・出力（Ｉ／Ｏ）電気接続部を有する場合、そのような回路パッケージは底部に配置されてよい。例えば、論理回路パッケージ及びメモリ回路パッケージを含むＰｏＰ構成において、論理回路パッケージは、メモリ回路パッケージが有し得るよりも多くのＩ／Ｏ電気接続部を有し得る（又はより複雑な複数の電気接続部を有し得る）。この例では、メモリ回路パッケージはまた、メモリを論理回路パッケージに提供してよく、その一方で論理回路パッケージは、出力をより大きいデバイスに提供してよく、積層回路パッケージはそのデバイスの構成要素である。この例では、論理回路パッケージは積層回路パッケージの底部に配置されてよく、メモリ回路パッケージを含む頂部回路パッケージに対して、より低密度な又はあまり複雑でないボールグリッドアレイ接続を有する。底部回路パッケージは、マザーボードに対してより高密度な又はより複雑なボールグリッドアレイ接続を有してよい。

上部パッケージを下部パッケージに結合するために、上部パッケージのピンアウト（例えば、ボールグリッドアレイ）が、底部パッケージからのＴＭＶと整合され得る。上述されたように、ＴＭＶは、下部パッケージのダイの周囲に配置されることが多い。換言すれば、第２のパッケージの信号接点は、第２のパッケージの中央部分に配置されない。したがって、底部パッケージのサイズは、ダイの周囲のＴＭＶ配置に起因して増加し得る。したがって、上部又は下部パッケージは、信号接点が非標準配列（例えば、ダイの周囲に配置されている）であり、さらにサイズが大きいという理由で、独立したパッケージとして販売するのは望ましくない場合がある。さらに、パッケージサイズが制限される場合、パッケージの周囲のＴＭＶ用の面積が制限されるという理由で、ダイ間相互接続の数が減少し得る。

積層シリコンダイを含むパッケージは、単一ダイパッケージより厚さが増加し得る。例えば、パッケージ厚は、ダイが追加されるごとに増加し得る。上述されたように、ＴＭＶの長さがＴＭＶのテーパ形状に起因してパッケージ厚に対応して増加するので、ＴＭＶはサイズ（例えば、直径又は幅）が増加し得る。上述したように、ＴＭＶがより大きくなると、電子回路パッケージ又はＰｏＰモジュールの寸法がより大きくなり得る。さらに、１６個又はそれより多くのダイを備えたパッケージは、１ｍｍを超える厚さを含むことがある。１ｍｍ又はそれを超える厚さの電子回路パッケージを貫通してＴＭＶを形成することは、製造の観点から問題となり得る。

本開示によって解決される問題には、受動電子コンポーネントを含む電子コンポーネントを、回路パッケージの中により高密度に、より複雑な設計で詰め込むことが含まれ得る。

本主題は、鉛直側壁のＴＭＶを可能にすること、また底部パッケージなどの１つのパッケージのダイ面層に受動電気コンポーネントを組み込むことなどによって、この問題に対する解決手段を提供することができ、受動電気コンポーネントが頂部パッケージなどの第２のパッケージのインタフェース層に電気的に結合される。

図１〜図１１は、本明細書の開示によるＰｏＰマルチパッケージ集積回路を作るための手法を示す。

図１は、一実施形態による、本開示のボイド構造１００の一例を示す。図１において、ボイド構造は、様々な形状及びサイズで作られてよい。例えば、ボイド構造１０５は箱型であるが、他のボイド構造は「Ｕ」字形状であってよい。他のボイド構造形状は、曲線構造、テーパ構造（従来のＴＭＶに形成されるテーパと逆のテーパを有する構造を含む）、及び階段構造などの形状に作られてよい。そのようなボイド構造形状は、モールド材料の除去を伴う従来のプロセスを用いると、可能にならないことがある。

ボイド構造が、ボイド１０６などの内部空間を含む場合、ボイド構造の製造後又は製造中に、ボイド構造の内部を抜くか又は取り除くために、ギャップ（ボイド１０６に図示されていない）がボイド構造に残されてよい。

ボイド構造のボイドは、ボイドに挿入されるコンポーネントを収容する大きさに作られてよい。図１のボイドに挿入されるコンポーネントの一例が、図１０に示される。

ボイド構造は、例えば、モールド化合物などの材料で作られてよい。モールド化合物は、例えば、エポキシ、ポリマー、プラスチック、液晶ポリマー、ナイロン、エポキシ、シリカなどであってよい。ボイド構造材料は、リフロー工程中に発生し得る熱に耐えるように選択されてよい。ボイド構造の外表面は、モールド化合物、基板、ダイなどとの接合を容易にするために、テクスチャー化されてよく及び／又は化学的に処理されてよい。ボイド構造材料は、モールド化合物又は別のコンポーネントと接合するように選択されてよい。ボイド構造材料又はモールド化合物は、絶縁性被覆であってよい。絶縁性被覆は、コンポーネントを電気的に又は物理的に分離し得る。

図１に示されるボイド構造は、ボイド構造に挿入されるコンポーネントを収容する物理的構成とともに示される。製造中に、そのような物理的構成を維持するのを容易にするブレース（ｂｒａｃｅ）が、ボイド構造間に作られてよい。そのようなブレースは、ボイド構造の製造とは別に、又はボイド構造の製造とともに作られてよい。例えば、任意選択のブレース１０７が図１に点線で示される。

図２は、基板２１０、及びダイ２１１、積層ダイ２１２などの他のコンポーネント、及び電気接点２１３に取り付けられた、一実施形態による図１のボイド構造の一例を示す。基板へのボイド構造の取り付けは、例えば、化学的接合、物理的結合などを通じてなされてよい。基板２１０は、電気相互接続２１４などの電気通信用の電気ルーティング層を含むものとして示されている。図２の電気相互接続２１４の位置（及び他の図の他の電気相互接続の位置）は、単に例示を目的としたものである。

ダイ２１１又は積層ダイ２１２は、単結晶シリコン、ガリウムヒ素などの半導体材料を含んでよい。様々な例において、ダイは、プロセッサ（例えば、グラフィックス処理装置（ＧＰＵ）又は中央処理装置（ＣＰＵ））、メモリパッケージ（例えば、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、リードオンリメモリ（ＲＯＭ））、又は他の論理又はメモリパッケージとして構成されてよい。ダイは、少なくとも１つの電気接点（ダイ相互接続）を含んでよい。例えば、ダイ相互接続には、限定されないが、ハンダパッド、ボールグリッドアレイ（ＢＧＡ）、ランドグリッドアレイ（ＬＧＡ）、ワイヤーボンドパッド、チップキャリアコンタクト、又は基板２１０などの基板にダイを電気的に結合するための他の電気接点が含まれてよい。

基板２１０は機械的支持をダイに提供することができ、ダイと電子デバイスとの間の電気通信のために１つ又は複数の電気ルーティング層を設けることができる。基板は、ダイ面及びインタフェース面を含んでよい。本明細書で論じられる基板は、絶縁誘電体材料及び導電性材料（例えば、電気ルーティング層、金属箔、銅張積層板など）を含んでよい。誘電体材料は、限定されないが、ＦＲ−４、プリプレグ、セラミック、エポキシ、他のガラス又はファイバ充填樹脂、ポリイミド、ポリエステル、ポリエーテルエーテルケトン（ＰＥＥＫ）などを含む材料から作られる少なくとも１つの誘電体層を含んでよい。導電性材料及び誘電体材料は、例えばインクジェットプリンタなどでプリントされてよく、またエッチングされてよい。導電性材料は、電着（電気めっき）されてよく、１つ又は複数の電子回路となるように形成されてよい。基板の導電性材料は、回路ルーティング、接地、熱エネルギー分散、電磁シールドなどを提供してよい。

基板は、複数の層を含んでよい。基板は、インタフェース面とダイ面のいずれか又は両方に接点を含んでよい。これらの接点は、別の接点又は電子コンポーネント若しくは他のコンポーネントと結合するために露出し得る。これらの接点は、業界標準フォーマットに従って、ダイ、電子回路パッケージ、又は電子デバイスと互換性があるように配置されてよい。

図３は、一実施形態による、部分的に形成されたパッケージ３００のモールド化合物３１５に封止された図２のボイド構造、基板、及び他のコンポーネントを示す。そのようなコンポーネントの封止は、射出成形、堆積、３Ｄプリンティングによって、図２のコンポーネントなどの周囲に型を接合することで行われてよい。ボイド構造１０５などのボイド構造の外周は、そのような構造をモールド化合物に封止した状態を理解するために、図３に示されている。しかしながら、一実施形態において、ボイド構造がモールド化合物３１５と同じ材料で作られている場合などでは、そのような外周はモールド化合物３１５と区別するのが難しい場合があり、及び／又はモールド化合物３１５と一体化する場合がある。例えば、その後の図では、ボイド構造の外周は図示されていない。パッケージ３００は、底部パッケージであってよい。

図４は、一実施形態による、図３の部分的に形成されたパッケージ３００及び犠牲層４２０を示す。犠牲層４２０は、機械研削加工、レーザエッチング、液相又は気相化学エッチングなどによって除去されてよい。犠牲層４２０は、図４では除去されていないが、犠牲層４２０が除去される部分を示すために表されている。

図５は、一実施形態による、図４の犠牲層４２０が除去され、ボイドが露出し、さらに部分的に形成されたパッケージ５００を作成した状態の、図３のさらに部分的に形成されたパッケージを示す。さらに部分的に形成されたパッケージ５００の上端ダイ面層５２１が、ラベル付けされている。特記されたように、部分的に形成されたパッケージ５００は底部パッケージであってよい。

図６は、一実施形態による、任意選択の追加のボイド６２５ａ〜６２５ｃを、さらに部分的に形成されたパッケージ５００の上端ダイ面層５２１に形成した状態を示す。追加のボイド６２５ａ〜６２５ｃは、機械式穴あけ加工、レーザ穴あけ加工、化学エッチングなどの従来のボイド形成プロセスで形成されてよい。上記に示されたボイド構造を用いることで、追加のボイド６２５ａ〜６２５ｃを形成することが可能であってよい。本明細書で説明されるボイド構造を用いることと従来のボイド形成プロセスとが共存し得ることを実証するために、従来のボイド形成プロセスによる追加のボイド６２５ａ〜６２５ｃの形成が論じられている。追加のボイド６２５ａ〜６２５ｃは、犠牲層４２０を除去する前に、従来のボイド形成プロセスによって形成された可能性がある。図示されるように、追加のボイド６２５ａ〜６２５ｃは、従来のボイド形成プロセスの限界に起因するなどして、鉛直ではない断面を有し得る。

図７は、一実施形態による、部分的に形成されたパッケージにＴＭＶを組み立てた状態を示す。ＴＭＶは、導体７３２ａ及び７３２ｂでボイドを充填し、そのような導体を、例えば、ハンダペースト７３０ａ及び７３０ｂでキャッピングすることで、形成されてよい。導体７３２ａ及び７３２ｂによるボイドの充填は、無電解（電気めっき）銅めっき、ハンダペーストめっきなどであってよい。その結果が、別のパッケージと組み合わせるために用意された、パッケージ７００であってよい。特記されたように、パッケージ７００は底部パッケージであってよい。

図８は、一実施形態による、受動電気コンポーネント８３５などの受動電気コンポーネントをパッケージ８４０に組み立てた状態を示す。受動電気コンポーネントのパッケージ８４０への組み立ては、リフローハンダ付け、化学接合、及びそのような受動電気コンポーネントをパッケージ８４０のインタフェース面及びパッケージ８４０の基板内の電気相互接続（上述したように、基板内の電気相互接続の配置は例示を目的としたものである）に電気的及び／又は物理的に接合又は結合し得る他の手法によるものであってよい。パッケージ８４０は、組み立てを容易にするために、反転した位置にあってよい。パッケージ８４０は、頂部パッケージであってよい。図示されるように、パッケージ８４０は、メモリダイ、積層メモリダイなどのダイを含んでよい。パッケージ８４０は、プロセッサ、又は別の回路若しくは集積回路などのダイを含んでよい。

図９は、一実施形態による、図７のパッケージ７００を用いて組み立てられるパッケージ９００を示す。パッケージ９００は、図８の受動電気コンポーネントと結合されたパッケージ８４０を含む。パッケージ９００は、頂部パッケージであってよい。図示されるように、パッケージ９００は、パッケージ７００のボイドに挿入される向きになっていてよい。

図１０は、一実施形態において、ＰｏＰ１０００に組み立てられる図９のパッケージ９００及び図７のパッケージ７００を示し、例えば、パッケージ９００及びパッケージ７００が電気的に又は物理的に結合された後などの状態である。電気的結合又は物理的結合は、ハンダボール７３０ａ及び７３０ｂを、パッケージ９００の基板のインタフェース面にある電気接点にリフローハンダ付けすることであってよく、これにより、パッケージ間のＴＭＶ接続が完成する。接着（例えば、エポキシ）、ダイ接着フィルム、熱接合、超音波溶接などを用いる他の手法が、パッケージ９００及びパッケージ７００を電気的に又は物理的に結合するのに用いられてよい。

ＰｏＰ１０００のパッケージ間の間隔は、従来のマルチパッケージ集積回路と比べて低減され得る。ＰｏＰ１０００は、例えば、鉛直側壁のＴＭＶを含んでよい。本明細書で論じられたように、鉛直側壁のＴＭＶによって、ＰｏＰ１０００のパッケージは、（ｘ軸、ｙ軸、及びｚ軸の座標系の）１つ又は複数の軸方向においてより小さくなり得る。さらに、ＰｏＰ１０００は、底部パッケージなどのパッケージにある他の受動コンポーネント（又は他のコンポーネント）の上方の上部空間に配置された、受動コンポーネント又は他のコンポーネントを含んでよい。

パッケージ９００及びパッケージ７００の電気的結合又は物理的結合は、パッケージ９００のコンポーネントをパッケージ７００のコンポーネント又は表面と電気的に又は物理的に結合することも含んでよい。例えば、図１０の点線円１０４１は、上述されたように、パッケージ７００に形成されたボイド内のパッケージ７００の表面に、パッケージ９００のコンポーネントが電気的に又は物理的に結合され得る部分を示す。

ＰｏＰ１０００は、マザーボード１０４０などの別のコンポーネントとの組み立て用に用意されてよい。例えば、図１０に示されるように、ＰｏＰ１０００は、マザーボード１０４０にリフローハンダ付けされるハンダボール１０４５を含んでよい。

図１１は、一実施形態によるシステムレベルの図を示す。例えば、図１１は、本開示において説明されたように用意されたＰｏＰを含むマルチパッケージ集積回路などのマルチパッケージ集積回路を含む電子機器（例えば、システム）の一例を図示する。図１１は、ＰｏＰ用のより高いレベルのデバイスアプリケーションに関する一例を示すように含まれている。１つの実施形態において、システム１１００には、限定されないが、デスクトップコンピュータ、ラップトップコンピュータ、ネットブック、タブレット、ノートブックコンピュータ、携帯情報端末（ＰＤＡ）、サーバ、ワークステーション、携帯電話、携帯型コンピュータ処理装置、スマートフォン、インターネット家電機器、又は任意の他のタイプのコンピュータ処理装置が含まれる。いくつかの実施形態において、システム１１００は、システムオンチップ（ＳｏＣ）システムである。

１つの実施形態において、プロセッサ１１１０は、１つ又は複数の処理コア１１１２及び１１１２ｎを有し、１１１２ｎは、プロセッサ１１１０の中のｎ番目のプロセッサコアを表し、ｎは正の整数である。例えば、処理コア１１１２又は処理コア１１１２ｎは、本明細書で説明されたようにダイを含んでよい。１つの実施形態において、システム１１００は、１１１０及び１１０５を含む複数のプロセッサを含み、プロセッサ１１０５は、プロセッサ１１１０のロジックと同様の又は同一のロジックを有する。一例において、プロセッサ１１１０は、ダイ２１１又は積層ダイ２１２を含んでよい。いくつかの実施形態において、処理コア１１１２は、限定されないが、命令をフェッチするプリフェッチロジック、命令をデコードするデコードロジック、命令を実行する実行ロジックなどを含む。いくつかの実施形態において、プロセッサ１１１０は、システム１１００用の命令及び／又はデータをキャッシュするキャッシュメモリ１１１６を有する。キャッシュメモリ１１１６は、１つ又は複数のレベルのキャッシュメモリを含む階層構造で構成されてよい。

いくつかの実施形態において、プロセッサ１１１０はメモリ制御装置１１１４を含み、メモリ制御装置１１１４は、プロセッサ１１１０が、揮発性メモリ１１３２及び／又は不揮発性メモリ１１３４を含むメモリ１１３０にアクセスし、メモリ１１３０と通信することを可能にする機能を実行するように動作可能である。いくつかの実施形態において、プロセッサ１１１０はメモリ１１３０及びチップセット１１２０に結合される。一例において、メモリ１１３０は、パッケージ９００若しくはパッケージ７００を含んでよく、又はその一部であってもよい。プロセッサ１１１０は、無線信号を送信及び／又は受信するように構成された任意の装置と通信するための無線アンテナ１１７８にも結合されてよい。１つの実施形態において、無線アンテナ１１７８は、限定されないが、ＩＥＥＥ８０２．１１規格、その関連ファミリ、ＨｏｍｅＰｌｕｇ ＡＶ（ＨＰＡＶ）、超広帯域無線システム（ＵＷＢ）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＷｉＭＡＸ（登録商標）、ロングタームエボリューション、又は任意の形態の無線通信プロトコルに従って動作するインタフェースを含んでよい。

いくつかの実施形態において、揮発性メモリ１１３２には、限定されないが、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、ラムバスダイナミックランダムアクセスメモリ（ＲＤＲＡＭ）、及び／又は任意の他のタイプのランダムアクセスメモリデバイスが含まれる。不揮発性メモリ１１３４には、限定されないが、フラッシュメモリ、相変化メモリ（ＰＣＭ）、リードオンリメモリ（ＲＯＭ）、電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、又は任意の他のタイプの不揮発性メモリデバイスが含まれる。

メモリ１１３０は、情報及びプロセッサ１１１０によって実行される命令を格納する。１つの実施形態において、メモリ１１３０は、プロセッサ１１１０が命令を実行している間に、一時変数又は他の中間情報も格納することができる。図示された実施形態において、チップセット１１２０は、ポイントツーポイント（ＰｔＰ又はＰ−Ｐ）インタフェース１１１７及び１１２２を介してプロセッサ１１１０と接続する。チップセット１１２０によって、プロセッサ１１１０はシステム１１００内の他要素と接続することが可能になる。いくつかの実施形態において、インタフェース１１１７及び１１２２は、Ｉｎｔｅｌ（登録商標）ＱｕｉｃｋＰａｔｈ Ｉｎｔｅｒｃｏｎｎｅｃｔ（ＱＰＩ）などのＰｔＰ通信プロトコルに従って動作する。他の実施形態では、異なる相互接続が用いられてよい。

いくつかの実施形態において、チップセット１１２０は、プロセッサ１１１０及び１１０５、表示装置１１４０、並びに他のデバイス１１７２、１１７６、１１７４、１１６０、１１６２、１１６４、１１６６、１１７７などと通信するように動作可能である。一例において、チップセット１１２０は、ダイ２１１又は積層ダイ２１２を含んでよい。チップセット１１２０は、無線信号を送信及び／又は受信するように構成された任意の装置と通信するための無線アンテナ１１７８と結合されてもよい。

チップセット１１２０は、インタフェース１１２６を介して表示装置１１４０と接続する。表示装置１１４０は、例えば、液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイ、ブラウン管（ＣＲＴ）ディスプレイ、又は任意の他の形態の視覚表示装置であってよい。いくつかの実施形態において、プロセッサ１１１０及びチップセット１１２０は、単一のＳｏＣに一体化される。さらに、チップセット１１２０は、様々な要素１１７４、１１６０、１１６２、１１６４、及び１１６６を相互接続する１つ又は複数のバス１１５０及び１１５５と接続する。バス１１５０及び１１５５は、バスブリッジ１１７２を介して共に相互接続されてよい。１つの実施形態において、チップセット１１２０は、インタフェース１１２４を介して、不揮発性メモリ１１６０、大容量記憶装置１１６２、キーボード／マウス１１６４、ネットワークインタフェース１１６６、スマートＴＶ１１７６、家庭用電子機器１１７７などに結合する。様々な例において、集積回路が、表示装置１１４０、スマートＴＶ１１７６、Ｉ／Ｏデバイス１１７４、不揮発性メモリ１１６０、記憶媒体１１６２、ネットワークインタフェース１１６６、プロセッサ１１０５、及び家庭用電子機器１１７７のうち少なくとも１つ又は複数に含まれてよい。

１つの実施形態において、大容量記憶装置１１６２には、限定されないが、ソリッドステートドライブ、ハードディスクドライブ、ユニバーサルシリアルバスフラッシュメモリドライブ、又は任意の他の形態のコンピュータデータ記憶媒体が含まれる。１つの実施形態において、ネットワークインタフェース１１６６は、限定されないが、Ｅｔｈｅｒｎｅｔ（登録商標）インタフェース、ユニバーサルシリアルバス（ＵＳＢ）インタフェース、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）エクスプレスインタフェース、無線インタフェース、及び／又は任意の他の好適なタイプのインタフェースを含むよく知られた任意のタイプのネットワークインタフェース規格によって実装される。１つの実施形態において、無線インタフェースは、限定されないが、ＩＥＥＥ８０２．１１規格及びその関連ファミリ、ＨｏｍｅＰｌｕｇ ＡＶ（ＨＰＡＶ）、超広帯域無線システム（ＵＷＢ）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＷｉＭＡＸ（登録商標）、ロングタームエボリューション（ＬＴＥ）、又は任意の形態の無線通信プロトコルに従って動作する。

図１１に示されるモジュールは、システム１１００の中に別個のブロックとして図示されているが、これらのブロックのいくつかによって実行される機能は、単一の半導体回路に統合されてよく、又は２つ又はそれより多くの別個の集積回路を用いて実装されてもよい。例えば、キャッシュメモリ１１１６は、プロセッサ１１１０の中に別個のブロックとして図示されているが、キャッシュメモリ１１１６（又は１１１６の選択された側面）は、プロセッサコア１１１２に組み込まれてもよい。
［様々な注釈及び実施例］

これらの非限定的な実施例のそれぞれは独立していてよく、他の実施例のうち１つ又は複数との様々な並べ替え又は組み合わせで組み合わされてもよい。本明細書に開示された方法及び装置をさらに十分に示すために、実施形態の非限定的な一覧がここに提供される。

実施例１．マルチパッケージ集積回路を作る方法が、ボイドを含むボイド構造を用意する段階であって、上記ボイドは受動電気コンポーネントを収容する大きさに作られている、段階と、底部回路パッケージを用意する段階であって、上記底部回路パッケージは、底部回路パッケージ基板を含み且つ上記底部回路パッケージのダイ面層に第１の集積回路及び上記ボイド構造を含む、段階と、上記底部回路パッケージの上記ダイ面層から犠牲層を除去して、上記ボイド構造の上記ボイドを露出させる段階と、頂部回路パッケージ基板と、上記頂部回路パッケージ基板のダイ面層にある第２の集積回路とを含む頂部回路パッケージを用意する段階と、上記受動電気コンポーネントを上記ボイドに配置又は形成する段階と、上記受動電気コンポーネントを上記頂部回路パッケージ基板のインタフェース面と電気的に結合する段階と、上記受動電気コンポーネントが上記ボイドに入った上記底部回路パッケージ基板に上記頂部回路パッケージ基板を取り付ける段階とを備える。

実施例２．実施例１に記載の方法であり、上記受動電気コンポーネントが上記ボイドに入った上記底部回路パッケージ基板に上記頂部回路パッケージ基板を取り付ける段階の前に、上記頂部回路パッケージ基板の上記インタフェース面に上記受動電気コンポーネントを電気的に結合する段階をさらに備える。

実施例３．実施例２に記載の方法であり、上記受動電気コンポーネントは、上記底部回路パッケージの高さより高い。

実施例４．実施例１に記載の方法であり、上記受動電気コンポーネントは、抵抗器、コンデンサ、電力コンポーネント、及びモールド貫通電極（ＴＭＶ）のうち少なくとも１つを含む。

実施例５．実施例４に記載の方法であり、上記ボイドに上記ＴＭＶを形成する段階をさらに備え、上記頂部回路パッケージ基板の上記インタフェース面に上記ＴＭＶを電気的に結合する段階、及び上記受動電気コンポーネントが上記ボイドに入った上記底部回路パッケージに上記頂部回路パッケージ基板を取り付ける段階のうち少なくとも１つは、リフローハンダ付けによって実行される。

実施例６．実施例４に記載の方法であり、上記ボイド構造の上記ボイドの水平面と直角を成す、上記ボイド構造の上記ボイドの鉛直壁を有する上記ボイド構造を用意する段階をさらに備える。

実施例７．実施例４に記載の方法であり、上記ボイド構造の上記ボイドが階段状壁を有する上記ボイド構造を用意する段階をさらに備える。

実施例８．実施例４に記載の方法であり、上記ボイドに上記ＴＭＶを形成する段階は、上記ボイドを導体で充填する段階と、上記導体をハンダペーストでキャッピングする段階とを有し、リフローハンダ付けによって上記ハンダペーストは溶解する。

実施例９．実施例１に記載の方法であり、上記ボイド構造を用意する段階は、上記底部回路パッケージの材料から上記ボイド構造を用意する段階を有する。

実施例１０．実施例８に記載の方法であり、上記底部回路パッケージの上記材料は、ポリマーベースのモールド化合物である。

実施例１１．実施例１に記載の方法であり、上記底部回路パッケージの上記ダイ面層から犠牲層を除去して、上記ボイド構造の上記ボイドを露出させる段階は、研削加工によって上記犠牲層を除去する段階を有する。

実施例１２．実施例１に記載の方法であり、上記ボイドは第１のボイドであり、上記受動電気コンポーネントは第１の受動電気コンポーネントであり、ボイド形成プロセスによって上記底部回路パッケージに第２のボイドを形成する段階と、上記第２のボイドに第２の受動電気コンポーネントを挿入又は形成する段階とをさらに備える。

実施例１３．実施例１１に記載の方法であり、上記ボイド形成プロセスは、機械式穴あけ加工、レーザ穴あけ加工、及び化学エッチングのうち少なくとも１つを含む。

実施例１４．実施例１に記載の方法であり、上記頂部回路パッケージ基板を上記底部回路パッケージ基板に取り付ける上記段階は、第１のボールグリッドアレイを有し、上記受動電気コンポーネントが上記ボイドに入った上記底部回路パッケージに、上記第１のボールグリッドアレイを用いて、上記頂部回路パッケージ基板を取り付ける段階は、上記頂部回路パッケージと上記底部回路パッケージとを上記第１のボールグリッドアレイを用いて電気的に結合する段階を有し、上記底部回路パッケージは、底部回路パッケージ基板のインタフェース面を含み、第２のボールグリッドアレイを用いて上記底部回路パッケージ基板の上記インタフェース面をマザーボードと電気的に結合する。

実施例１５．実施例１３に記載の方法であり、上記第２のボールグリッドアレイは、上記第１のボールグリッドアレイが上記頂部回路パッケージ基板の上記インタフェース面と上記底部回路パッケージとの間に形成するよりも多くの電気接点を、上記底部回路パッケージ基板の上記インタフェース面と上記マザーボードとの間に形成する。

実施例１６．実施例１に記載の方法であり、上記第２の集積回路は積層メモリダイを含み、上記第１の集積回路はコンピュータプロセッサを含む。

実施例１７．頂部回路パッケージと底部回路パッケージとを備えるマルチパッケージ集積回路であり、上記頂部回路パッケージは、第１の集積回路と、頂部回路パッケージ基板と、上記頂部回路パッケージ基板のインタフェース面に電気的に結合された受動電気コンポーネントとを含み、上記底部回路パッケージは、第２の集積回路とボイドとを含み、上記頂部回路パッケージ及び上記底部回路パッケージは電気的結合され、上記受動電気コンポーネントは上記ボイドに配置又は形成される。

実施例１８．実施例１７に記載のマルチパッケージ集積回路であり、上記ボイドは、上記底部回路パッケージに作られたボイド構造の中空核である。

実施例１９．実施例１７に記載のマルチパッケージ集積回路であり、上記ボイド構造は、上記底部回路パッケージの材料から作られる。

実施例２０．実施例１８に記載のマルチパッケージ集積回路であり、上記底部回路パッケージの上記材料は、ポリマーベースのモールド化合物である。

実施例２１．実施例１７に記載のマルチパッケージ集積回路であり、上記ボイドは第１のボイドであり、上記受動電気コンポーネントは第１の受動電気コンポーネントであり、上記底部回路パッケージに第２のボイドを、上記第２のボイドに第２の受動電気コンポーネントをさらに含む。

実施例２２．実施例１７に記載のマルチパッケージ集積回路であり、上記受動電気コンポーネントは、上記底部回路パッケージの高さより高い。

実施例２３．実施例１７に記載のマルチパッケージ集積回路であり、上記受動電気コンポーネントは、抵抗器、コンデンサ、電力コンポーネント、及びモールド貫通電極（ＴＭＶ）のうち少なくとも１つを含む。

実施例２４．実施例２２に記載のマルチパッケージ集積回路であり、上記受動電気コンポーネントは、上記底部回路パッケージと電気的に結合される。

実施例２５．実施例２２に記載のマルチパッケージ集積回路であり、上記底部回路パッケージは底部回路パッケージ基板を含み、上記ＴＭＶは、上記頂部回路パッケージ基板及び上記底部回路パッケージ基板と直角を成す鉛直壁を含む。

実施例２６．実施例１７に記載のマルチパッケージ集積回路であり、上記頂部回路パッケージ及び上記底部回路パッケージは、第１のボールグリッドアレイによって電気的に結合され、上記底部回路パッケージの底部回路パッケージ基板のインタフェース面が、第２のボールグリッドアレイによってマザーボードに取り付けられる。

実施例２７．実施例２５に記載のマルチパッケージ集積回路であり、上記第２のボールグリッドアレイは、上記第１のボールグリッドアレイが上記頂部回路パッケージ基板の上記インタフェース面と上記底部回路パッケージとの間に形成するよりも多くの電気接点を、上記底部回路パッケージ基板の上記インタフェース面と上記マザーボードとの間に形成する。

実施例２８．実施例１７に記載のマルチパッケージ集積回路であり、上記第１の集積回路は積層メモリダイを含み、上記第２の集積回路はコンピュータプロセッサを含む。

実施例２９．頂部回路パッケージと、底部回路パッケージと、マザーボードとを備えるコンピュータ装置であり、上記頂部回路パッケージは、第１の集積回路と、頂部回路パッケージ基板と、上記頂部回路パッケージ基板のインタフェース面に電気的に結合された受動電気コンポーネントとを含み、上記底部回路パッケージは、第２の集積回路と、ボイドとを含み、上記頂部回路パッケージ及び上記底部回路パッケージは、第１のボールグリッドアレイによって電気的に結合され、上記受動電気コンポーネントは上記ボイドに配置又は形成され、上記底部回路パッケージの底部回路パッケージ基板のインタフェース面が、第２のボールグリッドアレイによって上記マザーボードに取り付けられる。

実施例３０．実施例２９に記載のコンピュータ装置であり、上記ボイドは、上記底部回路パッケージに作られたボイド構造の中空核である。

実施例３１．実施例２９に記載のコンピュータ装置であり、上記ボイド構造は、上記底部回路パッケージの材料から作られる。

実施例３２．実施例３０に記載のコンピュータ装置であり、上記底部回路パッケージの上記材料は、ポリマーベースのモールド化合物である。

実施例３３．実施例２９に記載のコンピュータ装置であり、上記ボイドは第１のボイドであり、上記受動電気コンポーネントは第１の受動電気コンポーネントであり、上記底部回路パッケージに第２のボイドを、上記第２のボイドに第２の受動電気コンポーネントをさらに含む。

実施例３４．実施例２９に記載のコンピュータ装置であり、上記受動電気コンポーネントは、上記底部回路パッケージの高さより高い。

実施例３５．実施例２９に記載のコンピュータ装置であり、上記受動電気コンポーネントは、抵抗器、コンデンサ、電力コンポーネント、及びモールド貫通電極（ＴＭＶ）のうち少なくとも１つを含む。

実施例３６．実施例３４に記載のコンピュータ装置であり、上記受動電気コンポーネントは、上記底部回路パッケージと電気的に結合される。

実施例３７．実施例３４に記載のコンピュータ装置であり、上記底部回路パッケージは底部回路パッケージ基板を含み、上記ＴＭＶは、上記頂部回路パッケージ基板及び上記底部回路パッケージ基板と直角を成す鉛直壁を含む。

実施例３８．実施例２９に記載のコンピュータ装置であり、上記ボールグリッドアレイは第１のボールグリッドアレイであり、上記底部回路パッケージの底部回路パッケージ基板のインタフェース面が、第２のボールグリッドアレイによってマザーボードに取り付けられる。

実施例３９．実施例３７に記載のコンピュータ装置であり、上記第２のボールグリッドアレイは、上記第１のボールグリッドアレイが上記頂部回路パッケージ基板の上記インタフェース面と上記底部回路パッケージとの間に形成するよりも多くの電気接点を、上記底部回路パッケージ基板の上記インタフェース面と上記マザーボードとの間に形成する。

実施例４０．実施例２９に記載のコンピュータ装置であり、上記第１の集積回路は積層メモリダイを含み、上記第２の集積回路はコンピュータプロセッサを含む。

これらの非限定的な実施例のそれぞれは独立していてよく、他の実施例のうち１つ又は複数との様々な組み合わせで組み合わされてもよい。

上記の詳細な説明は添付図面への参照を含み、これらの添付図面は詳細な説明の一部を形成する。これらの図面は、特定の実施形態を例として示す。これらの実施形態は、本明細書では「実施例」とも呼ばれる。そのような実施例は、示された又は説明された要素に加えて、複数の要素を含んでよい。しかしながら、本発明者らは、示された又は説明されたこれらの要素のみが提供される実施例も企図している。さらに、本発明者らは、特定の実施例（又はその１つ又は複数の態様）に対して、又は本明細書で示された若しくは説明された他の実施例（又はこれらの１つ又は複数の態様）に対して、示された又は説明されたこれらの要素（又はこれらの１つ又は複数の態様）の任意の組み合わせを用いる実施例も企図している。

本明細書と、参照によって組み込まれたあらゆる文書との間に一貫性がない使用例がある場合には、本明細書の使用例が優先される。

本明細書では、特許文書では一般的なことであるが、「１つの（「ａ」又は「ａｎ」）」という用語が、１つ又は１つより多くを含むように用いられており、「少なくとも１つ」又は「１つ又は複数」の任意の他の事例又は使用例から独立している。本明細書では、「又は」という用語は、非排他的論理和を意味するのに用いられており、これにより、「Ａ又はＢ」には、別段の指示がない限り、「ＡはあるがＢはない」、「ＢはあるがＡはない」、「Ａ及びＢがある」が含まれる。本明細書では、「ｉｎｃｌｕｄｉｎｇ（含む）」及び「ｉｎ ｗｈｉｃｈ（ここで）」という用語が、「ｃｏｍｐｒｉｓｉｎｇ（備える）」及び「ｗｈｅｒｅｉｎ（ここで）」というそれぞれの用語と均等な平易な英語として用いられている。また、以下の特許請求の範囲では、「ｉｎｃｌｕｄｉｎｇ（含む）」及び「ｃｏｍｐｒｉｓｉｎｇ（備える）」という用語は非限定であり、すなわち、請求項においてそのような用語の後に列挙された要素に加えて、他の要素を含むシステム、装置、物品、構成物、製法、又はプロセスも、依然として当該請求項の範囲内に含まれるものとみなされる。さらに、以下の特許請求の範囲では、「第１の」、「第２の」、「第３の」などの用語が単なるラベルとして用いられており、これらの対象に数的要件を課すことを意図するものではない。

本明細書で説明される方法の実施例は、少なくとも一部が機械又はコンピュータによって実装され得る。いくつかの実施例は、上記実施例で説明されたような方法を実行するよう電子デバイスを構成するように動作可能な命令でエンコードされたコンピュータ可読媒体又は機械可読媒体を含んでよい。そのような方法の実装が、マイクロコード、アセンブリ言語コード、より高水準の言語コードなどのコードを含んでよい。そのようなコードは、様々な方法を実行するためのコンピュータ可読命令を含んでよい。コードは、コンピュータブログラム製品の一部を形成してよい。さらに、一例において、コードは、実行中又は他のときなどに、１つ又は複数の揮発性、非一時的、又は不揮発性の有形なコンピュータ可読媒体に有形に格納されてよい。これらの有形のコンピュータ可読媒体の例には、限定されないが、ハードディスク、リムーバブル磁気ディスク、リムーバブル光学ディスク（例えば、コンパクトディスク及びデジタルビデオディスク）、磁気カセット、メモリカード又はメモリスティック、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）などが含まれてよい。上記の説明は、限定ではなく例示であることが意図されている。例えば、上述された実施例（又はこれらの１つ又は複数の態様）は、互いに組み合わせて用いられてよい。当業者が上記の説明を検討するなどして、他の実施形態が用いられてよい。読者が技術的開示の本質をすぐに確認できるように、米国特許法規則１．７２（ｂ）に従って要約書が提供されている。要約書は、特許請求の範囲又は意味を解釈又は限定するのに用いられることはないという理解のもとで提出されている。また、上記の詳細な説明では、本開示を簡素化するために様々な特徴が共にグループ化されることがある。このことは、開示された未請求の特徴が、あらゆる請求項に不可欠であることを意図していると解釈されるべきではない。むしろ、発明の主題は、開示された特定の実施形態の全ての特徴より少ないところにあってよい。したがって、以下の特許請求の範囲は、本明細書により、実施例又は実施形態として詳細な説明に組み込まれ、各請求項は別個の実施形態として独立しており、そのような実施形態は様々な組み合わせで互いに組み合わされてよいことが企図されている。本明細書の開示の範囲は、添付された特許請求の範囲を参照し、そのような特許請求の範囲が権利を与えられている均等例の全範囲と共に決定されるべきである。

Claims (25)

1. マルチパッケージ集積回路を作る方法であって、
   ボイドを含むボイド構造を用意する段階であって、前記ボイドは受動電気コンポーネントを収容する大きさに作られている、段階と、
   底部回路パッケージを用意する段階であって、前記底部回路パッケージは、底部回路パッケージ基板を含み且つ前記底部回路パッケージのダイ面層に第１の集積回路及び前記ボイド構造を含む、段階と、
   前記底部回路パッケージの前記ダイ面層から犠牲層を除去して、前記ボイド構造の前記ボイドを露出させる段階と、
   頂部回路パッケージ基板と、前記頂部回路パッケージ基板のダイ面層にある第２の集積回路とを含む頂部回路パッケージを用意する段階と、
   前記受動電気コンポーネントを前記ボイドに配置又は形成する段階と、
   前記受動電気コンポーネントを前記頂部回路パッケージ基板のインタフェース面と電気的に結合する段階と、
   前記受動電気コンポーネントが前記ボイドに入った前記底部回路パッケージ基板に前記頂部回路パッケージ基板を取り付ける段階とを備える、方法。
2. 前記受動電気コンポーネントが前記ボイドに入った前記底部回路パッケージ基板に前記頂部回路パッケージ基板を取り付ける段階の前に、前記頂部回路パッケージ基板の前記インタフェース面に前記受動電気コンポーネントを電気的に結合する段階をさらに備える、請求項１に記載の方法。
3. 前記受動電気コンポーネントは、抵抗器、コンデンサ、電力コンポーネント、及びモールド貫通電極（ＴＭＶ）のうち少なくとも１つを含む、請求項１に記載の方法。
4. 前記ボイドに前記ＴＭＶを形成する段階をさらに備え、前記頂部回路パッケージ基板の前記インタフェース面に前記ＴＭＶを電気的に結合する段階、及び前記受動電気コンポーネントが前記ボイドに入った前記底部回路パッケージに前記頂部回路パッケージ基板を取り付ける段階のうち少なくとも１つは、リフローハンダ付けによって実行される、請求項３に記載の方法。
5. 前記ボイドに前記ＴＭＶを形成する段階は、前記ボイドを導体で充填する段階と、前記導体をハンダペーストでキャッピングする段階とを有し、リフローハンダ付けによって前記ハンダペーストは溶解する、請求項４に記載の方法。
6. 前記ボイド構造の前記ボイドの水平面と直角を成す、前記ボイド構造の前記ボイドの鉛直壁を有する前記ボイド構造を用意する段階をさらに備える、請求項１に記載の方法。
7. 前記ボイド構造を用意する段階は、前記底部回路パッケージの材料から前記ボイド構造を用意する段階を有する、請求項１に記載の方法。
8. 前記底部回路パッケージの前記ダイ面層から犠牲層を除去して、前記ボイド構造の前記ボイドを露出させる段階は、研削加工によって前記犠牲層を除去する段階を有する、請求項１に記載の方法。
9. 前記ボイドは第１のボイドであり、前記受動電気コンポーネントは第１の受動電気コンポーネントであり、ボイド形成プロセスによって前記底部回路パッケージに第２のボイドを形成する段階と、前記第２のボイドに第２の受動電気コンポーネントを挿入又は形成する段階とをさらに備える、請求項１に記載の方法。
10. 前記ボイド形成プロセスは、機械式穴あけ加工、レーザ穴あけ加工、及び化学エッチングのうち少なくとも１つを含む、請求項９に記載の方法。
11. 前記頂部回路パッケージ基板を前記底部回路パッケージ基板に取り付ける前記段階は、第１のボールグリッドアレイを有し、
    前記受動電気コンポーネントが前記ボイドに入った前記底部回路パッケージに、前記第１のボールグリッドアレイを用いて、前記頂部回路パッケージ基板を取り付ける段階は、前記頂部回路パッケージと前記底部回路パッケージとを前記第１のボールグリッドアレイを用いて電気的に結合する段階を有し、
    前記底部回路パッケージは、底部回路パッケージ基板のインタフェース面を含み、第２のボールグリッドアレイを用いて前記底部回路パッケージ基板の前記インタフェース面をマザーボードと電気的に結合する、請求項１に記載の方法。
12. 前記第２のボールグリッドアレイは、前記第１のボールグリッドアレイが前記頂部回路パッケージ基板の前記インタフェース面と前記底部回路パッケージとの間に形成するよりも多くの電気接点を、前記底部回路パッケージ基板の前記インタフェース面と前記マザーボードとの間に形成する、請求項１１に記載の方法。
13. 頂部回路パッケージと底部回路パッケージとを備えるマルチパッケージ集積回路であって、
    前記頂部回路パッケージは、第１の集積回路と、頂部回路パッケージ基板と、前記頂部回路パッケージ基板のインタフェース面に電気的に結合された受動電気コンポーネントとを含み、
    前記底部回路パッケージは、第２の集積回路とボイドとを含み、
    前記頂部回路パッケージ及び前記底部回路パッケージは電気的結合され、前記受動電気コンポーネントは前記ボイドに配置又は形成される、マルチパッケージ集積回路。
14. 前記ボイドは、前記底部回路パッケージに作られたボイド構造の中空核であり、前記ボイド構造は前記底部回路パッケージの材料から作られる、請求項１３に記載のマルチパッケージ集積回路。
15. 前記ボイドは第１のボイドであり、前記受動電気コンポーネントは第１の受動電気コンポーネントであり、前記底部回路パッケージに第２のボイドを、前記第２のボイドに第２の受動電気コンポーネントをさらに含む、請求項１３に記載のマルチパッケージ集積回路。
16. 前記受動電気コンポーネントは、抵抗器、コンデンサ、電力コンポーネント、及びモールド貫通電極（ＴＭＶ）のうち少なくとも１つを含む、請求項１３に記載のマルチパッケージ集積回路。
17. 前記受動電気コンポーネントは、前記底部回路パッケージと電気的に結合される、請求項１６に記載のマルチパッケージ集積回路。
18. 前記底部回路パッケージは底部回路パッケージ基板を含み、前記ＴＭＶは、前記頂部回路パッケージ基板及び前記底部回路パッケージ基板と直角を成す鉛直壁を含む、請求項１６に記載のマルチパッケージ集積回路。
19. 前記頂部回路パッケージ及び前記底部回路パッケージは、第１のボールグリッドアレイによって電気的に結合され、前記底部回路パッケージの底部回路パッケージ基板のインタフェース面が、第２のボールグリッドアレイによってマザーボードに取り付けられる、請求項１３に記載のマルチパッケージ集積回路。
20. 頂部回路パッケージと、底部回路パッケージと、マザーボードとを備えるコンピュータ装置であって、
    前記頂部回路パッケージは、第１の集積回路と、頂部回路パッケージ基板と、前記頂部回路パッケージ基板のインタフェース面に電気的に結合された受動電気コンポーネントとを含み、前記底部回路パッケージは、第２の集積回路と、ボイドとを含み、
    前記頂部回路パッケージ及び前記底部回路パッケージは、第１のボールグリッドアレイによって電気的に結合され、前記受動電気コンポーネントは前記ボイドに配置又は形成され、
    前記底部回路パッケージの底部回路パッケージ基板のインタフェース面が、第２のボールグリッドアレイによって前記マザーボードに取り付けられる、コンピュータ装置。
21. 前記ボイドは、前記底部回路パッケージに作られたボイド構造の中空核であり、前記ボイド構造は前記底部回路パッケージの材料から作られる、請求項２０に記載のコンピュータ装置。
22. 前記受動電気コンポーネントは、抵抗器、コンデンサ、電力コンポーネント、及びモールド貫通電極（ＴＭＶ）のうち少なくとも１つを含む、請求項２０に記載のコンピュータ装置。
23. 前記受動電気コンポーネントは、前記底部回路パッケージと電気的に結合される、請求項２２に記載のコンピュータ装置。
24. 前記底部回路パッケージは底部回路パッケージ基板を含み、前記ＴＭＶは、前記頂部回路パッケージ基板及び前記底部回路パッケージ基板と直角を成す鉛直壁を含む、請求項２２に記載のコンピュータ装置。
25. 前記第２のボールグリッドアレイは、前記第１のボールグリッドアレイが前記頂部回路パッケージ基板の前記インタフェース面と前記底部回路パッケージとの間に形成するよりも多くの電気接点を、前記底部回路パッケージ基板の前記インタフェース面と前記マザーボードとの間に形成する、請求項２０に記載のコンピュータ装置。