JP2007318012A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】Ｐ型ＭＯＳＦＥＴのＮＢＴＩ耐性を向上させる。
【解決手段】半導体装置１００は、シリコン基板１０１、シリコン基板１０１の上部に接して設けられたＳｉＯ₂膜１２０およびＳｉＯ₂膜１２０の上部に接して設けられた多結晶シリコン膜１０６を含むＰ型ＭＯＳＦＥＴ１０３を備える。また、ＳｉＯ₂膜１２０中またはＳｉＯ₂膜１２０と多結晶シリコン膜１０６との界面に、ＨｆおよびＺｒのうち少なくとも一種の金属が、１．３Ｅ１４ａｔｏｍｓ／ｃｍ²以下の面密度で含まれる領域を有する。
【選択図】図１

Description

本発明は、ＭＯＳＦＥＴを備えた半導体装置およびその製造方法に関する。

近年の著しい半導体装置の微細化に伴い、ＭＯＳＦＥＴの性能や信頼性を確保するために様々な工夫が必要になっている。このような状況の中で、ＭＯＳＦＥＴの性能向上のため、ゲート絶縁膜として、ｈｉｇｈ−ｋ膜と呼ばれる高誘電率膜の利用が検討されている。ｈｉｇｈ−ｋ膜の代表的な材料としては、Ｚｒ、Ｈｆ等を含む酸化物が挙げられる。こうした材料をＭＯＳＦＥＴのゲート絶縁膜に用いることにより、ゲート絶縁膜の物理的な厚みを厚くしても電気的なシリコン酸化膜換算膜厚は薄くなり、物理的・構造的に安定なゲート絶縁膜を実現することができる。このため、ＭＯＳＦＥＴ特性の向上のためにＭＯＳ容量を増大させること、およびゲートリーク電流を従来のシリコン酸化膜を用いた場合に比べ低減することの両方、またはいずれか一方が可能となる。

しかし、ゲート絶縁膜を高誘電率膜で構成し、ゲート電極を多結晶シリコンで構成した場合、フェルミレベルピニング（Ｆｅｒｍｉ Ｌｅｖｅｌ Ｐｉｎｎｉｎｇ）と呼ばれる現象が起こることが広く知られるようになった（特許文献１）。フェルミレベルピニングは、ゲート電極中のゲート絶縁膜側界面近傍において、シリコンと高誘電率膜を構成する金属との結合に基づく準位が形成されることにより生じると考えられている。この結果、ＭＯＳＦＥＴの閾値電圧が上昇するとともに、閾値電圧のばらつきが大きくなるという現象が発生し、高誘電率膜の導入を妨げる要因となっていた。以上、ゲート電極が多結晶シリコンである場合を例に説明したが、ゲート絶縁膜を高誘電率膜とした場合、閾値電圧が上昇することがあった。

一方、ＭＯＳＦＥＴの信頼性の観点ではＮＢＴＩ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）と呼ばれる現象が知られている（非特許文献１）。ＮＢＴＩは、特にＰ型ＭＯＳＦＥＴで顕著に発生し、高温環境下でゲート電極に負バイアスを印加すると、正の固定電荷がゲート絶縁膜中に発生し、閾値電圧が上昇する、というのが現象の概要である。その結果、ＭＯＳＦＥＴの動作速度が時間の経つにつれて遅くなり、半導体装置内の複数のＭＯＳＦＥＴの動作タイミングが合わなくなり、誤動作が発生する。ＮＢＴＩは様々な観点から、調査および検討されているものの、有効な対策がないのが現状である。
特開平２００５−３４０３２９号公報 Dieter K. Schroder, and Jeff A. Babcock, Journal of Applied Physics, Volume 94, Number 1, p.1-p.18, 2003,「Negative bias temperature instability : Road to cross in deep submicron silicon semiconductor manufacturing」

ところで、非特許文献１に示されているように、ＭＯＳＦＥＴのゲート絶縁膜の薄膜化により、ゲート絶縁膜に印加される電界強度が年々高くなってきている。このため、ＮＢＴＩによるＰ型ＭＯＳＦＥＴの閾値電圧の上昇は、ゲート長が１００ｎｍを切る世代において、それ以前の世代に比べ相対的に発生しやすくなっていた。Ｐ型ＭＯＳＦＥＴのＮＢＴＩ耐性の向上は、半導体装置の長期信頼性を確保する上で、非常に重要な課題となっていた。

本発明者は、上記非特許文献１に記載されたＰ型ＭＯＳＦＥＴのＮＢＴＩについて鋭意検討を行った。その結果、Ｈｆ等の金属を微量に含む領域を、１）ゲート絶縁膜とゲート電極との界面、または、２）ゲート絶縁膜中に設けることにより、ＭＯＳＦＥＴの特性を実質的に劣化させることなしに、ＮＢＴＩ耐性を向上させることができることを見出し、本発明に至った。

本発明によれば、
半導体基板と、
前記半導体基板の上部に接して設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上部に接して設けられたゲート電極と、
を含むＰ型電界効果型トランジスタを備え、
前記ゲート絶縁膜中または前記ゲート絶縁膜と前記ゲート電極との界面に、ＨｆおよびＺｒのうち少なくとも一種の金属が、１．３Ｅ１４ａｔｏｍｓ／ｃｍ²以下の面密度で含まれる領域を有する半導体装置が提供される。

本発明においては、Ｐ型電界効果トランジスタのゲート絶縁膜とゲート電極との界面、または、ゲート絶縁膜中に、ＨｆおよびＺｒのうち少なくとも一種の金属を含む領域を有する。このため、ＨｆまたはＺｒあるいはこれらの化合物に電子がトラップされ、トラップされた電子により、ゲート電極に負のバイアスを印加した際にゲート絶縁膜中に発生する正の固定電荷が打ち消される。よって、ＮＢＴＩによる閾値電圧の上昇を効果的に抑制できる。

また、本発明においては、ＨｆおよびＺｒのうち少なくとも一種の金属を含む領域における金属の面密度が１．３Ｅ１４ａｔｏｍｓ／ｃｍ²以下である。ゲート絶縁膜中にこのような微量の金属を含む領域が設けられた構成とすることにより、背景技術の項で前述したゲート絶縁膜として高誘電率膜を用いた場合に生じる閾値電圧の上昇を抑制しつつ、上述したＮＢＴＩを抑制することができる。

また、上記金属を１．３Ｅ１４ａｔｏｍｓ／ｃｍ²以下の面密度で含む領域は、たとえばスパッタ法により、さらに安定的に形成される。

すなわち、本発明によれば、
上述した半導体装置の製造方法であって、
前記半導体基板上に前記ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ＨｆおよびＺｒのうち少なくとも一種の金属をスパッタし、前記金属を含む領域を形成する工程と、
前記領域が設けられた前記ゲート絶縁膜上に、ゲート電極膜を形成する工程と、
を含み、
金属を含む領域を形成する前記工程において、前記領域における前記金属の面密度を１．３Ｅ１４ａｔｏｍｓ／ｃｍ²以下とする半導体装置の製造方法が提供される。

また、本発明によれば、
上述した半導体装置の製造方法であって、
前記半導体基板上に、第一ゲート絶縁膜を形成する工程と、
前記第一ゲート絶縁膜上に、ＨｆおよびＺｒのうち少なくとも一種の金属をスパッタし、前記金属を含む領域を形成する工程と、
前記領域が設けられた前記第一ゲート絶縁膜上に、第二ゲート絶縁膜を形成する工程と、
前記第二ゲート絶縁膜上にゲート電極膜を形成する工程と、
を含み、
金属を含む領域を形成する前記工程において、前記領域における前記金属の面密度を１．３Ｅ１４ａｔｏｍｓ／ｃｍ²以下とする半導体装置の製造方法が提供される。

本発明によれば、ゲート絶縁膜中またはゲート絶縁膜とゲート電極との界面に、ＨｆおよびＺｒのうち少なくとも一種の金属が、１．３Ｅ１４ａｔｏｍｓ／ｃｍ²以下の面密度で含まれる領域を有する構成とすることにより、Ｐ型電界効果型トランジスタのＮＢＴＩ耐性を効果的に向上させることができる。

以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

（第一の実施形態）
図１は、本実施形態に係る半導体装置１００の構成を模式的に示す断面図である。半導体装置１００は、シリコン基板１０１と、シリコン基板１０１上に設けられたＰ型ＭＯＳＦＥＴ１０３とを有する。Ｐ型ＭＯＳＦＥＴ１０３は、ここでは表面チャネル型トランジスタである。またＰ型ＭＯＳＦＥＴ１０３の外周部に、素子分離領域１０２が設けられている。

Ｐ型ＭＯＳＦＥＴ１０３において、シリコン基板１０１に設けられたＮ型の導電型を有するＮウェル１０４内に、一対の不純物拡散領域１１０が設けられ、これらの間にチャネル領域１０５が形成されている。不純物拡散領域１１０は、Ｎウェル１０４表面にＰ型不純物がドープされた拡散層である。一方がソース領域、他方がドレイン領域となる。また、Ｎウェル１０４内に、エクステンション領域１４０が設けられている。

チャネル領域１０５の上部に接して、ゲート絶縁膜としてＳｉＯ₂膜１２０が設けられ、ＳｉＯ₂膜１２０の上部に接して多結晶シリコン膜１０６が設けられている。多結晶シリコン膜１０６はＰ型ゲート電極膜であり、Ｂ等のＰ型不純物がドープされている。ゲート絶縁膜であるＳｉＯ₂膜１２０と多結晶シリコン膜１０６との界面に、ＨｆおよびＺｒのうち少なくとも一種の金属が、１．３Ｅ１４ａｔｏｍｓ／ｃｍ²以下の面密度で含まれる領域を有する。本実施形態では、上記領域として、Ｈｆ層１１５が設けられている。

Ｈｆ層１１５は、ＮＢＴＩ耐性を向上させる機能を持つ金属元素であるＨｆを１．３Ｅ１４ａｔｏｍｓ／ｃｍ²以下の面密度で含み、たとえばＳｉＯ₂膜１２０の上面にＨｆが吸着した層である。また、Ｈｆ層１１５は、たとえばＳｉＯ₂膜１２０と多結晶シリコン膜１０６との界面全面に設けられる。こうすれば、後述するＮＢＴＩの抑制効果がより一層安定的に得られる。

Ｈｆ層１１５の厚さは、たとえば１ｎｍ以下である。また、Ｈｆ層１１５中には、Ｈｆ原子が点在している。このため、ゲート長方向の断面視において、Ｈｆ層１１５の平均層厚としては、一原子層を構成する厚さより小さくてもよい。

次に、ＨｆがＮＢＴＩ耐性を向上させる理由について、以下に説明する。

従来構造の半導体装置３００において、Ｐ型ＭＯＳＦＥＴのゲート絶縁膜中に、ＮＢＴＩにより正の固定電荷がトラップされた状態を概念的に図２に示した。Ｈｆ層１１５が存在しない点以外は、図１と同様であるので詳細な説明は省略する。図２の構成の場合、ゲート絶縁膜中の正の固定電荷が増えるにつれ、チャネル領域１０５に以前と同じ量のキャリアを誘起するためには、より高い閾値電圧が必要となる。

これに対して、図１に示した構造のＰ型ＭＯＳＦＥＴ１０３では、Ｈｆ層１１５を有するため、Ｈｆ層１１５中のＨｆあるいはＨｆ層１１５中のＨｆと多結晶シリコン膜１０６中のシリコンとが接触して形成されたＨｆ化合物が電子トラップとして機能する。これを概念的に図３に示した。図３の各部の構造は図１と同様であるので、説明は省略する。ＨｆあるいはＨｆ化合物にトラップされた電子がＮＢＴＩにより発生した正の固定電荷の影響を打ち消す方向に作用するため、閾値電圧の上昇が緩和されるものと推察される。

また、本実施形態では、ゲート電極が多結晶シリコン膜１０６であるため、ゲート絶縁膜とゲート電極の界面に存在するＨｆによりＮＢＴＩ耐性が向上する他の理由として、フェルミレベルピニングの影響も考えられる。ゲート電極の多結晶シリコン中に高誘電率膜を構成する金属が拡散すると、ゲート絶縁膜との界面近傍において多結晶シリコン中に空乏層が発生する。このような空乏層の影響で、ゲート電圧を印加してもゲート絶縁膜に充分な電界が印加されず、チャネル領域においてキャリアを誘起されにくくなる。ゲート絶縁膜に印加される電界が緩和された結果、Ｐ型ＭＯＳＦＥＴのゲート絶縁膜中に正の固定電荷が蓄積される現象が緩和されることが推察される。

次に、ゲート絶縁膜とゲート電極の界面に存在するＨｆによりＮＢＴＩ耐性が向上した評価結果を図４および図５に示す。

図４は、図１および図２に示した半導体装置について、ストレス時間（秒）と閾値電圧のシフト量（Ｖ）との関係を示す図である。

図４において、「Ｈｆなし」のプロットは、Ｈｆ層１１５を有しない半導体装置（図２）の結果である。また、「Ｈｆあり」のプロットは、ＳｉＯ₂膜１２０と多結晶シリコン膜１０６との界面全面に、Ｈｆ面密度が８Ｅ１３ａｔｏｍｓ／ｃｍ²のＨｆ層１１５を設けた半導体装置（図１）の結果である。なお、これらの半導体装置において、ＳｉＯ₂膜１２０の膜厚を２．０ｎｍとした。

また、ストレス条件としては、ストレス電圧をＶｇ＝−２Ｖ、Ｖｓ＝Ｖｄ＝Ｖｓｕｂ＝０Ｖとし、ストレス温度を１１０℃とした。

図５は、Ｈｆ層１１５中のＨｆ面密度が異なる半導体装置について、ストレス電圧−Ｖｇ（Ｖ）と、閾値電圧のシフト量ΔＶｔｈが１０ｍＶになるまでのライフタイム（秒）との関係を示す図である。ここでは、Ｈｆの面密度が１．３Ｅ１４ａｔｏｍｓ／ｃｍ²、８Ｅ１３ａｔｏｍｓ／ｃｍ²および４Ｅ１３ａｔｏｍｓ／ｃｍ²のＨｆ層１１５をＳｉＯ₂膜１２０と多結晶シリコン膜１０６との界面全面に設けた半導体装置（図１）およびＨｆ層１１５を有しない半導体装置（図２）について評価した。また、図５においても、Ｖｓ＝Ｖｄ＝Ｖｓｕｂ＝０Ｖとし、ストレス温度は１１０℃とした。

図４および図５より、Ｈｆ層１１５を設けることにより、ゲート電極に負のストレス電圧を印加した際のＮＢＴＩを向上させることができた。

次に、図１に示した半導体装置１００の製造方法を説明する。図６（ａ）〜図６（ｃ）および図７（ａ）〜図７（ｃ）は、図１に示した構成の半導体装置１００の製造手順の一例を示す工程断面図である。

まず、図６（ａ）に示すように、たとえば（１００）面を主面とするシリコン基板１０１上に、公知の技術により、ＳＴＩ（Shallow Trench Isolation）による素子分離領域１０２を形成する。素子分離領域１０２は、ＬＯＣＯＳ法等の公知の他の方法で形成してもよい。

次に、シリコン基板１０１の表面に犠牲酸化膜１０７を形成する。犠牲酸化膜１０７は、シリコン基板１０１の表面を熱酸化することにより得ることができる。熱酸化の条件は、たとえば、処理温度１１００℃、処理時間１００秒程度とする。つづいて、Ｎ型不純物をイオン注入してＮウェル１０４を形成する。Ｎウェル１０４は、たとえばリンを１５０ＫｅＶ、１Ｅ１３ａｔｏｍｓ／ｃｍ²以上５Ｅ１３ａｔｏｍｓ／ｃｍ²以下の条件で注入することにより形成する。

次に、犠牲酸化膜１０７の上から、Ｎウェル１０４に所定の導電型の不純物をイオン注入し、Ｎウェル１０４の表層付近にチャネル領域１０５を形成する（図６（ａ））。チャネル領域１０５へのチャネル不純物注入量は、あらかじめ設定されたＰ型ＭＯＳＦＥＴ１０３の閾値電圧に応じて適宜決定される。

次に熱処理を行い、チャネル不純物を活性化する。熱処理の条件は、たとえば、処理温度１０００℃、処理時間１０秒程度とする。そして、Ｎウェル１０４に形成されている犠牲酸化膜１０７を除去する。具体的には、犠牲酸化膜１０７を希釈フッ酸（たとえば、ＨＦ：Ｈ₂Ｏ＝１：１０）を用いてエッチング除去した後、純水を用いて水洗し、窒素ブローなどにより乾燥させる。

つづいて、シリコン基板１０１の表面にゲート酸化膜としてＳｉＯ₂膜１２０をたとえば熱酸化法により形成する（図６（ｂ））。

ＳｉＯ₂膜１２０の膜厚は、Ｐ型ＭＯＳＦＥＴ１０３のサイズに応じて適宜設定することができ、たとえば０．５ｎｍ以上とする。また、ＳｉＯ₂膜１２０の膜厚は、Ｈｆ層１１５中のＨｆによる正の固定電荷の打ち消し効果をさらに確実に得る観点では、たとえば３ｎｍ以下、好ましくは２ｎｍ以下とする。

そして、ＳｉＯ₂膜１２０の上面全面に、Ｈｆを付着させる（図６（ｃ））。Ｈｆの付着は、たとえばＣＶＤ（Chemical Vapor Deposition：化学気相成長法）、ＡＬＤ（Atomic Layer Deposition：原子層堆積法）またはスパッタ法により行う。Ｈｆの濃度は、１．３Ｅ１４ａｔｏｍｓ／ｃｍ²以下の低濃度とする必要があり、こうした低濃度の金属領域を安定的に形成する観点では、前述した形成法の中ではスパッタ法が有利である。そこで、本実施形態では、ＳｉＯ₂膜１２０上に、ＨｆおよびＺｒのうち少なくとも一種の金属をスパッタし、当該金属を含む領域としてＨｆ層１１５を形成する。この工程において、Ｈｆ層１１５におけるＨｆの面密度を１．３Ｅ１４ａｔｏｍｓ／ｃｍ²以下とする。その後、必要に応じて、膜質改善アニールを実施する。

次に、ＳｉＯ₂膜１２０上に多結晶シリコン膜１０６を成膜する（図７（ａ））。その後、多結晶シリコン膜１０６全面にＢなどのＰ型不純物をイオン注入してもよい。多結晶シリコン膜の厚さは、たとえば１３０ｎｍ程度とする。

その後、ＳｉＯ₂膜１２０および多結晶シリコン膜１０６を選択的にドライエッチングし、ゲート電極の形状に加工する。そして、チャネル領域１０５と後述する不純物拡散領域１１０との電気的接続部であるエクステンション領域１４０を形成するため、ここでは、ＢＦ₂を２．５ｋｅＶ、５Ｅ１４ａｔｏｍｓ／ｃｍ²の条件で注入する（図７（ｂ））。

次いで、Ｎウェル１０４の形成領域全面に側壁絶縁膜１０８を形成する。ＳｉＯ₂膜１２０、Ｈｆ層１１５および多結晶シリコン膜１０６からなるゲート電極の側壁に側壁絶縁膜１０８が設けられた構成とする。具体的には、ＳｉＯ₂膜１２０および多結晶シリコン膜１０６の側壁のみに側壁絶縁膜１０８が残るように、たとえば、フロロカーボンガスなどを用いて異方性エッチングを行う。

次に、ゲート電極および側壁絶縁膜１０８をマスクとして、Ｎウェル１０４の表層にＢ等のＰ型不純物をドープして不純物拡散領域１１０を形成する。これにより、ソース領域およびドレイン領域が形成される。Ｐ型不純物として、ここではボロンを用いる。注入条件は、たとえば、２ｋｅＶ、５Ｅ１４ａｔｏｍｓ／ｃｍ²以上５Ｅ１５ａｔｏｍｓ／ｃｍ²以下とする。その後、非酸化雰囲気中で熱処理を行うことにより、不純物の活性化を行う。熱処理の条件としては、たとえば、１０００℃以上１０６０℃以下の範囲とする（図７（ｃ））。以上のプロセスにより、Ｐ型ＭＯＳＦＥＴ１０３を有する半導体装置１００（図１）が形成される。

次に、ＳｉＯ₂膜１２０と多結晶シリコン膜１０６との界面に設けられたＨｆ層１１５におけるＨｆの適正な濃度範囲について、高濃度側から説明する。
通常、Ｐ型ＭＯＳＦＥＴの閾値電圧は、０．１５〜０．４５Ｖ程度で設定される。ここで、閾値電圧をシフトさせる要因として、
（ｉ）イオン注入による閾値電圧上昇、および
（ｉｉ）Ｈｆの導入による閾値電圧上昇
が挙げられる。

このうち、（ｉｉ）については、背景技術の項で前述したように、Ｐ型ＭＯＳＦＥＴの閾値電圧が上昇する。Ｈｆ層１１５中のＨｆ濃度が増えるにしたがって、閾値電圧の上昇値は大きくなってゆく。閾値電圧の上昇値が比較的小さい場合はチャネル領域１０５に注入する不純物量を調整することで、閾値電圧をある程度調整することが可能である。一方、（ｉｉ）による閾値電圧の上昇量が大きい場合、（ｉ）による閾値電圧の上昇量の上限が小さくなるため、イオン注入量に制約が生じることになる。

図８は、Ｈｆ層１１５のＨｆ濃度とＰ型ＭＯＳＦＥＴの閾値電圧（Ｖth）との関係を示したグラフである。図８においては、図１を参照して前述した半導体装置を用いて評価した。図８より、Ｈｆの面密度を１．３Ｅ１４ａｔｏｍｓ／ｃｍ²以下、好ましくは８Ｅ１３ａｔｏｍｓ／ｃｍ²以下とすることにより、閾値電圧が０．４５Ｖ程度までのトランジスタを確実に得ることができる。

また、Ｈｆ層１１５におけるＨｆの面密度が１．３Ｅ１４を越えると、ＴＤＤＢ（Time Dependent Dielectric Breakdown：時間依存絶縁膜破壊特性）が顕著に劣化する傾向が認められる。Ｈｆの面密度を１．３Ｅ１４ａｔｏｍｓ／ｃｍ²以下とすることにより、この絶縁膜破壊特性の劣化を効果的に抑制できる。

次に、Ｈｆ層１１５中のＨｆの適正な濃度範囲の低濃度側について説明する。
ＳｉＯ₂膜１２０の上面にＨｆを付着させ、Ｈｆ層１１５を形成する方法としては、ＣＶＤ法、ＡＬＤ法、およびスパッタ法等があるが、面内にＨｆを低濃度で均一に分布させる観点で、１０¹²ａｔｏｍｓ／ｃｍ²台のＨｆ層の形成にはスパッタ法が最も適している。しかしながら、スパッタ法においても、３００ｍｍシリコンウェーハの面内均一性を保ってＨｆを形成し、多結晶シリコン膜１０６の形成領域にＨｆを確実に存在させる観点では、Ｈｆ層１１５中のＨｆ濃度は、たとえば５Ｅ１２ａｔｏｍｓ／ｃｍ²以上、好ましくは１Ｅ１３ａｔｏｍｓ／ｃｍ²以上である。

図９は、３００ｍｍシリコンウェーハにＨｆをスパッタした場合の面内の濃度（ａｔｏｍｓ／ｃｍ²）のばらつきを、Ｈｆの濃度を横軸に取って示したものである。濃度のばらつきは以下の（１）式により求めた。
面内ばらつき（％）＝（濃度Ｍａｘ値−濃度Ｍｉｎ）／（濃度Ｍａｘ値＋濃度Ｍｉｎ） （１）

図９より、Ｈｆの濃度均一性は３Ｅ１２ａｔｏｍｓ／ｃｍ²程度を境にして急速に悪化してゆく。このため、Ｈｆの濃度５Ｅ１２ａｔｏｍｓ／ｃｍ²以上とすることにより、Ｐ型ＭＯＳＦＥＴの閾値電圧のばらつきを低減し、このＰ型ＭＯＳＦＥＴ１０３を含む半導体装置１００の動作安定性をさらに向上させることができる。

なお、スパッタで膜を形成した場合の濃度均一性の観点で、下限値を５Ｅ１２ａｔｏｍｓ／ｃｍ²とするのが好ましいのは、Ｈｆに限った現象ではなく、Ｚｒについても同様の下限とすることが好ましいことを確認している。

以上説明したように、Ｐ型ＭＯＳＦＥＴ１０３において、ＳｉＯ₂膜１２０と多結晶シリコン膜１０６との界面にＨｆを１．３Ｅ１４ａｔｏｍｓ／ｃｍ²以下の面密度で含むＨｆ層１１５を設けることにより、ＮＢＴＩ耐性を向上させることができる。

また、ゲート絶縁膜として、高誘電率膜であるＨｆシリケート膜を設けた場合、閾値電圧が著しく上昇するのに対し、本実施形態では、Ｈｆシリケート膜中のＨｆの面密度よりもはるかに低い面密度のＨｆ層１１５を設けることにより、閾値電圧の上昇を抑制しつつ、ＮＢＴＩ耐性を向上させることができる。

前述した濃度範囲内でＨｆの量をいずれに設定するかは、事前に取得されたＨｆ付着量と閾値電圧の変化量の関係から、半導体装置１００全体のトランジスタ設計を考慮して決定される。Ｈｆ付着量が多いほうがＮＢＴＩ耐性の向上効果は大きくなるが、閾値電圧の上昇値も大きくなるので、半導体装置の用途に応じた設定が必要になる。

なお、Ｐ型ＭＯＳＦＥＴ１０３において、多結晶シリコン膜１０６とＳｉＯ₂膜１２０との界面にＨｆ層１１５が設けられた構成を例示したが、本実施形態および以下の実施形態において、ＳｉＯ₂膜１２０と多結晶シリコン膜１０６との界面に設けられた金属含有領域に存在する微量金属は、ＨｆとＺｒのうち、少なくとも一種を含めばよい。

なお、ＳｉＯ₂膜１２０と多結晶シリコン膜１０６との界面にＨｆおよびＺｒが存在する場合、金属層中のＨｆおよびＺｒのシート濃度の合計を１．３Ｅ１４ａｔｏｍｓ／ｃｍ²以下とする。

（第二の実施形態）
本実施形態に係る半導体装置の構成は、ＨｆまたはＺｒの少なくとも一種を含む金属層がゲート絶縁膜の中にあり、半導体基板側から順に、第一ゲート絶縁膜、Ｈｆ層、第二ゲート絶縁膜、およびゲート電極が積層された構成である点以外は、第一の実施形態の半導体装置１００と同様である。本実施形態では、第一の実施形態と異なる点を中心に説明する。

図１０は、本実施形態に係る半導体装置２００の構成を模式的に示す断面図である。
半導体装置２００は、シリコン基板１０１と、シリコン基板１０１上に設けられたＰ型ＭＯＳＦＥＴ２０３とを有する。またＰ型ＭＯＳＦＥＴ２０３の外周部に、素子分離領域１０２が設けられている。Ｐ型ＭＯＳＦＥＴ２０３において、シリコン基板１０１に設けられたＮ型の導電型を有するＮウェル１０４内に、一対の不純物拡散領域１１０が設けられ、これらの間にチャネル領域１０５が形成されている。不純物拡散領域１１０は、Ｎウェル１０４表面にＰ型不純物がドープされた拡散層である。一方がソース領域、他方がドレイン領域となる。また、Ｎウェル１０４内に、エクステンション領域が設けられている。これらの構成は図１と同様である。

チャネル領域１０５上にゲート絶縁膜として第一ゲート絶縁膜（第一ＳｉＯ₂膜１２１）が設けられ、第一ＳｉＯ₂膜１２１の上部に接して、Ｈｆ層１５５が設けられる。Ｈｆ層１５５は、Ｈｆが１．３Ｅ１４ａｔｏｍｓ／ｃｍ²以下の濃度で存在する金属層である。Ｈｆ層１５５は、たとえば第一ＳｉＯ₂膜１２１と第二ゲート絶縁膜（第二ＳｉＯ₂膜１２２）との界面全面に設けられる。こうすれば、ＮＢＴＩの抑制効果がより一層安定的に得られる。

Ｈｆ層１５５の層厚は、たとえば１ｎｍ以下である。また、Ｈｆ層１５５中には、Ｈｆ原子が点在している。このため、ゲート長方向の断面視において、Ｈｆ層１５５の平均層厚としては、一原子層を構成する厚さより小さくてもよい。

Ｈｆ層１５５はＣＶＤ法、ＡＬＤ法、およびスパッタ法のいずれかを用いて形成することができるが、さらに具体的には、第一の実施形態と同様に、スパッタ法を用いる。さらに、Ｈｆ層１５５の上部に接して第二ＳｉＯ₂膜１２２が設けられる。次いで、第二ＳｉＯ₂膜１２２に接して多結晶シリコン膜１０６が形成されている。多結晶シリコン膜１０６はゲート電極膜であり、Ｂ等のＰ型不純物がドープされている。

本発明者は、図１０に示した本実施形態の構成においても、図１に示した第一の実施形態の構成と同様に、Ｐ型ＭＯＳＦＥＴ２０３においてＮＢＴＩ耐性を向上させる効果を有することを確認している。その理由は、第一の実施形態と同様に、１）ＨｆあるいはＨｆ化合物が電子トラップとして機能し、ＮＢＴＩにより発生する正の固定電荷の影響を打ち消す方向に作用する、２）ゲート電極が多結晶シリコン膜１０６であるため、フェルミレベルピニングによりゲート絶縁膜に印加される電界が緩和され、正の固定電荷の蓄積が緩和される、のいずれか、あるいは両方であると考えられる。

次に、図１０に示した半導体装置２００の製造方法を、半導体装置１００との相違点を中心に説明する。図１１（ａ）〜図１１（ｃ）は、図１０に示した構成の半導体装置２００の製造手順の一例を示す工程断面図である。

図１１（ａ）は、図６（ｂ）と同様の図であり、シリコン基板１０１に素子分離領域１０２、Ｎウエル１０４、チャネル領域１０５、および第一ＳｉＯ₂膜１２１を形成した状態を示したものである。

第一ＳｉＯ₂膜１２１の膜厚の下限に特に制限はないが、成膜安定性の観点では、たとえば０．５ｎｍ以上、好ましくは１ｎｍ以上とする。また、第一ＳｉＯ₂膜１２１の膜厚は、１０ｎｍ以下、好ましくは９ｎｍ以下に設定される。

そして、スパッタ法によりＨｆを第一ＳｉＯ₂膜１２１の上に付着させ、金属層として本実施形態でもＨｆ層１５５を形成する。その後、膜質改善アニールを必要に応じて実施する。Ｈｆ層１５５中のＨｆの濃度は、第一の実施形態と同様に５Ｅ１２ａｔｏｍｓ／ｃｍ²以上１．３Ｅ１４ａｔｏｍｓ／ｃｍ²以下となるようにする。Ｈｆの付着量をこの範囲内のいずれかにするかは、Ｐ型ＭＯＳＦＥＴ２０３の閾値電圧の上昇値を考慮し、半導体装置２００全体のトランジスタ設計の観点から決定される。

さらに、Ｈｆ層１１５の表面に第二ゲート酸化膜として第二ＳｉＯ₂膜１２２を形成する。第二ＳｉＯ₂膜１２２は、たとえば熱酸化法により形成される（図１１（ｂ））。第二ＳｉＯ₂膜１２２の膜厚の下限に特に制限はないが、成膜安定性の観点では、たとえば０．５ｎｍ以上、好ましくは１ｎｍ以上とする。また、第二ＳｉＯ₂膜１２２の膜厚は、１０ｎｍ以下、好ましくは９ｎｍ以下とする。

また、ＮＢＴＩ耐性向上効果をさらに確実に得る観点で、第一ＳｉＯ₂膜１２１と第二ＳｉＯ₂膜１２２との合計膜厚は、たとえば３ｎｍ以下、好ましくは２ｎｍ以下とする。

続いて、多結晶シリコン膜１０６をＣＶＤ法により成膜した後、多結晶シリコン膜１０６全面にＢなどのＰ型不純物をイオン注入してもよい。多結晶シリコン膜の厚さは、たとえば１３０ｎｍ程度とする。この状態で図１１（ｃ）の構造を得る。この後の半導体装置２００の製造工程は第一の実施形態における半導体装置１００の製造工程と同様であるので、説明を省略する。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

たとえば、以上の実施形態においては、多結晶シリコン膜１０６からなるゲート電極を有する構成を例に説明したが、ゲート電極は、多結晶シリコン等のシリコンを含むものには特に限られない。

また、以上の実施形態においては、ゲート絶縁膜がＳｉＯ₂膜１２０である構成を例に説明したが、ゲート絶縁膜は酸化膜には限られず、酸化膜、酸窒化膜等としてもよい。

本発明の実施の形態における半導体装置の構成を示す断面図である。 ＮＢＴＩの原理を概念的に示す半導体装置の断面図である。 本発明の実施の形態における半導体装置の構成を示す断面図である。 本発明の実施の形態におけるＮＢＴＩ耐性の改善を示す図である。 本発明の実施の形態におけるＮＢＴＩ耐性の改善を示す図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 Ｈｆ濃度とＰ型ＭＯＳＦＥＴの閾値電圧との関係を示した図である。 Ｈｆ濃度と面内均一性の関係を示した図である。 本発明の実施の形態における半導体装置の構成を示す断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。

符号の説明

１００ 半導体装置
１０１ シリコン基板
１０２ 素子分離領域
１０３ Ｐ型ＭＯＳＦＥＴ
１０４ Ｎウェル
１０５ チャネル領域
１０６ 多結晶シリコン膜
１０７ 犠牲酸化膜
１０８ 側壁絶縁膜
１１０ 不純物拡散領域
１１５ Ｈｆ層
１２０ ＳｉＯ₂膜
１２１ 第一ＳｉＯ₂膜
１２２ 第二ＳｉＯ₂膜
１５５ Ｈｆ層
２００ 半導体装置
２０３ Ｐ型ＭＯＳＦＥＴ
３００ 半導体装置

Claims (11)

1. 半導体基板と、
   前記半導体基板の上部に接して設けられたゲート絶縁膜と、
   前記ゲート絶縁膜の上部に接して設けられたゲート電極と、
   を含むＰ型電界効果型トランジスタを備え、
   前記ゲート絶縁膜中または前記ゲート絶縁膜と前記ゲート電極との界面に、ＨｆおよびＺｒのうち少なくとも一種の金属が、１．３Ｅ１４ａｔｏｍｓ／ｃｍ²以下の面密度で含まれる領域を有する半導体装置。
2. 請求項１に記載の半導体装置において、
   前記領域に、前記金属が、５Ｅ１２ａｔｏｍｓ／ｃｍ²以上の面密度で含まれる半導体装置。
3. 請求項１または２に記載の半導体装置において、前記ゲート電極が、シリコンを含む半導体装置。
4. 請求項１乃至３いずれかに記載の半導体装置において、
   前記領域が、前記金属を含む層であり、前記層の厚さが１ｎｍ以下である半導体装置。
5. 請求項４に記載の半導体装置において、
   前記層が、前記ゲート絶縁膜と前記ゲート電極との界面に設けられた半導体装置。
6. 請求項５に記載の半導体装置において、
   前記ゲート絶縁膜が、ＳｉＯ₂膜である半導体装置。
7. 請求項４に記載の半導体装置において、
   前記層が、前記ゲート絶縁膜中に設けられた半導体装置。
8. 請求項７に記載の半導体装置において、
   前記ゲート絶縁膜が、
   前記半導体基板の上部に接して設けられた第一ゲート絶縁膜と、
   前記第一ゲート絶縁膜の上部に接して設けられた前記層と、
   前記領域の上部に接して設けられた第二ゲート絶縁膜と、
   からなる半導体装置。
9. 請求項８に記載の半導体装置において、
   前記第一ゲート絶縁膜と前記第二ゲート絶縁膜が、ＳｉＯ₂膜である半導体装置。
10. 請求項１乃至４いずれかに記載の半導体装置の製造方法であって、
    前記半導体基板上に前記ゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、ＨｆおよびＺｒのうち少なくとも一種の金属をスパッタし、前記金属を含む領域を形成する工程と、
    前記領域が設けられた前記ゲート絶縁膜上に、ゲート電極膜を形成する工程と、
    を含み、
    金属を含む領域を形成する前記工程において、前記領域における前記金属の面密度を１．３Ｅ１４ａｔｏｍｓ／ｃｍ²以下とする半導体装置の製造方法。
11. 請求項１乃至４いずれかに記載の半導体装置の製造方法であって、
    前記半導体基板上に、第一ゲート絶縁膜を形成する工程と、
    前記第一ゲート絶縁膜上に、ＨｆおよびＺｒのうち少なくとも一種の金属をスパッタし、前記金属を含む領域を形成する工程と、
    前記領域が設けられた前記第一ゲート絶縁膜上に、第二ゲート絶縁膜を形成する工程と、
    前記第二ゲート絶縁膜上にゲート電極膜を形成する工程と、
    を含み、
    金属を含む領域を形成する前記工程において、前記領域における前記金属の面密度を１．３Ｅ１４ａｔｏｍｓ／ｃｍ²以下とする半導体装置の製造方法。
    

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