JP2019062019A - 半導体装置および半導体記憶装置 - Google Patents

Abstract

【課題】複数の容量が段積み構成された容量を用いた場合でも効率のよい、しかも周囲への悪影響が抑制された電磁干渉対策が可能な半導体装置、および半導体記憶装置を提供すること。【解決手段】予め定められた電圧が印加される第１の電源ラインＶＣＣと、予め定められた電圧より低い電圧が印加される第２の電源ラインＶＳＳと、第１の電源ラインＶＣＣに一方の端子が接続された第１の容量Ｃ１と、第２の電源ラインＶＳＳに一方の端子が接続された第２の容量Ｃ２と、第１の容量Ｃ１の他方の端子と第２の容量Ｃ２の他方の端子との間に接続されるとともに、第１の容量Ｃ１および第２の容量Ｃ２を第１の電源ラインＶＣＣと第２の電源ラインＶＳＳとの間に接続するか切り離すかを制御する切り替え部１２、Ｔ１と、を含む。【選択図】図１

Description

本発明は、半導体装置および半導体記憶装置、特に電磁干渉（ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ：ＥＭＩ）対策回路を備えた半導体装置および半導体記憶装置に関する。

電磁干渉とは、特定の電子機器が発生するノイズによって、他の電子機器に好ましくない障害が発生することをいう。特に飛行機内や医療現場においては、電磁干渉によって誘発される機器の誤動作が深刻な問題となる場合がある。そのため、電磁干渉の問題を事前に防ぐため、各国において電子機器に対するＥＭＩの規制基準が設けられている。

ＥＭＩ対策は、電子機器本体のみならずモジュール、コンポーネント（部品）等の各レベルで行われており、半導体装置についても独自の対策を施すことが求められている。しかしながら、例えば汎用メモリのような半導体装置の場合、搭載される電子機器が多岐にわたり、例えば共振周波数の設定等の具体的な対策内容を一意に決めることが困難である。そのため、搭載される製品に合わせてＥＭＩ対策の内容が調整可能とされた半導体装置が求められてきた。

そのような半導体装置として、例えば特許文献１に開示された半導体集積回路が知られている。特許文献１に開示された半導体集積回路は、機能ブロック回路と、電源線と接地線との間に直列に接続されたスイッチおよびデカップリングコンデンサを有するスイッチングキャパシタ部と、を搭載している。そして、デカップリングコンデンサの容量値は、スイッチのオンまたはオフが実行された場合に、外部要因との共振周波数ｆｒを周波数帯域幅Δｆｔ以上シフトさせるように設定されている。より具体的には、特許文献１に係る半導体集積回路では、ＶＤＤ側に設けられたトランジスタ（スイッチ）によりＶＤＤ−ＧＮＤ間の接続を解除し、ＶＤＤノードにつながる容量値を調整している。特許文献１に開示された半導体集積回路は、上記構成を備えることにより、半導体集積回路を搭載した機器の製造後であっても、簡単にＥＭＩ対策を施すことが可能であるとしている。

特開２０１１−００９２９１号公報

しかしながら、特許文献１に係る半導体集積回路ではトランジスタのオン抵抗を無視することができず、配置している容量値にムダが生ずる。トランジスタのオン抵抗による電圧降下で本来の容量より総電荷量が低下する。また、抵抗が挿入されることにより時定数が大きくなり、充放電速度の低下が発生する。さらに電源ＶＤＤの電圧が低下することは、半導体集積回路の性能を引き下げる要因となる。オン抵抗を下げるためにトランジスタのゲート幅Ｗを大きくする方法もあるが、接続トランジスタの面積増大を招く。

また、スイッチがオフにされた場合、スイッチに接続される節点（ノード）がフローティングノード（電位が固定されていない節点）となる場合がある。このようなフローティングノードはアンテナの作用を発揮する場合があり、フローティングノードがノイズを放射するノイズ源となって半導体集積回路の誤動作を引き起こしたり、あるいは周囲からのノイズを集めて半導体集積回路の誤動作を引き起こすという問題がある。

ところで、特許文献１に係る半導体集積回路のように、ＥＭＩ対策においてはコンデンサ（容量）が必須のデバイスとなる。この点、メモリデバイスでは、メモリセルの構成を利用したコンケイブ型（「クラウンタイプ」とよばれる場合もある）の容量が使用されることが多い。コンケイブ型の容量とは、例えば層間絶縁膜に凹部を形成し、凹部内に下部電極、誘電体膜および上部電極を形成した容量素子であり、一定の容量を確保しつつ、微細化が可能な容量素子である。従って、メモリデバイスでは、このコンケイブ型の容量を用いてＥＭＩ対策回路を構成することができれば至便である。一方、コンケイブ型の容量は一般に耐圧が低いため、複数の容量を段積み構成（直列接続）にして使用される場合がある。コンケイブ型の容量を用いてＥＭＩ対策回路を構成する場合には、このような事情も勘案する必要がある。

この点、上記のようにオン抵抗の欠点を有する特許文献１に係る半導体集積回路は、複数の容量が段積み構成された容量に適用するためにはさらなる改善を要する。

本発明は、以上のような問題点に鑑み、複数の容量が段積み構成された容量を用いた場合でも効率のよい、しかも周囲への悪影響が抑制された電磁干渉対策が可能な半導体装置、および半導体記憶装置を提供することを目的とする。

本発明に係る半導体装置は、予め定められた電圧が印加される第１の電源ラインと、前記予め定められた電圧より低い電圧が印加される第２の電源ラインと、前記第１の電源ラインに一方の端子が接続された第１の容量と、前記第２の電源ラインに一方の端子が接続された第２の容量と、前記第１の容量の他方の端子と前記第２の容量の他方の端子との間に接続されるとともに、前記第１の容量および前記第２の容量を前記第１の電源ラインと前記第２の電源ラインとの間に接続するか切り離すかを制御する切り替え部と、を含むものである。

一方、本発明に係る半導体記憶装置は、上記の半導体装置と、前記第１の容量および前記第２の容量と同じ構成の容量を有するメモリセルを複数備えた記憶部と、を含むものである。

本発明によれば、複数の容量が段積み構成された容量を用いた場合でも効率のよい、しかも周囲への悪影響が抑制された電磁干渉対策が可能な半導体装置、および半導体記憶装置を提供することが可能となる。

第１の実施の形態に係るＥＭＩ対策回路、および半導体記憶装置を示す回路図である。 第２の実施の形態に係るＥＭＩ対策回路、および半導体記憶装置を示す回路図である。 第３の実施の形態に係るＥＭＩ対策回路、および半導体記憶装置を示す回路図である。 第４の実施の形態に係るＥＭＩ対策回路、および半導体記憶装置を示す回路図である。

以下、図面を参照して、本発明を実施するための形態について詳細に説明する。

［第１の実施の形態］
図１は、本実施の形態に係るＥＭＩ対策回路１０、および半導体記憶装置（メモリ）５０を示す回路図である。

図１に示すように、半導体記憶装置５０は、ＥＭＩ対策回路１０、半導体回路１６を含んで構成されている。本実施の形態に係る半導体回路１６は、一例としてメモリ回路である。ＥＭＩ対策回路１０は、本発明に係る半導体装置を構成している。図１において、ＶＣＣは高電位側の電源、ＶＳＳは低電位側の電源を示している。

図１に示すように、ＥＭＩ対策回路１０は制御回路１２、Ｐ型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＴ１、段積み構成された容量Ｃ１、Ｃ２を含んで構成されている。容量Ｃ１は、Ｐ型ＭＯＳトランジスタＴ１のドレインと電源ＶＣＣとの間に接続され、容量Ｃ２は、Ｐ型ＭＯＳトランジスタＴ１のソースと電源ＶＳＳとの間に接続されている。本実施の形態では、容量Ｃ１、Ｃ２をコンケイブ型の容量としている。容量Ｃ１、Ｃ２は必要に応じて電源ＶＣＣと電源ＶＳＳとの間に接続され、いわゆるデカップリングコンデンサとして機能するように構成されている。なお、容量Ｃ１、Ｃ２が本発明に係る「単位容量」であり、「単位容量」とは形状、容量値等が共通である容量をいう。

ここで、半導体記憶装置５０が動作をする際に電流が流れると、電源ＶＣＣ、ＶＳＳの配線パターン等がアンテナのように機能して共振し、電磁放射が生ずる場合がある。本実施の形態に係る半導体記憶装置５０が備えるＥＭＩ対策回路１０は、電源ＶＣＣ、ＶＳＳの配線パターンに起因するこのような共振の共振周波数を変化させ、共振振幅が十分小さくなる帯域に遷移させて外部に放射される電磁放射を低減させることを意図している。

制御回路１２はＰ型ＭＯＳトランジスタＴ１のオン／オフを切り替える機能を有する。
図１ではＰ型ＭＯＳトランジスタＴ１のゲートを制御する制御信号Ｓｃの出力段であるインバータ１４のみを示し、他の回路を省略している。制御信号Ｓｃをロウレベル（以下、「Ｌ」）にしてＰ型ＭＯＳトランジスタＴ１をオンにすると、直列接続された容量Ｃ１とＣ２とが電源ＶＣＣとＶＳＳとの間に接続される。一方、制御信号Ｓｃをハイレベル（以下、「Ｈ」）にしてＰ型ＭＯＳトランジスタＴ１をオフにすると、容量Ｃ１、Ｃ２が切り離され、電源ＶＣＣとＶＳＳとの間は開放（オープン）状態となる。

制御回路１２は、例えば半導体記憶装置５０が搭載される装置（電子機器）に応じて容量Ｃ１、Ｃ２の接続、非接続を切り替え、ＥＭＩ対策回路１０の構成（内容）を変える場合に機能させる回路である。すなわち、制御回路１２は、半導体記憶装置５０が搭載される装置に応じて制御信号Ｓｃを変更、固定する。従って、制御回路１２として例えばヒューズを用い、制御信号Ｓｃの値を固定するようにしてもよい。あるいは、制御回路１２の代わりにインバータ１４の入力にコントロール端子を設け、外部から制御が可能なように構成してもよい。

上述のように、本実施の形態では、制御回路１２によってＰ型ＭＯＳトランジスタＴ１のオン／オフ状態を切り替え、電源ＶＣＣとＶＳＳとの間の容量値（以下、「電源間容量値」）を変化させる。このように、本実施の形態に係るＥＭＩ対策回路１０は、容量の接続を変えることによって電源間容量値を変える機能を備えている。このことによって、半導体記憶装置５０で発生する共振の共振周波数を、共振振幅が無視できる程度となる帯域までシフトさせ、半導体記憶装置５０から外部に向かって放射される電磁放射を低減させることが可能となる。

図１に示すように、本実施の形態に係るＥＭＩ対策回路１０は、容量Ｃ１とＣ２との間に、Ｐ型ＭＯＳトランジスタＴ１が接続されている。ここで、メモリデバイスにおいて使用するコンケイブ型の容量は一般に耐圧が低いため、外部電源で使用する場合には電源電圧に応じた段積み（直列接続）構成にして容量１段あたりにかかる電圧を下げる必要がある。そのため段積み構成の途中に中間ノードが存在することになるため、電源ＶＣＣ−ＶＳＳ間に接続して使用する安定化容量（デカップリングコンデンサ）として、図１に示すような容量Ｃ１とＣ２との間にＰ型ＭＯＳトランジスタＴ１を接続する本実施の形態の構成を採用することができる。

さらに、本実施の形態に係るＥＭＩ対策回路１０、半導体記憶装置５０では、電源に接続されるＰ型ＭＯＳトランジスタＴ１のオン抵抗成分が除かれるので、容量Ｃ１、Ｃ２をチャージする際の電圧の降下が少なくなり、さらに電荷充放電における時定数も改善される（速くなる）。これは、本実施の形態に係るＥＭＩ対策回路１０では、Ｐ型ＭＯＳトランジスタＴ１のドレイン側、ソース側ともにＣ１、Ｃ２によってＤＣカット（直流遮断）されているので、特許文献１に係る半導体集積回路にようにデカップリングコンデンサに充放電電流が流れないからである。

［第２の実施の形態］
図２を参照して、本実施の形態に係るＥＭＩ対策回路１０Ａ、半導体記憶装置５０Ａについて説明する。半導体記憶装置５０Ａは、上記実施の形態に係る半導体記憶装置５０のＥＭＩ対策回路１０をＥＭＩ対策回路１０Ａに置き換えた形態である。従って、半導体回路１６は半導体記憶装置５０と同じなので、詳細な説明を省略する。

図２に示すように、ＥＭＩ対策回路１０Ａは、Ｐ型ＭＯＳトランジスタＴ２、Ｎ型ＭＯＳトランジスタＴ３、容量Ｃ３、Ｃ４を含んで構成されている。制御回路１２は上記ＥＭＩ対策回路１０と同様に制御信号Ｓｃを出力する。本実施の形態では制御信号Ｓｃの値は、ＨまたはＬの２値である。

ＥＭＩ対策回路１０Ａは以下のように動作する。すなわち、制御信号ＳｃがＬの場合はＰ型ＭＯＳトランジスタＴ２がオン、Ｎ型ＭＯＳトランジスタＴ３がオフとなる。その結果、電源ＶＣＣとＶＳＳとの間に容量Ｃ３とＣ４とが接続される。一方、制御信号ＳｃがＨの場合はＰ型ＭＯＳトランジスタＴ２がオフ、Ｎ型ＭＯＳトランジスタＴ３がオンとなる。その結果、電源ＶＣＣとＶＳＳとの間から容量Ｃ３とＣ４とが切り離される。

このように、本実施の形態に係るＥＭＩ対策回路１０Ａは、容量の接続を変えることによって電源間容量値を変える機能を備えている。このことによって、半導体記憶装置５０Ａで発生する共振の共振周波数を、共振振幅が無視できる程度となる帯域までシフトさせ、半導体記憶装置５０Ａから外部に向かって放射される電磁放射を低減させることが可能となる。

本実施の形態に係るＥＭＩ対策回路１０Ａでは、さらに、制御信号ＳｃをＨにして電源ＶＣＣとＶＳＳとの間から容量Ｃ３とＣ４とを切り離した際、Ｎ型ＭＯＳトランジスタＴ３がオンとなって電源ＶＳＳ側の中間節点（ノード）Ｎ１が電源ＶＳＳに固定されるように構成されている。一般に電子回路においては、電位が固定されていないノード（フローティングノード）はノイズ源となることが多い。特に、本実施の形態では、電源ＶＣＣ−ＶＳＳ間から容量Ｃ３、Ｃ４を切り離す際に節点Ｎ１の電位がふらついてノイズ源となる可能性もある。また、逆にフローティングノードがアンテナとなって周囲のノイズを拾って当該電子回路の誤動作を生ずることも想定される。しかしながらＥＭＩ対策回路１０Ａでは、容量Ｃ３とＣ４との間の中間節点Ｎ１が電源ＶＳＳ（固定電位）に接続され、電位固定されるので、ノイズによる誤動作の発生が抑制されるように構成されている。

なお、本実施の形態で、容量Ｃ３、Ｃ４の接続解除時に節点Ｎ１を電源ＶＳＳ側に固定しているのは、電源ＶＣＣの方が電圧が高く、よりノイズの影響を受けやすいと考えられるためである。しかしながら、これに限られず、ノイズの影響等を勘案し、Ｐ型ＭＯＳトランジスタＴ２のドレイン側の節点を電源ＶＣＣに固定する形態としてもよい。

［第３の実施の形態］
図３を参照して、本実施の形態に係るＥＭＩ対策回路１０Ｂ、半導体記憶装置５０Ｂについて説明する。半導体記憶装置５０Ｂは、上記実施の形態に係る半導体記憶装置５０のＥＭＩ対策回路１０をＥＭＩ対策回路１０Ｂに置き換えた形態である。従って、半導体回路１６は半導体記憶装置５０と同じなので、詳細な説明を省略する。

図３に示すように、ＥＭＩ対策回路１０Ｂは、Ｐ型ＭＯＳトランジスタＴ４、Ｔ５、Ｎ型ＭＯＳトランジスタＴ６、容量Ｃ５、Ｃ６を含んで構成されている。制御回路１２は上記ＥＭＩ対策回路１０と同様に制御信号Ｓｃを出力するが、ＥＭＩ対策回路１０Ｂでは、制御信号Ｓｃの反転信号（インバータ１４の入力信号）ＳｃＢ（制御信号Ｓｃの補信号）も各トランジスタの制御に用いている。本実施の形態では制御信号Ｓｃ、ＳｃＢの値は、ＨまたはＬの２値である。

ＥＭＩ対策回路１０Ｂは以下のように動作する。すなわち、制御信号ＳｃＢがＨで、制御信号ＳｃがＬの場合はＰ型ＭＯＳトランジスタＴ４がオフ、Ｐ型ＭＯＳトランジスタＴ５がオン、Ｎ型ＭＯＳトランジスタＴ６がオフとなる。その結果、電源ＶＣＣとＶＳＳとの間に容量Ｃ５とＣ６とが接続される。一方、制御信号ＳｃＢがＬで、制御信号ＳｃがＨの場合はＰ型ＭＯＳトランジスタＴ４がオン、Ｐ型ＭＯＳトランジスタＴ５がオフ、Ｎ型ＭＯＳトランジスタＴ６がオンとなる。その結果、電源ＶＣＣとＶＳＳとの間から容量Ｃ５とＣ６とが切り離される。

このように、本実施の形態に係るＥＭＩ対策回路１０Ｂは、容量の接続を変えることによって電源間容量値を変える機能を備えている。このことによって、半導体記憶装置５０Ｂで発生する共振の共振周波数を、共振振幅が無視できる程度となる帯域までシフトさせ、半導体記憶装置５０Ｂから外部に向かって放射される電磁放射を低減させることが可能となる。

本実施の形態に係るＥＭＩ対策回路１０Ｂでは、さらに、制御信号ＳｃＢをＬ、制御信号ＳｃをＨにして電源ＶＣＣとＶＳＳとの間から容量Ｃ５とＣ６とを切り離した際、Ｐ型ＭＯＳトランジスタＴ４がオンとなって、電源ＶＣＣ側の中間節点（ノード）Ｎ２が電源ＶＣＣに固定されるように構成されている。また、Ｎ型ＭＯＳトランジスタＴ６がオンとなって電源ＶＳＳ側の中間節点（ノード）Ｎ３が電源ＶＳＳに固定されるように構成されている。このように、ＥＭＩ対策回路１０Ｂでは、容量Ｃ５とＣ６との間の中間節点Ｎ２、Ｎ３が各々電源ＶＣＣ、ＶＳＳ（固定電位）に接続され、電位固定されるので、ノイズによる誤動作の発生が抑制されるように構成されている。

［第４の実施の形態］
図４を参照して、本実施の形態に係るＥＭＩ対策回路１０Ｃ、半導体記憶装置５０Ｃについて説明する。半導体記憶装置５０Ｃは、上記実施の形態に係る半導体記憶装置５０ＢのＥＭＩ対策回路１０ＢをＥＭＩ対策回路１０Ｃに置き換えた形態である。従って、半導体回路１６は半導体記憶装置５０Ｂと同じなので、詳細な説明を省略する。

図４に示すように、ＥＭＩ対策回路１０Ｃは、Ｐ型ＭＯＳトランジスタＴ７、Ｔ８、Ｎ型ＭＯＳトランジスタＴ９、容量Ｃｎ、Ｃ７を含んで構成されている。容量Ｃｎは、コンケイブ型の容量が複数個（図４では７個の場合を例示している）段積み（直列）接続したものである。制御回路１２は上記ＥＭＩ対策回路１０と同様に制御信号Ｓｃを出力するが、ＥＭＩ対策回路１０Ｃでは、制御信号Ｓｃの反転信号（インバータ１４の入力信号）ＳｃＢも各トランジスタの制御に用いている。本実施の形態では制御信号Ｓｃ、ＳｃＢの値は、ＨまたはＬの２値である。

ＥＭＩ対策回路１０Ｃは、ＥＭＩ対策回路１０Ｂの容量Ｃ５を容量Ｃｎに、容量Ｃ６を容量Ｃ７に置き換えたものであり、具体的な回路動作はＥＭＩ対策回路１０Ｂと同じなので詳細な説明は省略する。ＥＭＩ対策回路１０Ｃでは、制御信号ＳｃＢ、Ｓｃによって、容量Ｃｎ、Ｃ７を電源ＶＣＣとＶＳＳとの間に接続するか、切り離すかを切り替え可能に構成されている。このように、本実施の形態に係るＥＭＩ対策回路１０Ｃは、容量の接続を変えることによって電源間容量値を変える機能を備えている。このことによって、半導体記憶装置５０Ｃで発生する共振の共振周波数を、共振振幅が無視できる程度となる帯域までシフトさせ、半導体記憶装置５０Ｃから外部に向かって放射される電磁放射を低減させることが可能となる。

本実施の形態に係るＥＭＩ対策回路１０Ｃでは、さらに、電源ＶＣＣとＶＳＳとの間から容量ＣｎとＣ７とが切り離された際、電源ＶＣＣ側の中間節点（ノード）Ｎ４が電源ＶＣＣに固定されるように構成され、電源ＶＳＳ側の中間節点（ノード）Ｎ５が電源ＶＳＳに固定されるように構成されている。このように、フローティングとなり得る容量ＣｎとＣ７との間の中間節点Ｎ４が電源ＶＣＣに、節点Ｎ５が電源ＶＳＳに接続され、電位固定されるので、ノイズによる誤動作の発生が抑制されるように構成されている。

本実施の形態では容量としてメモリセルの構成を利用したコンケイブ型の容量（単位容量）を使用しているが、上述したように、コンケイブ型の容量を外部電源用に接続される容量として使用する場合には、耐圧の問題を回避するために、段積みにして個々の容量にかかる電圧を減らす必要がある。容量Ｃｎはこのような段積み構成の一例となっている。
本実施の形態では容量Ｃ７を１個の容量としているが、むろん複数個の単位容量が段積みされた容量としてもよい。

本実施の形態に係るＥＭＩ対策回路１０Ｃでは、このように電源ＶＳＳ側に接続する容量（Ｃ７）の数よりも電源ＶＣＣ側に接続される容量（Ｃｎ）の数を多くしている。つまり、電源ＶＣＣ側のほうが電源ＶＳＳ側よりもコンケイブ型の容量の段積みの数を多くしている。これは、電源ＶＣＣの方が電源ＶＳＳより高い電圧がかかるからである。つまり、より高い電圧が印加されるＶＣＣ側の段積みの数を多くすることにより、電源ＶＣＣに接続される容量の個々にかかる電圧を減少させることができる。また、より高い電圧が印加される電源ＶＣＣの方が電源ＶＳＳよりも周囲からのノイズの影響を受けやすいが、ＥＭＩ対策回路１０ＣではＶＣＣ側の段積み容量の数をより多くしているので、容量Ｃｎ、Ｃ７を電源ＶＣＣ−ＶＳＳ間から切り離した場合の電源ＶＣＣへのノイズの影響が効果的に抑制される。

ここで、コンケイブ型の容量の段積みの数は、耐圧の関係上、最低でも３個であることがより好ましい。段積み容量の数が３個の場合は、電源ＶＣＣ側に２個、電源ＶＳＳ側に１個段積みするようにすればよい。このことにより、電源ＶＣＣにおけるノイズの影響がより効果的に抑制される。

なお、上記各実施の形態では、ＥＭＩ対策回路用の容量としてコンケイブ型の容量を用いた形態を例示して説明したが、これに限られず、他のタイプの容量を用いた形態としてもよい。さらに、上記各実施の形態における容量の個数は一例であって、これに限られない。例えば、ＥＭＩ対策回路１０（図１）において、容量Ｃ１、Ｃ２の各々を複数の容量（単位容量）を用いて段積みされた構成としてもよい。

また、上記各実施の形態では、段積みされた容量を中間ノードにおいて接続するか、切り離すかを選択するスイッチを配置する形態を例示して説明したが、これに限られず、電源間に接続される容量の個数を選択可能なように、異なる数の段積み容量の間に複数のスイッチを配置する形態としてもよい。

また、上記各実施の形態では、Ｐ型ＭＯＳトランジスタ、Ｎ型ＭＯＳトランジスタを各図に示したように用いる形態を例示して説明したが、これに限られず、各図のＰ型ＭＯＳトランジスタ、Ｎ型ＭＯＳトランジスタは各々Ｐ型、Ｎ型を逆にして用いる形態としてもよい。また、制御回路１２の出力段としてインバータ１４を用いる形態を例示して説明したが、これに限られず、インバータ回路以外の回路を用いた形態としてもよい。

１０、１０Ａ、１０Ｂ、１０Ｃ ＥＭＩ対策回路
１２ 制御回路
１４ インバータ
１６ 半導体回路
５０、５０Ａ、５０Ｂ、５０Ｃ 半導体記憶装置
Ｃ１〜Ｃ７、Ｃｎ 容量
Ｎ１〜Ｎ５ 中間節点
Ｓｃ 制御信号
ＳｃＢ 制御信号の補信号
Ｔ１、Ｔ２、Ｔ４、Ｔ５、Ｔ７、Ｔ８ Ｐ型ＭＯＳトランジスタ
Ｔ３、Ｔ６、Ｔ９ Ｎ型ＭＯＳトランジスタ

Claims (10)

1. 予め定められた電圧が印加される第１の電源ラインと、
   前記予め定められた電圧より低い電圧が印加される第２の電源ラインと、
   前記第１の電源ラインに一方の端子が接続された第１の容量と、
   前記第２の電源ラインに一方の端子が接続された第２の容量と、
   前記第１の容量の他方の端子と前記第２の容量の他方の端子との間に接続されるとともに、前記第１の容量および前記第２の容量を前記第１の電源ラインと前記第２の電源ラインとの間に接続するか切り離すかを制御する切り替え部と、
   を含む半導体装置。
2. 前記第１の容量および前記第２の容量の少なくとも一方は、１の単位容量または直列に接続された複数の単位容量を含む
   請求項１に記載の半導体装置。
3. 前記単位容量がコンケイブ型の容量である
   請求項２に記載の半導体装置。
4. 前記切り替え部によって切り離すように制御された場合に、
   前記第１の容量の前記他方の端子の前記第１の電源ラインへの接続、および前記第２の容量の前記他方の端子の前記第２の電源ラインへの接続の少なくとも一方が行われる
   請求項１から請求項３のいずれか１項に記載の半導体装置。
5. 前記第１の容量の容量値が前記第２の容量の容量値より小さい
   請求項１から請求項４のいずれか１項記載の半導体装置。
6. 前記第１の容量は、直列に接続された複数の単位容量を含み、
   前記第２の容量は、１の単位容量または直列に接続された複数の単位容量を含み、
   前記第１の容量に含まれる単位容量の数が前記第２の容量に含まれる単位容量の数より多い
   請求項５に記載の半導体装置。
7. 前記切り替え部は、ドレイン端子が前記第１の容量の他方の端子に接続され、ソース端子が前記第２の容量の他方の端子に接続された第１導電型の第１の電界効果トランジスタ、および前記第１の電界効果トランジスタのゲート端子に入力される制御信号を出力する制御回路を備え、
   前記制御信号により前記第１の電界効果トランジスタの導通、非導通を切り替えて前記第１の容量および前記第２の容量を前記第１の電源ラインと前記第２の電源ラインとの間に接続するか切り離すかを制御する
   請求項１から請求項６のいずれか１項に記載の半導体装置。
8. 前記切り替え部は、ゲート端子が前記第１の電界効果トランジスタのゲート端子に接続され、ドレイン端子が前記第１の電界効果トランジスタのソース端子に接続され、ソース端子が前記第２の電源ラインに接続された第２導電型の第２の電界効果トランジスタをさらに備え、
   前記第１の容量および前記第２の容量を前記第１の電源ラインと前記第２の電源ラインとの間から切り離す際に、前記制御信号により前記第２の電界効果トランジスタを導通させて前記第１の電界効果トランジスタのソース端子を前記第２の電源ラインに接続する
   請求項７に記載の半導体装置。
9. 前記切り替え部は、前記制御信号を出力するインバータ回路、およびゲート端子が前記インバータ回路の入力に接続され、ドレイン端子が前記第１の電源ラインに接続され、ソース端子が前記第１の電界効果トランジスタのドレイン端子に接続された第１導電型の第３の電界効果トランジスタをさらに備え、
   前記第１の容量および前記第２の容量を前記第１の電源ラインと前記第２の電源ラインとの間から切り離す際に、前記制御信号の補信号により前記第３の電界効果トランジスタを導通させて前記第１の電界効果トランジスタのドレイン端子を前記第１の電源ラインに接続する
   請求項７または請求項８に記載の半導体装置。
10. 請求項１から請求項９のいずれか１項に記載の半導体装置と、
    前記第１の容量および前記第２の容量と同じ構成の容量を有するメモリセルを複数備えた記憶部と、
    を含む半導体記憶装置。