JP2019054163A

JP2019054163A - 記憶装置

Info

Publication number: JP2019054163A
Application number: JP2017178339A
Authority: JP
Inventors: 秀人武木田; Hidehito Takekida
Original assignee: Toshiba Memory Corp
Current assignee: Kioxia Corp
Priority date: 2017-09-15
Filing date: 2017-09-15
Publication date: 2019-04-04
Also published as: US20190088587A1; US10607935B2

Abstract

【課題】メモリセルの動作速度を早くできる記憶装置を提供する。【解決手段】記憶装置１は、導電層ＢＳＬと、導電層上に積層された複数の電極層ＷＬと、複数の電極層の積層方向に延在し、複数の電極層を積層方向に貫く複数の半導体ピラーＳＰと、複数の電極層の上方に設けられ、複数の半導体ピラーにそれぞれ電気的に接続された複数の第１配線ＢＬと、複数の電極層の上方に設けられ、複数の半導体ピラーのいずれにも電気的に接続されない第２配線と、を備える。複数の第１配線および第２配線は、第１方向に延在し、第２配線は、複数の第１配線と第１方向と交差する第２方向に並べて配置され、複数の第１配線のそれぞれの幅と略同一の幅を有する。複数の第１配線のうちの第２配線に最近接した第１配線と、第２配線と間隔は、複数の第１配線の隣接する第１配線の間隔よりも広い。【選択図】図１

Description

実施形態は、記憶装置に関する。

ＮＡＮＤ型フラッシュメモリのような大きな記憶容量を有する記憶装置では、メモリセルの微細化と共にワード線やビット線などの配線の細線化が進められている。このため、メモリセルの動作速度は、配線の寄生容量および寄生抵抗に依存するようになる。

特開２００７−２６６１４３号公報

実施形態は、メモリセルの動作速度を早くできる記憶装置を提供する。

実施形態に係る記憶装置は、導電層と、前記導電層上に積層された複数の電極層と、前記複数の電極層の積層方向に延在し、前記複数の電極層を前記積層方向に貫く複数の半導体ピラーと、前記複数の電極層の上方に設けられ、前記複数の半導体ピラーにそれぞれ電気的に接続された複数の第１配線と、前記複数の電極層の上方に設けられ、前記複数の半導体ピラーのいずれにも電気的に接続されない第２配線と、を備える。前記複数の第１配線および前記第２配線は、前記複数の電極層のうちの最上層の上面に沿った第１方向に延在し、前記第２配線は、前記複数の第１配線と共に、前記最上層の上面に沿った第２方向であって前記第１方向と交差する第２方向に並べて配置され、前記複数の第１配線のそれぞれの前記第２方向の幅と略同一の前記第２方向の幅を有する。前記複数の第１配線のうちの前記第２配線に最近接した第１配線と、前記第２配線と、の間の前記第２方向の間隔は、前記複数の第１配線のうちの隣接する２つの第１配線の間の前記第２方向の間隔よりも広い。

第１実施形態に係る記憶装置を模式的に示す斜視図である。第１実施形態に係る記憶装置を模式的に示す部分断面図である。第１実施形態に係る記憶装置の配線を示す模式図である。比較例に係る記憶装置の配線を示す模式図である。第１実施形態に係る記憶装置の特性を示す模式図である。第１実施形態に係る記憶装置の製造過程を示す模式断面図である。図６に続く製造過程を示す模式断面図である。図７に続く製造過程を示す模式断面図である。第２実施形態に係る記憶装置の配線を示す模式図である。

以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。

さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。

(第１実施形態)
図１は、第１実施形態に係る記憶装置１のメモリセルアレイＭＣＡを模式的に示す斜視図である。記憶装置１は、例えば、ＮＡＮＤ型フラッシュメモリ装置であり、メモリセルアレイＭＣＡは、３次元配置されたメモリセルＭＣを含む。なお、図１では、メモリセルアレイＭＣＡの構造を表示するために、便宜上、絶縁膜の一部を省略している。

図１に示すように、メモリセルアレイＭＣＡは、基板ＳＢの上に設けられ、ソース線ＢＳＬと、積層体１００と、を含む。基板ＳＢは、例えば、シリコン基板である。ソース線ＢＳＬは、層間絶縁膜１１を介して基板ＳＢ上に設けられる。例えば、メモリセルアレイＭＣＡを駆動する回路（図示しない）を基板ＳＢの上面に設けても良い。ソース線ＢＳＬの上には、複数の積層体１００が設けられる。隣り合う積層体１００の間にはスリットＳＴが設けられる。

積層体１００は、選択ゲートＳＧＳと、ワード線ＷＬと、選択ゲートＳＧＤと、を含む。選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤは、層間絶縁膜１５を介してＺ方向に積層される。

メモリセルアレイＭＣＡは、積層体１００をＺ方向に貫いて延びる複数の半導体ピラーＳＰをさらに含む。半導体ピラーＳＰは、積層体１００の上方に設けられた複数のビット線ＢＬにそれぞれ電気的に接続される。ビット線ＢＬは、複数の積層体１００に跨ってＹ方向に延在する。各半導体ピラーＳＰは、接続プラグＣＨおよびＶ１を介してビット線ＢＬに接続される。

図２は、第１実施形態に係る記憶装置１を模式的に示す部分断面図である。図２は、積層体１００を貫く半導体ピラーＳＰを示す模式断面図である。

図２に示すように、半導体ピラーＳＰは、積層体１００に設けられたメモリホールＭＨの内部に配置される。メモリホールＭＨは、積層体１００の上面から選択ゲートＳＧＤ、ワード線ＷＬ、選択ゲートＳＧＳおよび層間絶縁膜１３および１５を貫いてソース線ＢＳＬに至る深さを有するように設けられる。

層間絶縁膜１３は、ソース線ＢＳＬと最下層の選択ゲートＳＧＳとの間に設けられる。層間絶縁膜１５は、選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤのうちのＺ方向において隣接する２つの間にそれぞれ設けられる。層間絶縁膜１３および１５は、例えば、シリコン酸化膜である。選択ゲートＳＧＳ、ワード線ＷＬおよび選択ゲートＳＧＤは、例えば、タングステン（Ｗ）などを含む金属層である。

半導体ピラーＳＰは、Ｚ方向に延在し、半導体膜Ｓ１と、絶縁性コアＳ２と、を含む。絶縁性コアＳ２は、Ｚ方向に延在し、半導体膜Ｓ１は、絶縁性コアＳ２の表面を覆うように設けられる。半導体膜Ｓ１は、例えば、ポリシリコン膜であり、絶縁性コアＳ２は、例えば、酸化シリコンである。

半導体ピラーＳＰは、その下端においてソース線ＢＳＬに接続される。また、半導体ピラーＳＰの上端は、接続プラグＣＨおよびＶ１を介してビット線ＢＬに接続される。接続プラグＣＨおよびＶ１は、それぞれ層間絶縁膜１７および１９を貫いてＺ方向に延びる。層間絶縁膜１７および１９は、例えば、シリコン酸化膜である。

半導体ピラーＳＰとメモリホールＭＨの内壁との間には、メモリ膜ＭＦが設けられる。メモリ膜ＭＦは、例えば、トンネル絶縁膜ＦＬ１と、電荷保持膜ＦＬ２と、ブロック絶縁膜ＦＬ３と、を含む。トンネル絶縁膜ＦＬ１は、半導体ピラーＳＰと電荷保持膜ＦＬ２との間に位置する。ブロック絶縁膜ＦＬ３は、電荷保持膜ＦＬ２とワード線ＷＬとの間に位置する。トンネル絶縁膜ＦＬ１およびブロック絶縁膜ＦＬ３は、例えば、シリコン酸化膜である。電荷保持膜ＦＬ２は、例えば、シリコン窒化膜である。

メモリセルＭＣは、ワード線ＷＬと半導体ピラーＳＰとが交差する部分に設けられる。メモリセルＭＣは、ワード線ＷＬと半導体ピラーＳＰとの間に位置するメモリ膜ＭＦの一部を記憶部として含む。また、選択トランジスタＳＴＳは、半導体ピラーＳＰと選択ゲートＳＧＳとが交差する部分に設けられる。選択トランジスタＳＴＤは、半導体ピラーＳＰと選択ゲートＳＧＤとが交差する部分に設けられる。

図３（ａ）および（ｂ）は、第１実施形態に係る記憶装置１の配線を示す模式図である。図３（ａ）は、上方から見たメモリセルアレイＭＣＡを示す平面図である。図３（ｂ）が、図３（ａ）中に示すＡ−Ａ線に沿った断面図である。なお、図３（ｂ）では、便宜上、ワード線ＷＬ、選択ゲートＳＧＤおよび層間絶縁膜の表示を省略している。

図３（ａ）に示すように、複数の積層体１００は、スリットＳＴを挟んでＹ方向に並んで配置される。積層体１００は、それぞれＸ方向に延びる。したがって、ワード線ＷＬ、選択ゲートＳＧＳおよびＳＧＤもＸ方向に延在する。メモリホールＭＨは、各積層体１００において、千鳥状に配置される。

メモリセルアレイＭＣＡは、例えば、Ｘ−Ｙ平面において、メモリセル領域ＭＣＲと、シャント領域ＳＮＴと、を有する。ビット線ＢＬは、メモリセル領域ＭＣＲに設けられ、それぞれＹ方向に延在する。シャント領域ＳＮＴには、引出し線ＬＩが設けられる。引き出し線ＬＩは、スリットＳＴの内部に配置され、ソース線ＢＳＬと、メモリセルアレイＭＣＡの上方に配置された配線と、を電気的に接続する。

図３（ｂ）に示すように、メモリホールＭＨは、メモリセル領域ＭＣＲおよびシャント領域ＳＮＴの両方に設けられる。メモリセル領域ＭＣＲでは、各メモリホール内に配置された半導体ピラーＳＰとビット線ＢＬとが電気的に接続される。

シャント領域ＳＮＴには、例えば、配線Ｍ０が設けられ、引出し線ＬＩに電気的に接続される。配線Ｍ０は、ソース線ＢＳＬと駆動回路（図示しない）とを電気的に接続する。さらに、シャント線ＳＮＬが接続プラグＶ１を介して配線Ｍ０に電気的に接続される。これにより、ソース線ＢＳＬと駆動回路との間の配線抵抗を低減することができる。

メモリセル領域ＭＣＲとシャント領域ＳＮＴとの間の境界領域には、例えば、ダミービット線ＤＢＬが配置される。ダミービット線ＤＢＬは、メモリホールＭＨの上方に配置されるが、半導体ピラーＳＰに電気的に接続されることはない。

ダミービット線ＤＢＬは、例えば、Ｘ方向に規則的に並んだビット線ＢＬの端に位置するように設けられる。ダミービット線ＤＢＬは、Ｙ方向に延在し、ビット線ＢＬとＸ方向の幅が略同一となるように設けられる。ダミービット線ＤＢＬは、例えば、ビット線ＢＬの配列の規則性が失われる領域におけるパターンの乱れを吸収するために配置される。すなわち、ダミービット線ＤＢＬは、フォトリソグラフィやエッチング条件の変化によりビット線ＢＬの線幅や間隔がメモリセル領域ＭＣＲとは異なるように形成されるおそれがある領域に設けられる。

図３（ｂ）に示す例では、ビット線ＢＬの配列の端に位置するビット線ＢＬＥと、それに最近接したダミービット線ＤＢＬと、の間のＸ方向における間隔Ｗ_ＤＳが、ビット線ＢＬ間のＸ方向における間隔Ｗ_ＢＳよりも広くなるように設けられる。

図４（ａ）および（ｂ）は、比較例に係る記憶装置２の配線を示す模式図である。図４（ａ）は、図３（ａ）中に示すＡ−Ａ線に沿った部分に該当する断面図である。図４（ｂ）は、ビット線ＢＬ、ダミービット線ＤＢＬおよびシャント線ＳＮＬを示す平面図である。

図４（ａ）に示すように、この例では、ビット線ＢＬの配列の端に位置するビット線ＢＬＥと、それに最近接したダミービット線ＤＢＬと、の間の間隔Ｗ_ＤＳは、隣接するビット線ＢＬ間の間隔Ｗ_ＢＬと略同一となるように設けられる。また、図４（ｂ）に示すように、例えば、ビット線ＢＬＥとダミービット線ＤＢＬとの間には、寄生容量Ｃｐが存在する。

図５は、第１実施形態に係る記憶装置１の特性を示す模式図である。縦軸は、メモリセルＭＣからデータを読み出す際の読み出し時間Treadである。横軸は、ビット線ＢＬの長さである。

図５に示すように、ビット線ＢＬの長さがあるレベルを超えると、ビット線ＢＬの長さに依存して読み出し時間Treadは長くなる。例えば、ビット線ＢＬが長くなると、ビット線ＢＬ間の寄生容量が大きくなると共にビット線ＢＬの電気抵抗も大きくなる。このため、ビット線ＢＬを介して伝達される信号の速度も制限され、読み出し時間Treadが長くなる。一方、ビット線ＢＬの長さが短くなると、読み出し時間Treadは、他の要素、例えば、ワード線ＷＬの寄生容量および電気抵抗により制限されるようになる。

このような特性を有するビット線ＢＬに対して、ダミービット線ＤＢＬを近接して配置すると、読み出し時間Treadはより長くなる。すなわち、ダミービット線ＤＢＬは、半導体ピラーＳＰに接続されることがなく、例えば、浮遊電位に保持される。このため、ビット線ＢＬＥとダミービット線ＤＢＬとの間の寄生容量Ｃｐの影響がより顕著となり、読み出し時間Treadが長くなる。

これに対し、実施形態に係る記憶装置１では、ビット線ＢＬＥとダミービット線ＤＢＬとの間の間隔Ｗ_ＤＳをビット線ＢＬ間の間隔Ｗ_ＢＳよりも広くする。これにより、ビット線ＢＬＥとダミービット線ＤＢＬとの間の寄生容量Ｃｐを小さくして読み出し時間Treadに与える影響を抑えることができる。すなわち、メモリセルＭＣの動作速度を早くすることが可能である。

図６(ａ）〜図８（ｃ）を参照して、記憶装置１の製造方法を説明する。図６(ａ）〜図８（ｃ）は、第１実施形態に係る記憶装置の製造過程を示す模式断面図であり、ビット線ＢＬの形成過程を示している。

図６（ａ）に示すように、層間絶縁膜１９の上に金属膜２１とマスク層２３を形成する。金属膜２１は、例えば、タングステン膜である。マスク層２３は、例えば、アモルファスシリコン層である。

図６（ｂ）に示すように、例えば、フォトリソグラフィを用いてレジストマスク２５をマスク層２３の上に形成し、マスク層２３を選択的に除去する。レジストマスク２５は、例えば、Ｙ方向に延在するラインアンドスペースパターンである。

図６（ｃ）に示すように、マスク層２３のＸ方向の幅を狭くする。具体的には、レジストマスク２５をマスク層２３の上に残した状態で、例えば、ウェットエッチングなどの等方性エッチングによりマスク層２３をさらにエッチングする。

図７（ａ）に示すように、マスク層２３の周辺に側壁２７を形成する。側壁２７は、例えば、シリコン窒化膜であり、マスク層２３の側面に接するように形成される。例えば、金属膜２１およびマスク層２３を覆うシリコン窒化膜を形成した後、金属膜２１の上面、および、マスク層２３の上面に形成された部分を異方性ＲＩＥにより除去する。これにより、マスク層２３の側面上に側壁２７を残して、金属膜２１およびマスク層２３の上面を露出させることができる。

図７（ｂ）に示すように、シャント領域ＳＮＴ側の端に位置するマスク層２３の上にレジストマスク２９を形成する。レジストマスク２９は、例えば、マスク層２３およびその両側に形成された側壁２７を覆うように形成される。

図７（ｃ）に示すように、側壁２７が金属膜２１の上に残るように、マスク層２３を選択的に除去する。この時、レジストマスク２９に覆われたマスク層２３は、金属膜２１の上に残される。

図８（ａ）に示すように、側壁３１を側壁２７の両側に形成する。側壁３１は、例えば、シリコン酸化膜である。この時、マスク層２３が残された部分では、側壁３１は、マスク層２３の両側に位置する側壁２７の側面に形成される。

図８（ｂ）に示すように、側壁３１が金属膜２１の上に残るように、マスク層２３および側壁２７を選択的に除去する。

図８（ｃ）に示すように、側壁３１をマスクとして金属膜２１を選択的に除去し、層間絶縁膜１９の上にビット線ＢＬを形成する。この結果、シャント領域ＳＮＴ側の端に位置する側壁３１の下には、ダミービット線ＤＢＬが形成される。ダミービット線ＤＢＬと、シャント領域ＳＮＴ側の端に位置するビット線ＢＬＥと、の間の間隔Ｗ_ＤＳは、Ｘ方向において隣り合うビット線ＢＬ間の間隔Ｗ_ＢＳよりも広く形成される。例えば、ビット線ＢＬのＸ方向の幅Ｗ_ＢＬと間隔Ｗ_ＢＳとが等しいとすれば、ビット線ＢＬＥとダミービット線ＤＢＬとの間隔Ｗ_ＢＳは、ビット線ＢＬのＸ方向における配列のハーフピッチ（半周期）の約５倍となる。

本実施形態では、側壁２７および３１を用いることにより、レジストマスク２５よりもＸ方向の幅が狭いビット線ＢＬを形成することができる。例えば、レジストマスク２５のＸ方向の幅がフォトリソグラフィの解像限界に近い値であるとすれば、それを超えた細い線幅のビット線ＢＬを形成することができる。さらに、マスク層２３を残すことにより、そのようなビット線ＢＬに対し、配線ピッチよりも広げた間隔で配置されるダミービット線ＤＢＬを形成することが可能となる。

(第２実施形態)
図９（ａ）および（ｂ）は、第２実施形態に係る記憶装置３の配線を示す模式図である。図９（ａ）は、上方から見たメモリセルアレイＭＣＡを示す平面図である。図９（ｂ）は、図９（ａ）中に示すＢ−Ｂ線に沿った断面図である。なお、図９（ｂ）では、便宜上、ワード線ＷＬ、選択ゲートＳＧＤおよび層間絶縁膜の表示を省略している。

図９（ａ）に示すように、ビット線ＢＬは、メモリセル領域ＭＣＲに設けられ、それぞれＹ方向に延在する。この例では、メモリセル領域ＭＣＲとシャント領域ＳＮＴとの境界に、ビット線ＢＬＥが配置される。ビット線ＢＬＥは、他のビット線ＢＬよりもＸ方向の幅が広くなるように設けられる。

図９（ｂ）に示すように、ビット線ＢＬＥは、接続プラグＶ１およびＣＨを介して半導体ピラーＳＰ（図２参照）に電気的に接続される。この例では、ビット線ＢＬＥとシャント線ＳＮＬとの間に、ダミービット線ＤＢＬは配置されない。

ビット線ＢＬＥのＸ方向の幅Ｗ_ＢＥは、他のビット線ＢＬのＸ方向の幅Ｗ_ＢＬよりも広く形成される。例えば、図８（ａ）および（ｂ）に示す工程において、シャント領域ＳＮＴ側に位置するマスク層２３および側壁２７を残すことにより、ビット線ＢＬＥを形成することができる。例えば、ビット線ＢＬのＸ方向の幅Ｗ_ＢＬと間隔Ｗ_ＢＳとが等しいとすれば、ビット線ＢＬＥのＸ方向の幅Ｗ_ＢＥは、他のビット線ＢＬのＸ方向の幅Ｗ_ＢＬの約５倍に形成することができる。

本実施形態では、ビット線ＢＬＥのＸ方向の幅Ｗ_ＢＥを他のビット線ＢＬのＸ方向の幅Ｗ_ＢＬよりも広くすることにより、ビット線ＢＬＥのＹ方向の電気抵抗を低減する。これにより、ビット線ＢＬＥを介した読み出し時間Treadを短くすることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、２、３…記憶装置、１１、１３、１５、１７、１９…層間絶縁膜、２１…金属膜、２３…マスク層、２５、２９…レジストマスク、２７、３１…側壁、１００…積層体、ＢＬ、ＢＬＥ…ビット線、ＢＳＬ…ソース線、ＣＨ、Ｖ１…接続プラグ、Ｃｐ…寄生容量、ＤＢＬ…ダミービット線、ＦＬ１…トンネル絶縁膜、ＦＬ２…電荷保持膜、ＦＬ３…ブロック絶縁膜、ＬＩ…引き出し線、Ｍ０…配線、ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ、ＭＦ…メモリ膜、ＭＨ…メモリホール、ＭＣＲ…メモリセル領域、ＳＮＴ…シャント領域、Ｓ１…半導体膜、Ｓ２…絶縁性コア、ＳＢ…基板、ＳＧＤ、ＳＧＳ…選択ゲート、ＳＮＬ…シャント線、ＳＰ…半導体ピラー、ＳＴ…スリット、ＳＴＤ、ＳＴＳ…選択トランジスタ、ＷＬ…ワード線

Claims

導電層と、
前記導電層上に積層された複数の電極層と、
前記複数の電極層の積層方向に延在し、前記複数の電極層を前記積層方向に貫く複数の半導体ピラーと、
前記複数の電極層の上方に設けられ、前記複数の半導体ピラーにそれぞれ電気的に接続された複数の第１配線と、
前記複数の電極層の上方に設けられ、前記複数の半導体ピラーのいずれにも電気的に接続されない第２配線と、
を備え、
前記複数の第１配線および前記第２配線は、前記複数の電極層のうちの最上層の上面に沿った第１方向に延在し、
前記第２配線は、前記複数の第１配線と共に、前記最上層の上面に沿った第２方向であって前記第１方向と交差する第２方向に並べて配置され、前記複数の第１配線のそれぞれの前記第２方向の幅と略同一の前記第２方向の幅を有し、
前記複数の第１配線のうちの前記第２配線に最近接した第１配線と、前記第２配線と、の間の前記第２方向の間隔は、前記複数の第１配線のうちの隣接する２つの第１配線の間の前記第２方向の間隔よりも広い記憶装置。
前記導電層に電気的に接続され、前記複数の電極層の上方に設けられた第３配線をさらに有し、
前記第２配線は、前記複数の第１配線と前記第３配線との間に位置する請求項１記載の記憶装置。
前記複数の電極層と前記第１配線との間、および、前記複数の電極層と前記第２配線との間に設けられた層間絶縁膜をさらに備え、
前記第２配線は、前記層間絶縁膜により前記半導体ピラーから電気的に絶縁された請求項１または２に記載の記憶装置。
前記複数の第１配線は、前記層間絶縁膜中を前記積層方向に延びる接続プラグを介して前記複数の半導体ピラーにそれぞれ接続される請求項１〜３のいずれか１つに記載の記憶装置。
導電層と、
前記導電層上に積層された複数の電極層と、
前記複数の電極層の積層方向に延在し、前記複数の電極層を前記積層方向に貫く複数の半導体ピラーと、
前記複数の電極層の上方に設けられた複数の第１配線と、
前記複数の電極層の上方に設けられた第２配線と、
を備え、
前記複数の第１配線および前記第２配線は、前記複数の電極層のうちの最上層の上面に沿った第１方向に延在し、前記複数の半導体ピラーにそれぞれ電気的に接続され、
前記第２配線は、前記複数の第１配線と共に、前記最上層の上面に沿った第２方向であって前記第１方向と交差する第２方向に並べて配置され、前記複数の第１配線のそれぞれの前記第２方向の幅よりも広い前記第２方向の幅を有した記憶装置。