[go: up one dir, main page]

JP2018522484A - 光媒体のための低電力モード信号ブリッジ - Google Patents

光媒体のための低電力モード信号ブリッジ Download PDF

Info

Publication number
JP2018522484A
JP2018522484A JP2018500904A JP2018500904A JP2018522484A JP 2018522484 A JP2018522484 A JP 2018522484A JP 2018500904 A JP2018500904 A JP 2018500904A JP 2018500904 A JP2018500904 A JP 2018500904A JP 2018522484 A JP2018522484 A JP 2018522484A
Authority
JP
Japan
Prior art keywords
data
protocol
connectors
mode
interface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2018500904A
Other languages
English (en)
Inventor
ジョージ・アラン・ウィリー
Original Assignee
クアルコム，インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by クアルコム，インコーポレイテッド filed Critical クアルコム，インコーポレイテッド
Publication of JP2018522484A publication Critical patent/JP2018522484A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/387—Information transfer, e.g. on bus using universal interface adapter for adaptation of different data processing systems to different peripheral devices, e.g. protocol converters for incompatible systems, open system
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/4045—Coupling between buses using bus bridges where the bus bridge performs an extender function
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
    • H04B10/80—Optical aspects relating to the use of optical transmission for specific applications, not provided for in groups H04B10/03 - H04B10/70, e.g. optical power feeding or optical transmission through water
    • H04B10/801—Optical aspects relating to the use of optical transmission for specific applications, not provided for in groups H04B10/03 - H04B10/70, e.g. optical power feeding or optical transmission through water using optical interconnects, e.g. light coupled isolators, circuit board interconnections
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/08—Protocols for interworking; Protocol conversion
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/18—Multiprotocol handlers, e.g. single devices capable of handling multiple protocols
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • Dc Digital Transmission (AREA)
  • Optical Communication System (AREA)
  • Communication Control (AREA)
  • Information Transfer Systems (AREA)

Abstract

2つのデバイス間のデータの送信を容易にするシステム、方法、および装置について説明する。データ転送方法は、第1のインターフェースから第1のデータを受信するステップであって、第1のデータが、第1のプロトコルに従って、第1のデバイスによって送信されたシグナリングにおいて受信される、ステップと、第1のデータを第2のデバイスに送信するために使用されるべき通信リンクのための動作モードを決定するステップと、第1のデータを、第1の動作モードで通信リンクの光学経路を介して第2のデバイスに送信するステップと、第1のデータを、第1のプロトコルに従って、第2の動作モードで通信リンクの電気経路を介して第2のデバイスに送信するステップと、第3の動作モードにおいて、第1のデータを変換して、第2のデータを取得するステップと、第2のデータを、第2のプロトコルに従って、電気経路を介して第2のデバイスに送信するステップとを含む。

Description

関連出願の相互参照
本出願は、内容全体が参照により本明細書に組み込まれる、2015年7月17日に米国特許商標庁に出願された、非仮出願第14/802,408号の優先権および利益を主張する。
少なくとも1つの態様は、概して高速データ通信インターフェースに関し、より詳細には、集積回路デバイス間で通信するために使用される、規格により定義されたインターフェースの範囲を拡大することに関する。
セルラーフォンなどのモバイルデバイスの製造業者は、モバイルデバイスの構成要素を、異なる製造業者を含む様々な供給元から取得し得る。たとえば、セルラーフォンにおけるアプリケーションプロセッサは、第1の製造業者から取得され得るが、セルラーフォンのためのディスプレイは、第2の製造業者から取得され得る。その上、モバイルデバイスのいくつかの構成要素を相互接続するために、複数の規格が定義されている。たとえば、モバイルデバイスのアプリケーションプロセッサとディスプレイおよびカメラ構成要素との間の通信のために定義された、複数のタイプのインターフェースがある。いくつかの構成要素は、モバイル業界プロセッサインターフェース(MIPI:Mobile Industry Processor Interface)アライアンスによって指定された1つまたは複数の規格に準拠するインターフェースを採用する。たとえば、MIPIアライアンスは、カメラ直列インターフェース(CSI)のためのプロトコル、およびディスプレイ直列インターフェース(DSI)のためのプロトコルを定義する。
MIPI CSI-2規格およびMIPI DSIまたはDSI-2規格は、カメラとアプリケーションプロセッサとの間、またはアプリケーションプロセッサとディスプレイとの間のワイヤードインターフェースを定義する。これらのアプリケーションの各々における低レベル物理レイヤ(PHY)インターフェースは、MIPI C-PHYまたはMIPI D-PHYであり得る。光媒体は、MIPI C-PHY物理レイヤ、またはD-PHY物理レイヤの範囲を拡大するために使用され得る。しかしながら、いくつかのインターフェースは、双方向および/または低電力動作モードが実装されることを必要とし、それらの要件のいずれもが、元々単方向である従来の光インターフェースによって満たされないことがある。
したがって、改善された範囲拡大インターフェースが必要とされる。
本明細書で開示する実施形態は、アプリケーションプロセッサが複数のインターフェース規格のうちのいずれかを使用して、双方向かつ低電力モードで、ディスプレイと通信することを可能にするシステム、方法および装置を提供する。本明細書で説明するいくつかの態様によれば、2つ以上の集積回路(IC)デバイスが電子装置内にコロケートされ得、複数のインターフェース規格のうちの1つを用いて構成され得る1つまたは複数のデータリンクを通して通信可能に結合され得る。
本開示の一態様では、装置における2つのデバイスのうちの一方において動作可能なデータ転送方法は、第1のインターフェースから第1のデータを受信するステップであって、第1のデータが、第1のプロトコルに従って、第1のデバイスによって送信されたシグナリングにおいて受信される、ステップと、第1のデータを第2のデバイスに送信するために使用されるべき通信リンクのための動作モードを決定するステップであって、通信リンクが光学経路と電気経路とを含む、ステップと、第1のデータを、第1の動作モードで光学経路を介して第2のデバイスに送信するステップと、第1のデータを、第1のプロトコルに従って、第2の動作モードで電気経路を介して第2のデバイスに送信するステップと、第3の動作モードにおいて、第1のデータを変換して、第2のデータを取得するステップと、第2のデータを、第2のプロトコルに従って、電気経路を介して第2のデバイスに送信するステップとを含む。
本開示の一態様では、装置は、光信号において搬送された情報を通信するために使用される光媒体と、光媒体に結合され、光信号を送信するように適合された、第1の集積回路(IC)デバイスと、光媒体に結合され、光信号を受信するように適合された、第2のICデバイスと、第1のICデバイスと第2のICデバイスとを結合する複数の電気コネクタを含む電気経路とを有する。第1のICデバイスおよび第2のICデバイスは、ブリッジ回路を含み、ブリッジ回路は、第1のインターフェースから第1のデータを受信することであって、第1のデータが、第1のプロトコルに従って、第1のICデバイスによって送信されたシグナリングにおいて受信される、こと、第1のICデバイスと第2のICデバイスとの間で通信するための動作モードを決定すること、第1のデータを、第1の動作モードで光媒体を介して第2のICデバイスに送信すること、第1のデータを、第1のプロトコルに従って、第2の動作モードで複数の電気コネクタのうちの2つ以上を使用して、第2のICデバイスに送信すること、および、第3の動作モードにおいて、第1のデータを変換して、第2のデータを取得し、第2のデータを、第2のプロトコルに従って、複数の電気コネクタを使用して、第2のICデバイスに送信することを行うように構成される。
本開示の一態様では、ブリッジ回路は、第1の情報を、光媒体を通して、光信号において通信するための手段であって、光媒体に結合された第1のインターフェース回路を含む、手段と、第2の情報を、複数の電気コネクタを通して、電気信号において通信するための手段であって、複数の電気コネクタに結合された第2のインターフェース回路を含む、手段と、入力データの1つまたは複数のソースを、第1のインターフェース回路および第2のインターフェース回路と選択的に結合するための手段であって、処理回路を含む、手段とを含む。処理回路は、第1のプロトコルに従って符号化された第1のデータを受信すること、第1のデータを通信するための動作モードを決定すること、第1のデータを、第1の動作モードで光媒体を介して送信すること、第1のデータを、第1のプロトコルに従って、第2の動作モードで複数の電気コネクタのうちの2つ以上を使用して送信すること、および、第3の動作モードにおいて、第1のデータを変換して、第2のデータを取得し、第2のデータを、第2のプロトコルに従って、複数の電気コネクタを使用して送信することを行うように構成され得る。
本開示の一態様では、プロセッサ可読記憶媒体は、その上に記憶されたコードを有し得る。コードは、第1のインターフェースから第1のデータを受信することであって、第1のデータが、第1のプロトコルに従って、第1のデバイスによって送信されたシグナリングにおいて受信される、こと、第1のデータを第2のデバイスに送信するために使用されるべき通信リンクのための動作モードを決定することであって、通信リンクが光学経路と電気経路とを含む、こと、第1のデータを、第1の動作モードで光学経路を介して第2のデバイスに送信すること、第1のデータを、第1のプロトコルに従って、第2の動作モードで電気経路を介して第2のデバイスに送信すること、ならびに、第3の動作モードにおいて、第1のデータを変換して、第2のデータを取得すること、および、第2のデータを、第2のプロトコルに従って、電気経路を介して第2のデバイスに送信することを行うための命令を含み得る。
複数の利用可能な規格のうちの1つに従って選択的に動作する、集積回路(IC)デバイス間のデータリンクを採用する装置を示す図である。 ICデバイス間のデータリンクを採用する装置のためのシステムアーキテクチャを示す図である。 3相極性データエンコーダの例を示す図である。 3相極性符号化インターフェースの例におけるシグナリングを示す図である。 3ワイヤ、3相インターフェース(C-PHY)における受信機の例を示す図である。 D-PHYインターフェースが高速モードで動作されるときに採用され得る、例示的な差動シグナリングレーンを示す図である。 D-PHY構成の一般化された例を示す図である。 D-PHYインターフェースの例における波形を示す図である。 本明細書で開示するいくつかの態様に従って適合され得る、カメラサブシステムおよびディスプレイサブシステムに関連付けられたいくつかのインターフェース構成を示す図である。 光媒体がMIPI DSI接続を拡張するために使用され得る、第1の例を示す図である。 画像センサーをアプリケーションプロセッサに結合するために使用される、双方向のマルチリンクインターフェースの例を示す図である。 本明細書で開示するいくつかの態様による、フレキシブルな光インターフェースを示す図である。 本明細書で開示するいくつかの態様による、送信ブリッジ回路の例を示す図である。 本明細書で開示するいくつかの態様による、受信ブリッジ回路の例を示す図である。 本明細書で開示するいくつかの態様に従って、フレキシブルな光インターフェースを構成するための方法を示す図である。 本明細書で開示するいくつかの態様に従って提供されるブリッジ構成の第1の例を示すブロック概略図である。 本明細書で開示するいくつかの態様に従って提供されるブリッジ構成の第2の例を示すブロック概略図である。 本明細書で開示するいくつかの態様に従って提供されるブリッジ構成の第3の例を示すブロック概略図である。 本明細書で開示するいくつかの態様に従って提供されるブリッジ構成の第4の例を示すブロック概略図である。 本明細書で開示するいくつかの態様に従って提供されるブリッジ構成の第5の例を示すブロック概略図である。 本明細書で開示するいくつかの態様に従って提供されるブリッジ構成の第6の例を示すブロック概略図である。 本明細書で開示するいくつかの態様に従って適合され得る処理回路を採用する装置の例を示すブロック図である。 装置における2つのデバイスのうちの一方において動作可能なデータ転送方法のフローチャートである。 本明細書で開示するいくつかの態様に従って適合された処理回路を採用する処理を採用する装置のためのハードウェア実装形態の例を示す図である。
添付の図面に関して以下に記載される発明を実施するための形態は、様々な構成について説明するものであり、本明細書で説明する概念が実践され得る構成のみを表すものではない。発明を実施するための形態は、様々な概念を完全に理解することを目的とする具体的な詳細を含む。しかしながら、これらの概念がこれらの具体的な詳細なしに実践され得ることが当業者に明らかであろう。いくつかの事例では、よく知られている構造および構成要素は、そのような概念を不明瞭にすることを避けるために、ブロック図形式で示されている。
次に、様々な装置および方法を参照して、データ通信システムのいくつかの態様について提示する。これらの装置および方法について、以下の発明を実施するための形態において説明し、様々なブロック、モジュール、構成要素、回路、ステップ、プロセス、アルゴリズムなど(「要素」と総称される)によって添付の図面に示す。これらの要素は、電子ハードウェア、コンピュータソフトウェア、またはそれらの任意の組合せを使用して実装され得る。そのような要素がハードウェアとして実装されるか、またはソフトウェアとして実装されるかは、特定の適用例および全体的なシステムに課される設計制約に依存する。
例として、要素、もしくは要素の任意の部分、または要素の任意の組合せは、1つまたは複数のプロセッサを含む「処理システム」を用いて実装され得る。プロセッサの例は、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ(DSP)、フィールドプログラマブルゲートアレイ(FPGA)、プログラマブル論理デバイス(PLD)、状態機械、ゲート論理、個別ハードウェア回路、および本開示全体にわたって説明する様々な機能を実行するように構成された他の好適なハードウェアを含む。処理システムの中の1つまたは複数のプロセッサは、ソフトウェアを実行し得る。ソフトウェアは、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語と呼ばれるか、または他の名称で呼ばれるかにかかわらず、命令、命令セット、コード、コードセグメント、プログラムコード、プログラム、サブプログラム、ソフトウェアモジュール、アプリケーション、ソフトウェアアプリケーション、ソフトウェアパッケージ、ルーチン、サブルーチン、オブジェクト、実行ファイル、実行スレッド、プロシージャ、機能などを意味するように広く解釈されるべきである。
したがって、1つまたは複数の例示的な実施形態では、説明する機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せにおいて実装され得る。ソフトウェアにおいて実装される場合、機能は、1つまたは複数の命令またはコードとして、コンピュータ可読媒体上に記憶されるか、または符号化され得る。コンピュータ可読媒体は、コンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセス可能な任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、読取り専用メモリ(ROM)またはランダムアクセスメモリ(RAM)、コンパクトディスク(CD)もしくは他の光ディスクストレージを使用して実装されるROMを含む電気消去可能プログラマブルROM(EEPROM)、磁気ディスクストレージもしくは他の磁気記憶デバイス、または命令もしくはデータ構造の形態で所望のプログラムコードを搬送もしくは記憶するために使用され得、コンピュータによってアクセスされ得る任意の他の媒体を含み得る。本明細書で使用する場合、ディスク(disk)およびディスク(disc)は、CD、レーザーディスク（登録商標）、光ディスク、デジタル多用途ディスク(DVD)、およびフロッピーディスクを含んでおり、ディスク(disk)は、通常、磁気的にデータを再生するが、ディスク(disc)は、レーザーで光学的にデータを再生する。前述の組合せも、コンピュータ可読媒体の範囲内に含まれるべきである。
図1は、ICデバイス間の通信リンクを採用し得る装置100を示す。一例では、装置100は、無線周波数(RF)通信トランシーバ106を通して、無線アクセスネットワーク(RAN)、コアアクセスネットワーク、インターネットおよび/または別のネットワークと通信する、ワイヤレス通信デバイスを含み得る。通信トランシーバ106は、処理回路102に動作可能に結合され得る。処理回路102は、特定用途向けIC(ASIC)108などの1つまたは複数のICデバイスを含み得る。ASIC108は、1つまたは複数の処理デバイス、論理回路などを含み得る。処理回路102は、処理回路102による実行または他の使用のためにデータと命令とを記憶かつ維持することができる、メモリデバイス112などのプロセッサ可読ストレージを含み得、かつ/またはそれに結合され得る。処理回路102は、オペレーティングシステム、および、ワイヤレスデバイスのメモリデバイス112などの記憶媒体の中に存在するソフトウェアモジュールの実行をサポートし可能にするアプリケーションプログラミングインターフェース(API)110レイヤのうちの1つまたは複数によって制御され得る。メモリデバイス112は、ROMもしくはRAM、EEPROM、フラッシュカード、または処理システム内およびコンピューティングプラットフォーム内で使用され得る任意のメモリデバイスを含み得る。処理回路102は、装置100を構成し、動作させるために使用される動作パラメータおよび他の情報を維持することができる、ローカルデータベース114を含み得るか、またはそれにアクセスし得る。ローカルデータベース114は、データベースモジュール、フラッシュメモリ、磁気媒体、EEPROM、光媒体、テープ、ソフトディスクまたはハードディスクなどのうちの1つまたは複数を使用して実装され得る。処理回路はまた、構成要素の中でも、アンテナ122、ディスプレイ124などの外部デバイス、ボタン128およびキーパッド126などのオペレータ制御に動作可能に結合され得る。
図2は、様々な下位構成要素を接続するために通信リンク220を採用するモバイル装置など、装置200のいくつかの態様を示すブロック概略図である。一例では、装置200は、通信リンク220を通してデータおよび制御情報を交換する複数のICデバイス202および230を含む。通信リンク220は、互いに極近傍に配置されるか、または装置200の異なる部分に物理的に配置される、ICデバイス202および230を接続するために使用され得る。一例では、通信リンク220は、ICデバイス202および230を担持するチップキャリア、基板または回路板上に設けられ得る。別の例では、第1のICデバイス202は、モバイルコンピューティングデバイスのキーパッドセクション内に配置され得、一方、第2のICデバイス230は、モバイルコンピューティングデバイスのディスプレイセクション内に配置され得る。別の例では、通信リンク220の一部分は、ケーブル接続または光接続を含み得る。
通信リンク220は、複数のチャネル222、224および226を提供し得る。1つまたは複数のチャネル226は、双方向であり得、半二重モードおよび/または全二重モードで動作し得る。1つまたは複数のチャネル222および224は、単方向であり得る。通信リンク220は、一方向においてより高い帯域幅を提供する非対称であり得る。本明細書で説明する一例では、第1の通信チャネル222は順方向チャネル222と呼ばれることがあり、第2の通信チャネル224は逆方向チャネル224と呼ばれることがある。ICデバイス202と230の両方が通信チャネル222上で送信および受信するように構成される場合でも、第1のICデバイス202はホストシステムまたは送信機として指定される場合があり、第2のICデバイス230はクライアントシステムまたは受信機として指定される場合がある。一例では、順方向チャネル222は、第1のICデバイス202から第2のICデバイス230へデータを通信するとき、より高いデータレートで動作し得、逆方向チャネル224は、第2のICデバイス230から第1のICデバイス202へデータを通信するとき、より低いデータレートで動作し得る。
ICデバイス202および230は、各々、プロセッサあるいは他の処理回路もしくは処理デバイスおよび/またはコンピューティング回路もしくはコンピューティングデバイス206、236を有し得る。一例では、第1のICデバイス202は、ワイヤレストランシーバ204およびアンテナ214を介するワイヤレス通信を維持することを含む、装置200のコア機能を実行し得、第2のICデバイス230は、ディスプレイコントローラ232を管理するかまたは動作させるユーザインターフェースをサポートし得る。一例では、第2のICデバイス230は、カメラコントローラ234を使用するカメラまたはビデオ入力デバイスの動作を制御するように適合され得る。ICデバイス202および230のうちの1つまたは複数によってサポートされる他の特徴は、キーボード、音声認識構成要素、および他の入力デバイスまたは出力デバイスを含み得る。ディスプレイコントローラ232は、液晶ディスプレイ(LCD)パネル、タッチスクリーンディスプレイ、インジケータなどのディスプレイをサポートする回路およびソフトウェアドライバを含み得る。記憶媒体208および238は、それぞれのプロセッサ206および236、ならびに/またはICデバイス202および230の他の構成要素によって使用される命令およびデータを維持するように適合された、一時的記憶デバイスおよび/または非一時的記憶デバイスを含み得る。各プロセッサ206、236ならびにその対応する記憶媒体208および238と、他のモジュールおよび回路との間の通信は、それぞれ、1つまたは複数のバス212および242によって容易にされ得る。
逆方向チャネル224は、順方向チャネル222と同じ様式で動作され得、順方向チャネル222および逆方向チャネル224は、同等の速度でまたは異なる速度で送信することが可能であり得、ここで、速度はデータ転送レートおよび/またはクロックレートとして表され得る。順方向および逆方向データレートは、アプリケーションに応じて桁が実質的に同じであるかまたは桁が異なることがある。いくつかの適用例では、単一の双方向チャネル226は、第1のICデバイス202と第2のICデバイス230との間の通信をサポートし得る。順方向チャネル222および/または逆方向チャネル224は、たとえば、順方向チャネル222および逆方向チャネル224が同じ物理接続を共有し、半二重様式で動作するとき、双方向モードで動作するように構成可能であり得る。一例では、通信リンク220を、業界規格または他の規格に従って第1のICデバイス202と第2のICデバイス230との間で制御情報、コマンド情報および他の情報を通信するように動作させてもよい。
いくつかの事例では、順方向チャネル222および逆方向チャネル224は、ディスプレイリフレッシュのために810Mbpsでピクセルデータを配信する、フレームバッファなしで毎秒80フレームのLCDドライバICの、ワイドビデオグラフィックスアレイ(WVGA)をサポートするように構成または適合され得る。別の例では、順方向チャネル222および逆方向チャネル224は、ダブルデータレート同期型ダイナミックランダムアクセスメモリ(SDRAM)などのダイナミックランダムアクセスメモリ(DRAM)との間の通信を可能にするように構成または適合され得る。ドライバ210、240は、クロック遷移ごとに複数のビットを符号化するように構成され得る符号化デバイスを含み得、ワイヤの複数のセットは、SDRAMからのデータ、制御信号、アドレス信号、および他の信号を送信および受信するために使用され得る。
順方向チャネル222および逆方向チャネル224は、特定用途向け業界規格に適合するか、またはそれと互換性があり得る。一例では、MIPI規格は、アプリケーションプロセッサICデバイス202と、モバイルデバイス内のカメラまたはディスプレイをサポートするICデバイス230との間の物理レイヤインターフェースを定義する。MIPI規格は、モバイルデバイス用のMIPI仕様に適合する製品の動作特性を支配する仕様を含む。いくつかの事例では、MIPI規格は、相補型金属酸化物半導体(CMOS)並列バスを採用するインターフェースを定義し得る。
MIPIアライアンスは、アンテナ、周辺機器、モデム、およびアプリケーションプロセッサを含む、モバイルデバイスにおける動作のすべての態様に影響を及ぼす通信に対処し得る、規格および仕様を定義する。たとえば、MIPIアライアンスは、カメラ直列インターフェース(CSI)のためのプロトコル、およびディスプレイ直列インターフェース(DSI)のためのプロトコルを定義する。MIPI CSI-2は、カメラとアプリケーションプロセッサとの間のワイヤードインターフェースを定義し、MIPI DSIまたはDSI-2は、アプリケーションプロセッサとディスプレイとの間のワイヤードインターフェースを定義する。これらのアプリケーションの各々における低レベル物理レイヤ(PHY)インターフェースは、MIPI C-PHYまたはMIPI D-PHYであり得る。
MIPI C-PHYインターフェース
本明細書で開示するいくつかの態様によれば、システムおよび装置は、ICデバイス202と230との間で通信するための多相データ符号化および復号インターフェース方法を採用し得る。多相エンコーダは、複数の導体(すなわち、M個の導体)を駆動し得る。M個の導体は、典型的には3つ以上の導体を含み、各導体はワイヤと呼ばれることがあるが、M個の導体は、回路板上または半導体ICデバイスの導電層内の導電性トレースを含み得る。一例では、MIPIアライアンスにより定義された「C-PHY」物理レイヤインターフェース技術が、カメラおよびディスプレイデバイス230をアプリケーションプロセッサデバイス202に接続するために使用され得る。C-PHYインターフェースは、3相シンボル符号化を採用して、データシンボルを3ワイヤレーン、すなわち「トリオ」上で送信し、ただし、各トリオは、埋め込まれたクロックを含む。
M個の導体は、複数の送信グループに分割され得、各グループは、送信されるべきデータのブロックの一部分を符号化する。データのビットが位相遷移において符号化され、極性がM個の導体上で変化する、N相符号化方式が定義される。復号は、独立した導体、または導体のペアに依拠せず、タイミング情報は、M個の導体における位相遷移および/または極性遷移から直接導出され得る。N相極性データ転送は、電気的インターフェース、光学的インターフェースおよび無線周波数(RF)インターフェースを含む、任意の物理的シグナリングインターフェースに適用され得る。
C-PHYの例では、3ワイヤシステムのための3相符号化方式は、6つの状態と各状態からの5つの可能な遷移とを供給する、3つの位相状態と2つの極性とを定義し得る。3つのワイヤからデータを抽出するために、確定的な電圧および/または電流の変化が検出され、復号され得る。
図3は、図2に示す通信リンク220のいくつかの態様を実装するための、N相極性符号化の使用を示す概略図である。図示の例は、3ワイヤリンク、または4つ以上のワイヤを有するリンクの一部分に関係し得る。通信リンク220は、複数の信号ワイヤを有するワイヤードバスを含み得、複数の信号ワイヤは、モバイルディスプレイデジタルインターフェース(MDDI)など、高速デジタルインターフェース内で3相符号化データを搬送するように構成され得る。チャネル222、224および226のうちの1つまたは複数は、3相極性符号化を使用するように構成または適合され得る。物理レイヤドライバ210および240は、リンク220上で送信された3相極性符号化データを符号化および復号するように適合され得る。3相極性符号化の使用では、任意の時間に3相極性符号化データリンク220において3つよりも少ないドライバがアクティブであるので、高速データ転送がもたらされ、他のインターフェースの電力の半分以下を消費し得る。物理レイヤドライバ210および/または240における3相極性符号化回路は、通信リンク220上の遷移当たり複数ビットを符号化することができる。一例では、3相符号化および極性符号化の組合せは、3つ以上のワイヤを介してディスプレイリフレッシュのために810Mbpsでピクセルデータを配信する、フレームバッファなしで毎秒80フレームのLCDドライバICの、ワイドビデオグラフィックスアレイ(WVGA)をサポートするために使用され得る。
図示のC-PHYの例300では、Mワイヤ、N相極性符号化送信機は、M=3およびN=3について構成される。3ワイヤ、3相符号化の例は、単に、本開示のいくつかの態様の説明を簡素化するために選択されているにすぎない。3ワイヤ、3相エンコーダについて開示する原理および技法は、Mワイヤ、N相極性エンコーダの他の構成において適用され得、他のインターフェース規格に適合するかまたはそれと互換性があり得る。
3相極性符号化が使用されるとき、3ワイヤバス上の信号ワイヤ310a、310b、および310cなどのコネクタは、駆動されないか、正に駆動されるか、または負に駆動され得る。非駆動信号ワイヤ310a、310b、または310cは、高インピーダンス状態にあり得る。非駆動信号ワイヤ310a、310b、または310cは、被駆動信号ワイヤ上で供給される正電圧レベルと負電圧レベルとの間の実質的に中間に存在する電圧レベルに駆動またはプルされ得る。非駆動信号ワイヤ310a、310b、または310cは、それを通して流れる電流を有し得ない。例300では、各信号ワイヤ310a、310b、および310cは、ドライバ308を使用して3つの状態(+1、-1、または0として示される)のうちの1つであり得る。一例では、ドライバ308は、ユニットレベル電流モードドライバを含み得る。別の例では、ドライバ308は、信号ワイヤ310aおよび310b上で送信される2つの信号上で反対の極性の電圧を駆動し得るが、第3の信号ワイヤ310cは、高インピーダンスにあり、かつ/または接地にプルされる。各送信されるシンボル間隔について、少なくとも1つの信号が非駆動(0)状態にあり、一方、正(+1状態)に駆動された信号の数は、負(-1状態)に駆動された信号の数に等しく、それにより、受信機に流れる電流の合計は常にゼロである。各シンボルについて、少なくとも1つの信号ワイヤ310a、310bまたは310cの状態は、前の送信間隔内で送信されたシンボルから変更される。
例300では、マッパ302は16ビットデータ318を受信し得、マッパ302は、信号ワイヤ310a、310b、および310cを介して連続的に送信するために、入力データ318を7シンボル312にマッピングし得る。3ワイヤ、3相符号化のために構成されたMワイヤ、N相エンコーダ306は、一度に1シンボル314ずつマッパによって生じた7シンボル312を受信し、信号ワイヤ310a、310b、および310cの直前の状態に基づいて、各シンボル間隔について、各信号ワイヤ310a、310b、および310cの状態を計算する。7シンボル312は、たとえば、並直列変換器304を使用して直列化され得る。エンコーダ306は、入力シンボル314と信号ワイヤ310a、310bおよび310cの前の状態とに基づいて、信号ワイヤ310a、310bおよび310cの状態を選択する。
Mワイヤ、N相符号化の使用により、いくつかのビットが複数のシンボルの中で符号化されることが可能になり、この場合、シンボル当たりのビットは整数でない。3ワイヤ、3相システムの簡単な例では、同時に駆動され得る2つのワイヤの3つの利用可能な組合せと、同時に駆動されるワイヤの任意のペアにおける極性の2つの可能な組合せとがあり、6つの可能な状態が得られる。各遷移は現在の状態から発生するので、6つの状態のうちの5つは、遷移ごとに利用可能である。少なくとも1つのワイヤの状態が、典型的には、各遷移において変化することが必要とされる。5つの状態に対して、log2(5)≒2.32ビットが、シンボルごとに符号化され得る。したがって、シンボル当たり2.32ビットを搬送する7シンボルが16.24ビットを符号化することができるので、マッパは、16ビットワードを受容し、それを7シンボルに変換し得る。言い換えれば、5つの状態を符号化する7シンボルの組合せは、57(78,125)通りの順列を有する。したがって、7シンボルが使用されて、16ビットとしての216(65,536)通りの順列を符号化し得る。
図4は、円形の状態遷移図450に基づく3相変調データ符号化方式を採用するシグナリング400の例を示す。データ符号化方式によれば、3相信号は、2つの方向に回転し得、3つの信号ワイヤ310a、310b、および310c上で送信され得る。3つの信号の各々は、信号ワイヤ310a、310b、310c上で独立して駆動される。3つの信号の各々は、3相信号を含み、各信号が、他の2つの信号に対して120度位相がずれている。任意の時点において、3つの信号ワイヤ310a、310b、310cの各々は、状態{+1、0、-1}のうちの異なる1つにある。任意の時点において、3ワイヤシステムにおける3つの信号ワイヤ310a、310b、310cの各々は、他の2つのワイヤとは異なる状態にある。3つを越える導体すなわちワイヤが使用されるとき、ワイヤの2つ以上のペアは同じ状態にあり得る。示される符号化方式はまた、情報を、アクティブに+1状態および-1状態に駆動される2つの信号ワイヤ310a、310b、および/または310cの極性において符号化し得る。極性は、示されている状態のシーケンスに関して408において示される。
図示されている3ワイヤの例における任意の位相状態において、信号ワイヤ310a、310b、310cのうちの厳密に2つは、その位相状態に対して事実上差動信号である信号を搬送し、第3の信号ワイヤ310a、310b、または310cは駆動されない。各信号ワイヤ310a、310b、310cのための位相状態は、信号ワイヤ310a、310b、または310cと、少なくとも1つの他の信号ワイヤ310a、310b、および/または310cとの間の電圧差によって、あるいは信号ワイヤ310a、310b、または310cにおける電流フローの方向または電流フローがないことによって決定され得る。状態遷移図450に示すように、3つの位相状態(S1、S2およびS3)が定義される。信号は、位相状態S1から位相状態S2へ、位相状態S2から位相状態S3へ、および/または位相状態S3から位相状態S1へ、時計回りに循環することができ、信号は、位相状態S1から位相状態S3へ、位相状態S3から位相状態S2へ、および/または位相状態S2から位相状態S1へ、反時計回りに循環することができる。Nの他の値に関して、N個の状態間の遷移が、対応する状態図に従って随意に定義されて、状態遷移間の循環的な回転を得ることができる。
3ワイヤ、3相通信リンクの例では、状態遷移410における時計回りの回転(S1からS2)、(S2からS3)、および/または(S3からS1)は、論理1を符号化するために使用され得、状態遷移410における反時計回りの回転(S1からS3)、(S3からS2)、および/または(S2からS1)は、論理0を符号化するために使用され得る。したがって、1ビットは、信号が時計回りに「回転している」かまたは反時計回りに「回転している」かを制御することによって、各遷移において符号化され得る。たとえば、論理1は、3つの信号ワイヤ310a、310b、310cが位相状態S1から位相状態S2へ遷移するときに符号化され得、論理0は、3つの信号ワイヤ310a、310b、310cが位相状態S1から位相状態S3へ遷移するときに符号化され得る。示されている簡単な3ワイヤの例では、回転の方向は、3つの信号ワイヤ310a、310b、310cのうちの遷移の前後で駆動されないものに基づいて、容易に決定され得る。
情報はまた、駆動される導体310a、310b、310cの状態408の極性および/または極性の変化において、あるいは、2つの信号ワイヤ310a、310b、310cの間の電流フローの方向または電流フローの方向における変化においても符号化され得る。信号402、404、および406は、3ワイヤ、3相リンクの中の各位相状態において、それぞれ信号ワイヤ310a、310b、310cに印加される電圧レベルを示す。任意の時間において、第1の信号ワイヤ310a、310b、310cは、より高い正電圧(たとえば、+V)に結合され、第2の信号ワイヤ310a、310b、310cは、より高い負電圧(たとえば、-V)に結合され、第3の信号ワイヤ310a、310b、310cは、開回路であり得る。したがって、ある極性符号化状態は、第1および第2の信号ワイヤ310a、310b、310cの間の電流フロー、または第1および第2の信号ワイヤ310a、310b、310cの電圧極性によって決定され得る。いくつかの実施形態では、データ412の2ビットが各状態遷移410において符号化され得る。デコーダは、第1のビットを取得するために、信号位相回転の方向を決定し得る。第2のビットは、信号402、404、および406のうちの2つの間の極性差に基づいて決定され得る。いくつかの事例では、第2のビットは、信号ワイヤ310a、310b、310cのペアにおいて送信された差動信号の極性における変化または変化の欠如に基づいて決定され得る。回転の方向を決定したデコーダは、2つのアクティブな信号ワイヤ310a、310b、および/もしくは310cの間に印加された電圧の位相状態および極性、または2つのアクティブな信号ワイヤ310a、310b、および/もしくは310cを通る電流フローの方向を決定することができる。
本明細書で説明する3ワイヤ、3相リンクの例では、データの1ビットは、3ワイヤ、3相リンクの中の回転または位相変化において符号化され得、追加のビットは、駆動される2つのワイヤの極性または極性における変化において符号化され得る。いくつかの実施形態は、現在の状態から可能な状態のいずれかへの遷移を可能にすることによって、3ワイヤ、3相符号化システムの各遷移の中で3つ以上のビットを符号化する。3つの回転位相および各位相に対する2つの極性が与えられると、現在の任意の状態から5つの状態が利用可能であるような6つの状態が定義される。したがって、シンボル(遷移)当たりlog2(5)≒2.32ビットが存在し得、マッパは16ビットワードを受容し得、それを7シンボルに変換し得る。
一例では、エンコーダは、各状態について駆動される2つのワイヤのペアを有する6つのワイヤを使用して、シンボルを送信し得る。6つのワイヤは、A〜Fにラベル付けされ得、それにより、ある状態では、ワイヤAおよびFが正に、ワイヤBおよびEが負に駆動され、CおよびDが駆動されない(または電流を流さない)。6つのワイヤについて、
Figure 2018522484
のアクティブに駆動されるワイヤの可能な組合せと、
Figure 2018522484
の各位相状態のための極性の異なる組合せとがあり得る。
アクティブに駆動されるワイヤの15の異なる組合せは、
A B C D A B C E A B C F A B D E A B D F
A B E F A C D E A C D F A C E F A D E F
B C D E B C D F B C E F B D E F C D E F
を含み得る。
駆動される4つのワイヤのうち、2つのワイヤの可能な組合せが正に駆動される(そして、他の2つは負でなければならない)。極性の組合せは、以下を含み得る。
+ + - - + - - + + - + - - + - + - + + - - - + +
したがって、異なる状態の総数は、15×6=90として計算され得る。シンボル間の遷移を保証するために、任意の現在の状態から89の状態が利用可能であり、各シンボルに符号化され得るビット数は、シンボル当たりlog2(89)≒6.47ビットとして計算され得る。この例では、5×6.47=32.35ビットであるので、32ビットワードは、マッパによって5つのシンボルに符号化され得る。
任意のサイズのバスのために駆動され得るワイヤの組合せの数についての一般式は、バス内のワイヤの数および同時に駆動されるワイヤの数の関数として、次のようになる。
Figure 2018522484
駆動されるワイヤのための極性の組合せの数についての式は、次のようになる。
Figure 2018522484
シンボル当たりのビットの数は、次のようになる。
Figure 2018522484
図5は、3ワイヤ、3相PHYにおける受信機の例500を示す。3ワイヤ、3相の例は、Mワイヤ、N相受信機の他の構成に適用可能ないくつかの動作原理を示す。比較器502およびデコーダ504は、3つの伝送路512a、512bおよび512cの各々の状態、ならびに前のシンボル期間中に送信された状態と比較した3つの伝送路の状態における変化のデジタル表現を提供するように構成される。たとえば、レジスタを使用して実装され得る、先入れ先出し(FIFO)記憶デバイス510内でバッファされ得る16ビットのデータを取得するために、デマッパ508によって処理されるべき7シンボルのセットを生じるために、7つの連続する状態が直並列変換器506によってアセンブルされる。
本明細書で開示するいくつかの態様によれば、複数の3状態増幅器が、差動エンコーダ、N相極性エンコーダ、あるいは説明した3つの状態のうちの1つを仮定することができるワイヤまたはコネクタにおいて情報を符号化する別のエンコーダによって定義された出力状態のセットを生じるように制御され得る。
図2および図3を再び参照すると、通信リンク220は、差分符号化方式とN相極性符号化の両方をサポートするように構成され得る高速デジタルインターフェースを含み得る。物理レイヤドライバ210および240は、インターフェース上の遷移当たり複数のビットを符号化することができる、N相極性エンコーダおよびデコーダと、信号ワイヤ310a、310b、および310cを駆動するためのラインドライバとを含み得る。ラインドライバは、正または負の電圧を有し得るアクティブ出力、あるいは、それによって信号ワイヤ310a、310b、または310cが未定義状態または外部電気的構成要素によって定義される状態である高インピーダンス出力を生じる、増幅器を用いて構築され得る。したがって、出力ドライバ308は、データおよび出力制御(高インピーダンスモード制御)を含む信号のペア316を受信し得る。この点について、N相極性符号化および差分符号化のために使用される3状態増幅器は、同じまたは同様の3出力状態を生じ得る。
MIPI D-PHYインターフェース
本明細書で開示するいくつかの態様によれば、システムおよび装置は、ICデバイス202と230との間で通信するための差分およびシングルエンド符号化のある組合せを採用し得る。一例では、MIPIアライアンスにより定義された「D-PHY」物理レイヤインターフェース技術が、カメラおよびディスプレイデバイス230をアプリケーションプロセッサデバイス202に接続するために使用され得る。D-PHYインターフェースは、大量のデータの転送を容易にするため、または電力を節約して、バッテリー寿命を延長するために必要に応じて、リアルタイムで差分(高速)モードとシングルエンド(低電力)モードとの間で切り替えることができる。D-PHYインターフェースは、単一のデータレーン、または単方向(マスタからスレーブへの)クロックレーンをもつ複数のデータレーンを伴う、単体または二重構成において動作することが可能である。
図6は、通信リンク220(図2参照)のD-PHY実装形態が高速モードで動作されるときに採用され得る、差動シグナリングレーンを示す概略図600である。差動シグナリングは、典型的には、差動ペアと呼ばれることがあるワイヤペア610a、610b、または610c上で送られた2つの相補信号を使用して、情報を電気的に送信することを伴う。差動ペアの使用は、差動ペア内の両方のワイヤに影響を及ぼすコモンモード干渉の影響を相殺することによって、電磁干渉(EMI)を著しく低減することができる。順方向チャネル222上で、ワイヤペア610aは、ホスト差動ドライバ604によって駆動され得る。差動ドライバ604は、入力データストリーム602を受信し、入力602の正バージョンと負バージョンとを生成し、それらは次いで、ワイヤペア610aに供給される。クライアント側の差動受信機606は、ワイヤペア610a上で搬送された信号の比較を実行することによって、出力データストリーム608を生成する。
逆方向チャネル224上で、1つまたは複数のワイヤペア610cは、クライアント側の差動ドライバ626によって駆動され得る。差動ドライバ626は、入力データストリーム628を受信し、入力628の正バージョンと負バージョンとを生成し、それらは、ワイヤペア610cに供給される。ホスト上の差動受信機624は、ワイヤペア610c上で搬送された信号の比較を実行することによって、出力データストリーム622を生成する。
双方向チャネル226において、ホストおよびクライアントは、半二重モードのために構成され得、同じワイヤペア610b上でデータを送信および受信し得る。双方向バスは、代替または追加として、複数のワイヤペア610a、610cを駆動するために順方向リンクドライバ604および逆方向リンクドライバ626の組合せを使用して、全二重モードで動作され得る。双方向チャネル226について図示された半二重双方向実装形態では、差動ドライバ614および614'は、たとえば、(それぞれ)出力イネーブル(OE)制御620a、620cを使用して、ワイヤペア610bを同時に駆動することを妨げられて、差動ドライバ614および614'を高インピーダンス状態にさせ得る。差動受信機616'は、入力/出力612を駆動することを妨げられ得、一方、差動ドライバ614はアクティブであり、典型的には、OE制御620bを使用して差動受信機616'を高インピーダンス状態にさせる。差動受信機616は、入力/出力618を駆動することを妨げられ得、一方、差動ドライバ614'はアクティブであり、典型的には、OE制御620dを使用して差動受信機616を高インピーダンス状態にさせる。いくつかの事例では、差動ドライバ614および614'ならびに差動受信機616および616'の出力は、インターフェースがアクティブでないときは高インピーダンス状態であり得る。したがって、差動ドライバ614、614'、ならびに差動受信機616および616'のOE制御620a、620c、620b、および620dは、互いに独立して動作され得る。
差動ドライバ604、614、614'、および626の各々は、増幅器のペアを含み得、一方が、入力において他方の増幅器の入力の反転を受信する。差動ドライバ604、614、614'、および626は、各々単一の入力を受信し得、増幅器のペアとともに使用するための反転入力を生成する内部インバータを有し得る。差動ドライバ604、614、614'、および626はまた、2つの別々に制御される増幅器を使用して構築され得、それにより、それらのそれぞれの出力は、互いに独立して高インピーダンスモードに置かれ得る。
通信リンク220(図2参照)のD-PHY実装形態が低電力モードで動作されるとき、信号は、単一のワイヤデータおよび/またはクロックレーン上で送信され得る。一例では、差動ドライバ604、614、および/または626は、アクティブレーンのワイヤペア610a、610b、または610cのうちのワイヤのうちの1つのみが駆動されるように、再構成または制御され得る。他の例では、差動ドライバ604、614、および/または626は、オフにされるか、または高インピーダンス出力モードに置かれ得、別個のシングルエンドラインドライバ634および受信機636は、シングルワイヤのシングルエンドリンク640を介した通信のために使用され得る。いくつかの事例では、シングルエンドリンク640の入力632および出力638は双方向であり得、送信デバイスと受信デバイスの両方は、1つまたは複数のプロトコルに従って制御されるラインドライバ634と受信機636の両方を含むトランシーバを採用し得る。
図7は、マスタデバイス702とスレーブデバイス704とを含む、一般化されたD-PHY構成700を示す。マスタデバイス702は、ワイヤ710上の送信を制御するクロック信号を生成する。クロック信号は、クロックレーン706上で送信され、データは、1つまたは複数のデータレーン7081〜708Nにおいて送信される。デバイスにおいて供給されるかまたはアクティブであるデータレーン7081〜708Nの数は、アプリケーションの必要性、転送されるべきデータの量、および電力節約の必要性に基づいて、動的に構成され得る。
図8は、D-PHYインターフェースの例における波形のグラフィカル表現800である。この例は、低電力モード810および/または高速モード812において動作するように構成され得る、2つのワイヤ802、804に関する。低電力モード810では、第1のワイヤは、比較的低データレートにおいて、約1.2ボルトの電圧レベルスイングとともに、データ信号を搬送する。第2のワイヤ804は、低電力モード810で別の目的のためにアイドリングまたは使用され得る。高速モード812では、第1のワイヤ802および第2のワイヤ804は、低電力モード810のデータレートよりも数桁高速であるデータレートを有し得る、低電圧差動信号を搬送する。たとえば、低電力モード810は、最大10メガビット毎秒(Mbps)のデータレートをサポートし得るが、高速モード812は、80Mbpsと1ギガビット毎秒(Gbps)との間のデータレートをサポートし得る。高速モード812では、差動信号の正のバージョンは、第1のワイヤ802上で搬送され得るが、負のバージョンは、第2のワイヤ804上で搬送される。差動信号は、一例では、約200ミリボルト(mV)であり得る、比較的低い振幅電圧スイングを有し得る。
C-PHYインターフェースおよびD-PHYインターフェースのためのシグナリング範囲の拡大
CSIインターフェースおよびDSIインターフェースは、現在、様々な電気的シグナリング特性および影響によって課せられる制限に基づいて、相互接続の長さを制限している。いくつかの事例では、光媒体は、MIPI C-PHY物理レイヤまたはD-PHY物理レイヤの範囲を拡大するために使用される。光媒体の使用は、MIPIアライアンスによって定義されたインターフェースとともに使用されるとき、特に、複数のプロトコルがMIPIにより定義されたインターフェースを使用して接続されたデバイスにおいて採用されるとき、いくつかの追加の複雑さおよび問題をもたらす。
図9は、たとえば、モバイルデバイス内で展開され得る、カメラサブシステム900およびディスプレイサブシステム950に関連付けられた、いくつかのインターフェース構成を示す。カメラサブシステム900は、画像センサー902とアプリケーションプロセッサ912との間で、CSI-2により定義された通信リンクを含み得る。通信リンクは、送信機906を使用して、画像データをアプリケーションプロセッサ912に送信するために、画像センサー902によって使用される、高データレートデータ転送リンク910を含み得る。高データレートデータ転送リンク910は、D-PHYプロトコルまたはC-PHYプロトコルに従って構成および動作され得る。アプリケーションプロセッサ912は、送信機906の動作を制御するクロック信号922を生成するために、水晶発振器(XO)914または他のクロックソースを含み得る。クロック信号922は、画像センサー902において位相ロックループ(PLL)904によって処理され得る。いくつかの事例では、クロック信号922はまた、アプリケーションプロセッサ912において、D-PHYまたはC-PHY受信機916によっても使用され得る。通信リンクは、インター集積回路(I2C)インターフェースと本質的に同様である、カメラ制御インターフェース(CCI)を含み得る。CCIバスは、クロック信号を搬送する直列クロック(SCL)ラインおよびデータを搬送する直列データ(SDA)ラインを含み得る。CCIリンク920は、双方向であり得、高データレートデータ転送リンク910よりも低いデータレートで動作し得る。CCIリンク920は、制御およびデータ情報を画像センサー902に送信するため、ならびに、画像センサー902から制御および構成情報を受信するために、アプリケーションプロセッサ912によって使用され得る。アプリケーションプロセッサ912は、CCIバスマスタ918を含み得、画像センサー902は、CCIスレーブ908を含み得る。
ディスプレイサブシステム950は、D-PHYプロトコルまたはC-PHYプロトコルに従って構成および動作され得る、単方向データリンク958を含み得る。アプリケーションプロセッサ952において、PLL954などのクロックソースが、データリンク958上の送信を制御するためのクロック信号を生成するために使用され得る。ディスプレイドライバ960において、D-PHYまたはC-PHY受信機962は、データリンク上で送信されたシンボルのシーケンスから、またはデータリンク958において供給されたクロックレーンから、埋め込まれたクロック情報を抽出し得る。
本明細書で開示するいくつかの態様によって適合されたデバイスは、MIPI規格に準拠するか、またはそれと互換性のある通信リンクの長さを延長するために、光媒体の使用に関連付けられた複雑さおよび妨害に起因する問題を解決し得る。本明細書で開示するいくつかの態様は、幅広い範囲のインターフェースプロトコルをサポートし、異なる物理媒体を使用して動作することができる、システム、装置および方法に関する。図9に示すように、たとえば、カメラサブシステム900および/またはディスプレイサブシステム950は、D-PHYプロトコルまたはC-PHYプロトコルを使用して、高データレート情報を通信し得、いくつかの構成では、画像センサー902または他のデバイスの構成のために逆方向チャネル(たとえば、CCIリンク920)を使用して通信し得る。いくつかの事例では、低電力動作モードは、D-PHYプロトコルまたはC-PHYプロトコルのいずれかを使用するリンクについて定義され得る。光インターフェースは、低電力動作モードには適さないことがあり、送信距離を延長するための光媒体の使用は、通信リンクの電力消費を増大することがある。光インターフェースは、典型的には単方向である。複数のチャネルが、単方向送信における光媒体を介した送信のために多重化され得るが、双方向通信リンクをサポートするために、2つの光リンクが必要とされ得る。
図10は、光媒体がMIPI DSI接続を拡張するために使用され得る、第1の例1000を示す。アプリケーションプロセッサ1002は、送信信号をシリアライザ1006に供給する、C-PHYおよび/またはD-PHYエンコーダ/送信機構成要素1004を含み得る。シリアライザ1006の出力は、レーザーダイオード1010を駆動するために、直列C-PHY/D-PHY信号をフォーマットする、レーザードライバ1008に供給される。レーザーダイオード1010によって生じた光信号は、光ファイバー1012を通して、フォトダイオード1014などの検出器に搬送される。トランスインダクタンス増幅器(TIA)1016は、フォトダイオード1014によって生じた信号を増幅および調整する。デシリアライザ1018は、TIA1016の増幅された出力を変換して、C-PHYまたはD-PHYフォーマット信号を平行させ、それらの信号が、ディスプレイドライバIC1020におけるC-PHY/D-PHY受信機/デコーダ1022によってディスプレイ情報を取得するために復号され得る。ディスプレイドライバIC1020は、ディスプレイ情報からディスプレイデータを抽出し、ディスプレイデータを使用して、信号をディスプレイに供給する。ディスプレイに供給される信号は、たとえば、発振器および/または位相ロックループによって生成されたベースクロックを使用し得る、ディスプレイタイミング論理1026によって生じた1つまたは複数のクロック信号に従ってフォーマットされ得る。
ディスプレイアプリケーションは、C-PHYまたはD-PHYインターフェース信号を介して1方向のみでデータが流れる必要がある、いくつかの実装形態では、光媒体サブシステム1030を使用する通信リンク拡張のために適したものであり得る。すなわち、アプリケーションプロセッサ1002は、ディスプレイデータおよび制御情報をディスプレイドライバIC1020に送信し得るが、ディスプレイドライバIC1020は、いかなる情報をもアプリケーションプロセッサ1002に送信する必要がない。光媒体サブシステム1030は、デバイス間の2つ以上のデータリンク、および/または双方向データリンクを採用するアプリケーションには、それほど適していない。しかしながら、多くの事例では、アプリケーションプロセッサ1002は、ディスプレイドライバIC1020におけるレジスタを読み取る必要があり得、双方向通信リンクが、そのような事例において採用される。
図11は、双方向のマルチリンクインターフェースが、画像センサー1102をアプリケーションプロセッサ1120に結合するために使用される例1100である。光媒体サブシステム1130は、MIPIカメラ直列インターフェース(MIPI CSI-2)が及ぶ範囲を拡大するために使用され得る。画像センサー1102は、送信信号を光媒体サブシステム1130のシリアライザ1106に供給する、C-PHYまたはD-PHYエンコーダ/送信機構成要素1104を含み得る。シリアライザ1106の出力は、レーザーダイオード1110を駆動するために、直列C-PHY/D-PHY信号をフォーマットする、レーザードライバ1108に供給される。レーザーダイオード1110によって生じた光信号は、光ファイバー1112を通して、フォトダイオード1114などの検出器に搬送される。トランスインダクタンス増幅器(TIA)1116は、フォトダイオード1114によって生じた信号を増幅およびそうでない場合は調整するために使用され得る。デシリアライザ1118は、TIA1116の増幅された出力を変換して、そこからアプリケーションプロセッサ1120におけるC-PHYまたはD-PHY受信機/デコーダ1122がデータを復号および/または抽出し得る、C-PHYまたはD-PHYフォーマット信号を平行させる。
CCIリンク1124は、より低速の制御および構成情報を通信するための双方向チャネルを供給する。アプリケーションプロセッサは、CCIマスタデバイス1126を含み得るが、画像センサーは、CCIスレーブデバイス1128を含む。アプリケーションプロセッサは、CCIリンク1124の第1のワイヤ(SCL1124a)を介してクロック信号を送信し、CCIリンク1124の第2のワイヤ(SDA1124b)を介して、データフローの方向を制御する。光媒体サブシステム1130は、典型的には単方向であり、画像センサー1102からの高速データをアプリケーションプロセッサ1120に搬送する。したがって、光媒体サブシステム1130は、SCL1124aまたはSDA1124b上で搬送された信号を中継するように構成されなくてよく、その理由は、両方の信号が、アプリケーションプロセッサ1120から画像センサー1102にデータを搬送するように動作するからである。
図11に示す例1100は、双方向通信リンクがデバイス間でデータを交換するために使用される、多数の適用例を表し得る。実質的により大きい帯域幅および/またはビットレートが、逆方向におけるよりも、双方向通信リンクを介したある方向における送信のために与えられ得、かつ/または、2つ以上のタイプの物理リンクが、一方向または両方向でサポートされ得る。図11の例1100では、より高い帯域幅のデータリンクは、ビデオストリーム、フレーム、ピクセル、または他の画像データを画像センサーからアプリケーションプロセッサに転送するために採用され得るが、より低い帯域幅のデータリンクは、画像センサーにおけるレジスタの初期化、構成、制御、および/または読取りのために採用され得る。図示のように、より低い帯域幅のデータリンクは、CCIプロトコルによる低速の補助インターフェースとして実装され得るが、I2Cプロトコルを含む他のプロトコルが使用され得る。光媒体が、双方向通信リンクが及ぶ範囲を拡大するために使用されるとき、光媒体は、典型的には高速方向で展開されるが、双方向リンクは、低速CCI、I2C、または他の低速リンクとして維持され得る。双方向リンクのための最大の拡張は、低速方向(すなわち、非光学経路)のシグナリング特性によって規定され得る。2つの光学経路の使用は、設計者に、許容できない電力消費、スペース、および/または経済的なコストを負わせることがある。
光媒体を双方向のパワーセンシティブインターフェース内に含めること
本明細書で開示するいくつかの態様は、装置内のデバイス間の複数の双方向のパワーセンシティブインターフェースを採用する、幅広い範囲の適用例において、光データリンクの使用を可能にし得る。いくつかのC-PHYインターフェースおよびD-PHYインターフェースが、定電圧シグナリングを使用して高速でデータを送ること、または、低電力(LP)モードで超低電力消費とともに低速でデータを送ることの、2つのモードにおいて動作するように定義される。DSIは、PHYが低減された電力で動作し、低電力信号がC-PHYまたはD-PHYインターフェースを介して両方の方向で送信される、LPモードを提供する。たとえば、高速データは、アプリケーションプロセッサからディスプレイドライバへの1方向のみで流れ得るが、低速制御情報は、両方の方向で流れ得る。LPモードでは、高速ドライバおよび受信機が無効化され得、標準のデジタルCMOS論理レベルが通信のために使用される。高速モードは、アプリケーションプロセッサからディスプレイドライバへの単方向であるが、LPモードは、プロセッサがディスプレイドライバ内のレジスタの読取りおよび書込みをすることができるように、双方向である。光リンクがその本質によって単方向であるので、双方向LP通信リンクは、単一の光リンクを介してリダイレクトされなくてよい。
図12は、本明細書で開示するいくつかの態様に従って適合された、フレキシブルな光インターフェースを示す、ブロック概略図1200である。図1200では、フレキシブルな光インターフェースのいくつかの態様が、画像センサー1202をアプリケーションプロセッサ1220に結合するために使用される、カメラインターフェースの例を使用して示される。この例では、高速および/または大量のデータが、画像センサー1202からアプリケーションプロセッサ1220に、光リンク1212を介して一方向で送信される。光リンク1212は、好適な光ファイバー媒体を使用して実装され得る。別の例では、ディスプレイインターフェース950(図9参照)が、高速および/または大量のデータをアプリケーションプロセッサ952からディスプレイドライバ960に搬送する、光インターフェースを提供するように適合され得る。後者の例および図12に示す例では、データが、光リンク1212を介して一方向で送信される。本明細書で開示するいくつかの態様は、装置の任意の2つのICデバイスおよび/またはサブシステム間で展開された、双方向光インターフェース、または再構成可能インターフェースを動作させるために採用され得ることが企図される。本明細書で開示するいくつかの態様は、複数のデータソースとデータシンク、1つ、2つ以上のICデバイス、回路板、または他のデバイスとの間の通信を管理するために採用され得ることがさらに企図される。たとえば、光インターフェースは、アプリケーションプロセッサと、ディスプレイおよびイメージングセンサーまたはカメラを含むサブシステムまたは回路板との間の通信を容易にするために採用され得る。
光リンク1212は、MIPI CSI-2プロトコルに従って定義されたフォーマットにおいて受信されたデータを通信するために、選択的に使用され得る。画像センサー1202は、C-PHY/D-PHYエンコーダ1204と、低速の双方向通信経路を供給するCCIスレーブ1228とを含み得る。C-PHY/D-PHYエンコーダ1204およびCCIスレーブ1228は、高速動作モードで、直列データ信号をレーザードライバ1208に供給するように構成され得るシリアライザを含む、第1のブリッジ1206に結合される。レーザードライバ1208は、レーザーダイオード1210を駆動するための直列データ信号をフォーマットし得る。レーザーダイオード1210によって生じた光信号は、光リンク1212を通して、フォトダイオード1214などの検出器に搬送される。TIA1216は、フォトダイオード1214によって生じた信号を増幅およびそうでない場合は調整するために使用され得る。第2のブリッジ1218におけるデシリアライザは、TIA1216の増幅された出力を変換して、そこからアプリケーションプロセッサ1220におけるC-PHYまたはD-PHY受信機/デコーダ1222がデータを復号および/または抽出し得る、C-PHYまたはD-PHYフォーマット信号を平行させる。
第1のブリッジ1206および第2のブリッジ1218は、高速の単方向データと、低速、低電力、および/または双方向の信号の両方のための経路を選択するように動作し得る。一例では、第1のブリッジ1206および第2のブリッジ1218は、低電力動作モードにおいて光回路を無効化し得、導電性ワイヤまたはトレースを含み得る、非光通信リンク(補助バス1224)を介して、高速データをリダイレクトし得る。別の例では、第1のブリッジ1206および第2のブリッジ1218は、CCI、I2C、または他の低データレート信号を、低データレートトラフィックを扱うために好適な補助バス1224の2つ以上のワイヤ12241〜1224Nにパススルーし得る。別の例では、第1のブリッジ1206および第2のブリッジ1218は、延長された距離を介して、CCI/I2Cデータレートデータを扱うことができる補助バス1224のプロトコルおよびいくつかのワイヤ12241〜1224Nを使用する送信のために、CCI、I2C、または他の低データレート信号を変換し得る。
第1のブリッジ1206および第2のブリッジ1218によって与えられるブリッジング機能は、いつPHYがLPモードでデータを送っているかを認識するように構成されたプロセッサによって制御され得る。第1のブリッジ1206および第2のブリッジ1218は、動作モードを構成するために、任意の利用可能なリンクを介して、メッセージを交換し得る。ブリッジング機能は、LPモードデータを高速データ(すなわち、主要なデータストリーム)から分離させるように構成され得る。分離されたLPモードデータは、帯域外通信リンクとして動作し得る、補助バス1224を介して送信され得る。すなわち、補助バス1224は、第1のブリッジ1206および/または第2のブリッジ1218に供給されたデータを符号化するために使用されたプロトコルとは異なるプロプライエタリな、または規格により定義されたプロトコルを採用し得る。第1のブリッジ1206および第2のブリッジ1218はまた、C-PHYまたはD-PHYプロトコルに従って、データを通信し得る。たとえば、低電力動作モードでは、第1のブリッジ1206は、LP通信が補助バス1224のコネクタにブリッジされ得るように、C-PHYまたはD-PHYのLPモードプロトコルを実装するように構成され得る。後者の例では、第2のブリッジ1218は、補助バス1224から受信されたデータを、C-PHYまたはD-PHYインターフェース上に戻るようにマージするように構成され得る。
いくつかの態様によれば、第1のブリッジ1206および第2のブリッジ1218は、1つまたは両方の方向において、LPモードデータをサポートするように構成され得る。たとえば、MIPI CSI-2仕様およびMIPI DSIまたはDSI-2仕様は、カメラとアプリケーションプロセッサとの間、またはアプリケーションプロセッサとディスプレイとの間のワイヤードインターフェースを定義する。これらのアプリケーションの各々における低レベルPHYインターフェースは、MIPI C-PHYまたはMIPI D-PHYであり得る。C-PHYインターフェースおよびD-PHYインターフェースは、低電圧シグナリングを使用して高速でデータを送るため、または、低速でデータを送り、LPモードを使用して超少量の電力を消費するために、2つのモードで動作するように定義される。LPモードでは、高速ドライバおよび受信機が無効化され、標準のデジタルCMOS論理レベルが通信のために使用され得る。高速モードは、アプリケーションプロセッサからディスプレイへの単方向であるが、LPモードは、プロセッサがディスプレイ内のレジスタの読取りおよび書込みをすることができるように、双方向である。第1のブリッジ1206および第2のブリッジ1218におけるLPモードプロトコル機能は、バスターンアラウンド(BTA)のサポートを含み得る。
図13は、本明細書で開示するいくつかの態様による、送信ブリッジ回路1302のいくつかの態様を示す簡略ブロック図1300である。送信ブリッジ回路1302は、たとえば、レーザードライバ1208を含むか、またはそれに結合され得る。図示の送信ブリッジ回路1302は、たとえば、図12の第1のブリッジ1206に対応し得る。送信ブリッジ回路1302は、送信ブリッジ回路1302が図12の第2のブリッジ1218として使用するために構成されることを可能にする、TIA、シリアライザ、デシリアライザ、フレーマ、デフレーマなど(図示せず)、他の構成要素を含み得る。送信ブリッジ回路1302の様々な構成を、図16〜図20に示す。
送信ブリッジ回路1302は、送信ブリッジ回路1302およびその下位構成要素の様々な態様を構成し、監視し、動作させ、かつそれ以外で制御する処理回路において実装され得る、コントローラ1334を含むか、またはそれと協働し得る。送信ブリッジ回路1302の下位構成要素は、スイッチング論理、マルチプレクサ、デマルチプレクサ、ドライバ、受信機、クロック復元回路などを含み得る。送信ブリッジ回路1302のいくつかの下位構成要素は、ハードウェアおよびソフトウェア要素の何らかの組合せにおいて実装され得る。
送信ブリッジ回路1302は、1つまたは複数のプロトコルおよび/またはインターフェースシグナリング仕様に従って供給された信号を受信、中継、および/または処理するように構成された、インターフェース回路1312、1314、1316、1318、1320を含み得る。たとえば、送信ブリッジ回路1302は、クロック信号を抽出し、クロック信号に従ってC-PHY/D-PHY信号1304を処理する、C-PHYインターフェース1312および/またはD-PHYインターフェース1314を含み得る。送信ブリッジ回路1302はまた、低電力モードでMIPI準拠デバイス(ここでは、画像センサー)によって送信されたシグナリングを扱うことができる、C-PHY/D-PHY低電力インターフェース1316を含み得る。送信ブリッジ回路1302はまた、CCIインターフェース1318、I2Cインターフェース1320、または、帯域外チャネル1306を通して信号を送信および受信するように構成された他のインターフェースを含み得る。一例では、CCIインターフェース1318は、CCIプロトコルに従って送信された信号を受信および調整するように動作する、ラインドライバおよび受信機を含み得る。
送信ブリッジ回路1302のコントローラ1334は、C-PHY/D-PHY信号1304、および/または帯域外チャネル1306によって搬送された信号に関連付けられた動作モードを決定するように構成され得る。一例では、インターフェース回路1312、1314、1316、1318、1320は、C-PHY/D-PHY信号1304に関連付けられたプロトコルを特定し得、クロックレート、使用されるレーンの数、ならびに、レーンおよび/または信号ラインの方向性など、他の情報をさらに示し得る。次のレベルの論理1322、1324は、送信ブリッジ回路1302によって制御された1つまたは複数の通信リンクのための動作モードを決定するように構成され得、C-PHY/D-PHY信号1304、および/または帯域外チャネル1306によって搬送された信号のための処理モードを選択するようにさらに構成され得る。第1の動作モードでは、1つまたは複数の通信リンクは、高データレートモードで動作され得、C-PHY/D-PHY信号1304は、光リンク1308を介した送信のための直列化データ信号を供給するために、適切に構成されたシリアライザ1326、1328に供給され得る。第1のモードでは、帯域外チャネル1306によって搬送された信号は、補助バス1310の導電性ワイヤ、トレース、導体、またはコネクタに結合され得る。帯域外チャネル1306によって搬送された信号は、異なるプロトコルおよび/またはシグナリング規格に変換されて、帯域外チャネル1306によって搬送された信号のためのより長い送信距離が得られ得る。たとえば、CCIインターフェースに関連付けられたシグナリングは、より低いクロックレートを使用して、またはより良いシグナリング特性を取得するために差動送信機および受信機を使用して送信され得る。一例では、CCI信号は、分割され、2つのレーンを介して送信され得、2つのレーンの各々は、元のCCIシグナリングにおいて供給されたクロックよりも低いクロックレートで動作する。
第2の動作モードでは、1つまたは複数の通信リンクは、「強制」低電力モードで動作させられ得、そのモードでは、光リンクが無効化され、高データレートのC-PHY/D-PHY信号1304は、補助バス1310を介した通信のために好適なシグナリングフォーマットへの変換のために、プロトコル変換器1330に供給され得る。第2のモードは、C-PHYまたはD-PHYチャネルから独立して開始され得る。第2のモードでは、送信ブリッジ回路1302、または送信ブリッジ回路1302に関連付けられた処理回路は、C-PHY/D-PHY信号1304のデータレート、補助バス1310において利用可能なコネクタの数、コネクタによってトラバースされた距離、および補助バス1310に関連付けられた他のシグナリング特性に基づいて、補助バス1310のための構成を決定し得る。次いで、プロトコル変換器1330およびトランシーバ1332は、選択された構成と一致するデータを送信するように構成され得る。一例では、データは、複数のより低レートのD-PHYまたはC-PHYインターフェースを介して拡散され得る。別の例では、データは、マルチレベルパルス振幅変調方式を使用して符号化された複数のレーンを介して送信され得る。第2のモードでは、帯域外チャネル1306によって搬送された信号は、異なるプロトコルおよび/またはシグナリング規格に変換されて、帯域外チャネル1306によって搬送された信号のためのより長い送信距離が得られ得る。たとえば、CCIインターフェースに関連付けられたシグナリングは、より低いクロックレートを使用して、またはより良いシグナリング特性を取得するために差動送信機および受信機を使用して送信され得る。一例では、CCI信号は、分割され、2つのレーンを介して送信され得、2つのレーンの各々は、元のCCIシグナリングにおいて供給されたクロックよりも低いクロックレートで動作する。
第3の動作モードでは、C-PHY/D-PHY信号1304は、MIPIにより定義された低電力モードで符号化され得る。C-PHY/D-PHY信号1304は、送信ブリッジ回路1302をパススルーされ得、補助バス1310は、対応する規格による低電力モードシグナリングのために構成される。いくつかの事例では、補助バス1310の再構成が示され得る。たとえば、補助バス1310における1つまたは複数のコネクタの長さは、信頼性が高い通信のための最大距離を超えることがあり、補助バス1310は、より低いデータレートで動作された複数のレーンまたはインターフェース上で転送されるべきデータを拡散するように再構成され得、その場合、組み合わされたデータレートは、適切な規格または仕様によって指定されたスループットをサポートするために十分である。第3のモードでは、帯域外チャネル1306に供給された信号は、異なるプロトコルおよび/またはシグナリング規格に変換されて、帯域外チャネル1306に供給された信号のためのより長い送信距離が得られ得る。たとえば、CCIインターフェースに関連付けられたシグナリングは、より低いクロックレートを使用して、またはより良いシグナリング特性を取得するために差動送信機および受信機を使用して送信され得る。一例では、CCI信号は、分割され、2つのレーンを介して送信され得、2つのレーンの各々は、元のCCIシグナリングにおいて供給されたクロックよりも低いクロックレートで動作する。
いくつかの事例では、プロトコル変換は、符号化方式を修正すること、および/またはシグナリング方式を修正することを含む。プロトコル変換は、マルチプレクサおよび/またはデマルチプレクサを使用して、データを分割または結合し、送信のためにデータをトランスコーディングすることを含み得る。
図14は、本明細書で開示するいくつかの態様による、受信ブリッジ回路1402のいくつかの態様を示す簡略ブロック図1400である。受信ブリッジ回路1402は、たとえば、フォトダイオード1214とTIA1216とを含み得る、光受信機を含むか、またはそれに結合され得る。受信ブリッジ回路1402は、図12に示す第2のブリッジ1218に対応し得る。受信ブリッジ回路1402は、受信ブリッジ回路1402が図12の第1のブリッジ1206として使用するために構成されることを可能にする、レーザードライバ1208およびレーザーダイオード1210、シリアライザ、デシリアライザ、フレーマ、デフレーマなど(図示せず)、他の構成要素を含み得る。受信ブリッジ回路1402の様々な構成を、図16〜図20に示す。
受信ブリッジ回路1402は、受信ブリッジ回路1402およびその下位構成要素の様々な態様を構成し、監視し、動作させ、かつそれ以外で制御する処理回路において実装され得る、コントローラ1434を含むか、またはそれと協働し得る。受信ブリッジ回路1402の下位構成要素は、スイッチング論理、マルチプレクサ、デマルチプレクサ、ドライバ、受信機、クロック復元回路などを含み得る。受信ブリッジ回路1402のいくつかの下位構成要素は、ハードウェアおよびソフトウェア要素の何らかの組合せにおいて実装され得る。
受信ブリッジ回路1402は、高速データ信号と、他のデータ単方向および双方向データ信号とを、受信デバイスのPHYに駆動するために備える、インターフェース回路1412、1414、1416、1418、1420を含み得る。これらの信号は、1つまたは複数のプロトコルおよび/またはインターフェースシグナリング仕様に従って供給される。たとえば、受信ブリッジ回路1402は、クロック信号に従ってC-PHY/D-PHY信号1404を供給する、C-PHYインターフェース1412および/またはD-PHYインターフェース1414を含み得る。受信ブリッジ回路1402はまた、低電力モードでMIPI準拠デバイスによって送信されたシグナリングを扱うことができる、C-PHY/D-PHY低電力インターフェース1416を含み得る。受信ブリッジ回路1402はまた、CCIインターフェース1418、I2Cインターフェース1420、または、帯域外チャネル1406からの信号を送信および受信するように構成された他のインターフェースを含み得る。一例では、CCIインターフェース1418は、CCIプロトコルに従って送信された信号を受信および調整するように動作する、ラインドライバおよび受信機を含み得る。
受信ブリッジ回路1402は、C-PHY/D-PHY信号1404、および/または帯域外チャネル1406から受信された信号に関連付けられた動作モードを決定するように構成され得る。動作モードは、構成によって、および/または、光リンク1408、1308の送信端における送信ブリッジ回路1302との通信を通して決定され得る。
図15は、本明細書で開示するいくつかの態様に従って、フレキシブルな光インターフェースを動的に構成するための方法の例を示すフローチャート1500である。本方法は、図13のブリッジ回路1302、図14のブリッジ回路1402、またはブリッジ回路1302、1402を管理、構成、または制御する別の処理回路など、処理回路によって実行され得る。図15によって示す例では、ブロック1502で、データ通信リンクを介した送信のためのデータが受信され得る。データは、C-PHYプロトコル、D-PHYプロトコル、I2Cプロトコル、および/またはCCIプロトコルなど、1つまたは複数のあらかじめ定義された通信プロトコルによる送信のためにフォーマットされ得る。複数のデータソースが、データ通信リンクを介して、送信のためのデータを供給し得る。一例では、装置は、画像センサーおよびディスプレイドライバと通信する、1つまたは複数のアプリケーションプロセッサを有し得る。別の例では、アプリケーションプロセッサは、C-PHYインターフェースを使用して、高速データを通信し、CCIインターフェースを使用して、低速データを通信し得る。少なくともいくつかの事例では、異なるソースから受信されたデータは、MIPIアライアンスおよび/またはプロプライエタリプロトコルなど、標準化団体によって定義されたプロトコルを含み得る、異なるプロトコルに従って符号化され得る。
ブロック1504で、ブリッジ回路1302、1402が、光学経路がデバイス間で通信するために利用可能であるか否かを決定し得る。光学経路が利用可能であるか否かの決定は、光回路の存在を検出すること、光回路が所望の方向におけるデータの送信のために使用または構成され得るか否かを特定すること、および、光回路が別のアプリケーションによって、データを送信するためのその使用を排除する方法で使用されているか否かを決定することを含み得る。一例では、画像センサー1202によってアプリケーションプロセッサ1220に供給される高速データを搬送するために使用される光リンク1308、1408は、CCI制御データを反対方向に(すなわち、画像センサー1202に)搬送することが不可能であり得る。
いくつかの例では、光回路の存在が検出され得、その能力およびコンフィギュアビリティが、ブリッジ回路1302、1402、アプリケーションプロセッサ1220、および/または別の処理回路もしくはデバイスによって維持された構成パラメータから特定され得る。光リンク1308、1408の現在の動作モードを特定する情報もまた、ブリッジ回路1302、1402によって維持されるか、または、アプリケーションプロセッサ1220を通してアクセスされ得る。光回路が利用不可能であると決定される場合、ブロック1506で、ブリッジ回路1302、1402が、帯域外チャネル1306、1406を使用して、データが通信されるべきであると決定し得、次いで、プロセスがブロック1512で継続する。
ブロック1506で、ブリッジ回路1302、1402が、光リンク1308、1408の能力に基づいて、光リンク1308、1408を使用して、データが通信され得ると決定するとき、ブロック1508で、ブリッジ回路1302、1402が、光リンク1308、1408が有効化されているか否かを決定し得る。いくつかの事例では、デバイス管理機能が、バッテリー寿命が電力消費における低減を必要とすると決定するとき、光リンク1308、1408は、電力を節約するために、無条件に無効化され得る。他の事例では、光リンク1308、1408は、あるトラフィックに対して無効化されるが、他のトラフィックのために利用可能であり得る。たとえば、いくつかのデータタイプは、高データレートにおける送信を必要とするサービス品質要件を受け得るが、他のタイプのデータは、低データレートによって特徴づけられ得るか、または、低優先度の、遅延に対する耐性がある高データレートトラフィックであり得、帯域外チャネル1306、1406にリダイレクトされ得る。いくつかの事例では、光リンク1308、1408は、送信されるべきデータの量がいくつかのしきい値を超えるとき、電力制限動作モード下で使用可能であり得る。他の事例では、データパケットは、電力制限動作モード中にドロップされ得る。ブロック1508で、ブリッジ回路1302、1402が、光リンク1308、1408が送信されるべきデータのタイプに対して無効化されると決定するとき、プロセスがブロック1512で継続する。そうでない場合、ブロック1510で、ブリッジ回路1302、1402が、光通信のためにデータを処理し、光リンク1308、1408上で処理データを送信し得る。
ブロック1512で、データが、帯域外チャネル1306、1406を介して送信されることになり、ブリッジ回路1302、1402が、データが異なるプロトコルにおいて再コーディングされるべきであるか否かを決定し得る。この決定は、データが高速データであるか低速データであるかを特定することを含み得る。たとえば、データは、高速インターフェースから供給されるとき、高速データとして指定され得る。別の例では、データは、帯域外チャネル1306、1406の容量を潜在的に超えるレートで到着するとき、高速データとして指定され得る。データの他の特性、その到着のレート、および帯域外チャネル1306、1406の容量が、データが再コーディングされるべきであるか否かを決定するために、考慮に入れられ得る。いくつかの事例では、ブロック1514で、フォーマットまたはプロトコルの著しい改変なしに、いくつかのタイプの低速データが送信され得る。たとえば、帯域外チャネル1306、1406のうちの2つ以上のワイヤがCCIバスとして構成されるとき、CCIデータが修正なしに送信され得る。
ブロック1512で、ブリッジ回路1302、1402が、データが再コーディングされるべきであると決定した可能性がある場合、ブリッジ回路1302、1402が、ブロック1518における帯域外チャネル1306、1406上の送信の前に、ブロック1516で、データが異なるフォーマットおよび/またはプロトコルに変換されることを引き起こし得る。CCIおよびI2Cデータを含む、いくつかのタイプの低速データは、そのような低速データに関連付けられた初期プロトコルが帯域外チャネル1306、1406によって提示されるように適応されないことがあるか、または帯域外チャネル1306、1406上で使用されるシグナリングとの互換性がないとき、再コーディングされ得る。ブロック1516で、いくつかのタイプの高速データが再コーディングされ得る。一例では、ブリッジ回路1302、1402は、フルレートC-PHYデータを1/4レートC-PHYデータとして送信し得、ただし、フルレートC-PHY送信モードと1/4レートC-PHY送信モードの両方が、MIPI規格によって定義されている。いくつかの事例では、ブリッジ回路1302、1402は、ソースが高速データのデータレートを低減することを引き起こす構成情報を、高速データのソースに供給し得る。C-PHYデータの例では、ブリッジ回路1302が光リンク1308、1408を利用不可能として特定するとき、データソースは、1/4レートC-PHYデータを供給し得る。別の例では、ブリッジ回路1302、1402は、いくつかのタイプのデータを、CCI動作のために構成される帯域外チャネル1306、1406の1つまたは複数のワイヤペアを介した送信のために変換し得る。別の例では、ブリッジ回路1302、1402は、ある高速データを、帯域外チャネル1306、1406の増加した数のワイヤを介して送信され得るフォーマットに変換し得る。
いくつかの事例では、ブリッジ回路1302、1402は、高速データのデータレートを帯域外チャネル1306、1406の送信容量と一致させるために、ブロック1516で、高速データを区分、パケット化、またはさもなければ分割およびバッファし得る。いくつかの事例では、ブリッジ回路1302、1402は、帯域外チャネル1306、1406を介したデータのフローのレートを管理および制御するために、データソースと協働し、かつ/またはデータソースにシグナリングを供給し得る。ブリッジ回路1302、1402は、光リンク1308、1408の利用不可能性から生じ得るチョークポイントおよび/または信頼性の問題を特定するために、光リンク1308、1408のアクティブ化を制御するデバイス管理機能と通信し得る。
光インターフェースの例示的な構成
図16は、本明細書で開示するいくつかの態様に従って提供されるブリッジ構成1600の第1の例を示すブロック概略図である。この構成1600では、ブリッジは、単方向の帯域外シグナリングを伴うC-PHYシリアライザとして構成される。この図は、C-PHY受信機1602、1604、1606と、レーザードライバに供給されたデータ信号を制御する光フレーマ、マルチプレクサおよびドライバ1608との間の接続、ならびに、C-PHY受信機1602、1604、1606と低電力インターフェース1610との間の接続を示す。低電力インターフェース1610は、CCIプロトコル、または、バスの物理長を含む導電性バスの特性を扱うために好適な別のプロトコルに従って構成され得る。
この構成1600では、順方向LPモードデータが、光リンクを介して送られ、逆方向LPモードデータが、帯域外補助バスを介して送られる。C-PHY受信機1602、1604、1606は、C-PHYデータのための高速受信機、ならびにLPモード受信機およびLPモードドライバを含み得る。この構成1600では、LPモード受信機は、光フレーマ、マルチプレクサおよびドライバ1608を使用して、光媒体を通して、高速データとLPデータとを送信して、LPモードデータを光ファイバーリンク上に多重化し得る。C-PHYリンクが、LPモードデータが逆方向に転送されるモードで動作中であるとき、LP逆方向リンクは、帯域外信号から受信され、C-PHY受信機において結合される。
図17は、本明細書で開示するいくつかの態様に従って提供されるブリッジ構成1700の第2の例を示すブロック概略図である。この構成1700では、ブリッジは、単方向の帯域外シグナリングを伴うC-PHYデシリアライザとして構成される。この図は、C-PHY送信機1702、1704、1706と、フォトダイオードおよびTIAから受信されたデータ信号を処理する光クロックおよびデータ復元(CDR)、デフレーマ、デマルチプレクサおよびドライバ1708との間の接続、ならびに、C-PHY送信機1702、1704、1706と低電力インターフェース1710との間の接続を示す。低電力インターフェース1710は、CCIプロトコル、または、バスの物理長を含む導電性バスの特性を扱うために好適な別のプロトコルに従って構成され得る。
この構成1700では、結合された高速データおよび順方向リンクLPモードシグナリングが、光リンクから受信され、CDR、デフレーマ、デマルチプレクサおよびドライバ1708においてデフレームおよび逆多重化される。順方向におけるLPモードデータは、逆多重化回路からC-PHY送信機に送られる。逆方向LPモードデータは、C-PHY送信機の内部の回路によって受信され、LPインターフェース1710のLPモード多重化および送信機回路に送られ、そこで、LPモードデータが、帯域外LP信号を介して送られるべき好適な方法で結合される。
図18は、本明細書で開示するいくつかの態様に従って提供されるブリッジ構成1800の第3の例を示すブロック概略図である。この構成1800では、ブリッジは、双方向の帯域外シグナリングを伴うC-PHYシリアライザとして構成される。この図は、C-PHY受信機1802、1804、1806と、レーザードライバに供給されたデータ信号を制御する光フレーマ、マルチプレクサおよびドライバ1808との間の接続、ならびに、C-PHY受信機1802、1804、1806と低電力インターフェース1810との間の接続を示す。低電力インターフェース1810は、CCIプロトコル、または、バスの物理長を含む導電性バスの特性を扱うために好適な別のプロトコルに従って構成され得る。
この構成1800では、順方向LPモードデータと逆方向LPモードデータの両方が、帯域外補助バスを介して送られるが、高速データは、光リンクを介して送信される。C-PHYおよびD-PHY LPデータは半二重であるので、順方向LPデータと逆方向LPデータの両方が、同じ帯域外通信信号ワイヤを共有することができる。構成1800に示すように、2つ以上の導体が、帯域外LP通信のために割り振られ得、LPモードデマルチプレクサおよびLPモードマルチプレクサは、帯域外インターフェースの最大信号長および速度性能に応じて、任意の数の帯域外信号ワイヤ上にLP信号を集中させるように構成され得る。
図19は、本明細書で開示するいくつかの態様に従って提供されるブリッジ構成1900の第4の例を示すブロック概略図である。この構成1900では、ブリッジは、双方向の帯域外シグナリングを伴うC-PHYデシリアライザとして構成される。この図は、C-PHY送信機1902、1904、1906と、フォトダイオードおよびTIAから受信されたデータ信号を処理する光CDR、デフレーマ、デマルチプレクサおよびドライバ1908との間の接続、ならびに、C-PHY送信機1902、1904、1906と低電力インターフェース1910との間の接続を示す。低電力インターフェース1910は、CCIプロトコル、または、バスの物理長を含む導電性バスの特性を扱うために好適な別のプロトコルに従って構成され得る。
この構成1900では、高速データが、光リンクから受信され、CDR、デフレーマ、デマルチプレクサおよびドライバ1908においてデフレームおよび逆多重化される。順方向におけるLPモードデータは、低電力インターフェース1910における逆多重化回路から、C-PHY送信機1902、1904、1906に送られる。逆方向LPモードデータは、C-PHY送信機1902、1904、1906の内部の回路によって受信され、低電力インターフェース1910における多重化回路によって処理され、そこで、LPモードデータが、帯域外LP補助バスを介して通信されるべき好適な方法で結合される。C-PHYデシリアライザは、光リンクを介して高速データのみを受信し、帯域外LP補助バスを介して、すべてのLPモードデータを送り、受信するように構成される。
図20は、本明細書で開示するいくつかの態様に従って提供されるブリッジ構成2000の第5の例を示すブロック概略図である。この構成2000では、ブリッジは、単方向の帯域外シグナリングを伴うD-PHYシリアライザとして構成される。この図は、D-PHY受信機2002、2004、2006、2008、2010と、レーザードライバに供給されたデータ信号を制御する光フレーマ、マルチプレクサおよびドライバ回路2012との間の接続、ならびに、D-PHY受信機2002、2004、2006、2008と低電力インターフェース2014との間の接続を示す。低電力インターフェース2014は、CCIプロトコル、または、バスの物理長を含む導電性バスの特性を扱うために好適な別のプロトコルに従って構成され得る。
この構成2000は、D-PHY受信機2002、2004、2006、2008、2010としての構成または再構成された受信論理を伴う、図16における構成1600の方法と同様の方法で動作する。D-PHYシリアライザは、クロックレーンに結合するために専用の別個のD-PHY受信機2010を有し、このD-PHY受信機2010は、クロック信号を光フレーマ、マルチプレクサおよびドライバ回路2012に供給する。
図21は、本明細書で開示するいくつかの態様に従って提供されるブリッジ構成2100の第6の例を示すブロック概略図である。この構成2100では、ブリッジは、双方向の帯域外シグナリングを伴うD-PHYシリアライザとして構成される。この図は、D-PHY受信機2102、2104、2106、2108、2110と、レーザードライバに供給されたデータ信号を制御する光フレーマ、マルチプレクサおよびドライバ回路2112との間の接続、ならびに、D-PHY受信機2102、2104、2106、2108、2110と低電力インターフェース2114との間の接続を示す。低電力インターフェース2114は、CCIプロトコル、または、バスの物理長を含む導電性バスの特性を扱うために好適な別のプロトコルに従って構成され得る。
この構成2100は、D-PHY受信機2102、2104、2106、2108、2110としての構成または再構成された受信論理を伴う、図18における構成1800の方法と同様の方法で動作する。D-PHYシリアライザは、クロックレーンに結合するために専用の別個のD-PHY受信機2110を有し、このD-PHY受信機2110は、クロック信号を光フレーマ、マルチプレクサおよびドライバ回路2112に供給する。
処理回路に関する追加の説明
図22は、本明細書で開示する1つまたは複数の機能を実行するように構成され得る処理回路2202を採用する装置のためのハードウェア実装形態の簡略化された例を示す概念図2200である。本開示の様々な態様によれば、本明細書で開示する要素、または要素の任意の部分、または要素の任意の組合せは、処理回路2202を使用して実装され得る。処理回路2202は、ハードウェアモジュールとソフトウェアモジュールの何らかの組合せによって制御される1つまたは複数のプロセッサ2204を含み得る。プロセッサ2204の例は、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ(DSP)、フィールドプログラマブルゲートアレイ(FPGA)、プログラマブル論理デバイス(PLD)、状態機械、シーケンサ、ゲート論理、個別ハードウェア回路、および本開示全体にわたって説明する様々な機能を実行するように構成された他の好適なハードウェアを含む。1つまたは複数のプロセッサ2204は、特定の機能を実行し、ソフトウェアモジュール2216のうちの1つによって構成され、増強され、または制御され得る、専用プロセッサを含み得る。1つまたは複数のプロセッサ2204は、初期化中にロードされたソフトウェアモジュール2216の組合せを通じて構成されてもよく、動作中に1つまたは複数のソフトウェアモジュール2216をロードまたはアンロードすることによってさらに構成されてもよい。
図示の例では、処理回路2202は、バス2210によって概略的に表されるバスアーキテクチャを用いて実装され得る。バス2210は、処理回路2202の特定の適用例および全体的な設計制約に応じて、任意の数の相互接続バスおよびブリッジを含み得る。バス2210は、1つまたは複数のプロセッサ2204およびストレージ2206を含む様々な回路を互いにリンクさせる。ストレージ2206は、メモリデバイスおよび大容量記憶デバイスを含み得、本明細書ではコンピュータ可読媒体および/またはプロセッサ可読媒体と呼ばれる場合がある。バス2210は、タイミングソース、タイマー、周辺機器、電圧調節器、および電力管理回路などの様々な他の回路をリンクさせることもできる。バスインターフェース2208は、バス2210と1つまたは複数のラインインターフェース回路2212との間のインターフェースを提供し得る。ラインインターフェース回路2212は、処理回路によってサポートされるネットワーキング技術ごとに設けられ得る。いくつかの事例では、複数のネットワーキング技術は、ラインインターフェース回路2212の中に見出される回路または処理モジュールの一部または全部を共有し得る。各ラインインターフェース回路2212は、送信媒体を介して様々な他の装置と通信するための手段を提供する。装置の性質に応じて、ユーザインターフェース2218(たとえば、キーパッド、ディスプレイ、スピーカ、マイクロフォン、ジョイスティック)が設けられる場合もあり、直接またはバスインターフェース2208を介して、バス2210に通信可能に結合される場合がある。
プロセッサ2204は、バス2210を管理すること、および、ストレージ2206を含み得るコンピュータ可読媒体に記憶されたソフトウェアの実行を含み得る一般的な処理を担い得る。この点で、プロセッサ2204を含む処理回路2202は、本明細書で開示する方法、機能および技法のうちのいずれかを実装するために使用され得る。ストレージ2206は、ソフトウェアを実行するとき、プロセッサ2204によって操作されるデータを記憶するために使用されてよく、ソフトウェアは、本明細書で開示する方法のうちの任意の1つを実施するように構成されてよい。
処理回路2202における1つまたは複数のプロセッサ2204は、ソフトウェアを実行し得る。ソフトウェアは、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語と呼ばれるか、または他の名称で呼ばれるかどうかにかかわらず、命令、命令セット、コード、コードセグメント、プログラムコード、プログラム、サブプログラム、ソフトウェアモジュール、アプリケーション、ソフトウェアアプリケーション、ソフトウェアパッケージ、ルーチン、サブルーチン、オブジェクト、実行ファイル、実行スレッド、プロシージャ、関数、アルゴリズムなどを意味するように広く解釈されるべきである。ソフトウェアは、コンピュータ可読の形でストレージ2206の中または外部コンピュータ可読媒体の中に存在してもよい。外部コンピュータ可読媒体および/またはストレージ2206は、非一時的コンピュータ可読媒体を含み得る。非一時的コンピュータ可読媒体は、例として、磁気記憶デバイス(たとえば、ハードディスク、フロッピーディスク、磁気ストリップ)、光ディスク(たとえば、コンパクトディスク(CD)またはデジタル多用途ディスク(DVD))、スマートカード、フラッシュメモリデバイス(たとえば、「フラッシュドライブ」、カード、スティック、またはキードライブ)、ランダムアクセスメモリ(RAM)、読取り専用メモリ(ROM)、プログラマブルROM(PROM)、消去可能PROM(EPROM)、電気的消去可能PROM(EEPROM)、レジスタ、リムーバブルディスク、ならびに、コンピュータによってアクセスおよび読取り可能なソフトウェアおよび/または命令を記憶するための任意の他の好適な媒体を含む。コンピュータ可読媒体および/またはストレージ2206は、また、例として、搬送波、伝送路、およびコンピュータによってアクセスおよび読取り可能なソフトウェアおよび/または命令を送信するための任意の他の好適な媒体を含み得る。コンピュータ可読媒体および/またはストレージ2206は、処理回路2202中に存在するか、プロセッサ2204中に存在するか、処理回路2202の外部に存在するか、または処理回路2202を含む複数のエンティティにわたって分散され得る。コンピュータ可読媒体および/またはストレージ2206は、コンピュータプログラム製品において具現化され得る。例として、コンピュータプログラム製品は、パッケージング材料の中のコンピュータ可読媒体を含み得る。当業者は、特定の適用例および全体的なシステムに課される全体的な設計制約に応じて、本開示全体にわたって提示される説明した機能を実装する最良の方法を認識されよう。
ストレージ2206は、本明細書ではソフトウェアモジュール2216と呼ばれることがある、ロード可能なコードセグメント、モジュール、アプリケーション、プログラムなどにおいて維持および/または編成されるソフトウェアを維持し得る。ソフトウェアモジュール2216の各々は、処理回路2202上にインストールまたはロードされ、1つまたは複数のプロセッサ2204によって実行されると、1つまたは複数のプロセッサ2204の動作を制御するランタイムイメージ2214に寄与する命令およびデータを含み得る。実行されると、いくつかの命令は、処理回路2202に、本明細書で説明するいくつかの方法、アルゴリズムおよびプロセスに従って機能を実行させ得る。
ソフトウェアモジュール2216のうちのいくつかは、処理回路2202の初期化中にロードされてもよく、これらのソフトウェアモジュール2216は、本明細書で開示する様々な機能の実行を可能にするように処理回路2202を構成してもよい。たとえば、いくつかのソフトウェアモジュール2216は、プロセッサ2204の内部デバイスおよび/または論理回路2222を構成してよく、ラインインターフェース回路2212、バスインターフェース2208、ユーザインターフェース2218、タイマー、数学コプロセッサなどの外部デバイスへのアクセスを管理してもよい。ソフトウェアモジュール2216は、割込みハンドラおよびデバイスドライバと対話し、処理回路2202によって提供される様々なリソースへのアクセスを制御する、制御プログラムおよび/またはオペレーティングシステムを含み得る。リソースは、メモリ、処理時間、ラインインターフェース回路2212へのアクセス、ユーザインターフェース2218などを含み得る。
処理回路2202の1つまたは複数のプロセッサ2204は、多機能であってもよく、それにより、ソフトウェアモジュール2216のうちのいくつかがロードされ、異なる機能または同じ機能の異なるインスタンスを実行するように構成される。1つまたは複数のプロセッサ2204はさらに、たとえば、ユーザインターフェース2218、ラインインターフェース回路2212、およびデバイスドライバからの入力に応答して開始されたバックグラウンドタスクを管理するように適合されてよい。複数の機能の実行をサポートするために、1つまたは複数のプロセッサ2204は、マルチタスキング環境を提供するように構成されてもよく、それにより、複数の機能の各々は、必要または要望に応じて、1つまたは複数のプロセッサ2204によってサービスされるタスクのセットとして実装される。一例では、マルチタスキング環境は、異なるタスク間でプロセッサ2204の制御を渡す時分割プログラム2220を使用して実装されてもよく、それにより、各タスクは、任意の未処理動作の完了後および/または割込みなどの入力に応答して、時分割プログラム2220に1つまたは複数のプロセッサ2204の制御を戻す。タスクが1つまたは複数のプロセッサ2204の制御を有するとき、処理回路は、事実上、制御するタスクに関連付けられた機能によって対処される目的に特化される。時分割プログラム2220は、オペレーティングシステム、ラウンドロビンベースで制御を移すメインループ、機能の優先順位付けに従って1つもしくは複数のプロセッサ2204の制御を割り振る機能、および/または、1つもしくは複数のプロセッサ2204の制御を処理機能に提供することによって外部イベントに応答する割込み駆動のメインループを含み得る。
図23は、端末における2つのデバイスのうちの一方において動作可能な方法のフローチャート2300である。
ブロック2302で、第1のデータが第1のインターフェースから受信される。第1のデータは、第1のプロトコルに従って、第1のデバイスによって送信されたシグナリングにおいて受信され得る。
ブロック2304で、動作モードが、第1のデータを第2のデバイスに送信するために使用されるべき通信リンクについて決定され得る。通信リンクは、光学経路と電気経路とを含み得る。
ブロック2306で、モードが、データ送信がどのように扱われるべきであるかを決定する。ブロック2308で、第1のデータが、第1の動作モードで、光学経路を介して第2のデバイスに送信される。ブロック2310で、第1のデータが、第1のプロトコルに従って、第2の動作モードで電気経路を介して第2のデバイスに送信される。
ブロック2312で、データ送信が、第3の動作モードに従って扱われる。第3のモードで、第1のデータが変換されて、第2のデータが取得される。次いで、第2のデータが、第2のプロトコルに従って、電気経路を介して第2のデバイスに送信され得る。
いくつかの例では、電気経路の複数のコネクタの1つまたは複数の特性が決定される。1つまたは複数の特性は、複数のコネクタの長さを含み得る。第2のプロトコルは、1つまたは複数の特性に基づいて選択され得る。第1のシグナリングモードでは、第2のインターフェースと第2のデバイスとの間で通信される第3のデータが、変換なしに中継され得る。第2のシグナリングモードでは、第3のプロトコルに従って第2のインターフェースから受信された第3のデータが変換されて、第4のデータが取得され得る。第4のデータは、第4のプロトコルに従って、電気経路を介して、第2のデバイスに送信され得る。
いくつかの例では、第1のデータに関連付けられたデータレートが決定され得る。第2のプロトコルは、データレートに基づいて選択され得る。第3の動作モードでは、第2のデータを通信するために使用されるシグナリングモードが、第1のデータに関連付けられたデータレートと、電気経路の複数のコネクタの1つまたは複数の特性とに基づいて選択され得る。1つまたは複数の特性は、複数のコネクタのうちの1つまたは複数のコネクタの長さ、複数のコネクタのうちの2つ以上のコネクタの近接、複数のコネクタのうちの2つ以上のコネクタのコモンモード除去特性、および/あるいは、複数のコネクタのうちの1つまたは複数のコネクタの物理的ルーティングに関連付けられた特性を含み得る。
いくつかの例では、第2のデータは、それにおいて第1のデータが第1のインターフェースから受信されるデータレートよりも低いデータレートで、電気経路を介して送信され得る。いくつかの事例では、第2のプロトコルは、CCIプロトコル、I2Cプロトコル、またはプロプライエタリなプロトコルであり得る。
いくつかの例では、第2のインターフェースから受信された第3のデータは、電気経路における第1の複数のコネクタを介して第2のデバイスに中継され得る。第3の動作モードでは、第2のデータは、電気経路における第2の複数のコネクタ上で送信され、第2の複数のコネクタは、第1の複数のコネクタとは異なる。第2の動作モードでは、第1のデータは、電気経路の第1のコネクタのグループ上で送信され得、第3のデータは、電気経路の第2のコネクタのグループ上で送信され得る。第1のコネクタのグループおよび第2のコネクタのグループは、1つまたは複数の異なるコネクタを含み得る。第1のコネクタのグループは、第2のコネクタのグループにおいて見出されるコネクタを含まなくてよい。
図24は、処理回路2402を採用する装置2400のためのハードウェア実装形態の簡略化された例を示す図である。処理回路は通常、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、シーケンサおよび状態機械のうちの1つまたは複数を含み得るプロセッサ2416を有する。処理回路2402は、バス2420によって概略的に表されるバスアーキテクチャを用いて実装され得る。バス2420は、処理回路2402の特定の適用例および全体的な設計制約に応じて、任意の数の相互接続バスおよびブリッジを含み得る。バス2420は、プロセッサ2416、モジュールまたは回路2404、2406、2408、および2410、光および電気コネクタまたはワイヤ2414を介して通信するように構成可能なインターフェース回路2412、ならびにコンピュータ可読記憶媒体2418によって表される、1つまたは複数のプロセッサおよび/またはハードウェアモジュールを含む様々な回路を互いにリンクする。バス2420は、タイミングソース、周辺機器、電圧調節器、および電力管理回路などの様々な他の回路をリンクさせることもできるが、これらの回路は当技術分野でよく知られており、したがって、これ以上は説明しない。
プロセッサ2416は、コンピュータ可読記憶媒体2418上に記憶されたソフトウェアの実行を含む全体的な処理を担う。ソフトウェアは、プロセッサ2416によって実行されると、処理回路2402に、任意の特定の装置について上記で説明した様々な機能を実行させる。コンピュータ可読記憶媒体2418はまた、ソフトウェアを実行するとき、データレーンおよびクロックレーンとして構成され得るコネクタまたはワイヤ2414を介して送信されたシンボルから復号されるデータを含む、プロセッサ2416によって操作されるデータを記憶するために使用され得る。処理回路2402は、モジュール2404、2406、2408、および2410のうちの少なくとも1つをさらに含む。モジュール2404、2406、2408、および2410は、プロセッサ2416中で実行している、コンピュータ可読記憶媒体2418中に存在する/記憶されるソフトウェアモジュール、プロセッサ2416に結合された1つもしくは複数のハードウェアモジュール、またはそれらの何らかの組合せであり得る。モジュール2404、2406、2408、および/または2410は、マイクロコントローラ命令、状態機械構成パラメータ、またはそれらの何らかの組合せを含み得る。
1つの構成では、データ通信のための装置2400は、第1のインターフェースから第1のデータを受信するように構成されたモジュールおよび/または回路2408であって、第1のデータが、第1のプロトコルに従って、第1のICデバイスによって送信されたシグナリングにおいて受信される、モジュールおよび/または回路2408と、第1のICデバイスと第2のICデバイスとの間で通信するための動作モードを決定するように構成されたモジュールおよび/または回路2404、2406と、第1のデータを、第1の動作モードで、光媒体を介して第2のデバイスに送信すること、第1のデータを、第1のプロトコルに従って、第2の動作モードで、複数の電気コネクタのうちの2つ以上を使用して、第2のICデバイスに送信すること、および第3の動作モードにおいて、第1のデータを変換して、第2のデータを取得すること、ならびに、第2のデータを、第2のプロトコルに従って、複数の電気コネクタを使用して、第2のデバイスに送信することを行うよう構成されたモジュールおよび/または回路2408、2410、2412とを含む。
開示したプロセスにおけるステップの特定の順序または階層は、例示的な手法の例示であることを理解されたい。設計上の選好に基づいて、プロセスにおけるステップの特定の順序または階層が並べ替えられてもよいことを理解されたい。添付の方法クレームは、様々なステップの要素を例示的な順序で提示したものであり、提示した特定の順序または階層に限定されることを意味するものではない。
上記の説明は、本明細書で説明した様々な態様を任意の当業者が実践することを可能にするために提供される。これらの態様への様々な変更が当業者には容易に明らかになり、本明細書で定義した一般原理は他の態様に適用され得る。したがって、特許請求の範囲は、本明細書に示す態様に限定されることは意図されず、クレーム文言と一致するすべての範囲を与えられるべきであり、単数形での要素への参照は、そのように明記されていない限り、「唯一無二の」ではなく、「1つまたは複数の」を意味することが意図される。別段に明記されていない限り、「いくつかの」という用語は、1つまたは複数を指す。当業者に知られているか、または後で知られることになる、本開示全体にわたって説明した様々な態様の要素の、すべての構造的および機能的等価物は、参照により本明細書に明確に組み込まれ、特許請求の範囲によって包含されることが意図される。その上、本明細書で開示するものは、そのような開示が特許請求の範囲において明示的に列挙されているかどうかにかかわらず、公に供されるものではない。いかなるクレーム要素も、要素が「ための手段」という句を使用して明確に列挙されていない限り、ミーンズプラスファンクションとして解釈されるべきではない。
100、200、2400 装置
102、2202、2402 処理回路
106 無線周波数(RF)通信トランシーバ
108 特定用途向けIC(ASIC)
110 アプリケーションプログラミングインターフェース(API)
112 メモリデバイス
114 ローカルデータベース
122、214 アンテナ
124 ディスプレイ
126 キーパッド
128 ボタン
202 ICデバイス、第1のICデバイス、アプリケーションプロセッサICデバイス、アプリケーションプロセッサデバイス
204 ワイヤレストランシーバ
206、236 プロセッサ、処理回路、処理デバイス、コンピューティング回路、コンピューティングデバイス
208、238 記憶媒体
210、240 ドライバ、物理レイヤドライバ
212、242、2210、2420 バス
220 通信リンク、リンク、3相極性符号化データリンク
222 チャネル、第1の通信チャネル、順方向チャネル
224 チャネル、第2の通信チャネル、逆方向チャネル
226 チャネル、双方向チャネル
230 ICデバイス、第2のICデバイス、カメラおよびディスプレイデバイス
232 ディスプレイコントローラ
234 カメラコントローラ
302 マッパ
304 並直列変換器
306 Mワイヤ、N相エンコーダ、エンコーダ
308 ドライバ、出力ドライバ
310a、310b、310c 信号ワイヤ、非駆動信号ワイヤ、第3の信号ワイヤ、導体、第1の信号ワイヤ、第2の信号ワイヤ
312 7シンボル
314 1シンボル、入力シンボル
316 信号のペア
318 16ビットデータ、入力データ
400 シグナリング
402、404、406 信号
408 状態
410 状態遷移
412 データ
502 比較器
504 デコーダ
506 直並列変換器
508 デマッパ
510 先入れ先出し(FIFO)記憶デバイス
512a、512b、512c 伝送路
602、628 入力データストリーム、入力
604 ホスト差動ドライバ、差動ドライバ、順方向リンクドライバ
606、616、616'、624 差動受信機
608、622 出力データストリーム
610a、610b、610c ワイヤペア
612、618 入力/出力
614、614'、616、616' 差動ドライバ
620a、620c 出力イネーブル(OE)制御
620b、620d OE制御
626 差動ドライバ、逆方向リンクドライバ
632 入力
634 シングルエンドラインドライバ
636 受信機
638 出力
640 シングルワイヤのシングルエンドリンク、シングルエンドリンク
700 一般化されたD-PHY構成
702 マスタデバイス
704 スレーブデバイス
706 クロックレーン
7081〜708N データレーン
710、12241〜1224N ワイヤ
802 ワイヤ、第1のワイヤ
804 ワイヤ、第2のワイヤ
810 低電力モード
812 高速モード
900 カメラサブシステム
902、1102、1202 画像センサー
904 位相ロックループ(PLL)
906 送信機
908、1228 CCIスレーブ
910 高データレートデータ転送リンク
912、952、1002、1120、1220 アプリケーションプロセッサ
914 水晶発振器(XO)
916 D-PHYまたはC-PHY受信機
918 CCバスマスタ
920、1124 CCIリンク
922 クロック信号
950 ディスプレイサブシステム、ディスプレイインターフェース
954 PLL
958 単方向データリンク、データリンク
960 ディスプレイドライバ
962 D-PHYまたはC-PHY受信機
1004、1104 C-PHYおよび/またはD-PHYエンコーダ/送信機構成要素
1006、1106、1326、1328 シリアライザ
1008、1108、1208 レーザードライバ
1010、1110、1210 レーザーダイオード
1012、1112 光ファイバー
1014、1114、1214 フォトダイオード
1016、1116 トランスインダクタンス増幅器、TIA
1018、1118 デシリアライザ
1020 ディスプレイドライバIC
1022 C-PHY/D-PHY受信機/デコーダ
1026 ディスプレイタイミング論理
1030、1130 光媒体サブシステム
1122、1222 C-PHYまたはD-PHY受信機/デコーダ
1124a SCL
1124b SDA
1126 CCIマスタデバイス
1128 CCIスレーブデバイス
1204 C-PHY/D-PHYエンコーダ
1206 第1のブリッジ
1212、1308、1408 光リンク
1216 TIA
1218 第2のブリッジ
1224、1310 補助バス
1302 送信ブリッジ回路、ブリッジ回路
1304、1404 C-PHY/D-PHY信号
1306、1406 帯域外チャネル
1312、1412 インターフェース回路、C-PHYインターフェース
1314、1414 インターフェース回路、D-PHYインターフェース
1316、1416 インターフェース回路、C-PHY/D-PHY低電力インターフェース
1318、1418 インターフェース回路、CCIインターフェース
1320、1420 インターフェース回路、I2Cインターフェース
1322 論理、C-PHY/D-PHYモードスイッチ
1324 論理、パススルー/プロトコル変換器
1330 プロトコル変換器
1332 トランシーバ
1334、1434 コントローラ
1402 受信ブリッジ回路、ブリッジ回路
1600、1700、1800、1900、2000、2100 ブリッジ構成、構成
1602、1604、1606、1802、1804、1806 C-PHY受信機
1608、1808 光フレーマ、マルチプレクサおよびドライバ
1610、1810、1910、2014、2114 低電力インターフェース
1702、1704、1706、1902、1904、1906 C-PHY送信機
1708 光クロックおよびデータ復元(CDR)、デフレーマ、デマルチプレクサおよびドライバ
1710 低電力インターフェース、LPインターフェース
1908 光CDR、デフレーマ、デマルチプレクサおよびドライバ、CDR、デフレーマ、デマルチプレクサおよびドライバ
2002、2004、2006、2008、2010、2102、2104、2106、2108、2110 D-PHY受信機
2012、2112 光フレーマ、マルチプレクサおよびドライバ回路
2204、2416 プロセッサ
2206 ストレージ
2208 バスインターフェース
2212 ラインインターフェース回路
2214 ランタイムイメージ
2216 ソフトウェアモジュール
2218 ユーザインターフェース
2220 時分割プログラム
2222 内部デバイスおよび/または論理回路
2404、2406、2408、2410 モジュールまたは回路、モジュールおよび/または回路
2412 インターフェース回路、モジュールおよび/または回路
2414 光および電気コネクタまたはワイヤ、コネクタまたはワイヤ
2418 コンピュータ可読記憶媒体

Claims (28)

  1. データ転送方法であって、
    第1のインターフェースから第1のデータを受信するステップであって、前記第1のデータが、第1のプロトコルに従って、第1のデバイスによって送信されたシグナリングにおいて受信される、ステップと、
    前記第1のデータを第2のデバイスに送信するために使用されるべき通信リンクのための動作モードを決定するステップであって、前記通信リンクが光学経路と電気経路とを含む、ステップと、
    前記第1のデータを、第1の動作モードで前記光学経路を介して前記第2のデバイスに送信するステップと、
    前記第1のデータを、前記第1のプロトコルに従って、第2の動作モードで前記電気経路を介して前記第2のデバイスに送信するステップと、
    第3の動作モードにおいて、
    前記第1のデータを変換して、第2のデータを取得するステップと、
    前記第2のデータを、第2のプロトコルに従って、前記電気経路を介して前記第2のデバイスに送信するステップと
    を含む、データ転送方法。
  2. 前記電気経路の複数のコネクタの1つまたは複数の特性を決定するステップであって、前記1つまたは複数の特性が、前記複数のコネクタの長さを含む、ステップと、
    前記1つまたは複数の特性に基づいて、前記第2のプロトコルを選択するステップと
    をさらに含む、請求項1に記載のデータ転送方法。
  3. 前記第1のデータに関連付けられたデータレートを決定するステップと、
    前記データレートに基づいて、前記第2のプロトコルを選択するステップと
    をさらに含む、請求項1に記載のデータ転送方法。
  4. 前記第3の動作モードにおいて、前記第1のデータに関連付けられたデータレートと、前記電気経路の複数のコネクタの1つまたは複数の特性とに基づいて、前記第2のデータを通信するために使用されるシグナリングモードを決定するステップであって、前記1つまたは複数の特性が、前記複数のコネクタの長さを含む、ステップ
    をさらに含む、請求項1に記載のデータ転送方法。
  5. 前記第2のデータが、それにおいて前記第1のデータが前記第1のインターフェースから受信されるデータレートよりも低いデータレートで、前記電気経路を介して送信される、請求項1に記載のデータ転送方法。
  6. 前記第2のプロトコルが、カメラ制御インターフェース(CCI)プロトコル、またはインター集積回路(I2C)プロトコルである、請求項1に記載のデータ転送方法。
  7. 第2のインターフェースから受信された第3のデータを、前記電気経路における第1の複数のコネクタを介して前記第2のデバイスに中継するステップ
    をさらに含む、請求項1に記載のデータ転送方法。
  8. 前記第3の動作モードにおいて、前記第2のデータが、前記電気経路における第2の複数のコネクタ上で送信され、前記第2の複数のコネクタが、前記第1の複数のコネクタとは異なる、請求項7に記載のデータ転送方法。
  9. 装置であって、
    光信号において情報を通信するように適合された光媒体と、
    前記光媒体に結合され、前記光信号を送信するように適合された、第1の集積回路(IC)デバイスと、
    前記光媒体に結合され、前記光信号を受信するように適合された、第2のICデバイスと、
    前記第1のICデバイスと前記第2のICデバイスとを結合する複数の電気コネクタを備える電気経路と
    を備え、
    前記第1のICデバイスおよび前記第2のICデバイスが、ブリッジ回路を含み、前記ブリッジ回路が、
    第1のインターフェースから第1のデータを受信することであって、前記第1のデータが、第1のプロトコルに従って、前記第1のICデバイスによって送信されたシグナリングにおいて受信される、こと、
    前記第1のICデバイスと前記第2のICデバイスとの間で通信するための動作モードを決定すること、
    前記第1のデータを、第1の動作モードで前記光媒体を介して前記第2のICデバイスに送信すること、
    前記第1のデータを、前記第1のプロトコルに従って、第2の動作モードで前記複数の電気コネクタのうちの2つ以上を使用して、前記第2のICデバイスに送信すること、および
    第3の動作モードにおいて、前記第1のデータを変換して、第2のデータを取得し、前記第2のデータを、第2のプロトコルに従って、前記複数の電気コネクタを使用して、前記第2のICデバイスに送信すること
    を行うように構成される、装置。
  10. 前記動作モードが、前記電気経路の複数のコネクタの1つまたは複数の特性に基づいて決定され、前記1つまたは複数の特性が、前記複数のコネクタの長さを含む、請求項9に記載の装置。
  11. 前記ブリッジ回路が、前記電気経路の複数のコネクタの1つまたは複数の特性に基づいて、前記第2のプロトコルを選択し、前記1つまたは複数の特性が、前記複数のコネクタの長さを含む、請求項9に記載の装置。
  12. 前記ブリッジ回路が、前記電気経路の複数のコネクタの1つまたは複数の特性に基づいて、帯域外通信のためのシグナリングモードを選択するように構成され、前記1つまたは複数の特性が、前記複数のコネクタの長さを含む、請求項9に記載の装置。
  13. 前記ブリッジ回路が、前記第1のデータを、前記電気経路の第1のコネクタのグループ上で送信するように、および、前記第2のデータを、前記電気経路の第2のコネクタのグループ上で送信するように構成され、前記第1のコネクタのグループが、前記第2のコネクタのグループとは異なる、請求項12に記載の装置。
  14. 前記第2のプロトコルが、カメラ制御インターフェース(CCI)プロトコル、またはインター集積回路(I2C)プロトコルである、請求項9に記載の装置。
  15. ブリッジ回路であって、
    第1の情報を、光媒体を通して、光信号において通信するための手段であって、前記光媒体に結合された第1のインターフェース回路を含む、手段と、
    第2の情報を、複数の電気コネクタを通して、電気信号において通信するための手段であって、前記複数の電気コネクタに結合された第2のインターフェース回路を含む、手段と、
    入力データの1つまたは複数のソースを、前記第1のインターフェース回路および前記第2のインターフェース回路と選択的に結合するための手段であって、処理回路を含む、手段と
    を備え、前記処理回路が、
    第1のプロトコルに従って符号化された第1のデータを受信すること、
    前記第1のデータを通信するための動作モードを決定すること、
    前記第1のデータを、第1の動作モードで前記光媒体を介して送信すること、
    前記第1のデータを、前記第1のプロトコルに従って、第2の動作モードで前記複数の電気コネクタのうちの2つ以上を使用して送信すること、および
    第3の動作モードにおいて、前記第1のデータを変換して、第2のデータを取得し、前記第2のデータを、第2のプロトコルに従って、前記複数の電気コネクタを使用して送信すること
    を行うように構成される、ブリッジ回路。
  16. 前記動作モードが、前記複数の電気コネクタの1つまたは複数の特性に基づいて決定され、前記1つまたは複数の特性が、前記複数の電気コネクタの長さを含む、請求項15に記載のブリッジ回路。
  17. 前記第2のプロトコルが、前記複数の電気コネクタの1つまたは複数の特性に基づいて選択され、前記1つまたは複数の特性が、前記複数の電気コネクタの長さを含む、請求項15に記載のブリッジ回路。
  18. 前記ブリッジ回路が、前記第1のデータに関連付けられたデータレートに基づいて、帯域外通信のためのシグナリングモードを選択するように構成される、請求項15に記載のブリッジ回路。
  19. 前記第1のデータが、前記複数の電気コネクタのうちの第1のコネクタのグループ上で送信され、前記第2のデータが、前記複数の電気コネクタのうちの第2のコネクタのグループ上で送信され、前記第1のコネクタのグループが、前記第2のコネクタのグループとは異なる、請求項15に記載のブリッジ回路。
  20. 前記第2のプロトコルが、カメラ制御インターフェース(CCI)プロトコル、またはインター集積回路(I2C)プロトコルである、請求項15に記載のブリッジ回路。
  21. コードを備えるプロセッサ可読記憶媒体であって、前記コードが、
    第1のインターフェースから第1のデータを受信することであって、前記第1のデータが、第1のプロトコルに従って、第1のデバイスによって送信されたシグナリングにおいて受信される、こと、
    前記第1のデータを第2のデバイスに送信するために使用されるべき通信リンクのための動作モードを決定することであって、前記通信リンクが光学経路と電気経路とを含む、こと、
    前記第1のデータを、第1の動作モードで前記光学経路を介して前記第2のデバイスに送信すること、
    前記第1のデータを、前記第1のプロトコルに従って、第2の動作モードで前記電気経路を介して前記第2のデバイスに送信すること、ならびに
    第3の動作モードにおいて、
    前記第1のデータを変換して、第2のデータを取得すること、および
    前記第2のデータを、第2のプロトコルに従って、前記電気経路を介して前記第2のデバイスに送信すること
    を行うためのものである、プロセッサ可読記憶媒体。
  22. 前記電気経路の複数のコネクタの1つまたは複数の特性を決定することであって、前記1つまたは複数の特性が、前記複数のコネクタの長さを含む、こと、および
    前記1つまたは複数の特性に基づいて、前記第2のプロトコルを選択すること
    を行うためのコードをさらに備える、請求項21に記載のプロセッサ可読記憶媒体。
  23. 前記第1のデータに関連付けられたデータレートを決定すること、および
    前記データレートに基づいて、前記第2のプロトコルを選択すること
    を行うためのコードをさらに備える、請求項21に記載のプロセッサ可読記憶媒体。
  24. 前記第3の動作モードにおいて、前記第1のデータに関連付けられたデータレートと、前記電気経路の複数のコネクタの1つまたは複数の特性とに基づいて、前記第2のデータを通信するために使用されるシグナリングモードを決定することであって、前記1つまたは複数の特性が、前記複数のコネクタの長さを含む、こと
    を行うためのコードをさらに備える、請求項21に記載のプロセッサ可読記憶媒体。
  25. 前記第2のデータが、それにおいて前記第1のデータが前記第1のインターフェースから受信されるデータレートよりも低いデータレートで、前記電気経路を介して送信される、請求項21に記載のプロセッサ可読記憶媒体。
  26. 前記第2のプロトコルが、カメラ制御インターフェース(CCI)プロトコル、またはインター集積回路(I2C)プロトコルである、請求項21に記載のプロセッサ可読記憶媒体。
  27. 第2のインターフェースから受信された第3のデータを、前記電気経路における第1の複数のコネクタを介して前記第2のデバイスに中継すること
    を行うためのコードをさらに備える、請求項21に記載のプロセッサ可読記憶媒体。
  28. 前記第3の動作モードにおいて、前記第2のデータが、前記電気経路における第2の複数のコネクタ上で送信され、前記第2の複数のコネクタが、前記第1の複数のコネクタとは異なる、請求項27に記載のプロセッサ可読記憶媒体。
JP2018500904A 2015-07-17 2016-06-17 光媒体のための低電力モード信号ブリッジ Pending JP2018522484A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/802,408 2015-07-17
US14/802,408 US9584227B2 (en) 2015-07-17 2015-07-17 Low-power mode signal bridge for optical media
PCT/US2016/038248 WO2017014880A1 (en) 2015-07-17 2016-06-17 Low-power mode signal bridge for optical media

Publications (1)

Publication Number Publication Date
JP2018522484A true JP2018522484A (ja) 2018-08-09

Family

ID=56292944

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018500904A Pending JP2018522484A (ja) 2015-07-17 2016-06-17 光媒体のための低電力モード信号ブリッジ

Country Status (8)

Country Link
US (1) US9584227B2 (ja)
EP (1) EP3326072A1 (ja)
JP (1) JP2018522484A (ja)
KR (1) KR101840620B1 (ja)
CN (1) CN107924376B (ja)
BR (1) BR112018001010A2 (ja)
TW (1) TWI615008B (ja)
WO (1) WO2017014880A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2022009691A1 (ja) * 2020-07-10 2022-01-13

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107408084B (zh) * 2015-04-09 2021-04-23 统雷有限公司 通过气密密封件的高速数据串行化
WO2017172993A1 (en) 2016-03-29 2017-10-05 Resolution Products, Inc. Universal protocol translator
US10585812B2 (en) * 2016-03-30 2020-03-10 Intel Corporation Multi-standard single interface with reduced I/O count
US10742390B2 (en) * 2016-07-13 2020-08-11 Novatek Microelectronics Corp. Method of improving clock recovery and related device
WO2018063233A1 (en) * 2016-09-29 2018-04-05 Intel Corporation Mechanism for mipi communication using optical interface
US10333505B2 (en) 2017-02-21 2019-06-25 M31 Technology Corporation Repetitive IO structure in a PHY for supporting C-PHY compatible standard and/or D-PHY compatible standard
US10506139B2 (en) * 2017-08-03 2019-12-10 Mediatek Inc. Reconfigurable pin-to-pin interface capable of supporting different lane combinations and/or different physical layers and associated method
CN109905119B (zh) * 2017-12-08 2024-04-05 武汉精立电子技术有限公司 一种基于双sstl电路产生c_phy信号的装置
CN110044914B (zh) * 2018-01-16 2023-07-14 京元电子股份有限公司 半导体元件影像测试装置
CN108320706A (zh) * 2018-04-24 2018-07-24 武汉华星光电半导体显示技术有限公司 驱动装置、驱动方法及显示系统
TWI708149B (zh) 2018-11-28 2020-10-21 聚晶半導體股份有限公司 介面傳輸模組以及信號傳輸方法
CN110300221B (zh) * 2019-05-20 2021-06-25 努比亚技术有限公司 Mipi控制电路和系统、电路控制和电路系统控制方法、终端和计算机可读存储介质
US11108604B2 (en) * 2019-08-19 2021-08-31 Qualcomm Incorporated Driver architecture for multiphase and amplitude encoding transmitters
US11240077B2 (en) * 2019-10-29 2022-02-01 Qualcomm Incorporated C-PHY half-rate wire state encoder and decoder
TWI729553B (zh) * 2019-11-05 2021-06-01 京元電子股份有限公司 影像測試系統及其測試組件
TWI817057B (zh) 2019-11-15 2023-10-01 合聖科技股份有限公司 影像傳輸系統及影像傳輸方法
KR102808517B1 (ko) * 2020-01-08 2025-05-19 삼성전자주식회사 외부 신호에 기초하여, 전력 모드의 변경을 감지하는 전자 장치
US11595504B2 (en) 2020-07-16 2023-02-28 Maxim Integrated Products, Inc. MIPI translation in GMSL tunnel mode
US11789807B1 (en) 2021-03-30 2023-10-17 Amazon Technologies, Inc. Autonomous management of communication links
US11620248B2 (en) * 2021-03-31 2023-04-04 Advanced Micro Devices, Inc. Optical bridge interconnect unit for adjacent processors
CN115129636A (zh) * 2021-05-17 2022-09-30 广东高云半导体科技股份有限公司 接口桥装置及其转换方法
US11909850B1 (en) * 2021-06-23 2024-02-20 Amazon Technologies, Inc. Dynamic improvement of a communication channel
CN115878527B (zh) * 2021-08-12 2025-12-16 伟光有限公司 数据传输方法、装置、电子设备及存储介质
US20230125882A1 (en) * 2021-10-21 2023-04-27 QuantumZ Inc. Signal transmission structure
US20250355480A1 (en) * 2022-06-16 2025-11-20 Qualcomm Incorporated Low-power island for display interface
US20240111355A1 (en) * 2022-09-29 2024-04-04 Advanced Micro Devices, Inc. Increasing system power efficiency by optical computing
US12513434B2 (en) 2024-01-17 2025-12-30 United States Of America As Represented By The Secretary Of The Air Force Read-out integrated circuit (ROIC) interface system for digitization and control (RIS-DC)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013520724A (ja) * 2010-02-22 2013-06-06 アップル インコーポレイテッド 電力をデバイスにインテリジェントに提供する方法及び装置
JP2013192223A (ja) * 2012-03-06 2013-09-26 Sae Magnetics(H K )Ltd アクティブ光ケーブルコネクタプラグ及びこれを用いたアクティブ光ケーブル
JP2014524698A (ja) * 2011-08-16 2014-09-22 シリコン・ライン・ゲー・エム・ベー・ハー 回路装置および信号を送信するための方法
US20150201052A1 (en) * 2014-01-15 2015-07-16 Qualcomm Incorporated Analog behavior modeling for 3-phase signaling

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7787387B2 (en) 2002-03-21 2010-08-31 Broadcom Corporation Auto-selection of SGMII or SerDes pass-through modes
US8233462B2 (en) * 2003-10-15 2012-07-31 Qualcomm Incorporated High speed media access control and direct link protocol
US7671628B2 (en) 2006-01-13 2010-03-02 Motorola, Inc. Bus interface and method for conveying multi-level communication signals between a communication bus and a device coupled to a communication bus
DE102007011176A1 (de) 2007-03-06 2008-09-18 Infineon Technologies Ag Schaltungsanordnung eines optischen Senders, Schaltungsanordnung eines optischen Empfängers, optoelektronische Sende- und Empfangsanordnung mit derartigen Schaltungsanordnungen und Verfahren der optischen Datenübertragung
CN101630973A (zh) * 2009-08-07 2010-01-20 北京航空航天大学 一种光纤传输控制方法及系统
US8621128B2 (en) 2009-12-04 2013-12-31 St-Ericsson Sa Methods and systems for reliable link startup
US20130073749A1 (en) 2010-02-22 2013-03-21 Francois Tremblay Backchannel communication between host and interface module
US8831568B2 (en) * 2011-09-27 2014-09-09 Qualcomm Incorporated Automatic configuration of a wireless device
KR20130101320A (ko) * 2012-03-05 2013-09-13 삼성전기주식회사 통신 인터페이스 장치 및 그 동작 방법
US20140368667A1 (en) * 2013-06-14 2014-12-18 Intel Corporation Apparatus, system, and method for n-phase data mapping

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013520724A (ja) * 2010-02-22 2013-06-06 アップル インコーポレイテッド 電力をデバイスにインテリジェントに提供する方法及び装置
JP2014524698A (ja) * 2011-08-16 2014-09-22 シリコン・ライン・ゲー・エム・ベー・ハー 回路装置および信号を送信するための方法
JP2013192223A (ja) * 2012-03-06 2013-09-26 Sae Magnetics(H K )Ltd アクティブ光ケーブルコネクタプラグ及びこれを用いたアクティブ光ケーブル
US20150201052A1 (en) * 2014-01-15 2015-07-16 Qualcomm Incorporated Analog behavior modeling for 3-phase signaling

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2022009691A1 (ja) * 2020-07-10 2022-01-13
WO2022009691A1 (ja) * 2020-07-10 2022-01-13 ソニーセミコンダクタソリューションズ株式会社 通信装置および通信方法、並びにプログラム
JP7721527B2 (ja) 2020-07-10 2025-08-12 ソニーセミコンダクタソリューションズ株式会社 通信装置および通信方法、並びにプログラム

Also Published As

Publication number Publication date
TW201707427A (zh) 2017-02-16
US20170019186A1 (en) 2017-01-19
US9584227B2 (en) 2017-02-28
TWI615008B (zh) 2018-02-11
WO2017014880A1 (en) 2017-01-26
CN107924376A (zh) 2018-04-17
CN107924376B (zh) 2019-04-23
KR20180011330A (ko) 2018-01-31
EP3326072A1 (en) 2018-05-30
KR101840620B1 (ko) 2018-03-20
BR112018001010A2 (pt) 2018-09-18

Similar Documents

Publication Publication Date Title
KR101840620B1 (ko) 광학 매체에 대한 저전력 모드 신호 브릿지
JP6325537B2 (ja) Ｎ相極性出力ピンモードマルチプレクサ
CN108141400A (zh) N相快速总线周转
US20150220472A1 (en) Increasing throughput on multi-wire and multi-lane interfaces
US10645553B2 (en) Method and apparatus for processing signal in a mobile device
TW201719437A (zh) 協定輔助式高級低功率模式
US20140112401A1 (en) 3dynamic configuration of an n-phase polarity data communications link
KR20180036961A (ko) 2 개의 집적 회로 디바이스들 간의 3-와이어 통신 링크에서 3-페이즈 신호 스왑에 대한 적용을 위한 방법, 장치들 및 저장 매체
JP7157895B1 (ja) Ｃ－ｐｈｙハーフレートワイヤ状態のエンコーダおよびデコーダ
KR20160048818A (ko) 구성가능 클록 트리
US9490964B2 (en) Symbol transition clocking clock and data recovery to suppress excess clock caused by symbol glitch during stable symbol period
KR20180065119A (ko) 데이터 통신을 위한 수신기
KR101920073B1 (ko) 대역폭 가변 데이터 송수신을 위한 신호 변환 장치
CN119316748A (zh) 一种支持光电双模式的mipi串行器/解串器以及mipi传输系统

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180111

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20180111

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20180528

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180625

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180919

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181001

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20190422