JP2018139269A - 固体撮像装置、固体撮像装置の製造方法、および電子機器 - Google Patents

Abstract

【課題】蓄積容量を増やしつつ、ノイズ低減、高感度化を図ることが可能な固体撮像装置、固体撮像装置の製造方法、および電子機器を提供する。【解決手段】埋め込み型フォトダイオード（ＰＰＤ）２００は、光Ｌが照射される第１基板面２１１側と第１基板面２１１側と対向する側の第２基板面２１２側（前面側）とを有する基板２１０と、基板２１０に対して埋め込むように形成された第１導電型のｎ層２２１を含み、受光した光の光電変換機能および電荷蓄積機能を有する光電変換部２２０と、光電変換部２２０の第１導電型半導体層であるｎ層２２１の側部に形成された第２導電型であるｐ型分離層２３０と、光電変換部２２０に蓄積された電荷を転送可能な一つの電荷転送ゲート部２４０と、を有している。【選択図】図３

Description

本発明は、固体撮像装置、固体撮像装置の製造方法、および電子機器に関するものである。

光を検出して電荷を発生させる光電変換素子を用いた固体撮像装置（イメージセンサ）として、ＣＣＤ（Charge Coupled Device）イメージセンサやＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが実用に供されている。
ＣＣＤイメージセンサおよびＣＭＯＳイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ（ＰＣ）、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。

ＣＣＤイメージセンサとＣＭＯＳイメージセンサは、フォトダイオードを光電変換素子に使用するが、光電変換された信号電荷の転送方式が異なる。
ＣＣＤイメージセンサでは、垂直転送部（垂直ＣＣＤ、ＶＣＣＤ）と水平転送部（水平ＣＣＤ、ＨＣＣＤ）により信号電荷を出力部に転送してから電気信号に変換して増幅する。
これに対して、ＣＭＯＳイメージセンサでは、フォトダイオードを含む画素ごとに変換された電荷を増幅して読み出し信号として出力する。

ＣＭＯＳイメージセンサの各画素は、たとえば１個のフォトダイオードに対して、転送素子としての転送トランジスタ、リセット素子としてのリセットトランジスタ、ソースフォロワ素子（増幅素子）としてのソースフォロワトランジスタ、および選択素子としての選択トランジスタの４素子を能動素子として含んで構成される（たとえば特許文献１参照）。
また、各画素には、フォトダイオードの蓄積期間にフォトダイオードから溢れるオーバーフロー電荷を排出するためのオーバーフローゲート（オーバーフロートランジスタ）が設けられてもよい。

転送トランジスタは、フォトダイオードと出力ノードとしての浮遊拡散層（ＦＤ：Floating Diffusion、フローティングディフュージョン)との間に接続されている。
転送トランジスタは、フォトダイオードの電荷蓄積期間には非導通状態に保持され、フォトダイオードの蓄積電荷をフローディングディフュージョンに転送する転送期間に、ゲートに制御信号が印加されて導通状態に保持され、フォトダイオードで光電変換された電荷をフローティングディフュージョンＦＤに転送する。

リセットトランジスタは、電源ラインとフローティングディフュージョンＦＤとの間に接続されている。
リセットトランジスタは、そのゲートにリセット用制御信号が与えられることで、フローティングディフュージョンＦＤの電位を電源ラインの電位にリセットする。

フローティングディフュージョンＦＤには、ソースフォロワトランジスタのゲートが接続されている。ソースフォロワトランジスタは、選択トランジスタを介して垂直信号線に接続され、画素部外の負荷回路の定電流源とソースフォロアを構成している。
そして、制御信号（アドレス信号またはセレクト信号)が選択トランジスタのゲートに与えられ、選択トランジスタがオンする。
選択トランジスタがオンすると、ソースフォロワトランジスタはフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線に出力する。垂直信号線を通じて、各画素から出力された電圧は、画素信号読み出し回路としての列並列処理部に出力される。

また、各画素において、フォトダイオード（ＰＤ）としては、埋め込み型フォトダイオード（Ｐｉｎｎｅｄ Ｐｈｏｔｏ Ｄｉｏｄｅ；ＰＰＤ）が広く用いられている。
フォトダイオード（ＰＤ）を形成する基板表面にはダングリングボンドなどの欠陥による表面準位が存在するため、熱エネルギーによって多くの電荷（暗電流）が発生し、正しい信号が読み出せなくなってしまう。
埋め込み型フォトダイオード（ＰＰＤ）では、フォトダイオード（ＰＤ）の電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減することが可能となる。
なお、フォトダイオード（ＰＤ）の感度は、たとえば露光時間を変えたりすることで変更できる。

埋め込み型フォトダイオード（ＰＰＤ）は、たとえばｎ型半導体領域を形成し、このｎ型半導体領域の表面、すなわち絶縁膜との界面近傍に、暗電流抑制のための浅く不純物濃度の濃いｐ型半導体領域を形成して構成される。

特開２００５−２２３６８１号公報

ところで、従来の構成では、たとえば画素サイズが小さい場合には、埋め込み型フォトダイオード（ＰＰＤ）部の画素分離ｐ型領域と埋め込み型ダイオードの縦方向のジャンクションと直上に設置された表面ｐ＋領域画素との接合容量により、効率よく電荷を蓄積することが可能である。

ところが、サイズが比較的大きく、縦横アスペクト比が比較的大きい、たとえば３μｍ□程度の画素の場合は、蓄積電荷は主としてフォトダイオード（ＰＤ）部の表面に近い場所での、横方向のｐｎ接合容量（ジャンクション容量）に限られており、効率よく蓄積容量を増やすことは困難である。

また、フォトダイオード（ＰＤ）部の光電変換部（層）を単純に複数、たとえば２つに分けた場合においては、転送ゲートが複数になってしまうため、電荷電圧変換部の容量が増えてしまい、変換効率が劣化し、結果としてノイズ特性が劣化するという不利益がある。

本発明は、蓄積容量を増やしつつ、ノイズ低減、高感度化を図ることが可能な固体撮像装置、固体撮像装置の製造方法、および電子機器を提供することにある。

本発明の第１の観点の固体撮像装置は、第１基板面側と、当該第１基板面側と対向する側の第２基板面側とを有する基板と、前記基板に対して埋め込むように形成された第１導電型半導体層を含み、受光した光の光電変換機能および電荷蓄積機能を有する光電変換部と、前記光電変換部の前記第１導電型半導体層の側部に形成された第２導電型分離層と、前記光電変換部に蓄積された電荷を転送可能な一つの電荷転送ゲート部と、を有し、前記光電変換部は、前記第１導電型半導体層の少なくとも一部において、前記基板の法線に直交する方向に、少なくとも一つのサブ領域を形成し、かつ、前記第１導電型半導体層と接合容量成分を持つ少なくとも一つの第２導電型半導体層を含み、前記一つの電荷転送ゲート部は、前記光電変換部の前記サブ領域に蓄積された電荷を転送可能である。

本発明の第２の観点の固体撮像装置の製造方法は、第１基板面側と、当該第１基板面側と対向する側の第２基板面側とを有する基板に対して埋め込むように第１導電型半導体層を形成して、受光した光の光電変換機能および電荷蓄積機能を有する光電変換部を形成するステップと、前記光電変換部の前記第１導電型半導体層の側部に第２導電型分離層を形成するステップと、前記光電変換部の前記第１導電型半導体層の少なくとも一部において、前記基板の法線に直交する方向に、少なくとも一つのサブ領域を形成し、かつ、前記第１導電型半導体層と接合容量成分を持つ少なくとも一つの第２導電型半導体層を形成するステップと、前記光電変換部の前記サブ領域に蓄積された電荷を転送可能な一つの電荷転送ゲート部を形成するステップとを有する

本発明の第３の観点の電子機器は、固体撮像装置と、前記固体撮像装置に被写体像を結像する光学系と、を有し、前記固体撮像装置は、第１基板面側と、当該第１基板面側と対向する側の第２基板面側とを有する基板と、前記基板に対して埋め込むように形成された第１導電型半導体層を含み、受光した光の光電変換機能および電荷蓄積機能を有する光電変換部と、前記光電変換部の前記第１導電型半導体層の側部に形成された第２導電型分離層と、前記光電変換部に蓄積された電荷を転送可能な一つの電荷転送ゲート部と、を有し、前記光電変換部は、前記第１導電型半導体層の少なくとも一部において、前記基板の法線に直交する方向に、少なくとも一つのサブ領域を形成し、かつ、前記第１導電型半導体層と接合容量成分を持つ少なくとも一つの第２導電型半導体層を含み、前記一つの電荷転送ゲート部は、前記光電変換部の前記サブ領域に蓄積された電荷を転送可能である。

本発明によれば、蓄積容量を増やしつつ、ノイズ低減、高感度化を図ることができる。

本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。 本第１の実施形態に係る画素の一例を示す回路図である。 本発明の第１の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の電荷転送ゲート部を除く主要部の構成例を示す簡略断面図である。 本発明の第１の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の電荷転送ゲート部を含む主要部の構成例を示す簡略断面図である。 本発明の第１の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の電荷転送ゲート部を含む主要部のレイアウト例を模式的に示す図である。 本第１の実施形態の光電変換部のｎ層（第１導電型半導体層）においてｐ−層（第２導電型半導体層）を設けることにより、蓄積容量が増える理由について説明するための図である。 本第１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）おけるｐｎ接合容量について、比較例と比較して説明するための図である。 図７に示された破線によるカットラインａ−ａ‘およびｂ−ｂ’に沿った静電ポテンシャルプロファイルを示す図である。 ２つのサブ領域が異なるサイズ（１．１μｍおよび１．４μｍ）の埋め込み型フォトダイオード（ＰＰＤ）を使用して、２Ｄデバイス／プロセスシミュレーションを実施した結果を示す図である。 本第１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）におけるｎ層の画素に加えるバイアス電圧に応じた空乏化の様子を、比較例と比較して説明するための図である。 本第１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）におけるｎ層の画素に加えるバイアス電圧に応じた空乏化の様子を、比較例と比較して表として示す図である。 本第１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）における画素性能特性について、比較例と比較して表として示す図である。 本第１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）におけるスペクトル応答特性を示す図である。 本第１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）における角度応答特性を示す図である。 本実施形態における通常の画素読み出し動作時のシャッタースキャンおよび読み出しスキャンの動作タイミングを示す図である。 本発明の実施形態に係る固体撮像装置の画素部の列出力の読み出し系の構成例を説明するための図である。 本発明の第１の実施形態に係る画素部および容量可変部の構成例を示す図である。 本第１の実施形態に係る容量可変部にビンニングスイッチを適用した場合の広ダイナミックレンジを実現する動作を説明するためのタイミングチャートである。 本発明の第２の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の電荷転送ゲート部を除く主要部の構成例を示す簡略断面図である。 本発明の第３の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の電荷転送ゲート部を除く主要部の構成例を示す簡略断面図である。 本発明の第４の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の電荷転送ゲート部を除く主要部の構成例を示す簡略断面図である。 本発明の第５の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す簡略断面図である。 本発明の第６の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す図である。 本発明の第７の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す図である。 本発明の第８の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す図である。 本発明の第９の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す図である。 本発明の第１０の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す図である。 本発明の第１１の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す図である。 本発明の第１２の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す図である。 本発明の第１３の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す図である。 本発明の第１４の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す図である。 本発明の第１５の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す図である。 本発明の第１６の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す図である。 本発明の第１７の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す図である。 本発明の第１８の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す図である。 本発明の第１９の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す図である。 本発明の第２０の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す図である。 本発明の第２１の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す図である。 本発明の第２２の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す図である。 本発明の第２３の実施形態に係る画素部および容量可変部の構成例を示す図である。 本第２３の実施形態に係る容量可変部にビンニングスイッチを適用した場合の広ダイナミックレンジを実現する動作のタイミングチャートである。 本発明の第２４の実施形態に係る画素部および容量可変部の構成例を示す図である。 本第２４の実施形態に係る容量可変部にビンニングスイッチを適用した場合の広ダイナミックレンジを実現する動作のタイミングチャートである。 本発明の実施形態に係る固体撮像装置が画素共有構造にも適用が可能であることを説明するための図である。 図４４の２画素共有構造のレイアウト例を模式的に示す図である。 本発明の実施形態に係る固体撮像装置が、表面照射型イメージセンサと裏面照射型イメージセンサの両方に適用が可能であることを説明するための図である。 本発明の実施形態に係る固体撮像装置が適用される電子機器の構成の一例を示す図である。

以下、本発明の実施形態を図面に関連付けて説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。
本実施形態において、固体撮像装置１０は、たとえばＣＭＯＳイメージセンサにより構成される。

この固体撮像装置１０は、図１に示すように、撮像部としての画素部２０、垂直走査回路（行走査回路）３０、読み出し回路（カラム読み出し回路）４０、水平走査回路（列走査回路）５０、およびタイミング制御回路６０を主構成要素として有している。
これらの構成要素のうち、たとえば垂直走査回路３０、読み出し回路４０、水平走査回路５０、およびタイミング制御回路６０により画素信号の読み出し部７０が構成される。

本第１の実施形態において、固体撮像装置１０は、後で詳述するように、画素部２０に行列状に配列される画素（または画素部２０）を光電変換素子として有し、かつその画素は埋め込み型フォトダイオード（ＰＰＤ）により形成される。
本実施形態の埋め込み型ダイオード（ＰＰＤ）は、光が照射される第１基板面側（たとえば裏面側）と第１基板面側と対向する側の第２基板面側（前面側）とを有する基板と、基板に対して埋め込むように形成された第１導電型（たとえば本実施形態においてはｎ型）半導体層（以下、ｎ層という場合もある）を含み、受光した光の光電変換機能および電荷蓄積機能を有する光電変換部と、光電変換部の第１導電型半導体層（ｎ層）の側部に形成された第２導電型（本実施形態においてはｐ型）分離層と、光電変換部に蓄積された電荷を転送可能な一つの電荷転送ゲート部と、を有している。
そして、光電変換部は、第１導電型半導体層（ｎ層）の少なくとも一部において、基板の法線に直交する方向（ＸまたはＹ方向）に少なくとも一つの（１または２以上）のサブ領域を形成し、かつ、第１導電型半導体層（ｎ層）と接合容量成分を持つ少なくとも一つの第２導電型（本実施形態においてはｐ型）半導体層（以下、ｐ層という場合もある）を含み、一つの電荷転送ゲート部は、光電変換部のサブ領域に蓄積された電荷を転送可能に構成されている。
このように、本実施形態の固体撮像装置１０は、埋め込み型ダイオード（ＰＰＤ）の光電変換部において、基板の法線に直交する方向（水平方向）のｐｎ接合部（ジャンクション部）を画素内に複数設けて、蓄積された電荷を、一つの電荷転送部により、読み出し可能な構成とすることにより、蓄積容量をふやしつつノイズ低減、高感度化が可能となっている。

また、本実施形態において、固体撮像装置１０は、後で詳述するように、画素部２０に行列状に配列される画素（または画素部２０）は、フローティングディフュージョンの容量を容量変更信号に応じて変更可能な容量可変部を含んで構成されている。
固体撮像装置１０においては、一つの電荷の蓄積期間（露光期間）後の一つの読み出し期間内の所定期間に容量可変部によりフローティングディフュージョンの容量が変更されて、この読み出し期間内に変換利得が切り替えられる。

本実施形態において、読み出し部７０は、一つの読み出し期間に、容量可変部により設定される第１容量に応じた第１変換利得で画素信号の読み出しを行う第１変換利得モード読み出しと、容量可変部により設定される第２容量（第１容量と異なる）に応じた第２変換利得で画素信号の読み出しを行う第２変換利得モード読み出しと、を行うことが可能に構成されている。
すなわち、本実施形態の固体撮像装置１０は、一度の蓄積期間（露光期間）に光電変換された電荷（電子）に対して、一つの読み出し期間に、画素内部にて、第１変換利得（たとえば高変換利得）モードと第２変換利得（低変換利得）モードを切り替えて信号を出力し、明るい信号と暗い信号の両方を出力するダイナミックレンジが広い固体撮像素子として提供される。

本実施形態の読み出し部７０は、基本的に、フォトダイオードおよびフローティングディフュージョンの電荷を排出するリセット期間に続く蓄積期間に第１変換利得モード読み出しと第２変換利得モード読み出しを行う。
また、本実施形態において、読み出し部７０は、リセット期間に続く読み出し期間後に行われる少なくとも一つの転送期間後の読み出し期間において、第１変換利得モード読み出しと第２変換利得モード読み出しのうちの少なくともいずれかを行う。すなわち、転送期間後の読み出し期間において、第１変換利得モード読み出しと第２変換利得モード読み出しの両方を行う場合もある。

通常の画素読み出し動作においては、読み出し部７０による駆動により、シャッタースキャンが行われ、その後、読み出しスキャンが行われるが、第１変換利得モード読み出し（ＨＣＧ）と第２変換利得モード読み出し（ＬＣＧ）は、読み出しスキャン期間に行われる。

以下、固体撮像装置１０の各部の構成および機能の概要を説明した後、埋め込み型ダイオード（ＰＰＤ）部の構成、並びに、容量可変部の構成、それに関連した読み出し処理等について詳述する。

（画素部２０および画素ＰＸＬの構成）
画素部２０は、フォトダイオード（光電変換素子）と画素内アンプとを含む複数の画素がＮ行×Ｍ列の２次元の行列状（マトリクス状）に配列されている。

図２は、本実施形態に係る画素の一例を示す回路図である。

この画素ＰＸＬは、たとえば光電変換部（光電変換素子）であるフォトダイオード（ＰＤ）を有する。
このフォトダイオードＰＤに対して、電荷転送ゲート部（転送素子）としての転送トランジスタＴＧ−Ｔｒ、リセット素子としてのリセットトランジスタＲＳＴ−Ｔｒ、ソースフォロワ素子としてのソースフォロワトランジスタＳＦ−Ｔｒ、および選択素子としての選択トランジスタＳＥＬ−Ｔｒをそれぞれ一つずつ有する。

そして、画素ＰＸＬは、フローティングディフュージョンＦＤ（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ；浮遊拡散層）に接続され、容量変更信号ＣＳに応じてフローティングディフュージョンＦＤの容量を変更可能な容量可変部８０を有している。

フォトダイオードＰＤは、入射光量に応じた量の信号電荷（ここでは電子）を発生し、蓄積する。
以下、信号電荷は電子であり、各トランジスタがｎ型トランジスタである場合について説明するが、信号電荷がホールであったり、各トランジスタがｐ型トランジスタであっても構わない。
また、本実施形態は、複数のフォトダイオード間で、各トランジスタを共有している場合や、選択トランジスタを有していない３トランジスタ（３Ｔｒ）画素を採用している場合にも有効である。

各画素ＰＸＬにおいて、フォトダイオード（ＰＤ）としては、埋め込み型フォトダイオード（ＰＰＤ）が用いられる。
フォトダイオード（ＰＤ）を形成する基板表面にはダングリングボンドなどの欠陥による表面準位が存在するため、熱エネルギーによって多くの電荷（暗電流）が発生し、正しい信号が読み出せなくなってしまう。
埋め込み型フォトダイオード（ＰＰＤ）では、フォトダイオード（ＰＤ）の電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減することが可能となる。

ただし、サイズが比較的大きく、縦横アスペクト比が比較的大きい、たとえば３μｍ□程度の画素の場合は、蓄積電荷は主としてフォトダイオード（ＰＤ）部（光電変換部）の表面に近い場所での、垂直方向（基板の法線方向：基板の深さ方向）のｐｎ接合容量（ジャンクション容量）に限られており、効率よく蓄積容量を増やすことは困難である。

そこで、本第１の実施形態の固体撮像装置１０は、埋め込み型フォトダイオード（ＰＰＤ）の光電変換部において、蓄積容量を増大させるために、基板の法線に直交する方向（水平方向）のｐｎ接合部（ジャンクション部）が画素内に複数存在するように、光電変換層（たとえばｎ層）を区分けして複数のサブ領域が設けられている。
ただし、光電変換層を単純に複数、たとえば二つに分けた場合においては、転送ゲートが複数になってしまうため、電荷電圧変換部の容量が増えてしまい、変換効率が劣化し、結果としてノイズ特性が劣化する。
そのため、本第１の実施形態の固体撮像装置１０では、サブ領域に蓄積された電荷を、一つの電荷転送ゲート部である転送トランジスタＴＧ−Ｔｒにより、読み出し可能な構成が採用されている。
これにより、本第１の実施形態の固体撮像装置１０は、蓄積容量をふやしつつノイズ低減、高感度化が可能となり、光学的特性を損なうことなくダイナミックレンジの拡大を図ることが可能となっている。

（埋め込み型フォトダイオード（ＰＰＤ）の具体的な構成例）
図３は、本発明の第１の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の電荷転送ゲート部を除く主要部の構成例を示す簡略断面図である。
図４は、本発明の第１の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の電荷転送ゲート部を含む主要部の構成例を示す簡略断面図である。
図５は、本発明の第１の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の電荷転送ゲート部を含む主要部のレイアウト例を模式的に示す図である。
なお、ここでは、埋め込み型フォトダイオード（ＰＰＤ）を符号２００で表す。

図３の埋め込み型フォトダイオード（ＰＰＤ）２００は、光Ｌが照射される第１基板面２１１側（たとえば裏面側）と第１基板面２１１側と対向する側の第２基板面２１２側（前面側）とを有する半導体基板（以下、単に基板という）２１０を有する。
埋め込み型フォトダイオード２００は、基板２１０に対して埋め込むように形成された第１導電型（本実施形態においてはｎ型）半導体層（ｎ層）２２１を含み、受光した光の光電変換機能および電荷蓄積機能を有する光電変換部２２０と、光電変換部２２０のｎ層（第１導電型半導体層）２２１の側部に形成された第２導電型（本実施形態においてはｐ型）分離層２３０と、光電変換部２２０に蓄積された電荷を転送可能な一つの電荷転送ゲート部２４０（図４、図５参照）と、を有している。

図３および図４の光電変換部２２０においては、ｎ層（第１導電型半導体層）２２１が、基板２１０の法線方向（図中の直交座標系のＺ方向）に２層構造を持つように構成されている。
本例では、第１基板面２１１側にｎ−−層２２１１が形成され、このｎ−−層２２１１の上層側（第２基板面２１２側）にｎ−層２２１２が形成されている。
この構成は一例であり、単層構造であってもよく、また、３層以上の積層構造であってもよい。

そして、本第１の実施形態の光電変換部２２０は、ｎ層（第１導電型半導体層）２２１において、基板の法線に直交する方向（図中の直交座標系のＸ方向）に少なくとも一つの（本例では２）のサブ領域ＳＢＡ１，ＳＢＡ２を形成し、かつ、ｎ層（第１導電型半導体層）２２１と接合容量成分を持つ少なくとも一つ（本例では１）のｐ層（第２導電型半導体層、本例ではｐ−層）２２２を含んで構成されている。

本第１の実施形態の光電変換部２２０において、ｐ−層２２２は、基板２１０の法線に直交する方向Ｘに所定幅ＷＰを有し、基板の法線方向Ｚに、ｎ層（第１導電型半導体層）２２１の第２基板面２１２側の表面から第１基板面２１１側の表面に至らない深さＤＰ１を有する。

本第１の実施形態の光電変換部２２０において、ｎ層（第１導電型半導体層）２２１およびｐ型分離層２３０の第１基板面２１１側の表面に第２のｐ層（第２導電型半導体層、本例ではｐ＋層）２２３が形成されている。

本第１の実施形態の光電変換部２２０において、ｎ層（第１導電型半導体層）２２１およびｐ−層２２２の第２基板面２１２側の表面に第２のｎ層（第１導電型半導体層）２２４が形成されている。

本第１の実施形態の光電変換部２２０において、第２のｎ層（第１導電型半導体層）２２４およびｐ型分離層２３０の第２基板面２１２側の表面に第３のｐ層（第２導電型半導体層、本例ではｐ＋層）２２５が形成されている。

一つの電荷転送ゲート部２４０は、転送トランジスタＴＧ−Ｔｒにより構成される。
図４の電荷転送ゲート部２４０は、光電変換部２２０のサブ領域ＳＢＡ１，ＳＢＡ２等に形成される蓄積容量に蓄積された電荷が転送されるフローティングディフュージョンＦＤを形成する第３のｎ層（第１導電型半導体層、本例ではｎ＋層）２４１と、光電変換部２２０の積層された第２のｎ層（第１導電型半導体層）２２４および第３のｐ＋層（第２導電型半導体層）２２５の一方の端部と第３のｎ＋層（第１導電型半導体層）２４１との間に形成された第４のｐ層（第２導電型半導体層）２４２と、少なくとも第４のｐ層２４２上に絶２４３縁膜を介して形成されたゲート電極（ＧＴ）２４４と、を含んで構成されている。

この一つの電荷転送ゲート部２４０は、光電変換部２２０のサブ領域ＳＢＡ１，ＳＢＡ２に蓄積された電荷を転送可能に構成されている。

電荷転送ゲート部２４０を構成する転送トランジスタＴＧ−Ｔｒは、埋め込み型フォトダイオード（ＰＰＤ）２２０とフローティングディフュージョンＦＤの間に接続され、制御信号ＴＧを通じて制御される。
転送トランジスタＴＧ−Ｔｒは、制御信号ＴＧがハイレベル（Ｈ）の期間に選択されて導通状態となり、フォトダイオードＰＤで光電変換され蓄積された電荷（電子）をフローティングディフュージョンＦＤに転送する。

このように、本第１の実施形態の固体撮像装置１０は、埋め込み型ダイオード（ＰＰＤ）の光電変換部２２０において、基板２１０の法線に直交する方向Ｘに２つのサブ領域ＳＢＡ１，ＳＢＡ２を形成し、基板の法線に直交する方向（縦方向）Ｘのｐｎ接合部（ジャンクション部）を増加させて画素内に複数設けて、蓄積された電荷を、一つの電荷転送部により、読み出し可能な構成とすることにより、蓄積容量をふやしつつノイズ低減、高感度化が可能となり、光学的特性を損なうことなくダイナミックレンジの拡大を図ることが可能となっている。

ここで、本第１の実施形態の光電変換部２２０のｎ層（第１導電型半導体層）２２１において、基板の法線に直交する方向Ｘにサブ領域ＳＢＡ１，ＳＢＡ２を形成し、かつ、ｎ層（第１導電型半導体層）２２１と接合容量成分を持つｐ−層（第２導電型半導体層）２２２を設けることにより、蓄積容量が増える理由について考察する。

図６（Ａ）および（Ｂ）は、本第１の実施形態の光電変換部２２０のｎ層（第１導電型半導体層）２２１においてｐ−層（第２導電型半導体層）２２２を設けることにより、蓄積容量が増える理由について説明するための図である。
図６（Ａ）は画素ピッチが狭い埋め込み型ダイオード（ＰＰＤ）の光電変換部２２０の構造を簡略化して示し、図６（Ｂ）は画素ピッチが広い狭い埋め込み型ダイオード（ＰＰＤ）の光電変換部２２０の構造を簡略化して示している。

ｎ層（第１導電型半導体層）２２１においてｐ−層（第２導電型半導体層）２２２を設けることにより、蓄積容量が増える理由について述べる。

一般に、フォトダイオードのｎ領域（ｎ層）は完全空乏化している必要がある。
空乏化ポテンシャル（電圧）φ「Ｖ」が完全電荷転送のために十分に低くある必要がある。
最大空乏化ポテンシャルは電荷転送ゲート部２４０の近傍である必要がある。
蓄積容量を最大化するために、空間電荷密度の上記条件を満たしたうえでｎ領域（ｎ層）の濃度を最大化する必要がある。
ただし、ｎ層２２１の不純物量を増やすとＰＤポテンシャルが深くなり、読み出し電圧が上昇してしまうため、ｎ層２２１の濃度を濃くすることには限度ある。

一般に、ｐ＋ｎ接合モデルにおいて、以下のモデルが成り立つ。

このモデルにより、以下のことが導出できる。
図６（Ａ）に示すように、狭い画素ピッチでは、基板２１０の法線に直交する方向Ｘの空乏層距離Ｗｄが短いので、ドナー濃度Ｎｄが同じ場合、空乏化電圧Ｖappがより低い。
図６（Ｂ）に示すように、画素ピッチが広くなると、空乏化電圧Ｖappが上昇し、低電圧での読み出し、空乏化が難しくなる。ドーパント濃度を下げると飽和電荷で低下する。

そこで、光電変換部２２０のｎ層（第１導電型半導体層）２２１において、ｐ−層（第２導電型半導体層）２２２を設けることにより、基板の法線に直交する方向Ｘに、画素ピッチより短い空乏層距離Ｗｄを持つサブ領域ＳＢＡ１，ＳＢＡ２を形成することで、空乏化電圧Ｖappがより低いサブ領域ＳＢＡ１，ＳＢＡ２において蓄積容量を増やすことが可能となり、同一読み出し電圧時の飽和出力が向上する。

ここで、図３および図４に示す本第１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００おけるｐｎ接合容量に応じた蓄積容量等について考察する。

図７（Ａ）および（Ｂ）は、本第１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００おけるｐｎ接合容量について、比較例と比較して説明するための図である。
図７（Ａ）が、基板２１０の法線に直交する方向Ｘ（水平方向）に２つのサブ領域ＳＢＡ１，ＳＢＡ２を形成する本第１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００おけるｐｎ接合容量について示す図である。
図７（Ｂ）が、基板２１０の法線に直交する方向Ｘに２つのサブ領域ＳＢＡ１，ＳＢＡ２を形成しない比較例のｐｎ接合容量について示す図である。

図７（Ａ）および（Ｂ）においては、基板２１０の法線方向Ｚ（垂直方向）に設定した破線ａ−ａ‘上の接合容量Ｃ１、Ｃ３と、基板２１０の法線に直交する方向に設定した破線ｂ−ｂ’上の接合容量Ｃ２、Ｃ２‘を模式的に示している。

図７（Ａ）および（Ｂ）からわかるように、本第１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００のように、ｐ層（第２導電型半導体層、本例ではｐ−層）２２２により、基板２１０の法線に直交する方向Ｘに２つのサブ領域ＳＢＡ１，ＳＢＡ２を形成することより、サブ領域を形成しない比較例と比較して、基板２１０の法線に直交する方−−向Ｘおけるｐｎ接合部の数が２つから４つに増加し、これに伴い、ｐｎ接合容量Ｃ２‘の数も増えている。
このｐ−層２２２により基板２１０の法線に直交する方向Ｘに２つのサブ領域ＳＢＡ１，ＳＢＡ２を形成することよりＬＦＷＣ(Linear Full Well Capacity)がブーストされる。
このＬＦＷＣは、ｄφ^２／ｄｘ^２（φ：静電ポテンシャル、ｘ：ＰＰＤにおける空乏層における空間的な配位）として表される空間電荷密度を得るために、水平に変調されたｐ−ｎドーピングプロファイルによって得られる。

図８（Ａ）および（Ｂ）は、図７に示された破線によるカットラインａ−ａ‘およびｂ−ｂ’に沿った静電ポテンシャルプロファイルを示す図である。
図８（Ａ）がカットラインａ−ａ‘に沿った静電ポテンシャルプロファイルを示し、図８（Ｂ）がカットラインｂ−ｂ’に沿った静電ポテンシャルプロファイルを示している。
また、図８（Ａ）および（Ｂ）には、ｐｎ接合の概略図、ｐｎ接合付近の推定空間電荷密度および容量成分も示されている。
また、破線で示す曲線ＣＳは比較例の特性を示している。

図８から、ｎドーパントの増加と垂直接合容量の結果として、本第１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００の構造における垂直方向（基板２１０の法線方向Ｚ）と水平方向（基板２１０の法線に直交する方向Ｘ）の両方向に対する有意な空間電荷増強を視覚化することができる。
換言すれば、本第１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００によれば、図８（Ａ）に示すように、ｐ−層２２２により、ｎ層２２１の濃度を最適化しつつ、表層部のポテンシャルを最適化できる。
また、図８（Ｂ）に示すように、ｐ−層２２２により容量成分を付加することができる。

上述した潜在的な変調を確認するために、２つのサブ領域が異なるサイズ（１．１μｍおよび１．４μｍ）の埋め込み型フォトダイオード（ＰＰＤ）を使用して、２Ｄデバイス／プロセスシミュレーションを実施した。
図９（Ａ）および（Ｂ）は、２つのサブ領域が異なるサイズ（１．１μｍおよび１．４μｍ）の埋め込み型フォトダイオード（ＰＰＤ）を使用して、２Ｄデバイス／プロセスシミュレーションを実施した結果を示す図である。
図９（Ａ）がシミュレーションによる静電ポテンシャルプロファイルを示し、図９（Ｂ）がドーピングプロファイルモデルを示している。なお、ここでは、ｐ−層２２２の深さは、ｐ＋層２２３に達する深さを有するデバイスをモデルに適用した。

このシミュレーションは、電荷移動を困難にする読み出し電圧Ｖｐｉｎおよび潜在的なプロファイルシフトの両方を抑制するために、より大きな画素内に、本第１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００のように、ｐ層（第２導電型半導体層、本例ではｐ−層）２２２により、基板２１０の法線に直交する方向Ｘに２つのサブ領域ＳＢＡ１，ＳＢＡ２を形成することが必要であることを示唆している。
シミュレーションによると、空乏化電圧の上昇とピークポテンシャルがより深い方向にシフトすることが確認された。
すなわち、画素サイズが大きくなると、ポテンシャルピークが深くなる方向で転送特性を維持して、かつ表面ｎ層を濃くして、容量を維持することが困難であるが、本第１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００のように、ｐ−層（第２導電型半導体層）２２２により、ｎ層２２１において基板２１０の法線に直交する方向Ｘに２つのサブ領域ＳＢＡ１，ＳＢＡ２を形成することにより、特性を維持することが可能となる。

図１０（Ａ）および（Ｂ）は、本第１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００におけるｎ層２２１の画素に加えるバイアス電圧に応じた空乏化の様子を、比較例と比較して説明するための図である。
図１０（Ａ）が、基板２１０の法線に直交する方向Ｘ（水平方向）に２つのサブ領域ＳＢＡ１，ＳＢＡ２を形成する本第１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００におけるｎ層２２１の画素に加えるバイアス電圧に応じた空乏化の様子を示す図である。
図１０（Ｂ）が、基板２１０の法線に直交する方向Ｘに２つのサブ領域ＳＢＡ１，ＳＢＡ２を形成しない比較例のｎ層２２１の画素に加えるバイアス電圧に応じた空乏化の様子を示す図である。
図１１は、本第１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００におけるｎ層２２１の画素に加えるバイアス電圧に応じた空乏化の様子を、比較例と比較して表として示す図である。

図１０（Ａ）および（Ｂ）、並びに図１１からわかるように、本第１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００のように、ｐ層（第２導電型半導体層、本例ではｐ−層）２２２により、基板２１０の法線に直交する方向Ｘに２つのサブ領域ＳＢＡ１，ＳＢＡ２を形成することより、サブ領域を形成しない比較例と比較して、低いバイアス電圧であっても、完全空乏化を実現することができる。
これに対して、比較例では、バイアス電圧が低、中、高のいずれのレベルであっても部分空乏化しか実現できず、完全空乏化は困難である。

図１２は、本第１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００における画素性能特性について、比較例と比較して表として示す図である。
図１２からわかるように、本第１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００は、ＬＦＷＣの性能、応答性およびダークノイズに関して、比較例と比較して、良好な特性を有している。特に、ＬＦＷＣの性能に関しては、本第１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００が比較例より格段に優れている。

図１３は、本第１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００におけるスペクトル応答特性を示す図である。
図１４は、本第１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００における角度応答特性を示す図である。

図１３および図１４に示すように、埋め込み型フォトダイオード（ＰＰＤ）２００におけるｐ層２２２の形成にもかかわらず、量子効率や角度応答の均一性などの重要な光学性能の低下は見られなかった。
図１３のスペクトル応答では波長５２０ｎｍで７７％のピーク量子効率が得られる。
図１４は、ベイヤー配列における緑色画素の角度応答を示しており、水平方向と垂直方向の両方の角度応答は有意差はなく、両者ともに良好である。

このように、本第１の実施形態の固体撮像装置１０は、埋め込み型ダイオード（ＰＰＤ）２００の光電変換部２２０において、基板２１０の法線に直交する方向Ｘに２つのサブ領域ＳＢＡ１，ＳＢＡ２を形成し、基板の法線に直交する方向（縦方向）Ｘのｐｎ接合部（ジャンクション部）を増加させて画素内に複数設けて、蓄積された電荷を、一つの電荷転送部により、読み出し可能な構成とすることにより、蓄積容量をふやしつつノイズ低減、高感度化が可能となり、光学的特性を損なうことなくダイナミックレンジの拡大を図ることが可能となっている。

以上、本第１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００における構造、特性、効果について詳述した。
ここで、図２の画素の説明に戻る。

リセットトランジスタＲＳＴ−Ｔｒは、電源線ＶＲｓｔとフローティングディフュージョンＦＤの間に接続され、制御信号ＲＳＴを通じて制御される。
なお、リセットトランジスタＲＳＴ−Ｔｒは、電源線ＶＤＤとフローティングディフュージョンＦＤの間に接続され、制御信号ＲＳＴを通じて制御されるように構成してもよい。
リセットトランジスタＲＳＴ−Ｔｒは、制御信号ＲＳＴがＨレベルの期間に選択されて導通状態となり、フローティングディフュージョンＦＤを電源線ＶＲｓｔ（またはＶＤＤ）の電位にリセットする。

なお、本第１の実施形態においては、後述するように、容量可変部８０として用いられる第１ビンニングトランジスタ（８１ｎ，８１ｎ＋１）がリセット素子としての機能を併せ持つように構成することも可能である。
そして、第１ビンニングトランジスタ（８１ｎ，８１ｎ＋１）を介して接続される複数（本例では２）の画素の全画素で、リセット期間ＰＲにフローティングディフュージョンＦＤの電荷を排出する第１ビンニングトランジスタ（８１ｎ＋１）によるリセット素子を共有している構成を採用することも可能である。

ソースフォロワトランジスタＳＦ−Ｔｒと選択トランジスタＳＥＬ−Ｔｒは、電源線ＶＤＤと垂直信号線ＬＳＧＮの間に直列に接続されている。
ソースフォロワトランジスタＳＦ−ＴｒのゲートにはフローティングディフュージョンＦＤが接続され、選択トランジスタＳＥＬ−Ｔｒは制御信号ＳＥＬを通じて制御される。
選択トランジスタＳＥＬ−Ｔｒは、制御信号ＳＥＬがＨレベルの期間に選択されて導通状態となる。これにより、ソースフォロワトランジスタＳＦ−ＴｒはフローティングディフュージョンＦＤの電荷を電荷量（電位）に応じた利得をもって電圧信号に変換した列出力の読み出し信号ＶＳＬを垂直信号線ＬＳＧＮに出力する。
これらの動作は、たとえば転送トランジスタＴＧ−Ｔｒ、リセットトランジスタＲＳＴ−Ｔｒ、および選択トランジスタＳＥＬ−Ｔｒの各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。

画素部２０には、画素ＰＸＬがＮ行×Ｍ列配置されているので、各制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＧはそれぞれＮ本、垂直信号線ＬＳＧＮはＭ本ある。
図１においては、各制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＧを１本の行走査制御線として表している。

垂直走査回路３０は、タイミング制御回路６０の制御に応じてシャッター行および読み出し行において行走査制御線を通して画素の駆動を行う。
また、垂直走査回路３０は、アドレス信号に従い、信号の読み出しを行うリード行と、フォトダイオードＰＤに蓄積された電荷をリセットするシャッター行の行アドレスの行選択信号を出力する。

上述したように、通常の画素読み出し動作においては、読み出し部７０の垂直走査回路３０による駆動により、シャッタースキャンが行われ、その後、読み出しスキャンが行われる。

図１５は、本実施形態における通常の画素読み出し動作時のシャッタースキャンおよび読み出しスキャンの動作タイミングを示す図である。

選択トランジスタＳＥＬ−Ｔｒのオン（導通）、オフ（非導通）を制御する制御信号ＳＥＬは、シャッタースキャン期間ＰＳＨＴにはＬレベルに設定されて選択トランジスタＳＥＬ−Ｔｒが非導通状態に保持され、読み出しスキャン期間ＰＲＤＯにはＨレベルに設定されて選択トランジスタＳＥＬ−Ｔｒが導通状態に保持される。
そして、シャッタースキャン期間ＰＳＨＴには、制御信号ＲＳＴがＨレベルの期間に所定期間制御信号ＴＧがＨレベルに設定されて、リセットトランジスタＲＳＴ−Ｔｒおよび転送トランジスタＴＧ−Ｔｒを通じてフォトダイオードＰＤおよびフローティングディフュージョンＦＤがリセットされる。

読み出しスキャン期間ＰＲＤＯには、制御信号ＲＳＴがＨレベルに設定されてリセットトランジスタＲＳＴ−Ｔｒを通じてフローティングディフュージョンＦＤがリセットされ、このリセット期間ＰＲ後の読み出し期間ＰＲＤ１にリセット状態の信号が読み出される。
読み出し期間ＰＲＤ１後に、所定期間、制御信号ＴＧがＨレベルに設定されて転送トランジスタＴＧ−Ｔｒを通じてフローティングディフュージョンＦＤにフォトダイオードＰＤの蓄積電荷が転送され、この転送期間ＰＴ後の読み出し期間ＰＲＤ２に蓄積された電子（電荷）に応じた信号が読み出される。

なお、本第１の実施形態の通常の画素読み出し動作において、蓄積期間（露光期間）ＥＸＰは、一例として図１５に示すように、シャッタースキャン期間ＰＳＨＴでフォトダイオードＰＤおよびフローティングディフュージョンＦＤをリセットして制御信号ＴＧをＬレベルに切り替えてから、読み出しスキャン期間ＰＲＤＯの転送期間ＰＴを終了するために制御信号ＴＧをＬレベルに切り替えるまでの期間である。

読み出し回路４０は、画素部２０の各列出力に対応して配置された複数の列信号処理回路（図示せず）を含み、複数の列信号処理回路で列並列処理が可能に構成されてもよい。

読み出し回路４０は、相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）回路やＡＤＣ（アナログデジタルコンバータ；ＡＤ変換器）、アンプ（ＡＭＰ，増幅器）、サンプルホールド（Ｓ／Ｈ）回路等を含んで構成可能である。

このように、読み出し回路４０は、たとえば図１６（Ａ）に示すように、画素部２０の各列出力の読み出し信号ＶＳＬをデジタル信号に変換するＡＤＣ４１を含んで構成されてもよい。
あるいは、読み出し回路４０は、たとえば図１６（Ｂ）に示すように、画素部２０の各列出力の読み出し信号ＶＳＬを増幅するアンプ（ＡＭＰ）４２が配置されてもよい。
また、読み出し回路４０は、たとえば図１６（Ｃ）に示すように、画素部２０の各列出力の読み出し信号ＶＳＬをサンプル、ホールドするサンプルホールド（Ｓ／Ｈ）回路４３が配置されてもよい。

水平走査回路５０は、読み出し回路４０のＡＤＣ等の複数の列信号処理回路で処理された信号を走査して水平方向に転送し、図示しない信号処理回路に出力する。

タイミング制御回路６０は、画素部２０、垂直走査回路３０、読み出し回路４０、水平走査回路５０等の信号処理に必要なタイミング信号を生成する。

以上、固体撮像装置１０の各部の構成および機能の概要について説明した。
次に、本第１の実施形態に係る容量可変部８０の構成、それに関連した読み出し処理等について詳述する。

本第１の実施形態においては、容量可変部８０が、ビンニングスイッチ（ビンニングトランジスタ）を適用して構成される。

図１７は、本発明の第１の実施形態に係る画素部および容量可変部の構成例を示す図である。

本第１の実施形態においては、容量可変部８０は、キャパシタではなく、列方向に隣接する２つの画素ＰＣＸＬｎ，ＰＸＬｎ＋１のフローティングディフュージョンＦＤ間に形成される配線ＷＲに接続（配置）された第１ビンニングスイッチ８１ｎ、および画素ＰＸＬｎ＋１のフローティングディフュージョンＦＤと電源線ＶＤＤとの間に接続された第１ビンニングスイッチ８１ｎ＋１により構成されている。
本第１の実施形態では、容量変更信号ＢＩＮｎ，ＢＩＮｎ＋１により第１ビンニングスイッチ８１ｎ，８１ｎ＋１をオン、オフすることにより、接続するフローティングディフュージョンＦＤ数を１または複数に切り替えて、読み出し対象画素のフローティングディフュージョンＦＤの容量を変更し、読み出される画素ＰＸＬｎまたはＰＸＬｎ＋１のフローティングディフュージョンＦＤの変換利得を切り替える。

本第１の実施形態において、第１ビンニングスイッチ８１（・・，ｎ−１，ｎ，ｎ＋１，・・）はたとえばｎチャネルのＭＯＳ（ＮＭＯＳ）トランジスタにより形成されている。
以下の説明では、ビンニングスイッチをビンニングトランジスタと呼ぶ場合もある。

本第１の実施形態においては、１列全画素・・ＰＸＬｎ−１，ＰＸＬｎ，ＰＸＬｎ＋１・・でリセット素子が共有され、たとえば１列の一端側の画素ＰＸＬ０（図１２には図示せず）のフローティングディフュージョンＦＤと１列の他端側の画素ＰＸＬＮ−１に近接して形成される電源線ＶＤＤ（図１７には図示せず）間が、配線ＷＲに各画素に対応しつつ縦続接続するように形成される第１ビンニングトランジスタ（スイッチ）・・８１ｎ−１，８１ｎ、８１ｎ＋１・・を介して接続され、第１ビンニングスイッチ間の配線ＷＲ上のノード・・ＮＤｎ−１，ＮＤｎ，ＮＤｎ＋１・・と対応する画素・・ＰＸＬｎ−１，ＰＸＬｎ，ＰＸＬｎ＋１・・のフローティングディフュージョンＦＤが接続されている。
第１の実施形態では、最も他端側となる図示しない第１ビンニングトランジスタ（スイッチ）８１Ｎ−１が共有のリセット素子として機能する。

このような構成により、本第１の実施形態によれば、フローティングディフュージョンＦＤの接続数を柔軟に切り替えることが可能であり、ダイナミックレンジの拡張性に優れる。また、画素内のトランジスタ数が少ないため、ＰＤ開口率を高く、光電変換感度や飽和電子数を高めることができる。

また、上述したように、各画素ＰＸＬの埋め込み型フォトダイオード（ＰＰＤ）２００の光電変換部２２０において、蓄積容量を増大させるために、基板の法線に直交する方向（縦方向）のｐｎ接合部（ジャンクション部）が画素内に複数存在するように、光電変換層であるｎ層２２１をｐ−層２２２により区分けして複数のサブ領域ＳＢＡ１，ＳＢＡ２が設けられている。
このように、各画素ＰＸＬの埋め込み型フォトダイオード（ＰＰＤ）２００は、ｐ層（第２導電型半導体層、本例ではｐ−層）２２２により、基板２１０の法線に直交する方向Ｘに２つのサブ領域ＳＢＡ１，ＳＢＡ２を形成することより、低いバイアス電圧であっても、完全空乏化を実現することができる。
そして、本第１の実施形態の固体撮像装置１０では、サブ領域に蓄積された電荷を、一つの電荷転送部である転送トランジスタＴＧ−Ｔｒにより、読み出し可能となっている。 これにより、蓄積容量をふやしつつノイズ低減、高感度化がとなり、光学的特性を損なうことなくダイナミックレンジの拡大を図ることが可能となっている。

次に、本第１の実施形態に係る容量可変部にビンニングスイッチ（ビンニングトランジスタ）を適用した場合の広ダイナミックレンジを実現する動作について図１８に関連付けて説明する。

図１８は、本第１の実施形態に係る容量可変部にビンニングスイッチ（ビンニングトランジスタ）を適用した場合の広ダイナミックレンジを実現する動作を説明するためのタイミングチャートである。

本第１の実施形態においては、読み出し画素の列方向に両端の画素に対応する容量変更信号をＬレベルにすることにより、非リセット状態にする。
たとえば、読み出し画素ＰＸＬｎの列方向に両端の画素ＰＸＬｎ−１，ＰＸＬｎ＋１に対応する容量変更信号ＢＩＮｎ−１，ＢＩＮｎ＋１をＬレベルにすることにより、非リセット状態にする。
またたとえば、読み出し画素ＰＸＬｎ＋１の列方向に両端の画素ＰＸＬｎ，ＰＸＬｎ＋２（図示せず）に対応する容量変更信号ＢＩＮｎ，ＢＩＮｎ＋２（図示せず）をＬレベルにすることにより、非リセット状態にする。

ただし、これは一例であって、接続するフローティングディフュージョンの数を多くする場合には、真に隣接する画素に対応する容量変更信号ＢＩＮをＬレベルにせず、その接続態様に応じて複数（２またはそれ以上）行離れた画素に対応する容量変更信号ＢＩＮをＬレベルにすることにより、非リセット状態にする。

読み出しスキャン期間ＰＲＤＯにおいては、図１８に示すように、画素アレイの中のある一行、たとえば第ｎ行を選択するために、その選択された行の各画素ＰＸＬｎに接続された制御信号ＳＥＬがＨレベルに設定されて画素ＰＸＬｎの選択トランジスタＳＥＬ−Ｔｒが導通状態となる。
この選択状態において、リセット期間ＰＲ１１に全ての第１ビンニングトランジスタ８１ｎ−１，８１ｎ，８１ｎ＋１が、容量変更信号ＢＩＮｎ−１，ＢＩＮｎ，ＢＩＮｎ＋１がリセット信号としてＨレベルの期間に選択されて導通状態となり、各フローティングディフュージョンＦＤが電源線ＶＤＤの電位にリセットされる。
このリセット期間ＰＲ１１が経過した後、容量変更信号ＢＩＮｎ−１，ＢＩＮｎ＋１がＬレベルに切り替えられ、第１ビンニングトランジスタ８１ｎ−１，８１ｎ＋１が非導通状態に切り替えられる。
一方、容量変更信号ＢＩＮｎはＨレベルのままに保持されて、第１ビンニングトランジスタ８１ｎが導通状態に保持される。
第１ビンニングトランジスタ８１ｎ−１，８１ｎ＋１が非導通状態に切り替えられ、第１ビンニングトランジスタ８１ｎが導通状態に保持されることによりリセット期間ＰＲ１１が終了し、画素ＰＸＬｎのフローティングディフュージョンＦＤの容量（電荷量）が第１容量から第２容量に増加するように変更される。
そして、転送期間ＰＴ１１が開始されるまでの期間が、リセット状態時の画素信号を読み出す第１読み出し期間ＰＲＤ１１となる。

第１読み出し期間ＰＲＤ１１が開始された後の時刻ｔ１に、容量変更信号ＢＩＮｎがＨレベルに保持された状態で、読み出し部７０により、フローティングディフュージョンＦＤの容量（電荷量）が第２容量に変更された低変換利得（第２変換利得）で画素信号の読み出しを行う第１の低変換利得モード読み出しＬＣＧ１１が行われる。
このとき、各画素ＰＸＬｎにおいては、ソースフォロワトランジスタＳＦ−Ｔｒにより、フローティングディフュージョンＦＤの電荷が電荷量（電位）に応じた利得をもって電圧信号に変換され、列出力の読み出し信号ＶＳＬ（ＬＣＧ１１）として垂直信号線ＬＳＧＮに出力され、読み出し回路４０に供給されて、たとえば保持される。

第１読み出し期間ＰＲＤ１１において、時刻ｔ１に第１の低変換利得モード読み出しＬＣＧ１１が行われた後、容量変更信号ＢＩＮｎがＬ（ローレベル）に切り替えられて、フローティングディフュージョンＦＤの容量（電荷量）が第２容量から第１容量に減少するように変更される。
そして、時刻ｔ２に、読み出し部７０により、フローティングディフュージョンＦＤの容量（電荷量）が変更された高変換利得（第１変換利得）で画素信号の読み出しを行う第１の高変換利得モード読み出しＨＣＧ１１が行われる。
このとき、各画素ＰＸＬｎにおいては、ソースフォロワトランジスタＳＦ−Ｔｒにより、フローティングディフュージョンＦＤの電荷が電荷量（電位）に応じた利得をもって電圧信号に変換され、列出力の読み出し信号ＶＳＬ（ＨＣＧ１１）として垂直信号線ＬＳＧＮに出力され、読み出し回路４０に供給されて、たとえば保持される。

ここで、第１読み出し期間ＰＲＤ１１が終了し、第１転送期間ＰＴ１１となる。なお、このとき、容量変更信号ＢＩＮｎは、第１転送期間ＰＴ１１が経過した後の略次の第２転送期間ＰＴ１２が開始される直前までの所定期間Ｌレベルのままに保持される。
第１転送期間ＰＴ１１に転送トランジスタＴＧ−Ｔｒが、制御信号ＴＧがＨレベルの期間に選択されて導通状態となり、フォトダイオードＰＤで光電変換され蓄積された電荷（電子）がフローティングディフュージョンＦＤに転送される。
この第１転送期間ＰＴ１１が経過した後（転送トランジスタＴＧ−Ｔｒが非導通状態）、フォトダイオードＰＤが光電変換して蓄積した電荷に応じた画素信号を読み出す第２読み出し期間ＰＲＤ１２となる。

第２読み出し期間ＰＲＤ１２が開始された後の時刻ｔ３に、容量変更信号ＢＩＮｎがＬレベルに設定された状態で、読み出し部７０により、フローティングディフュージョンＦＤの容量（電荷量）が第１容量に設定された高変換利得（第１変換利得）で画素信号の読み出しを行う第２の高変換利得モード読み出しＨＣＧ１２が行われる。
このとき、各画素ＰＸＬｎにおいては、ソースフォロワトランジスタＳＦ−Ｔｒにより、フローティングディフュージョンＦＤの電荷が電荷量（電位）に応じた利得をもって電圧信号に変換され、列出力の読み出し信号ＶＳＬ（ＨＣＧ１２）として垂直信号線ＬＳＧＮに出力され、読み出し回路４０に供給されて、たとえば保持される。

第２読み出し期間ＰＲＤ１２において、時刻ｔ３に第２の高変換利得モード読み出しＨＣＧ１２が行われた後、容量変更信号ＢＩＮｎがＨレベルに切り替えられて、フローティングディフュージョンＦＤの容量（電荷量）が第１容量から第２容量に増加するように変更される。
この容量変更と略並行して、第２転送期間ＰＴ１２となる。なお、このとき、容量変更信号ＢＩＮｎは、第２転送期間ＰＴ１２が経過した後もＨレベルのままに保持される。
第２転送期間ＰＴ１２に転送トランジスタＴＧ−Ｔｒが、制御信号ＴＧがハイレベル（Ｈ）の期間に選択されて導通状態となり、フォトダイオードＰＤで光電変換され蓄積された電荷（電子）がフローティングディフュージョンＦＤに転送される。
この第２転送期間ＰＴ１２が経過した後（転送トランジスタＴＧ−Ｔｒが非導通状態）、フォトダイオードＰＤが光電変換して蓄積した電荷に応じた画素信号をさらに読み出す第３読み出し期間ＰＲＤ１３となる。

第３読み出し期間ＰＲＤ１３が開始された後の時刻ｔ４に、容量変更信号ＢＩＮｎがＨレベルに保持された状態で、読み出し部７０により、フローティングディフュージョンＦＤの容量（電荷量）が第２容量に設定された低変換利得（第２変換利得）で画素信号の読み出しを行う第２の低変換利得モード読み出しＬＣＧ１２が行われる。
このとき、各画素ＰＸＬｎにおいては、ソースフォロワトランジスタＳＦ−Ｔｒにより、フローティングディフュージョンＦＤの電荷が電荷量（電位）に応じた利得をもって電圧信号に変換され、列出力の読み出し信号ＶＳＬ（ＬＣＧ１２）として垂直信号線ＬＳＧＮに出力され、読み出し回路４０に供給されて、たとえば保持される。

そして、たとえば読み出し部７０の一部を構成する読み出し回路４０において、第２の高変換利得モード読み出しＨＣＧ１２の読み出し信号ＶＳＬ（ＨＣＧ１２）と第１の高変換利得モード読み出しＨＣＧ１１の読み出し信号ＶＳＬ（ＨＣＧ１１）との差分｛ＶＳＬ（ＨＣＧ１２）−ＶＳＬ（ＨＣＧ１１）｝がとられてＣＤＳ処理が行われる。
同様に、読み出し回路４０において、第２の低変換利得モード読み出しＬＣＧ１２の読み出し信号ＶＳＬ（ＬＣＧ１２）と第１の低変換利得モード読み出しＬＣＧ１１の読み出し信号ＶＳＬ（ＬＣＧ１１）との差分｛ＶＳＬ（ＬＣＧ１２）−ＶＳＬ（ＬＣＧ１１）｝がとられてＣＤＳ処理が行われる。

次に、図１８に示すように、画素アレイの中の第ｎ行の次の行、たとえば第ｎ＋１行を選択するために、第ｎ行に代えて、その選択された第ｎ＋１行の各画素ＰＸＬｎ＋１に接続された制御信号ＳＥＬがＨレベルに設定されて画素ＰＸＬｎの選択トランジスタＳＥＬ−Ｔｒが導通状態となる。
このとき、容量変更信号ＢＩＮｎは第ｎ行アクセス時のＨレベルのままに保持されている。
そして、この選択状態において、リセット期間ＰＲ１２に全ての第１ビンニングトランジスタ８１ｎ−１，８１ｎ，８１ｎ＋１が、容量変更信号ＢＩＮｎ−１，ＢＩＮｎ，ＢＩＮｎ＋１がリセット信号としてＨレベルの期間に選択されて導通状態となり、各フローティングディフュージョンＦＤが電源線ＶＤＤの電位にリセットされる。
このリセット期間ＰＲ１２が経過した後、容量変更信号ＢＩＮｎがＬレベルに切り替えられ、第１ビンニングトランジスタ８１ｎが非導通状態に切り替えられる。
一方、容量変更信号ＢＩＮｎ＋１，ＢＩＮｎ−１はＨレベルのままに保持されて、第１ビンニングトランジスタ８１ｎ＋１，８１ｎ−１が導通状態に保持される。
第１ビンニングトランジスタ８１ｎが非導通状態に切り替えられ、第１ビンニングトランジスタ８１ｎ＋１，８１ｎ−１が導通状態に保持されることによりリセット期間ＰＲ１２が終了し、画素ＰＸＬｎ＋１のフローティングディフュージョンＦＤの容量（電荷量）が第１容量から第２容量に増加するように変更される。
そして、転送期間ＰＴ１３が開始されるまでの期間が、リセット状態時の画素信号を読み出す第１読み出し期間ＰＲＤ１４となる。

第１読み出し期間ＰＲＤ１４が開始された後の時刻ｔ１に、容量変更信号ＢＩＮｎ＋１がＨレベルに保持された状態で、読み出し部７０により、フローティングディフュージョンＦＤの容量（電荷量）が第２容量に変更された低変換利得（第２変換利得）で画素信号の読み出しを行う第１の低変換利得モード読み出しＬＣＧ１３が行われる。
このとき、各画素ＰＸＬｎ＋１においては、ソースフォロワトランジスタＳＦ−Ｔｒにより、フローティングディフュージョンＦＤの電荷が電荷量（電位）に応じた利得をもって電圧信号に変換され、列出力の読み出し信号ＶＳＬ（ＬＣＧ１３）として垂直信号線ＬＳＧＮに出力され、読み出し回路４０に供給されて、たとえば保持される。

第１読み出し期間ＰＲＤ１４において、時刻ｔ１に第１の低変換利得モード読み出しＬＣＧ１３が行われた後、容量変更信号ＢＩＮｎ＋１がＬ（ローレベル）に切り替えられて、フローティングディフュージョンＦＤの容量（電荷量）が第２容量から第１容量に減少するように変更される。
そして、時刻ｔ２に、読み出し部７０により、フローティングディフュージョンＦＤの容量（電荷量）が変更された高変換利得（第１変換利得）で画素信号の読み出しを行う第１の高変換利得モード読み出しＨＣＧ１３が行われる。
このとき、各画素ＰＸＬｎ＋１においては、ソースフォロワトランジスタＳＦ−Ｔｒにより、フローティングディフュージョンＦＤの電荷が電荷量（電位）に応じた利得をもって電圧信号に変換され、列出力の読み出し信号ＶＳＬ（ＨＣＧ１３）として垂直信号線ＬＳＧＮに出力され、読み出し回路４０に供給されて、たとえば保持される。

ここで、第１読み出し期間ＰＲＤ１４が終了し、第１転送期間ＰＴ１３となる。なお、このとき、容量変更信号ＢＩＮｎ＋１は、第１転送期間ＰＴ１３が経過した後の略次の第２転送期間ＰＴ１４が開始される直前までの所定期間Ｌレベルのままに保持される。
第１転送期間ＰＴ１３に転送トランジスタＴＧ−Ｔｒが、制御信号ＴＧがＨレベルの期間に選択されて導通状態となり、フォトダイオードＰＤで光電変換され蓄積された電荷（電子）がフローティングディフュージョンＦＤに転送される。
この第１転送期間ＰＴ１３が経過した後（転送トランジスタＴＧ−Ｔｒが非導通状態）、フォトダイオードＰＤが光電変換して蓄積した電荷に応じた画素信号を読み出す第２読み出し期間ＰＲＤ１５となる。

第２読み出し期間ＰＲＤ１５が開始された後の時刻ｔ３に、容量変更信号ＢＩＮｎ＋１がＬレベルに設定された状態で、読み出し部７０により、フローティングディフュージョンＦＤの容量（電荷量）が第１容量に設定された高変換利得（第１変換利得）で画素信号の読み出しを行う第２の高変換利得モード読み出しＨＣＧ１４が行われる。
このとき、各画素ＰＸＬｎ＋１においては、ソースフォロワトランジスタＳＦ−Ｔｒにより、フローティングディフュージョンＦＤの電荷が電荷量（電位）に応じた利得をもって電圧信号に変換され、列出力の読み出し信号ＶＳＬ（ＨＣＧ１４）として垂直信号線ＬＳＧＮに出力され、読み出し回路４０に供給されて、たとえば保持される。

第２読み出し期間ＰＲＤ１５において、時刻ｔ３に第２の高変換利得モード読み出しＨＣＧ１４が行われた後、容量変更信号ＢＩＮｎ＋１がＨレベルに切り替えられて、フローティングディフュージョンＦＤの容量（電荷量）が第１容量から第２容量に増加ように変更される。
この容量変更と略並行して、第２転送期間ＰＴ１４となる。なお、このとき、容量変更信号ＢＩＮｎ＋１は、第２転送期間ＰＴ１４が経過した後もＨレベルのままに保持される。
第２転送期間ＰＴ１４に転送トランジスタＴＧ−Ｔｒが、制御信号ＴＧがＨレベルの期間に選択されて導通状態となり、フォトダイオードＰＤで光電変換され蓄積された電荷（電子）がフローティングディフュージョンＦＤに転送される。
この第２転送期間ＰＴ１４が経過した後（転送トランジスタＴＧ−Ｔｒが非導通状態）、フォトダイオードＰＤが光電変換して蓄積した電荷に応じた画素信号をさらに読み出す第３読み出し期間ＰＲＤ１６となる。

第３読み出し期間ＰＲＤ１６が開始された後の時刻ｔ４に、容量変更信号ＢＩＮｎ＋１がＨレベルに保持された状態で、読み出し部７０により、フローティングディフュージョンＦＤの容量（電荷量）が第２容量に設定された低変換利得（第２変換利得）で画素信号の読み出しを行う第２の低変換利得モード読み出しＬＣＧ１４が行われる。
このとき、各画素ＰＸＬｎにおいては、ソースフォロワトランジスタＳＦ−Ｔｒにより、フローティングディフュージョンＦＤの電荷が電荷量（電位）に応じた利得をもって電圧信号に変換され、列出力の読み出し信号ＶＳＬ（ＬＣＧ１４）として垂直信号線ＬＳＧＮに出力され、読み出し回路４０に供給されて、たとえば保持される。

そして、たとえば読み出し部７０の一部を構成する読み出し回路４０において、第２の高変換利得モード読み出しＨＣＧ１４の読み出し信号ＶＳＬ（ＨＣＧ１４）と第１の高変換利得モード読み出しＨＣＧ１３の読み出し信号ＶＳＬ（ＨＣＧ１３）との差分｛ＶＳＬ（ＨＣＧ１４）−ＶＳＬ（ＨＣＧ１３）｝がとられてＣＤＳ処理が行われる。
同様に、読み出し回路４０において、第２の低変換利得モード読み出しＬＣＧ１４の読み出し信号ＶＳＬ（ＬＣＧ１４）と第１の低変換利得モード読み出しＬＣＧ１３の読み出し信号ＶＳＬ（ＬＣＧ１３）との差分｛ＶＳＬ（ＬＣＧ１４）−ＶＳＬ（ＬＣＧ１３）｝がとられてＣＤＳ処理が行われる。

以上説明したように、本第１の実施形態の固体撮像装置１０では、埋め込み型フォトダイオード（ＰＰＤ）２００は、光Ｌが照射される第１基板面２１１側（たとえば裏面側）と第１基板面２１１側と対向する側の第２基板面２１２側（前面側）とを有する基板２１０と、基板２１０に対して埋め込むように形成された第１導電型のｎ層２２１を含み、受光した光の光電変換機能および電荷蓄積機能を有する光電変換部２２０と、光電変換部２２０の第１導電型半導体層であるｎ層２２１の側部に形成された第２導電型であるｐ型分離層２３０と、光電変換部２２０に蓄積された電荷を転送可能な一つの電荷転送ゲート部２４０と、を有している。
そして、本第１の実施形態の固体撮像装置１０は、埋め込み型フォトダイオード（ＰＰＤ）２００の光電変換部２２０において、蓄積容量を増大させるために、基板の法線に直交する方向（ＸまたはＹ方向）のｐｎ接合部（ジャンクション部）が画素内に複数存在するように、光電変換層であるｎ層２２１をｐ−層２２２により区分けして複数のサブ領域ＳＢＡ１，ＳＢＡ２が設けられている。

このように、本第１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００は、ｐ層（第２導電型半導体層、本例ではｐ−層）２２２により、基板２１０の法線に直交する方向Ｘに２つのサブ領域ＳＢＡ１，ＳＢＡ２を形成することより、サブ領域を形成しない比較例と比較して、低いバイアス電圧であっても、完全空乏化を実現することができる。
ただし、光電変換層を単純に複数、たとえば二つに分けた場合においては、転送ゲートが複数になってしまうため、電荷電圧変換部の容量が増えてしまい、変換効率が劣化し、結果としてノイズ特性が劣化する。
そこで、本第１の実施形態の固体撮像装置１０では、サブ領域に蓄積された電荷を、一つの電荷転送ゲート部である転送トランジスタＴＧ−Ｔｒにより、読み出し可能な構成が採用されている。
これにより、本第１の実施形態の固体撮像装置１０によれば、蓄積容量をふやしつつノイズ低減、高感度化が可能となり、光学的特性を損なうことなくダイナミックレンジの拡大を図ることが可能となる。

また、本第１の実施形態によれば、一度の蓄積期間（露光期間）に光電変換された電荷（電子）に対して、画素内部にて、一つの読み出し期間において、高変換利得モードと低変換利得モードを切り替えて信号を出力し、明るい信号と暗い信号の両方を出力することができ、高変換利得モードおよび低変換利得モード時のリセットノイズがキャンセルでき、動体歪みの発生を抑止しつつ広ダイナミックレンジ化を実現でき、ひいては高画質化を実現することができるという効果を得ることができる。

さらに、本第１の実施形態によれば、フローティングディフュージョンＦＤの接続数を柔軟に切り替えることが可能であり、ダイナミックレンジの拡張性に優れる。また、画素内のトランジスタ数が少ないため、ＰＤ開口率を高く、光電変換感度や飽和電子数を高めることができる。

（第２の実施形態）
図１９は、本発明の第２の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の電荷転送ゲート部を除く主要部の構成例を示す簡略断面図である。

本第２の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ａが、第１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００（図３）と異なる点は次の通りである。

第１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００の光電変換部２２０において、第２導電型のｐ層（図３の例ではｐ−層）２２２は、基板２１０の法線に直交する方向Ｘに所定幅ＷＰを有し、基板の法線方向Ｚに、ｎ層（第１導電型半導体層）２２１の第２基板面２１２側の表面から第１基板面２１１側の表面に至らない深さＤＰ１を有する。

これに対して、本第２の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ａの光電変換部２２０Ａにおいて、第２導電型のｐ層（図３の例では）ｐ−層２２２Ａは、基板２１０の法線に直交する方向Ｘに所定幅ＷＰを有し、基板の法線方向Ｚに、ｎ層（第１導電型半導体層）２２１の第２基板面２１２側の表面から第１基板面２１１側の表面に至る深さＤＰ２を有する。
したがって、光電変換部２２０Ａにおいて、ｎ層２２１のサブ領域ＳＢＡ１，ＳＢＡ２がｐ層２２２により２つの領域に区分けされている。
なお、図１９の例においては、ｎ層２２１は、ｎ−層の単層構造として示されている。

本第２の実施形態によれば、上述した第１の実施形態と同様の効果を得ることができる。

（第３の実施形態）
図２０は、本発明の第３の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の電荷転送ゲート部を除く主要部の構成例を示す簡略断面図である。

本第３の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｂが、第１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００（図３）と異なる点は次の通りである。

第１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００の光電変換部２２０において、第２導電型のｐ層（図３の例ではｐ−層）２２２は、基板２１０の法線に直交する方向Ｘに所定幅ＷＰを有し、基板の法線方向Ｚに、ｎ層（第１導電型半導体層）２２１の第２基板面２１２側の表面から第１基板面２１１側の表面に至らない深さＤＰ１を有する。

これに対して、本第３の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｂの光電変換部２２０Ｂにおいて、第２導電型のｐ層（図３の例ではｐ−層）２２２Ｂは、基板２１０の法線に直交する方向Ｘに所定幅ＷＰを有し、基板の法線方向Ｚに、ｎ層（第１導電型半導体層）２２１の第２基板面２１２側の表面から第１基板面２１１側の表面に至らない、ＤＰ１より浅い深さＤＰ３（＜ＤＰ１）を有する。
なお、図２０の例においては、ｎ層２２１は、ｎ−層の単層構造として示されている。

本第３の実施形態によれば、上述した第１の実施形態と同様の効果を得ることができる。

（第４の実施形態）
図２１は、本発明の第４の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の電荷転送ゲート部を除く主要部の構成例を示す簡略断面図である。

本第４の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｃが、第２の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ａ（図１９）と異なる点は次の通りである。

第２の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ａの光電変換部２２０Ａでは、ｎ層（第１導電型半導体層）２２１において、一つのｐ層２２２により、基板の法線に直交する方向Ｘに２つのサブ領域ＳＢＡ１，ＳＢＡ２が形成されている。

これに対して、本第４の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｃの光電変換部２２０Ｃでは、ｎ層（第１導電型半導体層）２２１において、２つのｐ層２２２−１，２２２−２により、基板の法線に直交する方向Ｘに３つのサブ領域ＳＢＡ１，ＳＢＡ２、ＳＢＡ３が形成されている。

本第４の実施形態によれば、上述した第１および第２の実施形態と同様の効果を得ることができる。

（第５の実施形態）
図２２は、本発明の第５の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す簡略断面図である。

本第５の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｄが、第１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００（図３）と異なる点は次の通りである。

第１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００の光電変換部２２０において、第２導電型のｐ層（図３の例ではｐ−層）２２２は、基板２１０の法線に直交する方向Ｘに所定幅ＷＰを有し、基板の法線方向Ｚに、ｎ層（第１導電型半導体層）２２１の第２基板面２１２側の表面から第１基板面２１１側の表面に至らない深さＤＰ１を有する。
そして、ｎ層（第１導電型半導体層）２２１において、ｐ層２２２により、基板の法線に直交する方向Ｘに２つのサブ領域ＳＢＡ１，ＳＢＡ２が形成されている。

これに対して、本第５の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｄの光電変換部２２０Ｄにおいて、第２導電型のｐ層（図３の例ではｐ−層）２２２Ｄは、基板２１０の法線方向Ｚに所定幅ＷＰ２を有し、基板の法線に直交する方向Ｘに、ｐ型分離層２３０との間で、一つのサブ領域ＳＢＡ４を形成する長さＬＰ１を有する。
なお、図２２の例においては、ｎ層２２１は、ｎ−層の単層構造として示されている。

本第５の実施形態によれば、上述した第１の実施形態と同様の効果を得ることができる。

（第６の実施形態）
図２３（Ａ）〜（Ｃ）は、本発明の第６の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す図である。
図２３（Ａ）が平面的なレイアウトを模式的に示す図であり、図２３（Ｂ）が主要部の簡略断面図であり、図２３（Ｃ）がフォトダイオードのポテンシャルのプロファイルを示す図である。

本第６の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｅが、第２の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ａ（図１９）と異なる点は次の通りである。

本第６の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｅの光電変換部２２０Ｅにおいては、ｎ層２２１内に、平面視して矩形状のｐ層２２２Ｅが局所的に形成されており、ｐ層２２２Ｅは周辺部または読み出し部である電荷転送ゲート部２４０Ｅでは分離して形成されている。
図２３の例では、ｎ層２２１内に、矩形状のｐ層２２２Ｅが局所的に形成されることにより、基板２１０の法線に直交する方向Ｘに２つのサブ領域ＳＢＡ１，ＳＢＡ２が形成され、かつ、基板２１０の法線に直交する方向Ｙに一つのサブ領域ＳＢＡ５が形成されている。
また、電荷転送ゲート部２４０Ｅは、ゲート電極の形状が、平面視して、電荷転送方向（電荷読み出し方向）に向かって徐々に広がる台形状に形成されている。

本第６の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｅの光電変換部２２０Ｅにおいても、光電変換部２２０Ｅ内にｐ層２２２Ｅが形成されており、光電変換部２２２０Ｅ内でｐｎ接合部が３次元的に形成されている。また、分割され縮小した画素ピッチに起因してフォトダイオードのポテンシャルピークが浅くなる。
この構造により、同一読み出し電圧（Ｖｐｉｎ）時の飽和出力が向上する。

このように、本第６の実施形態によれば、上述した第１〜第５の実施形態と同様に、ｎ層２２１の飽和出力を向上でき、空乏化電圧と混色の増加を抑制可能となる。

（第７の実施形態）
図２４（Ａ）〜（Ｃ）は、本発明の第７の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す図である。
図２４（Ａ）が平面的なレイアウトを模式的に示す図であり、図２４（Ｂ）が主要部の簡略断面図であり、図２４（Ｃ）がフォトダイオードのポテンシャルのプロファイルを示す図である。

本第７の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｆが、第６の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｅ（図２３）と異なる点は次の通りである。

本第７の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｆの光電変換部２２０Ｆでは、ｎ層２２１内において、さらにフォトダイオードのポテンシャルが最も深くなる位置に、逆極性のボロン等の不純物を注入したカウンタイオン注入（インプランテーション、以下カウンタインプラという）部２２６Ｆ（−１，−２）が形成されている。
本例では、カウンタインプラ部２２６Ｆは、基板２１０の法線方向Ｚにおいて、ｎ層２２１とｎ層２２４と境界部で、かつ、基板２１０の法線に直交する方向Ｘにおいて、ｐ層２２２Ｅの形成位置とｐ型分離層２３０の形成位置との中間領域に形成されている。

カウンタインプラ部２２６Ｆは、基本的に平面視して矩形状であるが、ｐ層２２２の縁部ｅ１，ｅ２、電荷転送ゲート部２４０Ｆの縁部ｅ３，ｅ４と対向する部分ｌ１，ｌ２，ｌ３，ｌ４は、これらの縁部と平行となるように形成されている。

このカウンタインプラ部２２６Ｆにより、フォトダイオードの光電変換部２２０Ｆの底の部分の深さを均一に設定することで（周辺部のポテンシャルを深くすることで）、同一読み出し電圧（Ｖｐｉｎ）時の飽和出力がさらに向上する。

このように、本第７の実施形態によれば、ｎ層２２１の飽和出力をさらに向上でき、空乏化電圧と混色の増加を抑制可能となる。

（第８の実施形態）
図２５は、本発明の第８の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す図である。

本第８の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｇが、第６の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｅ（図２３）と異なる点は次の通りである。

本第８の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｇの光電変換部２２０Ｇでは、ｎ層２２１内に、矩形状のｐ層２２２Ｇが局所的に形成され、かつ、基板２１０の法線に直交する方向Ｙの端部まで形成されている。
そして、ｐ層２２２Ｇは、基板２１０の法線に直交する方向Ｙの端部領域（ｐ層２２２Ｇの周辺部または読み出し部である電荷転送ゲート部２４０Ｇの領域）ＴＡ１，ＴＡ２ではイオン注入濃度が薄く形成れている。

本第８の実施形態によれば、上述した第６の実施形態と同様に、ｎ層２２１の飽和出力を向上でき、空乏化電圧と混色の増加を抑制可能となる。

（第９の実施形態）
図２６は、本発明の第９の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す図である。

本第９の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｈが、第８の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｇ（図２５）と異なる点は次の通りである。

本第９の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｈの光電変換部２２０Ｈでは、ｎ層２２１内において、さらにフォトダイオードのポテンシャルが最も深くなる位置に、逆極性のボロン等の不純物を注入したカウンタインプラ部２２６Ｈ（−１，−２）が形成されている。
本例では、カウンタインプラ部２２６Ｈは、基板２１０の法線に直交する方向Ｘにおいて、ｐ層２２２Ｇの形成位置とｐ型分離層２３０の形成位置との中間領域で、かつ、若干ｐ層２２２Ｇの形成位置側によせて形成されている。

カウンタインプラ部２２６Ｈは、基本的に平面視して矩形状であるが、ｐ層２２２Ｇの縁部ｅ１，ｅ２、電荷転送ゲート部２４０Ｇの縁部ｅ３，ｅ４と対向する部分ｌ１，ｌ２，ｌ３，ｌ４は、これらの縁部と平行となるように形成されている。

このカウンタインプラ部２２６Ｈにより、フォトダイオードの光電変換部２２０Ｈの底の部分の深さを均一に設定することで（周辺部のポテンシャルを深くすることで）、同一読み出し電圧（Ｖｐｉｎ）時の飽和出力がさらに向上する。

このように、本第９の実施形態によれば、ｎ層２２１の飽和出力をさらに向上でき、空乏化電圧と混色の増加を抑制可能となる。

（第１０の実施形態）
図２７は、本発明の第１０の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す図である。

本第１０の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｉが、第６の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｅ（図２３）と異なる点は次の通りである。

本第１０の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｉの光電変換部２２０Ｉでは、ｎ層２２１内に、矩形状のｐ層２２２Ｉが局所的に形成され、かつ、基板２１０の法線に直交する方向Ｙの端部まで形成されている。
そして、ｐ層２２２Ｉは、基板２１０の法線に直交する方向Ｙの端部領域（ｐ層２２２Ｉの周辺部または読み出し部である電荷転送ゲート部２４０Ｉの領域）ＴＡ１，ＴＡ２では幅が細く形成されている。

本第１０の実施形態によれば、上述した第６の実施形態と同様に、ｎ層２２１の飽和出力を向上でき、空乏化電圧と混色の増加を抑制可能となる。

（第１１の実施形態）
図２８は、本発明の第１１の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す図である。

本第１１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｊが、第１０の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｉ（図２７）と異なる点は次の通りである。

本第１１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｊの光電変換部２２０Ｊでは、ｎ層２２１内において、さらにフォトダイオードのポテンシャルが最も深くなる位置に、逆極性のボロン等の不純物を注入したカウンタインプラ部２２６Ｊ（−１，−２）が形成されている。
本例では、カウンタインプラ部２２６Ｊは、基板２１０の法線に直交する方向Ｘにおいて、ｐ層２２２Ｉの形成位置とｐ型分離層２３０の形成位置との中間領域で、かつ、若干ｐ層２２２Ｉの形成位置側によせて形成されている。

カウンタインプラ部２２６Ｊは、基本的に平面視して矩形状であるが、ｐ層２２２Ｉの縁部ｅ１，ｅ２、電荷転送ゲート部２４０Ｉの縁部ｅ３，ｅ４と対向する部分ｌ１，ｌ２，ｌ３，ｌ４は、これらの縁部と平行となるように形成されている。

このカウンタインプラ部２２６Ｊにより、フォトダイオードの光電変換部２２０Ｊの底の部分の深さを均一に設定することで（周辺部のポテンシャルを深くすることで）、同一読み出し電圧（Ｖｐｉｎ）時の飽和出力がさらに向上する。

このように、本第１１の実施形態によれば、ｎ層２２１の飽和出力をさらに向上でき、空乏化電圧と混色の増加を抑制可能となる。

（第１２の実施形態）
図２９は、本発明の第１２の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す図である。

本第１２の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｋが、第６の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｅ（図２３）と異なる点は次の通りである。

本第１２の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｋの光電変換部２２０Ｋでは、ｎ層２２１内に、矩形状のｐ層２２２Ｋが局所的に形成され、かつ、基板２１０の法線に直交する方向Ｙの端部まで形成されている。
そして、ｐ層２２２Ｋは、基板２１０の法線に直交する方向Ｙの端部領域（ｐ層２２２Ｋの周辺部または読み出し部である電荷転送ゲート部２４０Ｋの領域）ＴＡ１，ＴＡ２に向かってテーパ状あるいは段階的に幅が細く形成されている。

本第１２の実施形態によれば、上述した第６の実施形態と同様に、ｎ層２２１の飽和出力を向上でき、空乏化電圧と混色の増加を抑制可能となる。

（第１３の実施形態）
図３０は、本発明の第１３の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す図である。

本第１３の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｌが、第１０の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｋ（図２９）と異なる点は次の通りである。

本第１３の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｌの光電変換部２２０Ｌでは、ｎ層２２１内において、さらにフォトダイオードのポテンシャルが最も深くなる位置に、逆極性のボロン等の不純物を注入したカウンタインプラ部２２６Ｌ（−１，−２）が形成されている。
本例では、カウンタインプラ部２２６Ｌは、基板２１０の法線に直交する方向Ｘにおいて、ｐ層２２２Ｌの形成位置とｐ型分離層２３０の形成位置との中間領域に形成されている。

カウンタインプラ部２２６Ｌは、基本的に平面視して矩形状であるが、ｐ層２２２Ｋの縁部ｅ１，ｅ２，ｅ３，ｅ４、電荷転送ゲート部２４０Ｉの縁部ｅ５，ｅ６と対向する部分ｌ１，ｌ２，ｌ３，ｌ４、ｌ５，ｌ６は、これらの縁部と平行となるように形成されている。

このカウンタインプラ部２２６Ｌにより、フォトダイオードの光電変換部２２０Ｌの底の部分の深さを均一に設定することで（周辺部のポテンシャルを深くすることで）、同一読み出し電圧（Ｖｐｉｎ）時の飽和出力がさらに向上する。

このように、本第１３の実施形態によれば、ｎ層２２１の飽和出力をさらに向上でき、空乏化電圧と混色の増加を抑制可能となる。

（第１４の実施形態）
図３１は、本発明の第１４の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す図である。

本第１４の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｍが、第６の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｅ（図２３）と異なる点は次の通りである。

本第１４の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｍの光電変換部２２０Ｍでは、ｎ層２２１内に、矩形状のｐ層２２２Ｍが局所的に形成され、かつ、基板２１０の法線に直交する方向Ｙの端部まで形成されている。
そして、ｐ層２２２Ｍは、基板２１０の法線に直交する方向Ｙの端部領域（ｐ層２２２Ｍの周辺部）ＴＡ１から読み出し部である電荷転送ゲート部２４０Ｉの端部領域ＴＡ２に向かってテーパ状あるいは段階的に幅が細く形成されている。

本第１４の実施形態によれば、上述した第６の実施形態と同様に、ｎ層２２１の飽和出力を向上でき、空乏化電圧と混色の増加を抑制可能となる。

（第１５の実施形態）
図３２は、本発明の第１５の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す図である。

本第１５の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｎが、第１４の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｍ（図３１）と異なる点は次の通りである。

本第１５の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｎの光電変換部２２０Ｎでは、ｎ層２２１内において、さらにフォトダイオードのポテンシャルが最も深くなる位置に、逆極性のボロン等の不純物を注入したカウンタインプラ部２２６Ｎ（−１，−２）が形成されている。
本例では、カウンタインプラ部２２６Ｎは、基板２１０の法線に直交する方向Ｘにおいて、ｐ層２２２Ｍの形成位置とｐ型分離層２３０の形成位置との中間領域に形成されている。

カウンタインプラ部２２６Ｎは、基本的に平面視して矩形状であるが、ｐ層２２２Ｍの縁部ｅ１，ｅ２，電荷転送ゲート部２４０Ｉの縁部ｅ３，ｅ４と対向する部分ｌ１，ｌ２，ｌ３，ｌ４は、これらの縁部と平行となるように形成されている。

このカウンタインプラ部２２６Ｎにより、フォトダイオードの光電変換部２２０Ｎの底の部分の深さを均一に設定することで（周辺部のポテンシャルを深くすることで）、同一読み出し電圧（Ｖｐｉｎ）時の飽和出力がさらに向上する。

このように、本第１５の実施形態によれば、ｎ層２２１の飽和出力をさらに向上でき、空乏化電圧と混色の増加を抑制可能となる。

（第１６の実施形態）
図３３は、本発明の第１６の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す図である。

本第１６の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｏが、第６の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｅ（図２３）と異なる点は次の通りである。

本第１6の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｏの光電変換部２２０Ｏでは、ｎ層２２１内に、細長で矩形状のｐ層２２２Ｏが局所的に形成され、かつ、基板２１０の法線に直交する方向Ｙの端部まで形成されている。
そして、ｐ層２２２Ｏは、基板２１０の法線に直交する方向Ｙの端部領域（ｐ層２２２Ｏの周辺部）ＴＡ１から形成され、読み出し部である電荷転送ゲート部２４０Ｉの端部領域ＴＡ２と分離するように幅が細く形成されている。

本第１６の実施形態によれば、上述した第６の実施形態と同様に、ｎ層２２１の飽和出力を向上でき、空乏化電圧と混色の増加を抑制可能となる。

（第１７の実施形態）
図３４は、本発明の第１７の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す図である。

本第１７の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｐが、第１６の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｏ（図３３）と異なる点は次の通りである。

本第１７の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｐの光電変換部２２０Ｐでは、ｎ層２２１内において、さらにフォトダイオードのポテンシャルが最も深くなる位置に、逆極性のボロン等の不純物を注入したカウンタインプラ部２２６Ｐ（−１，−２）が形成されている。
本例では、カウンタインプラ部２２６Ｐは、基板２１０の法線に直交する方向Ｘにおいて、ｐ層２２２Oの形成位置とｐ型分離層２３０の形成位置との中間領域に形成されている。

カウンタインプラ部２２６Ｐは、基本的に平面視して矩形状であるが、ｐ層２２２Ｏの縁部ｅ１，ｅ２，電荷転送ゲート部２４０Ｉの縁部ｅ３，ｅ４と対向する部分ｌ１，ｌ２，ｌ３，ｌ４は、これらの縁部と平行となるように形成されている。

このカウンタインプラ部２２６Ｐにより、フォトダイオードの光電変換部２２０Ｐの底の部分の深さを均一に設定することで（周辺部のポテンシャルを深くすることで）、同一読み出し電圧（Ｖｐｉｎ）時の飽和出力がさらに向上する。

このように、本第１７の実施形態によれば、ｎ層２２１の飽和出力をさらに向上でき、空乏化電圧と混色の増加を抑制可能となる。

（第１８の実施形態）
図３５は、本発明の第１８の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す図である。

本第１８の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｑが、第１６の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｏ（図３３）と異なる点は次の通りである。

本第１８の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Oの光電変換部２２０Ｑでは、ｎ層２２１内に、細長で矩形状のｐ層２２２Ｑが局所的に形成され、かつ、基板２１０の法線に直交する方向Ｙの端部まで形成されている。
そして、ｐ層２２２Ｑは、基板２１０の法線に直交する方向Ｙの端部領域（ｐ層２２２Ｑの周辺部）ＴＡ１から読み出し部である電荷転送ゲート部２４０Ｑの端部領域ＴＡ２まで幅が細く形成され、かつ、読み出し部である電荷転送ゲート部２４０Ｑの端部領域ＴＡ２ではイオン注入濃度が薄く形成れている。

本第１８の実施形態によれば、上述した第１６の実施形態と同様に、ｎ層２２１の飽和出力を向上でき、空乏化電圧と混色の増加を抑制可能となる。

（第１９の実施形態）
図３６は、本発明の第１９の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す図である。

本第１９の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｒが、第１８の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｑ（図３５）と異なる点は次の通りである。

本第１９の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｒの光電変換部２２０Ｒでは、ｎ層２２１内において、さらにフォトダイオードのポテンシャルが最も深くなる位置に、逆極性のボロン等の不純物を注入したカウンタインプラ部２２６Ｒ（−１，−２）が形成されている。
本例では、カウンタインプラ部２２６Ｒは、基板２１０の法線に直交する方向Ｘにおいて、ｐ層２２２Ｑの形成位置とｐ型分離層２３０の形成位置との中間領域で、かつ、若干ｐ層２２２Ｐの形成位置側によせて形成されている。

カウンタインプラ部２２６Ｒは、基本的に平面視して矩形状であるが、ｐ層２２２Ｑの縁部ｅ１，ｅ２，電荷転送ゲート部２４０Ｑの縁部ｅ３，ｅ４と対向する部分ｌ１，ｌ２，ｌ３，ｌ４は、これらの縁部と平行となるように形成されている。

このカウンタインプラ部２２６Ｒにより、フォトダイオードの光電変換部２２０Ｒの底の部分の深さを均一に設定することで（周辺部のポテンシャルを深くすることで）、同一読み出し電圧（Ｖｐｉｎ）時の飽和出力がさらに向上する。

このように、本第１９の実施形態によれば、ｎ層２２１の飽和出力をさらに向上でき、空乏化電圧と混色の増加を抑制可能となる。

（第２０の実施形態）
図３７は、本発明の第２０の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す図である。

本第２０の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｓが、第６の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｅ（図２３）と異なる点は次の通りである。

本第２０の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｓの光電変換部２２０Ｓでは、ｎ層２２１内に、矩形状のｐ層２２２Ｓが局所的に形成され、かつ、基板２１０の法線に直交する方向Ｙの端部まで形成されている。
そして、ｐ層２２２Ｓは、基板２１０の法線に直交する方向Ｙの端部領域（読み出し部である電荷転送ゲート部２４０Ｓの領域）ＴＡ２では幅が細く形成されている。

本第２０の実施形態によれば、上述した第６の実施形態と同様に、ｎ層２２１の飽和出力を向上でき、空乏化電圧と混色の増加を抑制可能となる。

（第２１の実施形態）
図３８は、本発明の第２１の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す図である。

本第２１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｔが、第２０の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｓ（図３７）と異なる点は次の通りである。

本第２１の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｔの光電変換部２２０Ｔでは、ｎ層２２１内において、さらにフォトダイオードのポテンシャルが最も深くなる位置に、逆極性のボロン等の不純物を注入したカウンタインプラ部２２６Ｔ（−１，−２）が形成されている。
本例では、カウンタインプラ部２２６Ｔは、基板２１０の法線に直交する方向Ｘにおいて、ｐ層２２２Ｓの形成位置とｐ型分離層２３０の形成位置との中間領域で、かつ、若干ｐ層２２２Ｓの形成位置側によせて形成されている。

カウンタインプラ部２２６Ｔは、基本的に平面視して矩形状であるが、ｐ層２２２Ｓの縁部ｅ１，ｅ２，電荷転送ゲート部２４０Ｓの縁部ｅ３，ｅ４と対向する部分ｌ１，ｌ２，ｌ３，ｌ４は、これらの縁部と平行となるように形成されている。

このカウンタインプラ部２２６Ｔにより、フォトダイオードの光電変換部２２０Ｔの底の部分の深さを均一に設定することで（周辺部のポテンシャルを深くすることで）、同一読み出し電圧（Ｖｐｉｎ）時の飽和出力がさらに向上する。

このように、本第２１の実施形態によれば、ｎ層２２１の飽和出力をさらに向上でき、空乏化電圧と混色の増加を抑制可能となる。

（第２２の実施形態）
図３９は、本発明の第２２の実施形態に係る埋め込み型フォトダイオード（ＰＰＤ）の主要部の構成例を示す図である。

本第２２の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｕが、第６の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｅ（図２３）と異なる点は次の通りである。

本第２２の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｕの光電変換部２２０Ｕでは、ｎ層２２１内に、矩形状のｐ層２２２Ｕ−１，２２２Ｕ−２，２２２Ｕ−３が局所的に形成されている。
ただし、ｐ層２２２Ｕ−１，２２２Ｕ−２，２２２Ｕ−３は、読み出し部である電荷転送ゲート部２４０Ｉの領域ＴＡ２以外の領域に選択的に形成されている。

本第２２の実施形態によれば、上述した第６の実施形態と同様に、ｎ層２２１の飽和出力を向上でき、空乏化電圧と混色の増加を抑制可能となる。

（第２３の実施形態）
図４０は、本発明の第２３の実施形態に係る画素部および容量可変部の構成例を示す図である。

本第２３の実施形態の容量可変部８０Ａが、第１の実施形態の容量可変部８０と異なる点は次の通りである。
本第２３の実施形態においては、配線ＷＲ上に縦続接続され各画素に対応するように形成された第１ビンニングトランジスタ（ビンニングスイッチ）８１ｎ−１，８１ｎ，８１ｎ＋１に加えて、各画素ＰＸＬｎ−１，ＰＸＬｎ，ＰＸＬｎ＋１のフローティングディフュージョンＦＤと配線ＷＲのノードＮＤｎ−１，ＮＤｎ，ＮＤｎ＋１との間に、たとえばＮＭＯＳトランジスタにより形成される第２ビンニングトランジスタ（ビンニングスイッチ）８２ｎ−１，８２ｎ，８２ｎ＋１が接続されている。

第１ビンニングトランジスタ８１ｎ−１，８１ｎ，８１ｎ＋１はそれぞれ第１容量変更信号ＢＩＮ１ｎ−１，ＢＩＮ１ｎ，ＢＩＮ１ｎ＋１により選択的にオン、オフされ、第２ビンニングトランジスタ８２ｎ−１，８２ｎ，８２ｎ＋１はそれぞれ第２容量変更信号ＢＩＮ２ｎ−１，ＢＩＮ２ｎ，ＢＩＮ２ｎ＋１により選択的にオン、オフされる。
本実施形態においては、図４１に示すように、第１容量変更信号ＢＩＮ１ｎ−１，ＢＩＮ１ｎ，ＢＩＮ１ｎ＋１と、第２容量変更信号ＢＩＮ２ｎ−１，ＢＩＮ２ｎ，ＢＩＮ２ｎ＋１はペアを形成し、同じタイミングで（位相で）Ｈレベル、Ｌレベルに切り替えられる。

このような構成において、第１ビンニングトランジスタ８１ｎ−１，８１ｎ，８１ｎ＋１は隣接するＦＤ配線ＷＲの接続および切断に用いられる。
第２ビンニングトランジスタ８２ｎ−１，８２ｎ，８２ｎ＋１は、各画素ＰＸＬｎ−１，ＰＸＬｎ，ＰＸＬｎ＋１の転送トランジスタＴＧ−Ｔｒの近傍に配置され、高変換利得モードにおいて、フローティングディフュージョンＦＤノードの寄生容量を最小化するために用いられる。

図４１は、本第２３の実施形態に係る容量可変部にビンニングスイッチを適用した場合の広ダイナミックレンジを実現する動作のタイミングチャートである。
本第２３の実施形態の動作は、基本的に、読み出し画素、たとえば画素ＰＸＬｎの上側に隣接する画素ＰＸＬｎ＋１の第１および第２の容量変更信号ＢＩＮ１ｎ＋１，ＢＩＮ２ｎ＋１を読み出し画素ＰＸＬｎの第１および第２の容量変更信号ＢＩＮ１ｎ，ＢＩＮ２ｎと同じタイミングで（位相で）Ｈレベル、Ｌレベルに切り替えられる以外は、前述した第１の実施形態と同様の動作が行われる。
したがって、第２３の実施形態の動作の詳細は省略する。

本第２３の実施形態によれば、上述した第１の実施形態と同様の効果を得ることができる。
さらに、本第２３の実施形態によれば、高変換利得モードにおいて、フローティングディフュージョンＦＤノードの寄生容量を最小化することができる。

（第２４の実施形態）
図４２は、本発明の第２４の実施形態に係る画素部および容量可変部の構成例を示す図である。
図４３は、本第２４の実施形態に係る容量可変部にビンニングスイッチを適用した場合の広ダイナミックレンジを実現する動作のタイミングチャートである。

本第２４の実施形態の容量可変部８０Ｂが、第２３の実施形態の容量可変部８０Ａと異なる点は次の通りである。
本第２４の実施形態においては、各画素ＰＸＬｎ−１，ＰＸＬｎ，ＰＸＬｎ＋１の第１ビンニングトランジスタ８１ｎ−１，８１ｎ，８１ｎ＋１の上側の隣接画素との接続部と電源線ＶＤＤとの間に、オーバーフロードレイン(ＯＦＤ)ゲート８３ｎ−１，８３ｎ，８３ｎ＋１が接続されている。

ＯＦＤゲート８３ｎ−１，８３ｎ，８３ｎ＋１は、高輝度時にフォトダイオードＰＤからフローティングディフュージョンＦＤに溢れだした電子（電荷）が隣接画素に漏れ出さないように、オーバーフロー電子を電源線（端子）に排出する。

また、ＯＦＤゲート８３ｎ−１，８３ｎ，８３ｎ＋１の電圧を第１容量変更信号ＢＩＮ１ｎ−１，ＢＩＮ１ｎ，ＢＩＮ１ｎ＋１並びに第２容量変更信号ＢＩＮ２ｎ−１，ＢＩＮ２ｎ，ＢＩＮ２ｎ＋１のＬレベルの電圧より高く設定することにより、フォトダイオードＰＤからオーバーフローする電子（電荷）により、隣接画素のフローティングディフュージョンＦＤの電位が低下することを防止することができる。

また、図４３に示すように、ＯＦＤゲート８３ｎ−１，８３ｎ，８３ｎ＋１をリセットに用いても良い。リセット素子とビンニングスイッチを備える構成に対して、フローティングディフュージョンＦＤノードに接続される素子数が少ないため、高変換ゲイン時の特性に優れる。

（応用例）
図４４は、本発明の実施形態に係る固体撮像装置が画素共有構造にも適用が可能であることを説明するための図である。
図４５は、図４４の２画素共有構造のレイアウト例を模式的に示す図である。

上述した本実施形態の固体撮像装置１０は、図４４および図４５に示すように、一つのフローティングディフュージョンＦＤを複数（本例では２）のフォトダイオードＰＤａ，Ｐｄｂで共有する、画素共有構造にも適用が可能である。

なお、図４５の例では、一例として。図２１の第４の実施形態の埋め込み型フォトダイオード（ＰＰＤ）２００Ｃの光電変換部２２０Ｃの構成が採用されている。すなわち、ｎ層（第１導電型半導体層）２２１において、２つのｐ層２２２−１，２２２−２により、基板の法線に直交する方向Ｘに３つのサブ領域ＳＢＡ１，ＳＢＡ２、ＳＢＡ３が形成されている。

図４６は、本発明の実施形態に係る固体撮像装置が、表面照射型イメージセンサと裏面照射型イメージセンサの両方に適用が可能であることを説明するための図である。
図４６（Ａ）が表面照射型イメージセンサの簡略構成を示し、図４６（Ｂ）が裏面照射型イメージセンサの簡略構成を示している。

図４６において、符号９１がマイクロレンズアレイを、９２がカラーフィルタ群を、９３が配線層を、９４がシリコン基板を、それぞれ示している。

上述した本実施形態の固体撮像装置１０は、図４６（Ａ）および（Ｂ）に示すように、
表面照射型イメージセンサ（ＦＳＩ）と裏面照射型イメージセンサ（ＢＳＩ）の両方に適用可能である。

以上説明した固体撮像装置１０は、デジタルカメラやビデオカメラ、携帯端末、あるいは監視用カメラ、医療用内視鏡用カメラなどの電子機器に、撮像デバイスとして適用することができる。

図４７は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムを搭載した電子機器の構成の一例を示す図である。

本電子機器１００は、図４７に示すように、本実施形態に係る固体撮像装置１０が適用可能なＣＭＯＳイメージセンサ１１０を有する。
さらに、電子機器１００は、このＣＭＯＳイメージセンサ１１０の画素領域に入射光を導く（被写体像を結像する）光学系（レンズ等）１２０を有する。
電子機器１００は、ＣＭＯＳイメージセンサ１１０の出力信号を処理する信号処理回路(ＰＲＣ)１３０を有する。

信号処理回路１３０は、ＣＭＯＳイメージセンサ１１０の出力信号に対して所定の信号処理を施す。
信号処理回路１３０で処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。

上述したように、ＣＭＯＳイメージセンサ１１０として、前述した固体撮像装置１０を搭載することで、高性能、小型、低コストのカメラシステムを提供することが可能となる。
そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。

１０・・・固体撮像装置、２０・・・画素部、２００，２００Ａ〜２００Ｕ・・・
埋め込み型フォトダイオード（ＰＰＤ）、２１０・・・基板、２１１・・・第１基板面、２１２・・・第２基板面、２２０・・・光電変換部、２２１・・・ｎ層（第１導電型半導体層）、２２２・・・ｐ層（第２導電型半導体層）、２２３・・・ｐ＋層、２２４・・・ｎ層、２２５・・・ｐ＋層、２２６・・・カウンタイオン注入部、２３０・・・ｐ型分離層、３０・・・垂直走査回路、４０・・・読み出し回路、５０・・・水平走査回路、６０・・・タイミング制御回路、７０・・・読み出し部、８０，８０Ａ〜８０Ｃ・・・容量可変部、８１・・・第１ビンニングスイッチ、８２・・・第２ビンニングスイッチ、８３・・・オーバーフロードレイン（ＯＦＤ）ゲート、９１・・・マイクロレンズアレイ、９２・・・カラーフィルタ群、９３・・・配線層、９４・・・シリコン基板、１００・・・電子機器、１１０・・・ＣＭＯＳイメージセンサ、１２０・・・光学系、１３０・・・信号処理回路（ＰＲＣ）。

Claims (22)

1. 第１基板面側と、当該第１基板面側と対向する側の第２基板面側とを有する基板と、
   前記基板に対して埋め込むように形成された第１導電型半導体層を含み、受光した光の光電変換機能および電荷蓄積機能を有する光電変換部と、
   前記光電変換部の前記第１導電型半導体層の側部に形成された第２導電型分離層と、
   前記光電変換部に蓄積された電荷を転送可能な一つの電荷転送ゲート部と、を有し、
   前記光電変換部は、
   前記第１導電型半導体層の少なくとも一部において、前記基板の法線に直交する方向に、少なくとも一つのサブ領域を形成し、かつ、前記第１導電型半導体層と接合容量成分を持つ少なくとも一つの第２導電型半導体層を含み、
   前記一つの電荷転送ゲート部は、
   前記光電変換部の前記サブ領域に蓄積された電荷を転送可能である
   固体撮像装置。
2. 前記第２導電型半導体層は、
   前記基板の法線に直交する方向に所定幅を有し、
   前記基板の法線方向に、前記第１導電型半導体層の前記第２基板面側または前記第１基板面側の表面から前記第１基板面側または前記第２基板面側の表面に至らない深さを有する
   請求項１記載の固体撮像装置。
3. 前記第２導電型半導体層は、
   前記基板の法線に直交する方向に所定幅を有し、
   前記基板の法線方向に、前記第１導電型半導体層の前記第２基板面側または前記第１基板面側の表面から前記第１基板面側または前記第２基板面側の表面に至る深さを有する
   請求項１記載の固体撮像装置。
4. 前記第２導電型半導体層は、
   前記基板の法線方向に所定幅を有し、
   前記基板の法線に直交する方向に、前記第２導電型分離層との間で少なくとも一つの前記サブ領域を形成する長さを有する
   請求項１記載の固体撮像装置。
5. 前記第１導電型半導体層の前記第１基板面側の表面に第２の第２導電型半導体層が形成されている
   請求項１から４のいずれか一に記載の固体撮像装置。
6. 前記第１導電型半導体層の前記第２基板面側の表面に第２の第１導電型半導体層が形成されている
   請求項１から５のいずれか一に記載の固体撮像装置。
7. 前記第２の第１導電型半導体層の前記第２基板面側の表面に第３の第２導電型半導体層が形成されている
   請求項６記載の固体撮像装置。
8. 前記電荷転送ゲート部は、
   前記光電変換部に蓄積された電荷が転送されるフローティングディフュージョンを形成する第３の第１導電型半導体層と、
   積層された前記第２の第１導電型半導体層および前記第３の第２導電型半導体層の一方の端部と前記第３の第１導電型半導体層との間に形成された第４の第２導電型半導体層と、
   少なくとも前記第４の第２導電型半導体層上に絶縁膜を介して形成されたゲート電極と、を含む
   請求項７記載の固体撮像装置。
9. 前記第２導電型半導体層は、
   前記第１導電型半導体層に局所的に形成され、周辺部および前記電荷転送ゲート部の少なくともいずれかに位置する領域では、他の領域とイオン注入濃度が異なる
   請求項１から８のいずれか一に記載の固体撮像装置。
10. 前記第２導電型半導体層は、
    前記第１導電型半導体層に局所的に形成され、周辺部および前記電荷転送ゲート部の少なくともいずれかに位置する領域では、他の領域と形状が異なる
    請求項１から９のいずれか一に記載の固体撮像装置。
11. 前記第２導電型半導体層は、
    前記第１導電型半導体層に局所的に形成され、周辺部および前記電荷転送ゲート部の少なくともいずれかに位置する領域では、前記周辺部および前記電荷転送ゲート領域と分離されている
    請求項１から８のいずれか一に記載の固体撮像装置。
12. 前記第１導電型半導体層は、
    第１導電型と逆極性の第２導電型の不純物を注入したカウンタイオン注入部を含む
    請求項１から１１のいずれか一に記載の固体撮像装置。
13. 前記カウンタイオン注入部は、前記光電変換部のポテンシャルが深くなる位置に形成されている
    請求項１２記載の固体撮像装置。
14. 前記カウンタイオン注入部は、少なくとも前記第２導電型半導体層の縁部および前記電荷転送ゲート部の縁部と対向する縁部が、前記第２導電型半導体層の縁部および前記電荷転送ゲート部の縁部と平行となるように形成されている
    請求項１２または１３記載の固体撮像装置。
15. 画素が配置された画素部を有し、
    前記画素は、
    蓄積期間に光電変換により生成した電荷を蓄積する前記光電変換部と、
    前記光電変換部に蓄積された電荷を転送期間に転送可能な前記電荷転送ゲート部と、
    前記電荷転送ゲート部を通じて前記光電変換部で蓄積された電荷が転送されるフローティングディフュージョンと、
    前記フローティングディフュージョンの電荷を電荷量に応じた利得をもって電圧信号に変換するソースフォロワ素子と、
    前記フローティングディフュージョンの容量を容量変更信号に応じて変更可能な容量可変部と、を含み、
    前記蓄積期間に対する一つの読み出し期間内の所定期間に前記容量可変部により前記フローティングディフュージョンの容量が変更されて、当該一つの前記読み出し期間内に変換利得が切り替えられ、
    前記容量可変部は、
    少なくとも隣接する２つの前記画素の前記フローティングディフュージョン間に接続され、前記容量変更信号に応じて選択的にオン、オフされるビンニングスイッチを含み、
    接続するフローティングディフュージョン数を切り替えて、読み出される前記画素の前記フローティングディフュージョンの変換利得を切り替える
    請求項１から１４のいずれか一に記載の固体撮像装置。
16. 前記ビンニングスイッチを介して接続される複数の画素の全画素で、リセット期間に前記フローティングディフュージョンの電荷を排出するリセット素子を共有している
    請求項１５記載の固体撮像装置。
17. 前記容量可変部は、
    隣接する２つの前記画素の前記フローティングディフュージョン間の配線に接続され、第１容量変更信号に応じて選択的にオン、オフされる第１ビンニングスイッチと、
    前記第１ビンニングスイッチより前記電荷転送ゲート部側の配線と前記フローティングディフュージョン間に接続され、第２容量変更信号に応じて選択的にオン、オフされる第２ビンニングスイッチと、を含む
    請求項１５または１６記載の固体撮像装置。
18. 前記容量可変部は、
    前記第１ビンニングスイッチに接続され、前記フローティングディフュージョンから溢れる電荷を排出するオーバーフローゲートを有する
    請求項１７記載の固体撮像装置。
19. 前記画素部は、
    一つの前記フローティングディフュージョンを複数の前記光電変換部および前記電荷転送ゲート部で共有する画素共有構造を有する
    請求項１から１８のいずれか一に記載の固体撮像装置。
20. 前記固体撮像装置は、表面照射型または裏面照射型である
    請求項１から１９のいずれか一に記載の固体撮像装置。
21. 第１基板面側と、当該第１基板面側と対向する側の第２基板面側とを有する基板に対して埋め込むように第１導電型半導体層を形成して、受光した光の光電変換機能および電荷蓄積機能を有する光電変換部を形成するステップと、
    前記光電変換部の前記第１導電型半導体層の側部に第２導電型分離層を形成するステップと、
    前記光電変換部の前記第１導電型半導体層の少なくとも一部において、前記基板の法線に直交する方向に、少なくとも一つのサブ領域を形成し、かつ、前記第１導電型半導体層と接合容量成分を持つ少なくとも一つの第２導電型半導体層を形成するステップと、
    前記光電変換部の前記サブ領域に蓄積された電荷を転送可能な一つの電荷転送ゲート部を形成するステップと
    を有する固体撮像装置の製造方法。
22. 固体撮像装置と、
    前記固体撮像装置に被写体像を結像する光学系と、を有し、
    前記固体撮像装置は、
    第１基板面側と、当該第１基板面側と対向する側の第２基板面側とを有する基板と、
    前記基板に対して埋め込むように形成された第１導電型半導体層を含み、受光した光の光電変換機能および電荷蓄積機能を有する光電変換部と、
    前記光電変換部の前記第１導電型半導体層の側部に形成された第２導電型分離層と、
    前記光電変換部に蓄積された電荷を転送可能な一つの電荷転送ゲート部と、を有し、
    前記光電変換部は、
    前記第１導電型半導体層の少なくとも一部において、前記基板の法線に直交する方向に、少なくとも一つのサブ領域を形成し、かつ、前記第１導電型半導体層と接合容量成分を持つ少なくとも一つの第２導電型半導体層を含み、
    前記一つの電荷転送ゲート部は、
    前記光電変換部の前記サブ領域に蓄積された電荷を転送可能である
    電子機器。

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