JP2018134809A - 半導体基板、液体吐出ヘッド及び記録装置 - Google Patents

Abstract

【課題】 半導体基板のサイズの増大を抑えつつ、効率良く多数のメモリ素子を半導体基板に搭載する。【解決手段】 半導体基板は、信号供給回路と、記録素子用の第１の論理回路列及びメモリ素子用の第２の論理回路列と、を共通に接続するための共通配線と、を有する。また、第１の論理回路列及び第２の論理回路列は共通配線の延在する方向に沿って延在し、共通配線は第１の論理回路列と前記第２の論理回路列との間に配されている。【選択図】 図４

Description

本発明は、メモリ素子を有する半導体基板、この半導体基板を有する液体吐出ヘッド、及びこの液体吐出ヘッドを用いて記録を行う記録装置に関する。

従来の半導体基板において、製品ＩＤや設定パラメータ等の固有情報を内部に記録するＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）ＲＯＭとしてＰｏｌｙヒューズメモリが知られている。このＰｏｌｙヒューズメモリは、トランジスタのゲート配線や抵抗素子等を形成するＰｏｌｙシリコンを用いたものであり、既存の半導体製造プロセス工程を追加する事無く、半導体基板上にメモリを形成できる利点がある。Ｐｏｌｙヒューズメモリの読み書き原理は、電流が流れることで発生する熱によってＰｏｌｙシリコン配線を溶断し、その抵抗値変化を検知してメモリとして使用するものである。

ＰｏｌｙヒューズメモリはＰｏｌｙシリコンの配線を溶断させる程の大電流を駆動するために大型の制御トランジスタが必要であり、メモリ１ビットを機能させるのに必要な素子群（以下、「メモリモジュール」とも称する）の占める面積が大きい。しかし、従来は製品に求められるメモリビット数が３２〜４８ビットであったため、半導体基板における占有面積としては５％以下程度であった。

しかし、近年、製品ＩＤや設定パラメータ等の固有情報に加えて、装置がより高精度な制御を行うためにより多くのメモリ量（例えば、約１２８ビット以上）が必要となっている。例えば、記録装置の場合においては、記録剤使用量等の使用時の経時変化の状態を記録ヘッド内部に記録することが求められている。

そこで、Ｐｏｌｙヒューズメモリと比較してメモリモジュールを小さくすることができるメモリとして、特許文献１に開示されているアンチヒューズメモリ（メモリ素子）が知られている。アンチヒューズメモリは、従来の半導体製造プロセスを用いて新たな工程を追加することなく作成可能な点でも優れている。アンチヒューズメモリは、ＭＯＳトランジスタのゲート酸化膜をメモリとして形成したものであり、ゲート酸化膜に過電圧を印加、短絡させてその特性変化をメモリとして使用するものである。

例えば、メモリ素子としてアンチヒューズメモリを用いた場合など、情報の書き込みを行うメモリを選択するために、信号供給回路から送信された信号が入力されるメモリ素子用の論理回路が設けられる。

特開２０１４−５８１３０号公報

半導体基板に搭載されるメモリ素子の数が増えた際には、メモリ素子を搭載するための領域に加え、メモリ素子に対応する論理回路や論理回路に信号を供給する配線を搭載するための領域も増え、半導体基板の面積が増大する懸念がある。

そこで、本発明は、メモリ素子の数の増加に伴う半導体基板の面積の増大を抑えることを目的とする。

上記目的を達成する本発明の半導体基板は、信号供給回路と、複数の記録素子のそれぞれに対応する第１の論理回路が配列された第１の論理回路列と、複数のメモリ素子と、前記複数のメモリ素子のそれぞれに対応する第２の論理回路が配列された第２の論理回路列と、前記信号供給回路と、前記第１の論理回路列及び前記第２の論理回路列と、を共通に接続するための共通配線と、を有する半導体基板において、
前記第１の論理回路列及び前記第２の論理回路列は前記共通配線の延在する方向に沿って延在し、前記共通配線は前記第１の論理回路列と前記第２の論理回路列との間に配されていることを特徴とする。

本発明によると、メモリ素子の数の増加に伴う半導体基板の面積の増大を抑えることが可能となる。

本発明に係る記録素子基板の回路構成例の一部 本発明に係る記録素子基板に適用可能なメモリモジュールの構成例 本発明に係るメモリモジュールの断面構造模式図 第１の実施形態の記録素子基板の平面図 第１の実施形態の記録素子基板の部分拡大図 第２の実施形態における記録素子基板の平面図 記録素子基板が搭載された記録ヘッド及び記録ヘッドが搭載された記録装置を示す模式図

以下、本発明の実施の形態について図面を参照して説明する。なお、以下で説明する形態は本発明を実施するための一例であり、本発明を限定するものではない。

（記録装置、記録ヘッドユニット、及び記録ヘッド）
図７（ａ）は本発明に係る記録ヘッドユニット２０を搭載可能な記録装置１０００を示す概略斜視図である。図７（ａ）に示すように、リードスクリュー５００４は、駆動モータ５０１３の正逆回転に連動して駆動力伝達ギア５００８，５００９を介して回転する。キャリッジＨＣは記録ヘッドユニット２０を載置可能であり、リードスクリュー５００４の螺旋溝５００５に係合するピン（不図示）を有しており、リードスクリュー５００４が回転することによって矢印ａ，ｂ方向に往復移動される。

図７（ｂ）は本発明に係る記録ヘッド１０を備える記録ヘッドユニット２０の一例を示す斜視図である。記録ヘッドユニット２０は、記録ヘッド１０と、記録ヘッド１０に供給する記録剤を収容する収容部２４を備え、これらが一体となったカートリッジを構成している。記録ヘッド１０は図７（ａ）に示す記録媒体Ｐに対向する面に設けられている。なお、これらは必ずしも一体である必要はなく、収容部２４が取り外し可能な形態を取ることもできる。また、記録ヘッドユニット２０はテープ部材２２を備えている。このテープ部材２２は、記録ヘッド１０に電力を供給するための端子を有しており、記録装置本体から接点２３を介して電力や各種信号をやり取りする。

図７（ｃ）は、本発明に係る記録ヘッド１０の模式的な斜視図である。液体吐出ヘッドとしての記録ヘッド１０は記録素子基板Ｉ１と流路形成部材１２０とを備えている。記録素子基板Ｉ１には電気熱変換素子によって生じた熱エネルギーを記録剤に付与するための熱作用部１１７が複数配列して設けられている。また、流路形成部材１２０は、記録剤を吐出する吐出口１２１が熱作用部１１７に対応して複数配列して設けられた吐出口部材でもある。記録装置本体からテープ部材２２を介して記録素子基板Ｉ１に電力や信号が送られ、電気熱変換素子が駆動されて生じた熱エネルギーが熱作用部１１７を介して記録剤（液体）に付与されて、吐出口１２１から記録剤が吐出される。

（記録素子基板）
図１から図３を参照しながら、本発明に係る半導体基板としての記録素子基板（以下、単に「基板」とも称する）に搭載される吐出モジュールとメモリモジュールの回路構成を説明する。

図１は、基板Ｉ１の回路構成例の一部を示している。基板Ｉ１は、吐出モジュール２０４とメモリモジュール２０６とを含む。吐出モジュール２０４は、記録素子Ｒｈ（例えば、電気熱変換素子）と、記録素子Ｒｈを駆動するための記録素子用の駆動素子（トランジスタ）ＭＤ１と、記録素子選択用の論理回路ＡＮＤ２と、を含む。記録素子Ｒｈを駆動することにより、インク等の記録剤が吐出され、記録を行うことが可能である。

また、メモリモジュール２０６は、メモリ素子としてのアンチヒューズ素子ＡＦと、アンチヒューズ素子ＡＦに情報を書き込むためのメモリ素子用の駆動素子ＭＤ２と、メモリ素子選択用の論理回路ＡＮＤ２と、を含む。アンチヒューズ素子ＡＦは、過電圧が供給されることにより情報を固定的に保持し、即ち１回だけプログラム可能なメモリとして機能する。

信号供給回路としての制御データ供給回路２０１から送信された論理データ信号に基づいて、記録素子Ｒｈやアンチヒューズ素子ＡＦの駆動が制御される。制御データ供給回路２０１は、例えば、不図示のシフトレジスタやラッチ回路等を含む。制御データ供給回路２０１には、記録装置１０００本体や不図示のホストＰＣ等を介して、クロック信号ＣＬＫ、画像データ信号ＤＡＴＡ、ラッチ信号ＬＴ、記録素子制御信号ＨＥ等の論理データ信号が入力されうる。また、論理回路ＡＮＤ１、論理回路ＡＮＤ２、及び制御データ供給回路２０１には、ロジック用の電源電圧として、第１の電源電圧ＶＤＤ（例えば、３〜５Ｖ）が供給される。

ここで、制御データ供給回路２０１は、例えば、それぞれがｎ個の吐出モジュール２０４を有するｍ個のグループについて、グループごとに吐出モジュール２０４の動作を制御して記録素子Ｒｈを駆動する時分割駆動を可能とする。制御データ供給回路２０１は、ｍビットのブロック選択信号２０２と、ｎビットの時分割選択信号２０３と、を出力する。また、制御データ供給回路２０１は、記録素子とメモリ素子とを切り替える切り替え信号２０５を少なくとも１ビット出力する。ブロック選択信号２０２のうちの少なくとも１ビットと、時分割選択信号２０３のうちの少なくとも１ビットと、切り替え信号２０５のうちの少なくとも１ビットと、を各々の吐出モジュール２０４が受信することで記録素子Ｒｈは時分割駆動される。

また、制御データ供給回路２０１は、例えば、それぞれがｘ個のメモリモジュール２０６を有するｙ個のグループについて、グループごとにメモリモジュール２０６の動作を制御してアンチヒューズ素子ＡＦを駆動する時分割駆動を可能とする。制御データ供給回路２０１が出力するブロック選択信号２０２、時分割選択信号２０３、及び切り替え信号２０５の各信号の少なくとも１ビットずつを各々のメモリモジュール２０６が受信することでアンチヒューズ素子ＡＦは時分割駆動される。また、メモリモジュール２０６に含まれるいずれのアンチヒューズ素子ＡＦに情報を書き込むかは、各信号ＣＬＫ、ＤＡＴＡ、ＬＴ、ＨＥに従うブロック選択信号２０２、時分割選択信号２０３、及び切り替え信号２０５によって決定されうる。

なお、吐出モジュール２０４及びメモリモジュール２０６は、切り替え信号２０５により排他的に駆動され、全ての記録素子Ｒｈと全てのアンチヒューズ素子ＡＦとが同一の時間において駆動されないように構成されている。すなわち、切り替え信号２０５は、記録素子Ｒｈ及びアンチヒューズ素子ＡＦのうちのいずれか一方が駆動されるように駆動を切り替えるための信号である。ここで、切り替え信号２０５が１ビットである場合は、メモリ１グループに含まれるメモリモジュール２０６の個数ｘと時分割選択信号数ｎの関係はｘ≦ｎ、メモリグループ数ｙとブロック選択信号数ｍの関係はｙ≦ｍとなる。さらに、切り替え信号２０５を複数ビット設けることで（ｎ×ｍ）個を超える数のアンチヒューズ素子ＡＦを制御可能な構成にしてもよい。

記録素子選択用の論理回路ＡＮＤ１には、対応するブロック選択信号２０２、時分割選択信号２０３、及び切り替え信号２０５が入力される。入力された信号に応答して記録素子用の駆動素子ＭＤ１が導通状態となり、記録素子用の駆動素子ＭＤ１と直列に接続された記録素子Ｒｈが駆動される。

ここで、記録素子用の駆動素子ＭＤ１としては、例えば、高耐圧ＭＯＳトランジスタであるＤＭＯＳトランジスタ（Ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）が用いられる。メモリ素子としてアンチヒューズ素子ＡＦを用いる場合、一般的に、記録素子の駆動電流とメモリ素子の駆動電流とでは、メモリ素子の駆動電流の方が小さく、ＤＭＯＳトランジスタの電流駆動能力も小さくてすむ。したがって、メモリ素子用の駆動素子ＭＤ２の面積を記録素子用の駆動素子ＭＤ１の面積よりも小さくしても良い。

また、記録素子選択用の論理回路ＡＮＤ１としては、例えば、ＭＯＳトランジスタが用いられる。ここで、吐出モジュール２０４には、記録素子駆動用の電源電圧として第２の電源電圧ＶＨ（例えば、２４Ｖ）が供給され、接地電位をＧＮＤＨとする。

また、メモリ素子選択用の論理回路ＡＮＤ２には、対応するブロック選択信号２０２、時分割選択信号２０３、及び切り替え信号２０５が入力される。入力された信号に応じた信号がメモリ素子用の駆動素子ＭＤ２に出力され、駆動素子ＭＤ２の導通状態／非導通状態が切り替えられる。メモリ素子用の駆動素子ＭＤ２としては、例えば、記録素子用の駆動素子ＭＤ１と同様に、ＤＭＯＳトランジスタが用いられる。

また、メモリ素子選択用の論理回路ＡＮＤ２としては、ＭＯＳトランジスタが用いられる。ここで、メモリモジュール２０６には、アンチヒューズ素子ＡＦに情報を書き込むための第３の電源電圧ＶＩＤ（例えば、２４Ｖ）が供給され、接地電位をＧＮＤＨとする。図１に示すように、記録素子用の駆動素子ＭＤ１とメモリ素子用の駆動素子ＭＤ２とが共通のグランド配線を介して共通のＧＮＤＨパッドに接続されるように構成してもよい。

なお、電源電圧ＶＩＤと電源電圧ＶＨとは独立した電源ラインである例を記載しているが、アンチヒューズ素子ＡＦへの書き込みに要する電圧の最小値が電源電圧ＶＨ以下の場合は、例えば降圧回路と併せて、電源電圧ＶＨを用いてもよい。

図２は、基板Ｉ１に用いるメモリモジュール２０６の構成例を示している。ここでは、メモリ素子選択用の論理回路ＡＮＤ２をＮＡＮＤ回路３０６及びインバータＩＮＶで示している。インバータＩＮＶはＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１で構成されており、トランジスタＭＰ１及びＭＮ１としてはＭＯＳＦＥＴが用いられる。インバータＩＮＶには入力信号Ｓｉｇが入力され、出力信号Ｖｇがメモリ素子用の駆動素子ＭＤ２のゲートに出力される。なお、図２は、図１に示した駆動素子ＭＤ２と論理回路ＡＮＤ２との配置を左右逆にして示している。

アンチヒューズ素子ＡＦは、情報が書き込まれる前は、例えば容量素子Ｃａとして機能することが可能である。図２は、アンチヒューズ素子ＡＦに情報が書き込まれる前の状態を示しており、アンチヒューズ素子ＡＦは容量Ｃａとして表わされている。他の図においても同様にアンチヒューズ素子ＡＦを容量Ｃａとして示す場合がある。

アンチヒューズ素子ＡＦとしての容量Ｃａは、その一端においてメモリ素子用の駆動素子ＭＤ２と直列に接続されている。また、容量Ｃａの他端には情報の読み書きを行う際に、電源電圧ＶＩＤが供給される。

また、メモリモジュール２０６は、アンチヒューズ素子ＡＦと並列に接続された抵抗素子（抵抗値をＲｐとし、以下、単に「抵抗素子Ｒｐ」とも示す）を備えている。これにより、メモリ素子用の駆動素子ＭＤ２が非導通状態であるにもかかわらず、アンチヒューズ素子ＡＦの両端に過電圧が印加されて、アンチヒューズ素子ＡＦに誤って情報が書き込まれるような事態が生じることを防ぐことができる。

図３は、容量Ｃａ及びメモリ素子用の駆動素子ＭＤ２に対応する部分の基板Ｉ１の断面構造の例を模式的に示している。例えば、Ｐ型シリコン基板１００上に、Ｐ型ウエル領域１０１とＮ型ウエル領域１０２ａ及び１０２ｂが形成されている。Ｐ型ウエル領域１０１は、ＮＭＯＳトランジスタＭＮ１のＰ型ウエルを形成する工程において同時に形成されればよく、Ｐ型ウエルとＰ型ウエル領域１０１とは同様の不純物濃度分布を有している。Ｎ型ウエル領域１０２ａ及び１０２ｂと、ＰＭＯＳトランジスタＭＰ１のＮ型ウエルとの関係についても同様である。Ｎ型ウエル領域１０２ａ及び１０２ｂと、Ｐ型シリコン基板１００とのＰＮ接合におけるブレークダウン電圧をＶＢとしたときに、情報を書き込む際にブレークダウンが当該ＰＮ接合において生じないように、ＶＢ＞ＶＩＤとする。よって、それぞれの不純物濃度を考慮してＮ型ウエル領域１０２ａ及び１０２ｂを形成するとよい。

Ｐウエル領域１０１とＮウエル領域１０２ａ及び１０２ｂとには、フィールド酸化膜１０３、高濃度のＮ型拡散領域１０６ａ〜１０６ｃ、及び高濃度のＰ型拡散領域１０７が形成されている。フィールド酸化膜１０３はＬＯＣＯＳ構造を有している。高濃度のＮ型拡散領域１０６ａ〜１０６ｃ及び高濃度のＰ型拡散領域１０７は、トランジスタＭＰ１及びＭＮ１のドレイン、ソース及びバルクのための高濃度の拡散領域と同時に形成することができる。また、駆動素子ＭＤ２及び容量Ｃａを構成するゲート酸化膜１０４も、トランジスタＭＰ１及びＭＮ１のゲート絶縁膜と同時に形成することができる。メモリ用駆動素子ＭＤ２のゲート電極１０５ａと、アンチヒューズ素子ＡＦとして用いる容量Ｃａの電極１０５ｂとは、それぞれＰｏｌｙシリコンで形成される。これらの電極１０５ａ、１０５ｂもトランジスタＭＰ１及びＭＮ１のゲート電極と同時に形成することができる。

高耐圧ＮＭＯＳトランジスタである駆動素子ＭＤ２の構成を説明する。ゲート電極１０５ａは、ゲート酸化膜１０４を介して、隣接するＰウエル領域１０１とＮウエル領域１０２ａの上に配置される。Ｐウエル領域１０１とゲート電極１０５ａの重なる領域がチャネル領域となる。高濃度のＮ型拡散領域１０６ａはソース電極であって、高濃度のＰ型拡散領域１０７はバックゲート電極である。ドレインの電界緩和領域として、ゲート電極１０５ａの下部まで延在しているＮウエル領域１０２ａを配置する。Ｎウエル領域１０２ａ内に形成された高濃度のＮ型拡散領域１０６ｂがドレイン電極となる。さらに、ゲート電極１０５ａのドレイン側はＮウエル領域１０２ａ内に形成されたフィールド酸化膜１０３上に乗り上げた構造、所謂、ＬＯＣＯＳオフセット構造を有している。

これにより、駆動素子ＭＤ２がＯＦＦ状態、すなわち、ゲート電極の電圧がＧＮＤで、ドレイン電極の電圧が高電圧ＶＩＤまで上昇しても、ゲート−ドレイン耐圧が確保できる。

次に、アンチヒューズ素子ＡＦ（容量Ｃａ）の構造を説明する。Ｎウエル領域１０２ｂの上にゲート酸化膜１０４を介して設けられた電極１０５ｂがアンチヒューズ素子の上部電極として機能し、高濃度Ｎ型拡散領域１０６ｃが下部電極として機能する。

図２では、上部電極の開口部のみに高濃度Ｎ型拡散領域１０６ｃが形成されているが、上部電極の下部全域に高濃度Ｎ型拡散領域が形成されていてもよい。さらに、図２では、アンチヒューズ素子の下部電極が駆動素子ＭＤ２のドレインに接続されているが、上部電極が駆動素子ＭＤ２のドレインに接続され、下部電極が高電圧ＶＩＤに接続されていてもよい。

なお、図２では、アンチヒューズ素子ＡＦとしての容量Ｃａは、Ｎウエル領域とＰｏｌｙシリコンとで形成される構成であるが、この構成に限定されず、ＰＭＯＳトランジスタを用いた容量であってもよい。

次に、各電極の接続状態を説明する。金属配線１０９ａは、コンタクト部１０８を介して駆動素子ＭＤ２のソース電極とバックゲート電極とに接続されており、ＧＮＤ電位が与えられる。金属配線１０９ｂは、コンタクト部１０８を介して高耐圧ＮＭＯＳトランジスタのゲート電極に接続され、図１に示すインバータ回路の出力信号Ｖｇが入力される。金属配線１０９ｃは、コンタクト部１０８を介して駆動素子ＭＤ２のドレイン電極とアンチヒューズ素子ＡＦの下部電極とに接続されている。金属配線１０９ｄは、コンタクト部１０８を介してアンチヒューズ素子ＡＦの上部電極に接続され、情報を書き込む際に高電圧ＶＩＤが与えられる。なお、金属配線１０９ａ〜１０９ｄと各電極は、電気的に接続されていればよく、それらの製造方法や構造は限定されない。

次に、アンチヒューズ素子ＡＦに情報を書き込む際のメモリモジュール２０６の動作を説明する。アンチヒューズ素子ＡＦに情報を書き込む際には、制御信号Ｓｉｇに“Ｌｏｗ”レベルの信号を入力することにより、メモリ素子用の駆動素子ＭＤ２をＯＮ状態にする。これにより、アンチヒューズ素子ＡＦを構成するゲート酸化膜に高電圧ＶＩＤが印加され、ゲート酸化膜が破壊されることで、アンチヒューズ素子ＡＦに情報が書込まれる。即ち、情報を書き込む前にはアンチヒューズ素子ＡＦは容量素子Ｃａであったのに対し、書き込み後にはアンチヒューズ素子ＡＦは抵抗素子となる。

アンチヒューズ素子ＡＦに書き込きまれた情報を読み出す方法としては、アンチヒューズ素子ＡＦのインピーダンスの変化を測定する等の方法がある。

アンチヒューズ素子ＡＦに記録する情報は、例えばチップＩＤや設定パラメータ等の製品固有の情報であり、これらは、製品出荷時に工場にて検査機等を用いて書き込みが行われる。あるいは、製品本体に搭載され、ユーザが製品の使用開始後に情報を書き込む場合は、製品本体から高電圧ＶＩＤに相当する電圧が供給される。

（第１の実施形態）
図４は、本実施形態における記録素子基板Ｉ１の平面図を示す。基板Ｉ１には、記録素子Ｒｈ、記録素子用の駆動素子ＭＤ１、記録素子選択用の論理回路ＡＮＤ１が搭載されている。また、基板Ｉ１には、メモリ素子としてのアンチヒューズ素子ＡＦ（図４では「容量Ｃａ」とも示す）、メモリ素子用の駆動素子ＭＤ２、メモリ素子選択用の論理回路ＡＮＤ２が搭載されている。

さらに、制御データ供給回路２０１から論理回路ＡＮＤ１及び論理回路ＡＮＤ２に信号を供給可能な共通ロジックバス配線４０２（共通配線）が搭載されている。本実施形態では、共通ロジックバス配線４０２は、制御データ供給回路２０１から出力されるブロック選択信号用の信号線２０２、時分割選択信号用の信号線２０３、及び記録素子・メモリ素子切り替え信号用の信号線２０５を含む。

なお、共通ロジックバス配線４０２は上述の信号線の全てを含む構成に限定されず、制御データ供給回路２０１からの信号線の少なくともいずれかが記録素子選択用の論理回路ＡＮＤ１とメモリ素子選択用の論理回路ＡＮＤ２との間で共通化されていればよい。少なくともいずれかの信号線を論理回路ＡＮＤ１と論理回路ＡＮＤ２とで共通化することで、ロジックバス配線の領域を少なくすることができる。

特に、本実施形態では、上述のように、吐出モジュール２０４及びメモリモジュール２０６は、制御データ供給回路２０１からの信号に応じて排他的に駆動されることが可能である。すなわち、全ての記録素子Ｒｈと全てのアンチヒューズ素子ＡＦとが同時に駆動されないように構成されている。したがって、記録素子Ｒｈとアンチヒューズ素子ＡＦとで個別にロジックバス配線を設けずに済み、制御データ供給回路２０１と接続されたロジックバス配線の領域を一層小さくすることができる。

次に、基板Ｉ１における素子の配列について説明する。基板Ｉ１には、基板Ｉ１の長手方向に延在する記録剤としてのインクを供給する供給口４０８が設けられている。この供給口４０８の延在方向に沿って、複数の記録素子Ｒｈが少なくとも１列に配列されて構成された記録素子列４０４１が設けられている。また、各記録素子Ｒｈに対応する記録素子用の駆動素子ＭＤ１が配列されて構成された記録素子用の駆動素子列４０４２が、記録素子列４０４１の供給口４０８が設けられた側とは反対側に、記録素子列４０４１に隣接して設けられている。さらに、各記録素子Ｒｈに対応する記録素子選択用の論理回路ＡＮＤ１が配列されて構成された記録素子選択用の論理回路列４０４３が駆動素子列４０４２に隣接して設けられている。なお、本実施形態では、記録素子列４０４１、駆動素子列４０４２、及び論理回路列４０４３は図４に示すＹ方向に沿って延在している。

同様に、基板Ｉ１には、記録素子列４０４１の方向に沿って複数のアンチヒューズ素子ＡＦ（容量Ｃａ）が配列されて構成されたアンチヒューズ素子列４０６１（メモリ素子列）が設けられている。このアンチヒューズ素子列４０６１は基板Ｉ１の縁部の近傍に設けられている。また、各アンチヒューズ素子ＡＦに対応する抵抗素子Ｒｐが配列されて構成された抵抗素子列４０６４がアンチヒューズ素子列４０６１に隣接して設けられている。さらに、各アンチヒューズ素子ＡＦに対応するメモリ素子用の駆動素子ＭＤ２が配列されて構成された駆動素子列４０６２が抵抗素子列４０６４に隣接して設けられている。さらに、各アンチヒューズ素子ＡＦに対応するメモリ素子選択用の論理回路ＡＮＤ２が配列されて構成された論理回路列４０６３が駆動素子列４０６２に隣接して設けられている。

また、上述の共通ロジックバス配線４０２が、記録素子列４０４１や記録素子用の素子や回路の列を含む吐出モジュール列７０４と、メモリ素子列やメモリ素子用の素子や回路の列を含むメモしモジュール列７０６と、の間に設けられている。本実施形態では、共通ロジックバス配線４０２は記録素子列４０４１の方向に沿って延在している。また、記録素子用の論理回路列４０４３とメモリ素子用の論理回路列４０６３とは、共通ロジックバス配線４０２の延在方向に沿って延在している。言い換えると、共通ロジックバス配線４０２、記録素子用の論理回路列４０４３、及びメモリ素子列用の論理回路列４０６３は、図４のＹ方向に沿って延在している。また、メモリ素子列用の論理回路列４０６３、共通ロジックバス配線４０２、及び記録素子列用の論理回路列４０４３は、この順に図４のＸ方向に並んで配されている。さらに、制御データ供給回路２０１（２０１ａ）は、基板Ｉ１のＹ方向における端部に配されている。

このように、本実施形態では、制御データ供給回路２０１と論理回路ＡＮＤ１とを接続するためのロジックバス配線と、制御データ供給回路２０１と論理回路ＡＮＤ２とを接続するためのロジックバス配線と、を共通の配線として設けている。すなわち、吐出モジュール２０４とメモリモジュール２０６とで共通する配線として共通ロジックバス配線４０２を設けてこれを兼用する構成としている。また、論理回路ＡＮＤ１の列４０４３と論理回路ＡＮＤ２の列４０６３とが、共通ロジックバス配線４０２の延在する方向に沿って延在している。さらに、共通ロジックバス配線４０２がこれらの論理回路列４０４３と論理回路列４０６３との間に挟まれて配されている。

このような配置とすることで、共通ロジックバス配線４０２のうちの、吐出モジュール２０４及びメモリモジュール２０６のうちのいずれか一方の専用配線として用いられる部分を少なくする、あるいは無くすことができる。したがって、基板に搭載するメモリ素子の数を増やした場合にも、基板内のロジックバス配線が占める領域の増大を抑えることできるので、メモリ素子の数の増加に伴う基板の面積の増大を抑えることが可能である。

また、共通ロジックバス配線４０２の一方の側に吐出モジュール２０４の列（吐出モジュール列７０４）を設け、他方の側にメモリモジュール２０６の列（メモリモジュール列７０６）を設けている。このため、記録素子列の方向（図４のＹ方向）に沿う基板の長さの増大を抑えつつ、多くのメモリモジュール２０６を搭載することが可能である。

図４の点線で囲う領域Ａの拡大図を図５（ａ）に示す。共通ロジックバス配線４０２と、記録素子選択用の論理回路ＡＮＤ１及びメモリ素子選択用の論理回路ＡＮＤ２と、は、各々の論理回路ＡＮＤ１及びＡＮＤ２の入力ノードに接続される共通信号線４０２１を介して電気的に接続されている。共通信号線４０２１は、共通ロジックバス配線４０２の延在方向に対して交差（本実施形態では、直交）するように配されている。また、複数の共通ロジックバス配線４０２と論理回路ＡＮＤ１及び論理回路ＡＮＤ２とを接続するように、複数の共通信号線４０２１が配されている。また、共通ロジックバス配線４０２と共通信号線４０２１とは、基板Ｉ１の積層方向における別の配線層で構成されており、ビア４０２２を介して共通ロジックバス配線４０２と共通信号線４０２１とが電気的に接続されている。この共通信号線４０２１のうちの、ビア４０２２と論理回路ＡＮＤ１とを接続する配線が第１の個別配線であり、ビア４０２２と論理回路ＡＮＤ２とを接続する配線が第２の個別配線である。したがって、ビア４０２２は、共通ロジックバス配線４０２と第１の個別配線との接続部であり、且つ共通ロジックバス配線４０２と第２の個別配線との接続部でもある。また、複数の共通信号線４０２１は基板Ｉ１の積層方向における同じ配線層で構成されている。

また、図５（ａ）に示す構成では、記録素子選択用の論理回路列４０４３における論理回路ＡＮＤ１とメモリ素子選択用の論理回路列４０６３における論理回路ＡＮＤ２とが同じピッチで配置されている。また、共通ロジックバス配線４０２に直交する方向（Ｘ方向）において論理回路ＡＮＤ１と論理回路ＡＮＤ２とが並んで配置されている。このような配置により、複数の共通信号線４０２１を同じ配線層で構成しつつ、隣接する共通信号線４０２１が交差することを防ぐことができる。なお、論理回路列４０４３におけるＡＮＤ１の全てのピッチと論理回路列４０６３におけるＡＮＤ２の全てのピッチとを等しくしなくてもよく、隣接するＡＮＤ１のピッチと隣接するＡＮＤ２とのピッチとを少なくとも等しくすればよい。また、図のＸ方向において少なくとも一部が互いに重なるように論理回路ＡＮＤ１と論理回路ＡＮＤ２とを配置すればよい。

なお、図５（ｂ）は、図５（ａ）に対応する他の例を示す図である。図５（ｂ）に示す例のように、論理回路ＡＮＤ１の列４０４３と論理回路ＡＮＤ２の列４０６３とを記録素子列４０４１の方向（Ｙ方向）にずらして配置してもよい。また、吐出モジュール列７０４とメモリモジュール列７０６とをＹ方向にずらして配置してもよい。また、共通ロジックバス配線４０２と論理回路ＡＮＤ１とを接続する信号線４０２３（第１の個別配線）と、共通ロジックバス配線４０２と論理回路ＡＮＤ２とを接続する信号線４０２４と（第２の個別配線）を、個別に設けてもよい。この場合、共通ロジックバス配線４０２と各信号線４０２３、４０２４とを接続するビア４０２２は、それぞれ異なるビアとして設けられている。なお、信号線の数を減らすためには、図５（ａ）に示したような共通のビアによって接続された共通信号線４０２１を設ける構成の方が好ましい。

なお、上述した実施形態の構成によると、特に、１列のメモリ素子列に含まれるメモリ素子の数と、１列の記録素子列に含まれる記録素子の数とが同数であるときに、メモリ素子としてのアンチヒューズメモリを最も効率よく配列することができる。ただし、メモリ素子列に含まれるメモリ素子の数と記録素子列に含まれる記録素子の数とが同じでなくてもよい。すなわち、記録素子列の長さと吐出素子列の長さとが同じである必要はなく、どちらか一方の列の長さを他方の列の長さより短くし、空いた領域に別の回路を配置してもよい。

図５（ｃ）は、図５（ａ）に対応する他の例を示す図である。図５（ｃ）では、図５（ａ）よりもメモリ素子としてのアンチヒューズ素子ＡＦの数が少ない場合に、メモリ素子や、メモリ素子用の素子及び回路を効率的に配置する例を示している。

例えば、図５（ｃ）示す例では、アンチヒューズ素子列４０６１におけるアンチヒューズ素子ＡＦの配置密度を、記録素子列４０４１における記録素子の配置密度の半分としている。すなわち、１列のアンチヒューズ素子列４０６１に含まれるアンチヒューズ素子ＡＦ（容量Ｃａ）の数は、１列の記録素子列４０４１に含まれる記録素子Ｒｈの数の半分となっている。同様に、アンチヒューズ素子ＡＦ用の駆動素子ＭＤ２や論理回路ＡＮＤ２の数も記録素子Ｒｈ用の駆動素子ＭＤ１や論理回路ＡＮＤ２の数の半分となっている。また、アンチヒューズ素子用の論理回路ＡＮＤ２のピッチＰ２は、記録素子用の論理回路ＡＮＤ１のピッチＰ１の３倍となっている。そして、隣接するメモリ素子用の論理回路ＡＮＤ２の間の領域に容量Ｃａ（アンチヒューズ素子ＡＦ）と抵抗素子Ｒｐとを配置している。

このように本実施形態では、アンチヒューズ素子用の論理回路ＡＮＤ２のピッチＰ２が、記録素子用の論理回路ＡＮＤ１のピッチＰ１の整数倍となるように配列している。本実施形態では、上述の実施形態と比べて、搭載されるメモリ素子の数は少なくなるが、記録素子列４０４１の方向に交差する方向（本実施形態では図のＸ方向）の基板Ｉ１の長さを短くすることが可能となる。

なお、図４に示すように、基板Ｉ１には、供給口４０８の両側（Ｘ方向）のそれぞれに、記録素子列４０４１、駆動素子列４０４２、論理回路列４０４３が設けられている。アンチヒューズ素子列４０６１は供給口４０８の片側に１列設けられている。したがって、２列設けられた記録素子列のうちの一方の記録素子列４０４１（図４の左側）は、アンチヒューズ素子列４０６１と共通ロジックバス配線４０２を兼用している。一方で、もう一方の記録素子列４０４１（図４の右側）は、記録素子列専用のロジックバス配線４０３を介して制御データ供給回路２０１（２０１ｂ）と接続されている。なお、供給口４０８の一方の側にのみ記録素子列４０４１、駆動素子列４０４２、論理回路列４０４３が設けられた構成であってもよい。

なお、本実施形態はメモリ素子としてアンチヒューズ素子を用いている。アンチヒューズ素子を用いると、Ｐｏｌｙヒューズメモリと比較してメモリモジュールのサイズを小さくすることができる。また、アンチヒューズ素子を構成するゲート酸化膜として、基板の半導体製造プロセスで形成されたゲート酸化膜を用いることができ、新たな工程を追加せずにメモリ素子を搭載できる。なお、メモリ素子はアンチヒューズ素子に限定されるものではない。

また、本実施形態では、メモリモジュール２０６は抵抗素子Ｒｐを含んで構成されているが、この抵抗素子Ｒｐは上述したようにアンチヒューズ素子ＡＦの誤書き込み防止を目的として設けている。したがって、使用条件や別の手段で誤書き込み防止手段がある場合は抵抗素子Ｒｐを設けなくてもよい。また、本実施形態では、記録素子Ｒｈは電気熱変換素子としたが、これに限定されず、例えばピエゾ素子であっても良い。また、本実施形態では半導体基板の一例として記録素子Ｒｈを有する記録素子基板の例を挙げて説明したが、記録素子が別の部材に設けられた装置や、記録素子を有さない装置への適用も可能である。

（第２の実施形態）
次に、第２の実施形態を図６に示す。上述の実施形態と同様に、本実施形態も制御データ供給回路２０１と記録素子選択用の論理回路ＡＮＤ１及びメモリ素子選択用の論理回路ＡＮＤ２とを接続するための共通ロジックバス配線４０２を設けている。図６（ａ）〜（ｄ）は記録素子基板の平面図を示しており、これらの図を用いて複数のメモリモジュール２０６が配列して構成されたメモリモジュール列７０６の配置の例について説明する。

なお、図６に示す吐出モジュール列７０４に含まれる記録素子列、記録素子用の駆動素子列、及び記録素子用の論理回路列の具体的な配置は、図４で示したような配置とすることができる。また、図６に示すメモリモジュール列７０６に含まれるメモリ素子列、メモリ素子用の駆動素子列及びメモリ素子列用の論理回路列の具体的な配置は、図４や図５で示したような配置とすることができる。

図６（ａ）では、複数の吐出モジュールが配列されて構成された吐出モジュール列７０４が、供給口４０８のＸ方向における両側にそれぞれ設けられている。そして、各吐出モジュール列７０４に対応するように、メモリモジュール列７０６が基板Ｉ２の対向する両縁部にそれぞれ設けられている。いずれのメモリモジュール列７０６も対応する吐出モジュール列７０４と共通ロジックバス配線４０２を兼用している。また、２つの共通ロジックバス配線４０２は、それぞれ対応する記録素子選択用の論理回路ＡＮＤ１の列とメモリ素子選択用の論理回路ＡＮＤ２の列との間に挟まれて設けられている。このように、複数のメモリモジュール列７０６を設けることで、上述の実施形態と比較してより多くのメモリ素子を搭載できる。

図６（ｂ）は、複数のインク供給口４０８を有する記録素子基板Ｉ３の平面図を示している。図６（ａ）と同様に、メモリモジュール列７０６が基板Ｉ３の対向する両縁部にそれぞれ設けられている。基板Ｉ３には、メモリモジュール列７０６と兼用して設けられた共通ロジックバス配線４０２と接続された吐出モジュール列７０４と、吐出モジュール列専用のロジックバス配線４０３と接続された吐出モジュール列７０４と、が設けられている。

図６（ｃ）は、複数のインク供給口４０８を有する記録素子基板Ｉ４の平面図を示している。基板Ｉ４には、図のＸ方向にｋ個のインク供給口４０８が配置され、基板Ｉ３の対向する両縁部にそれぞれ１列のメモリモジュール列７０６が配置され、隣接する供給口４０８の間の領域に１列のメモリモジュール列７０６が配置されている。したがって、基板Ｉ４には（ｋ＋１）列のメモリモジュール列７０６が配置されている。２つのインク供給口４０８の間に配置されるメモリモジュール列７０６は、その両脇に近接して配された共通ロジックバス配線４０２のうちの、どちらか一方、あるいは両方のロジックバス配線４０２に電気的に接続される。図６（ｃ）は、図６（ｂ）よりもメモリ素子の数を多くすることができる。

図６（ｄ）に示す基板Ｉ５では、図６（ｃ）の構成に対し、隣接するインク供給口４０８の間に配置されるメモリモジュール列７０６を複数列配置している。図６（ｄ）は、図６（ｃ）よりもさらにメモリ素子の数を多くすることができる。

なお、基板に必要なメモリ素子の数が１列の記録素子列に含まれる記録素子Ｒｈの数よりも少ない場合には、図４に示したように複数の記録素子列のうちの１つの記録素子列に対応して１列のメモリ素子列を設けることが好ましい。すなわち、メモリ素子は可能な限り同じ列にまとめて設けることが好ましい。

２０１ 制御データ供給回路（信号供給回路）
４０２ 共通ロジックバス配線（共通配線）
４０４１ 記録素子列
４０６１ メモリ素子列
ＡＮＤ１ 記録素子選択用論理回路（第１の論理回路）
ＡＮＤ２ メモリ素子選択用論理回路（第２の論理回路）
ＡＦ アンチヒューズ素子（メモリ素子）
Ｉ１ 記録素子基板（半導体基板）
Ｒｈ 記録素子

Claims (18)

1. 信号供給回路と、
   複数の記録素子のそれぞれに対応する第１の論理回路が配列された第１の論理回路列と、
   複数のメモリ素子と、
   前記複数のメモリ素子のそれぞれに対応する第２の論理回路が配列された第２の論理回路列と、
   前記信号供給回路と、前記第１の論理回路列及び前記第２の論理回路列と、を共通に接続するための共通配線と、
   を有する半導体基板において、
   前記第１の論理回路列及び前記第２の論理回路列は前記共通配線の延在する方向に沿って延在し、前記共通配線は前記第１の論理回路列と前記第２の論理回路列との間に配されていることを特徴とする半導体基板。
2. 前記延在する方向に直交する方向において、前記第１の論理回路と前記第２の論理回路とは少なくとも一部が互いに重なるように配されている、請求項１に記載の半導体基板。
3. 複数の前記第１の論理回路のそれぞれと前記共通配線とは、前記延在する方向に交差する方向に延在する第１の個別配線を介して接続され、複数の前記第２の論理回路のそれぞれと前記共通配線とは、前記交差する方向に延在する第２の個別配線を介して接続されている、請求項１または請求項２に記載の半導体基板。
4. 前記第１の個別配線と前記共通配線との接続部と、前記第２の個別配線と前記共通配線との接続部とが、共通の接続部として構成されている、請求項３に記載の半導体基板。
5. 前記共通配線は、前記記録素子及び前記メモリ素子のうちのいずれか一方が駆動されるように駆動を切り替える信号を供給するための配線を含む、請求項１乃至請求項４のいずれかに一項に記載の半導体基板。
6. 前記複数の記録素子及び前記複数のメモリ素子は、前記信号供給回路から供給された信号に応じて排他的に駆動される、請求項１乃至請求項５のいずれか一項に記載の半導体基板。
7. 互いに隣接する前記第１の論理回路のピッチと、互いに隣接する前記第２の論理回路のピッチと、が等しい、請求項１乃至請求項６のいずれか一項に記載の半導体基板。
8. 前記第１の論理回路列における前記第１の論理回路のピッチと、前記第２の論理回路列における前記第２の論理回路列のピッチと、が等しい、請求項７に記載の半導体基板。
9. 前記第２の論理回路列における前記第２の論理回路のピッチは、前記第１の論理回路列における前記第１の論理回路列のピッチの整数倍である、請求項１乃至請求項６のいずれか一項に記載の半導体基板。
10. 前記記録素子と前記第１の論理回路とに接続された第１の駆動素子と、前記メモリ素子と前記第２の論理回路とに接続された第２の駆動素子と、前記第１の駆動素子と前記第２の駆動素子とに共通して接続されたグランド配線と、を有する、請求項１乃至請求項９のいずれか一項に記載の半導体基板。
11. 前記信号供給回路は前記延在する方向における前記半導体基板の端部に配されている、請求項１乃至請求項１０のいずれか一項に記載の半導体基板。
12. 前記メモリ素子はアンチヒューズ素子である、請求項１乃至請求項１１のいずれか一項に記載の半導体基板。
13. 前記複数の記録素子が配列された記録素子列と、前記複数のメモリ素子が配列されたメモリ素子列と、を有する、請求項１乃至請求項１２のいずれか一項に記載の半導体基板。
14. 前記記録素子列に含まれる前記記録素子の数は、前記メモリ素子列に含まれる前記メモリ素子の数と等しい、または前記メモリ素子列に含まれる前記メモリ素子の数よりも多い、請求項１３に記載の半導体基板。
15. 前記メモリ素子列の数は前記記録素子列の数よりも少ない、請求項１３または請求項１４に記載の半導体基板。
16. 前記記録素子列及び前記メモリ素子列は前記延在する方向に沿って延在し、前記記録素子列は前記第１の論理回路列に対して前記共通配線が設けられた側と反対側に配され、前記メモリ素子列は、前記第２の論理回路列の前記共通配線が設けられた側と反対側に配されている、請求項１３乃至請求項１５のいずれか一項に記載の半導体基板。
17. 請求項１３乃至請求項１６のいずれか一項に記載の半導体基板と、前記記録素子に対応する吐出口が設けられた吐出口部材と、を有し、前記記録素子が駆動されて前記吐出口から液体を吐出する液体吐出ヘッド。
18. 請求項１７に記載の液体吐出ヘッドを用いて記録を行う記録装置。
    

Images