JP2018112694A - 遊技機 - Google Patents

Abstract

【課題】映像再生上の不具合の発生を防止しつつ、複数の画像表示装置の画像を同期して表示させる。【解決手段】スレーブ側画像表示回路１００＿１は、ドットクロックを分周して水平走査周期信号を生成する水平カウンタ１１１と、水平走査周期信号を分周して垂直走査周期信号を生成する垂直カウンタ１１３と、マスタ側画像表示回路１００＿０からマスタ用垂直同期信号（Ｍａｓｔｅｒ＿ＶＳＹＮＣ）が供給され、且つ水平カウンタから水平走査周期信号が出力された場合に垂直カウンタをリセットするリセット生成部１１５と、を備える。【選択図】図２

Description

本発明は、複数の表示装置に画像を表示させる画像処理装置を備えたパチンコ機・パチスロ機等の遊技機に関する。

カーナビゲーションシステム等の画像表示を行う機器においては、複数のディスプレイの夫々に異なる画像を表示したり、各ディスプレイに分割した画像を表示させて、複数のディスプレイで一画面を形成したりすることがある。特にパチンコ機では遊興度を高めるためにメインディスプレイ以外に複数のサブディスプレイを利用し、様々なコンテンツを表示している。
従来、複数のディスプレイに画像を同期して表示させるためには、ディスプレイ毎にグラフィックディスプレイコントローラ（ＧＤＣ）を用意し、各ＧＤＣはＲＧＢの画面データ、他のディスプレイと表示を同期させるための同期信号、及び一走査ライン当たりの画面データを転送する基準となる基準クロック信号を生成して、対応するディスプレイに出力するのが一般的である。
また、特許文献１に記載されているように、二台のディスプレイの画面表示に係る制御を単一のＧＤＣで行うことで、ＧＤＣ及びそのメモリ（ＲＯＭ・ＲＡＭ）を削減し、実装コストを低減した二画面ディスプレイシステムも提案されている。しかし、表１に示すように、ディスプレイの解像度によってドットクロック、水平走査周波数、及び垂直走査周波数が異なるため、複数のディスプレイを制御する場合には、種々の問題が生じる。

表１はビデオ規格毎の水平・垂直周波数である。

ここで、遊技機の演出映像には遊興性が重視されるため、演出映像のコマ落ちは許されず、演出映像そのものについても滑らかな再生が求められる（第一の要求）。更に、各ディスプレイに表示される演出映像のコンテンツが同一の場合は勿論、コンテンツが異なっていても、各演出映像はイベント（例えば、大当たり）と連動しているので、各ディスプレイに表示される演出映像の開始から終了まで全てのディスプレイで動画再生速度が一致し、同期していることが要求される（第二の要求）。
第一の要求を満たすために各ディスプレイは、ＧＤＣから出力される各ディスプレイ用の垂直同期信号をトリガーとして演出映像のデコードを行えばよい。しかし、表１に示したように、解像度が異なるディスプレイ間では垂直同期信号の発生タイミングが一致しないため、徐々に演出映像がずれていくという問題がある。図８は、解像度の異なるディスプレイのフレーム画像がずれていく様子を示す図である。図示するように、ＳＶＧＡのディスプレイにおいては１６．５８ｍｓ毎にフレーム画像が描画され、ＶＧＡのディスプレイにおいては１６．６８ｍｓ毎にフレーム画像が描画されるので、両規格間では１フレーム毎に０．１ｍｓずつのズレが生ずる。このように、単一のＧＤＣで解像度が異なるディスプレイに演出映像を表示するとディスプレイ間で動画再生速度が一致せず、演出映像のズレが発生してしまい、演出設計者の意図通りの映像を表示できないという問題が生じる。

第二の要求である動画の再生速度を一致させることを目的として、解像度が異なる複数のディスプレイの間で垂直同期信号を強制的に一致させることも考えられるが、この場合は、垂直同期信号を強制的に一致させられるスレーブ側表示回路に入力される垂直同期信号のタイミングが、スレーブ側表示回路が発生する本来の垂直同期信号のタイミングと異なってしまうという問題がある。

図９は、強制的に入力された垂直同期信号ＶＳ０と、スレーブ側表示回路の本来の垂直同期信号ＶＳ１のタイミングとの関係を示した模式図である。なお、本図では説明の便宜上、アクティブビデオ期間を左上角部に示している。図示するように、強制的に入力された垂直同期信号が水平１ラインの中間に位置するため、垂直ブランキング期間がライン単位（整数）とならず、端数（小数点を含む値）となる。このため、ｅＤＰ（Embedded Display Port）のような水平１ラインの中間における同期信号の発生を許さない表示インターフェースを利用している場合には、映像が乱れたり映像を再生できないといった不具合が発生する。
また、強制される垂直同期信号に応じてスレーブ側表示回路のドットクロックを変更すれば上記のような端数の問題は回避できるが、ＧＤＣ内部のクロック発生源や分周器の精度が有限であることから、ディスプレイの組み合わせはごくわずかに限られてしまうという問題がある。

特開２０１０−１６９７５３公報

このように、複数のディスプレイの表示を同期させようとすると、種々の問題が発生する。
本発明は上述の事情に鑑みてなされたものであり、映像再生上の不具合の発生を防止しつつ、複数の画像表示装置の画像を同期して表示させることを目的とする。

上記の課題を解決するために、請求項１に記載の発明は、マスタ用同期信号を生成するマスタ側画像表示回路と、前記マスタ用同期信号に基づいてマスタ画像を表示するマスタ側画像表示手段と、スレーブ用同期信号を生成するスレーブ側画像表示回路と、前記スレーブ用同期信号に基づいてスレーブ画像を表示するスレーブ側画像表示手段と、を備えた遊技機であって、前記スレーブ側画像表示回路は、ドットクロックを分周して水平走査周期信号を生成する水平カウンタと、前記水平走査周期信号を分周して垂直走査周期信号を生成する垂直カウンタと、前記マスタ側画像表示回路からマスタ用垂直同期信号が供給され、且つ前記水平カウンタから前記水平走査周期信号が出力された場合に前記垂直カウンタをリセットするリセット手段と、を備えることを特徴とする。
請求項２に記載の発明は、複数の前記スレーブ側画像表示手段と、前記スレーブ側画像表示回路と前記各スレーブ側画像表示手段との間に配置され、複数の前記画像表示手段用の画像データが交互に合成された合成データから前記各スレーブ側画像表示手段に画像データを分配する画像分配手段と、を備え、前記スレーブ側画像表示回路は、前記スレーブ側画像表示手段に応じた数のドットクロックを計数するごとにサイクルカウント信号を出力するサイクルカウンタを備え、前記リセット手段は、前記マスタ側画像表示回路から前記マスタ用垂直同期信号が供給され、且つ前記サイクルカウンタから前記サイクルカウント信号が出力された場合に前記水平カウンタ及び前記垂直カウンタをリセットすることを特徴とする。

本発明によれば、映像再生上の不具合の発生を防止しつつ、複数の画像表示装置の画像を同期して表示させることができる。

本発明の第一の実施形態に係る遊技機の概略構成例を示すハードウェア構成図である。 本発明の第一の実施形態に係る表示回路周辺のハードウェア構成を示したブロック図である。 （ａ）、（ｂ）は、マスタ側とスレーブ側のＶＳＹＮＣの出力タイミングについて説明するためのタイミングチャートである。 １フレームを構成する画像信号の配置例を示す模式図である。 本発明の第二の実施形態に係る遊技機の概略構成例を示すハードウェア構成図である。 本発明の第二の実施形態に係る表示回路周辺のハードウェア構成を示したブロック図である。 （ａ）、（ｂ）は、マスタ側とスレーブ側のＶＳＹＮＣの出力タイミングについて説明するためのタイミングチャートである。 解像度の異なるディスプレイのフレーム画像がずれていく様子を示す図である。 強制的に入力された垂直同期信号ＶＳ０と、スレーブ側表示回路の本来の垂直同期信号ＶＳ１のタイミングとの関係を示した模式図である。 画像分配器の動作を説明する模式図である。 画像分配器を使用する場合の従来の問題点を説明する模式図である。

本発明は、マスタ側のディスプレイを駆動する表示回路で利用する垂直同期信号をスレーブ側のディスプレイを駆動する表示回路に供給して、両者の垂直同期信号を同期させることを前提とする。特に、本発明は、マスタ側から垂直同期信号が供給された後、スレーブ用の垂直同期信号の発生を遅延させることで、スレーブ側のディスプレイの画像表示に不具合が発生しないようにした点に特徴がある。
以下、本発明を図に示した実施形態を用いて詳細に説明する。但し、この実施形態に記載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。

〔第一の実施形態〕
＜遊技機＞
図１は、本発明の第一の実施形態に係る遊技機の概略構成例を示すハードウェア構成図である。
遊技機１は、画像処理装置１０と、画像処理装置１０に接続された複数の表示部１５＿０、１５＿１、１２＿２と、画像処理装置１０とバスＢを介して接続されたプログラムＲＯＭ（Program Read Only Memory）１６、外部メモリ１７、及びデータＲＯＭ（Read Only Memory）１８を備える。画像処理装置１０は、制御部１１、描画部１２、内部メモリ１３、及び複数の画像表示回路１００＿０、１００＿１、１００＿２を有する表示回路部１４を備える。

制御部１１は、画像処理装置１０の各部を制御する手段であり、ＣＰＵ（Central Processing Unit）、ＲＡＭ（Random Access Memory）等を備える。制御部１１のＣＰＵは、プログラムＲＯＭ１６に格納されたプログラムを読み出してＲＡＭに展開することにより各種の制御を実行する。
描画部１２は、制御部１１から出力されるディスプレイリストに従ってデータＲＯＭ１８に格納された画像データを読み出してデコードし、ＲＧＢの画像データを描画する回路である。ここで、ディスプレイリストは、描画するべき１フレーム分の画像について、描画部１２が解釈可能な描画制御コマンド群や設定データが時系列に記述されたものである。
内部メモリ１３は、ＳＲＡＭ（Static RAM）やｅＤＲＡＭ（Embedded Dynamic RAM）等の高速動作可能な揮発性の記憶手段である。内部メモリ１３は、描画部１２が描画した画像データ（ＲＧＢ画像データ）を一時的に格納するフレームバッファ２２（図２）及びラインバッファ１０１（図２）としての機能を有し、描画された１フレーム分の画像データを格納すると共に、ライン毎に画像データを出力することができる。
表示回路部１４は、マスタとして機能する１つの画像表示回路１００＿０（マスタ側画像表示回路）と、スレーブとして機能する少なくとも１つの画像表示回路１００＿１、１００＿２…（スレーブ側画像表示回路）とを備える。各画像表示回路１００（１００＿０、１００＿１、１００＿２）は、夫々の表示部１５用の水平同期信号（ＨＳＹＮＣ）、垂直同期信号（ＶＳＹＮＣ）、及びＤＥ（Data Enable）信号を生成する。
各画像表示回路１００＿０、１００＿１、１００＿２には、それぞれ表示部１５＿０、１５＿１、１５＿２が１対１で対応するように接続されている。表示部１５＿０はマスタ側画像表示手段であり、表示部１５＿１、１５＿２はスレーブ側画像表示手段である。各表示部１５（１５＿０、１５＿１、１５＿２）は、ＬＣＤ（Liquid Crystal Display）等の画像を表示する装置である。各表示部１５は、各画像表示回路１００が出力するＲＧＢ画像データ（マスタ画像データ、スレーブ画像データ）を各画像表示回路１００が出力する同期信号（マスタ用同期信号、スレーブ用同期信号）に従って表示する。各表示部１５は、互いに解像度が同一であってもよいし、解像度が異なっていてもよい。

プログラムＲＯＭ１６は、制御部１１が実行するプログラムや、画像処理装置１０の制御に必要な制御データや設定データ等を格納する不揮発性メモリである。
外部メモリ１７は、ＤＤＲ ＳＤＲＡＭ（Double-Data-Rate Synchronous Dynamic RAM）等の揮発性メモリから構成され、データＲＯＭ１８から読み出された画像データ等を一時的に格納する。なお、遊技機１は、外部メモリ１７を省略した構成としてもよい。
データＲＯＭ１８は、ＮＡＮＤ型フラッシュメモリやＮＯＲ型フラッシュメモリ等によって構成される不揮発性の記憶手段である。データＲＯＭ１８は、画像や音声等の符号化されたコンテンツデータを格納する。

＜基本的な動作＞
画像処理装置に関わる遊技機の基本的な動作について説明する。
まず、制御部１１のＣＰＵがプログラムＲＯＭ１６からプログラム及び制御データを読み出して制御部１１のＲＡＭに展開する。続いて、制御部１１は、描画すべき画像について、設定データ及び制御コマンド群からなるディスプレイリストを生成して、描画部１２に出力する。描画部１２はディスプレイリストに基づいて、例えば１フレーム分の画像形成に必要な画像データのリードリクエストをデータＲＯＭ１８に出力し、データＲＯＭ１８から当該画像データを読み出す。また、描画部１２は、読み出した画像データに対してデコード処理及び描画処理を行って、描画データを内部メモリ１３に書き込む。
表示回路部１４の各画像表示回路１００は、内部メモリ１３から描画データを読み出して、表示画面としてのデータを各表示部１５に出力する。各表示部１５は、画像表示回路１００から出力されたデータに基づく画像を表示する。

＜画像処理装置＞
本発明の第一の実施形態に係る画像処理装置について説明する。図２は、本発明の第一の実施形態に係る表示回路周辺のハードウェア構成を示したブロック図である。なお、以下ではスレーブ側に一組の画像表示回路と表示部を備えた構成例に基づいて説明する。

画像処理装置１０は、図１に示した構成の他、マスタ側のドットクロック生成部２１＿０、スレーブ側のドットクロック生成部２１＿１、及び、フレームバッファ２２を備える。
ドットクロック生成部２１＿０は、制御部１１内のクロック発振回路から供給されるベースクロックＣＬＫ０から、マスタ側の画像表示回路１００＿０に供給するドットクロック（Ｄｏｔ＿ＣＬＫ０）を生成する。ドットクロック生成部２１＿１は、制御部１１内のクロック発振回路から供給されるベースクロックＣＬＫ１から、スレーブ側の画像表示回路１００＿１に供給するドットクロック（Ｄｏｔ＿ＣＬＫ１）を生成する。両ドットクロック生成部２１は、何れもＰＬＬ（Phase-Locked Loop：位相同期回路）によって構成される。なお、各ドットクロック生成部２１に供給されるベースクロックＣＬＫ０とＣＬＫ１は同一のクロック（同一の供給源から供給されるクロック）であってもよいし、異なるクロック（異なる供給源から供給されるクロック）であってもよい。なお、各ドットクロック生成部２１は、表示回路部１４（又は対応する画像表示回路１００）に配置されていてもよい。

フレームバッファ２２は、描画部１２においてデコード処理及び描画処理された１又は複数のフレームの画像データ（例えばＲＧＢデータ）を格納する。本例においてフレームバッファ２２は内部メモリ１３によって構成されるが、外部メモリ１７から構成してもよいし、上記各メモリとは異なるＶＲＡＭ（Video RAM）から構成してもよい。

＜スレーブ側の画像表示回路＞
画像処理装置１０を構成するスレーブ側の画像表示回路１００＿１は、タイミング生成部１１０、ラインバッファ１０１、及びＲＧＢ生成部１０２を備える。
タイミング生成部１１０は、同期信号（水平同期信号ＨＳＹＮＣと垂直同期信号ＶＳＹＮＣ）を生成して表示部１５＿１に出力する。タイミング生成部１１０の詳細な構成については後述する。
ラインバッファ１０１は、フレームバッファ２２から出力される画像データをライン毎に格納する。ラインバッファ１０１に格納するライン数は任意に設計できるが、１、２、４、８ライン等が好適に用いられる。本例においてラインバッファ１０１は内部メモリ１３から構成されるが、外部メモリ１７から構成してもよい。
ＲＧＢ生成部１０２は、表示部１５＿１に対して、ラインバッファ１０１から入力される画像データ（ＲＧＢデータ）と、画像データがアクティブビデオ期間にあるかブランキング期間にあるかを示すデータイネーブル信号（ＤＥ信号）とを出力する。また、ＲＧＢ生成部１０２は、ラインバッファ１０１に対して水平／垂直走査周期信号の状態に応じて画像データの出力を待機させる待機信号（ｗａｉｔ）を出力する。ＤＥ信号及び待機信号は、水平同期信号及び垂直同期信号に基づいて生成される。
なお、マスタ側の画像表示回路１００＿０の構成は、スレーブ側の画像表示回路１００＿１と同一の構成であってもよいし、リセット生成部１１５を省略した構成であってもよい。

＜タイミング生成部＞
タイミング生成部について説明する。
タイミング生成部１１０は、水平カウンタ１１１、ＨＳＹＮＣ生成部１１２、垂直カウンタ１１３、ＶＳＹＮＣ生成部１１４、及びリセット生成部１１５（リセット手段）を備える。

水平カウンタ１１１は、ドットクロック生成部２１＿１から入力されるドットクロックＤＯＴ＿ＣＬＫ１を表示部１５＿１の解像度に応じた水平総ピクセル数（Ｈ＿Ｔｏｔａｌ）で分周することにより、複数ビットから構成される水平走査周期信号を生成する。水平カウンタ１１１により生成された水平走査周期信号は、ＲＧＢ生成部１０２、ＨＳＹＮＣ生成部１１２、及びリセット生成部１１５に供給される。また、水平カウンタ１１１は、水平総ピクセル数（Ｈ＿Ｔｏｔａｌ）をカウントする毎に垂直カウンタ１１３に対して垂直カウントアップ出力を送出する。また、水平カウンタ１１１は、垂直カウントアップ出力を送出する毎に自身のカウント値をゼロにリセットする。

ＨＳＹＮＣ生成部１１２は、水平カウンタ１１１の出力に基づき水平同期信号（Ｈｓｙｎｃ）を生成し、表示部１５＿１に出力する。

垂直カウンタ１１３は、水平カウンタ１１１から出力される水平走査周期信号を表示部１５＿１の解像度に応じた垂直総ライン数（Ｖ＿Ｔｏｔａｌ）で分周することにより、複数ビットから構成される垂直走査周期信号を生成する。垂直カウンタ１１３により生成された垂直走査周期信号は、ＲＧＢ生成部１０２、ＨＳＹＮＣ生成部１１２、及びリセット生成部１１５に供給される。また、垂直カウンタ１１３は、垂直総ライン数（Ｖ＿Ｔｏｔａｌ）をカウントする毎に自身のカウント値をゼロにリセットする。

ＶＳＹＮＣ生成部１１４は、垂直カウンタ１１３の出力に基づき垂直同期信号（Ｖｓｙｎｃ）を生成し、表示部１５＿１に出力する。

リセット生成部１１５は、画像表示回路１００＿０から入力される垂直同期信号（Ｍａｓｔｅｒ＿ＶＳＹＮＣ：マスタ用垂直同期信号）に基づいて、水平カウンタ１１１と垂直カウンタ１１３のカウンタ値をゼロにリセットするリセット信号（ｒｅｓｅｔ）を出力する。画像表示回路１００＿０からＭａｓｔｅｒ＿ＶＳＹＮＣが出力された場合、リセット生成部１１５は、水平カウンタ１１１からの水平走査周期信号の入力を待ってから、リセット信号を出力する。即ち、リセット生成部１１５は、水平１ラインの終端となるタイミングでリセット信号を出力することによって、表示部１５＿１の画像表示に悪影響が出ないタイミングでの画像同期を実現する。
ここで、画像表示回路１００＿１が画像表示回路１００＿０との同期を必要としない場合、水平カウンタ１１１と垂直カウンタ１１３は、自身の出力のみによりカウント値をゼロにリセットする。一方、画像表示回路１００＿１が画像表示回路１００＿０のスレーブとして機能する場合、水平カウンタ１１１と垂直カウンタ１１３は、自身の出力があった場合、又はリセット生成部１１５からリセット信号を入力した場合にカウント値をゼロにリセットする。なお、画像表示回路１００＿１が画像表示回路１００＿０との同期を行うスレーブモードの場合、垂直カウンタ１１３はリセット生成部１１５からのリセット信号によりリセットされる。

＜タイミングチャート＞
図３（ａ）、（ｂ）は、マスタ側とスレーブ側のＶＳＹＮＣの出力タイミングについて説明するためのタイミングチャートである。図３（ａ）は、ＶＳＹＮＣの出力サイクルを示す図であり、（ｂ）は（ａ）の部分拡大図である。以下、マスタ側がＳＶＧＡ、スレーブ側がＶＧＡである場合の例により説明する。また、便宜上、水平１ライン目の先頭クロックでＶＳＹＮＣが発生するものとして説明する。

ＳＶＧＡはドットクロックの一周期が２５ｎｓであるので、図３（ａ）に示すようにマスタ側のＶＳＹＮＣは１６．５８ｍｓごとに出力される。同様に、ＶＧＡはドットクロックの一周期が３９．７２ｎｓであるので、スレーブ側のＶＳＹＮＣは１６．６８ｍｓごとに出力される。マスタ側とスレーブ側のＶＳＹＮＣが非同期である場合、スレーブ側のＶＳＹＮＣはマスタ側に対して０．１ｍｓ遅延する。即ち、スレーブをマスタに同期させないとすれば、スレーブ側の映像はマスタ側の映像に対して１フレームあたり０．１ｍｓずつ遅延する。

図３（ｂ）の拡大図に示すように、マスタ側のＶＳＹＮＣが発生した時、スレーブ側の水平カウンタは５２２ライン目の６２２クロック目をカウントしている。仮に、ｅＤＰ（Embeded Display Port）のようにライン途中でのＶＳＹＮＣの発生を許容しない表示インターフェースを利用している場合、ラインの途中でＶＳＹＮＣを発生させると、映像が乱れたり映像を再生できないといった不具合が発生する。

そこで、本実施形態においてリセット生成部１１５は、ＭＡＳＴＥＲ＿ＶＳＹＮＣの入力後、水平カウンタ１１１からの水平走査周期信号の入力があるまでリセット信号の出力を遅延させる。このように処理することで、図３（ｂ）に示すように、１ラインの終了後に水平カウンタ１１１及び垂直カウンタ１１３のカウント値をゼロにリセットすることができ、ｅＤＰのように水平１ラインの中間における同期信号の発生を許さない表示インターフェースを利用する場合に、映像が乱れたり映像を再生できないといった不具合を防止することができる。

なお、マスタ側のＶＳＹＮＣとスレーブ側のＶＳＹＮＣとの間にはズレが発生するが、このズレは最大でも７０８０ｎｓであるため、遊戯者に認知されるほどのズレではなく、かつ、フレーム毎に同期処理が行われるので、表示部における画像表示は上記最大ズレ量以上ズレることはない。またＶＳＹＮＣに同期して描画部１２におけるデコード処理が行われるが、そのデコード処理もほぼ同期して実施されるので、デコード処理が間に合わない等による映像のコマ落ちも防止できる。

以上のように本実施形態によれば、映像再生上の不具合の発生を防止しつつ、マスタ側のＶＳＹＮＣとスレーブ側のＶＳＹＮＣとを実質的に同期させることができる。

＜画像信号の配置例＞
図４は、１フレームを構成する画像信号の配置例を示す模式図である。１フレームを構成する画像信号は、画像データを出力するアクティブビデオ期間と、画像データを出力しないブランキング期間とを含んで構成される。
水平ブランキング期間は、水平フロントポーチ、水平同期期間（水平同期信号：ＨＳＹＮＣ）、水平バックポーチを含む。画像規格がＶＧＡの場合、水平ブランキング期間は１６０ピクセル（ドットクロック）であり、水平フロントポーチを４８ピクセル、ＨＳＹＮＣのパルス幅を３２ピクセル、水平バックポーチを８０ピクセルのように設定できる。
垂直ブランキング期間は、垂直フロントポーチ、垂直同期期間（垂直同期信号：ＶＳＹＮＣ）、垂直バックポーチを含む。画像規格がＶＧＡの場合、垂直ブランキング期間は４５ピクセルであり、垂直フロントポーチを３１＋３ピクセル、ＶＳＹＮＣのパルス幅を４ピクセル、垂直バックポーチを７ピクセルのように設定できる。
図示する例のような画像信号を生成する場合、ＨＳＹＮＣ生成部１１２はリセット生成部１１５からリセット信号を入力後、カウント値として４８ドットクロック後にＨＳＹＮＣを出力し、ＶＳＹＮＣ生成部１１４はリセット生成部１１５からリセット信号を入力後、カウント値として３ライン後にＨＳＹＮＣを出力する。
なお、水平ブランキング期間と垂直ブランキング期間に含まれる各期間のピクセル数は自由に設計することができる。

〔第二の実施形態〕
本発明の第二の実施形態に係る遊技機について説明する。図５は、本発明の第二の実施形態に係る遊技機の概略構成例を示すハードウェア構成図である。以下、第一の実施形態と同一の構成には同一の符号を付して適宜その説明を省略する。
遊技機２は、マスタ側の画像表示回路１００＿０に接続された１つの表示部１５＿０と、画像分配器２３（画像分配手段）を介してスレーブ側の１つの画像表示回路１００＿１に接続された複数の表示部１５＿１、１５＿２とを備える。共通の画像分配器２３を使用する表示部１５＿１と表示部１５＿２の解像度は同一である。
本実施形態における画像処理装置１０と表示部１５との間の接続には、ＬＶＤＳ（Low voltage differential signaling）インターフェースや、ＲＧＢインターフェース等が用いられる。なお、画像分配器２３に接続される表示部の数量は、画像表示回路１００と画像分配器２３が許容する範囲内に制限される。

＜画像分配器の動作＞
図１０は、画像分配器の動作を説明する模式図である。本図は、同一解像度の２つの表示部（表示部１、表示部２）に対して画像を分配する例を示している。
画像表示回路１００＿１からは、表示部１５＿１用のピクセルデータ又は制御データと、表示部１５＿２用のピクセルデータ又は制御データとを、スレーブのドットクロック（ｄｏｔ＿ＣＬＫ１）の２逓倍のクロックを用いて交互に合成した合成データが画像分配器２３に出力される。１サイクル分の合成データの中には、複数の表示部において同期して処理されるデータが含まれている。
画像分配器２３は、ｄｏｔ＿ＣＬＫ１の２逓倍のクロックを用いて合成データを分割し、各表示部１５＿１、１５＿２に夫々のデータを出力する。

このように画像分配器２３に接続されている表示部の数だけドットクロックを逓倍したクロックを用いることによって、合成データの合成と分配が正しく行われる。

＜画像分配器を用いる場合の従来の問題点＞
図１１は、画像分配器を使用する場合の従来の問題点を説明する模式図である。なお、本図は、スレーブ側のＶＳＹＮＣをマスタ側のＶＳＹＮＣに強制的に同期させた場合に発生する画像分配上の問題点を説明する図である。
通常、マスタ側のドットクロックとスレーブ側のドットクロックは、互いに非同期である。このため、マスタ側のＶＳＹＮＣに同期してスレーブ側のＶＳＹＮＣを調整すると、画像分配器が使用するクロックの位相とは一致しないタイミングでＶＳＹＮＣが発生する。
仮に、図１１に示すようにデータの途中でＶＳＹＮＣが入力された場合、そのデータ（図ではＤ２＿００４＿００）は消滅してしまう。消滅後のデータの分配先はデータ１つ分ずつずれることとなり、その結果、分配先の表示部１５＿１、１５＿２との間で、表示するべき画像が入れ替わることとなる。

＜画像処理装置＞
本発明の第二の実施形態に係る画像処理装置について説明する。本実施形態に係る画像処理装置は、データの消滅及びデータの入れ替わりを防止するため、表示回路部に接続されている表示部の数量の倍数となったタイミングでリセット信号を出力する点に特徴がある。
図６は、本発明の第二の実施形態に係る表示回路周辺のハードウェア構成を示したブロック図である。
画像処理装置１０を構成するスレーブ側の画像表示回路１００＿１においてＲＧＢ生成部１０２は、描画部１２で作成された表示部１及び２で表示する合成データをＲＧＢデータに変換して画像分配器２３に出力する。
また、画像表示回路１００＿１は、第一の実施形態に示した構成に加えてサイクルカウンタ１１６を備えている。サイクルカウンタ１１６は、ドットクロック生成部２１＿１から入力されるドットクロックをカウントし、カウント数が画像分配器２３に接続された表示部の数に応じた数となったときに、リセット生成部１１５に対してサイクルカウント信号を出力する。例えばサイクルカウンタ１１６は、画像分配器２３に２つの表示部が接続されている場合に２ドットクロックごとにサイクルカウント信号を出力し、３つの表示部が接続されている場合に３ドットクロックごとにサイクルカウント信号を出力する。
サイクルカウンタ１１６は、ドットクロックをカウントアップし続けるカウンタであってもよく、この場合、サイクルカウンタ１１６はカウント数が表示部の数に応じた数の倍数となったときにサイクルカウント信号を出力する。また、サイクルカウンタ１１６は、表示部の数に応じたサイクル数ごとにサイクルカウント信号の出力とリセットを繰り返すカウンタであってもよい。

リセット生成部１１５は、画像表示回路１００＿０から垂直同期信号（Ｍａｓｔｅｒ＿ＶＳＹＮＣ）を入力した場合、サイクルカウンタ１１６からのサイクルカウンタ信号の入力を待ってから、リセット信号を出力する。なお、ＬＶＤＳやＲＧＢインターフェースを用いる場合、ライン途中でＶＳＹＮＣが発生しても構わない。
なお、マスタ側の画像表示回路１００＿０の構成は、スレーブ側の画像表示回路１００＿１と同一の構成であってもよいし、リセット生成部１１５とサイクルカウンタ１１６の一方又は双方を省略した構成であってもよい。

＜タイミングチャート＞
図７（ａ）、（ｂ）は、マスタ側とスレーブ側のＶＳＹＮＣの出力タイミングについて説明するためのタイミングチャートである。図７（ａ）は、ＶＳＹＮＣの出力サイクルを示す図であり、（ｂ）は（ａ）の部分拡大図である。なお、図７（ａ）は、図３（ａ）と同様の図である。以下、マスタ側がＳＶＧＡ、スレーブ側がＶＧＡである場合の例により説明する。また、便宜上、水平１ライン目の先頭クロックでＶＳＹＮＣが発生するものとして説明する。

図７（ｂ）の拡大図に示すように、マスタ側のＶＳＹＮＣが発生した時、スレーブ側の水平カウンタは５２２ライン目の６２２クロック目をカウントしている。仮に、分配器を用いて複数の表示部用の画像を分配する場合、サイクルの途中でＶＳＹＮＣが発生すると画像データを正常に分配できなかったり、データの消滅による画像の入れ替えが発生するといった不具合が発生する。

そこで、本実施形態においてリセット生成部１１５は、ＭＡＳＴＥＲ＿ＶＳＹＮＣの入力後、サイクルカウンタ１１６からのサイクルカウント信号の入力があるまでリセット信号の出力を遅延させる。このように処理することで、図７（ｂ）に示すように、１サイクルの終了後に水平カウンタ１１１及び垂直カウンタ１１３の各カウント値をゼロにリセットすることができ、データを消滅させることなく、画像データを正常に分配することができるようになる。

なお、マスタ側のＶＳＹＮＣとスレーブ側のＶＳＹＮＣとの間にはズレが発生するが、このズレは最大でも１サイクル分、即ち、画像の分配先が２つの場合は最大で２×３９．７２ｎｓ＝７９．４４ｎｓ、画像の分配先が３つの場合は最大で３×３９．７２ｎｓ＝１１９．１６ｎｓであるため、遊戯者に認知されるほどのズレではなく、かつ、フレーム毎に同期処理が行われるので、表示部における画像表示は上記最大ズレ量以上ズレることはない。またＶＳＹＮＣに同期して描画部１２におけるデコード処理が行われるが、そのデコード処理もほぼ同期して実施されるので、デコード処理が間に合わない等による映像のコマ落ちも防止できる。
以上のように本実施形態によれば、映像分配上の不具合の発生を防止しつつ、マスタ側のＶＳＹＮＣとスレーブ側のＶＳＹＮＣとを実質的に同期させることができる。
なお、リセット生成部１１５の動作を、使用される表示インターフェースに応じて切り替えるようにしてもよい。即ち、リセット生成部１１５は、ＭＡＳＴＥＲ＿ＶＳＹＮＣと水平走査周期信号の入力に基づいてリセット信号を出力するように動作するか（第一の実施形態）、ＭＡＳＴＥＲ＿ＶＳＹＮＣとサイクルカウント信号の入力に基づいてリセット信号を出力するように動作するか（第二の実施形態）、を切り替えられるようにしてもよい。

〔本発明の実施態様例と作用、効果のまとめ〕
＜第一の実施態様＞
本態様は、マスタ用同期信号（ＨＳＹＮＣとＶＳＹＮＣ）を生成するマスタ側画像表示回路１００＿０と、マスタ用同期信号に基づいてマスタ画像を表示するマスタ側画像表示手段（表示部１５＿０）と、スレーブ用同期信号（ＨＳＹＮＣとＶＳＹＮＣ）を生成するスレーブ側画像表示回路１００＿１と、スレーブ用同期信号に基づいてスレーブ画像を表示するスレーブ側画像表示手段（表示部１５＿１）と、を備えた遊技機１であって、スレーブ側画像表示回路は、ドットクロックを分周して水平走査周期信号を生成する水平カウンタ１１１と、水平走査周期信号を分周して垂直走査周期信号を生成する垂直カウンタ１１３と、マスタ側画像表示回路からマスタ用垂直同期信号（Ｍａｓｔｅｒ＿ＶＳＹＮＣ）が供給され、且つ水平カウンタから水平走査周期信号が出力された場合に垂直カウンタをリセットするリセット手段（リセット生成部１１５）と、を備えることを特徴とする。
本態様において、リセット生成手段は、ＭＡＳＴＥＲ＿ＶＳＹＮＣの入力後、水平カウンタからの水平走査周期信号の出力があるまでリセット信号の出力を遅延させる。このように処理することで、１ラインの終了後に垂直カウンタのカウント値をゼロにリセットすることができ、ｅＤＰのように水平１ラインの中間における同期信号の発生を許さない表示インターフェースを利用する場合に、映像が乱れたり映像を再生できないといった不具合を防止することができる。

＜第二の実施態様＞
本態様に係る遊技機２は、複数のスレーブ側画像表示手段（表示部１５＿１、１５＿２）と、スレーブ側画像表示回路１００＿１と各スレーブ側画像表示手段との間に配置され、複数の画像表示手段用の画像データが交互に合成された合成データから各スレーブ側画像表示手段に画像データを分配する画像分配手段（画像分配器２３）と、を備え、スレーブ側画像表示回路は、スレーブ側画像表示手段に応じた数のドットクロックを計数するごとにサイクルカウント信号を出力するサイクルカウンタ１１６を備え、リセット手段（リセット生成部１１５）は、マスタ側画像表示回路１００＿０からマスタ用垂直同期信号（Ｍａｓｔｅｒ＿ＶＳＹＮＣ）が供給され、且つサイクルカウンタからサイクルカウント信号が出力された場合に水平カウンタ１１１及び垂直カウンタ１１３をリセットすることを特徴とする。
本態様においてリセット生成手段は、ＭＡＳＴＥＲ＿ＶＳＹＮＣの入力後、サイクルカウンタからのサイクルカウント信号の出力があるまでリセット信号の出力を遅延させる。このように処理することで、１サイクルの終了後に水平カウンタ及び垂直カウンタの各カウント値をゼロにリセットすることができ、データを消滅させることなく、画像データを正常に分配することができるようになる。

１、２…遊技機、１０…画像処理装置、１１…制御部、１２…描画部、１３…内部メモリ、１４…表示回路部、１５…表示部、１００…画像表示回路、１０１…ラインバッファ、１０２…ＲＧＢ生成部、１１０…タイミング生成部、１１１…水平カウンタ、１１２…ＨＳＹＮＣ生成部、１１３…垂直カウンタ、１１４…ＶＳＹＮＣ生成部、１１５…リセット生成部（リセット手段）、１１６…サイクルカウンタ、１５…表示部、１６…プログラムＲＯＭ、１７…外部メモリ、１８…データＲＯＭ、２１…ドットクロック生成部、２２…フレームバッファ、２３…画像分配器（画像分配手段）

Claims (2)

1. マスタ用同期信号を生成するマスタ側画像表示回路と、前記マスタ用同期信号に基づいてマスタ画像を表示するマスタ側画像表示手段と、
   スレーブ用同期信号を生成するスレーブ側画像表示回路と、前記スレーブ用同期信号に基づいてスレーブ画像を表示するスレーブ側画像表示手段と、を備えた遊技機であって、
   前記スレーブ側画像表示回路は、
   ドットクロックを分周して水平走査周期信号を生成する水平カウンタと、
   前記水平走査周期信号を分周して垂直走査周期信号を生成する垂直カウンタと、
   前記マスタ側画像表示回路からマスタ用垂直同期信号が供給され、且つ前記水平カウンタから前記水平走査周期信号が出力された場合に前記垂直カウンタをリセットするリセット手段と、を備えることを特徴とする遊技機。
2. 複数の前記スレーブ側画像表示手段と、
   前記スレーブ側画像表示回路と前記各スレーブ側画像表示手段との間に配置され、複数の前記画像表示手段用の画像データが交互に合成された合成データから前記各スレーブ側画像表示手段に画像データを分配する画像分配手段と、を備え、
   前記スレーブ側画像表示回路は、前記スレーブ側画像表示手段に応じた数のドットクロックを計数するごとにサイクルカウント信号を出力するサイクルカウンタを備え、
   前記リセット手段は、前記マスタ側画像表示回路から前記マスタ用垂直同期信号が供給され、且つ前記サイクルカウンタから前記サイクルカウント信号が出力された場合に前記水平カウンタ及び前記垂直カウンタをリセットすることを特徴とする請求項１に記載の遊技機。

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