JP2018107364A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置の性能を向上させる。【解決手段】半導体装置は、複数の第１半導体チップ（ＳＣＨ１−３）と、複数の第２半導体チップ（ＳＣＬ１−３）と、抵抗部品ＣＲ１と、抵抗部品ＣＲ１の両端の電極に接続される第１回路を備える半導体チップＳＣＣと、を有している。また、封止体ＭＲは、辺（長辺）ＭＲｓ１、辺（長辺）ＭＲｓ２、辺（短辺）ＭＲｓ３、および辺（短辺）ＭＲｓ４、を備えている。Ｙ方向において、上記複数の第１半導体チップおよび上記複数の第２半導体チップのそれぞれは、辺ＭＲｓ２よりも辺ＭＲｓ１に近い位置に配置され、半導体チップＳＣＣは、辺ＭＲｓ１より辺ＭＲｓ２に近い位置に配置されている。また、Ｙ方向において、辺ＭＲｓ３から辺ＭＲｓ４に向かって、抵抗部品ＣＲ１、上記複数の第２半導体チップ、および上記複数の第１半導体チップが順に並び、半導体チップＳＣＣは、短辺ＭＲｓ４より辺ＭＲｓ３に近い位置に配置されている。【選択図】図１２

Description

本発明は、半導体装置に関し、例えば、パワートランジスタを備えた半導体チップを含む複数の電子部品が、一つのパッケージ内に収容された半導体装置に関する。

特開２００４−１５９４６号公報（特許文献１）や、特開２０１２−６９７６４号公報（特許文献２）には、インバータ回路を構成するスイッチング素子とシャント抵抗とが一つのパッケージ内に収容された半導体装置が記載されている。

特開２００４−１５９４６号公報 特開２０１２−６９７６４号公報

空気調節装置や自動車、あるいは各種産業機器などを駆動する電力供給システムには、インバータ回路などの電力変換回路が組み込まれる。この電力変換回路の構成例として、スイッチ素子として動作するトランジスタ（パワートランジスタ）を有する複数の半導体チップが一つの基板に搭載され、互いに電気的に接続された電子装置（電力変換装置、半導体モジュール）がある。

本願発明者は、上記した電力変換回路など、所謂パワー系の回路を備えた半導体装置の性能向上について検討を行い、改善点を見出した。例えば、電力変換回路の誤動作を抑制するため、電力変換回路に流れる電流などの値を計測し、その計測結果に基づいて、回路の動作を制御する方法が考えられる。この場合、計測精度を向上させる必要がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態による半導体装置は、第１パワートランジスタを備える複数の第１半導体チップと、第２パワートランジスタを備える複数の第２半導体チップと、上記第２パワートランジスタと電気的に接続される抵抗部品と、上記抵抗部品の両端の電極に接続される第１回路を備える第３半導体チップと、を有している。また、上記複数の第１半導体チップ、上記複数の第２半導体チップ、および上記第３半導体チップを封止する封止体は、第１方向に延びる第１長辺、上記第１長辺の反対側の第２長辺、上記第１方向と交差する第２方向に延びる第１短辺、上記第１短辺の反対側の第２短辺を備えている。上記第２方向において、上記複数の第１半導体チップおよび上記複数の第２半導体チップのそれぞれは、上記封止体の上記第２長辺よりも上記第１長辺に近い位置に配置され、かつ、上記第３半導体チップは、上記封止体の上記第１長辺より上記第２長辺に近い位置に配置されている。また、上記第１方向において、上記封止体の上記第１短辺から上記第２短辺に向かって、上記抵抗部品、上記複数の第２半導体チップ、および上記複数の第１半導体チップが順に並び、かつ、上記第３半導体チップは、上記第２短辺より上記第１短辺に近い位置に配置されている。

上記一実施の形態によれば、半導体装置の性能を向上させることができる。

一実施の形態におけるインバータ回路および３相誘導モータを含むモータ回路の構成を示す回路図である。 図１に示すトランジスタが形成された半導体チップの表面側の形状を示す平面図である。 図２に示す半導体チップの裏面を示す平面図である。 図２および図３に示す半導体チップが有するトランジスタの構造例を示す断面図である。 図１に示すダイオードが形成された半導体チップの表面側の形状を示す平面図である。 図５に示す半導体チップの裏面を示す平面図である。 図５および図６に示す半導体チップが有するダイオードの構造例を示す断面図である。 ゲート制御回路の回路ブロック構成を示す図である。 図１に示す半導体装置の回路構成の詳細を示す説明図である。 図９に示す回路を備えた半導体装置の外観を示す平面図である。 図１０のＹ方向に沿った側面図である。 図１０に示す封止体を透過して半導体装置の内部構造を示す平面図である。 図１２に示す制御用の半導体チップの周辺を拡大して示す要部拡大平面図である。 図１２に示す配線基板の周辺を拡大して示す要部拡大平面図である。 図１２に示す抵抗部品の周辺を拡大して示す拡大平面図である。 図１２に示す複数の半導体チップ、配線基板、および抵抗部品の厚さを比較して示す要部断面図である。 一実施の形態の半導体装置の組み立てフローを示す説明図である。 図１７に示す基材準備工程で準備するリードフレームの一部を示す拡大平面図である。 図１８に示すリードフレームの複数のチップ搭載部および部品搭載部上にそれぞれ電子部品を搭載した状態を示す拡大平面図である。 図１７に示すワイヤボンド工程が終了した後のリードフレームを示す拡大平面図である。 図２０に示す半導体チップを樹脂封止した状態を示す拡大平面図である。 図２１のＡ−Ａ線に沿った断面において、成形金型内にリードフレームを固定した状態でキャビティ内に樹脂を供給した状態を示す拡大断面図である。 図２１に示す封止体の上面にマークを形成した状態を示す拡大平面図である。 図２３に示す複数のリードのそれぞれを切断した後、成形した状態を示す拡大平面図である。 図１５に対する変形例を示す拡大平面図である。 図１２に対する変形例である半導体装置の内部構造を示す平面図である。

（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。

同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。

さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。

また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。

また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。

また、本明細書において、「電子部品」とは、電子を利用した部品を意味し、特に、半導体内の電子を利用した部品は「半導体部品」となる。この「半導体部品」の例としては、半導体チップを挙げることができる。したがって、「半導体チップ」を包含する語句が「半導体部品」であり、「半導体部品」の上位概念が「電子部品」となる。

また、本明細書において、「半導体装置」とは、半導体部品と、この半導体部品と電気的に接続された外部接続端子とを備える構造体であり、かつ、半導体部品が封止体で覆われている構造体を意味する。特に、「半導体装置」は、外部接続端子によって、外部装置と電気的に接続可能に構成されている。

さらに、本明細書において、「パワートランジスタ」とは、複数の単位トランジスタ（セルトランジスタ）を並列接続することによって（例えば、数千個から数万個の単位トランジスタを並列接続する）、単位トランジスタの許容電流よりも大きな電流においても、単位トランジスタの機能を実現する単位トランジスタの集合体を意味する。例えば、単位トランジスタがスイッチング素子として機能する場合、「パワートランジスタ」は、単位トランジスタの許容電流よりも大きな電流にも適用可能なスイッチング素子となる。スイッチング素子を構成する「パワートランジスタ」として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）と、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とが例示できる。本明細書において、「パワートランジスタ」という用語は、例えば、「パワーＭＯＳＦＥＴ」と「ＩＧＢＴ」の両方を包含する上位概念を示す語句として使用している。また、パワートランジスタを備える半導体チップの事を、パワー半導体チップと呼ぶ場合がある。

（実施の形態）
本実施の形態では、パワートランジスタを備えた半導体チップを含む複数の電子部品が、一つのパッケージ内に収容された半導体装置の例として、インバータ回路（電力変換回路）を備える半導体パッケージ（半導体装置）である、電力変換装置を取り上げて説明する。また、本実施の形態では、パワートランジスタとしてＩＧＢＴを利用する例を取り上げて説明する。

インバータ回路とは、直流電力を交流電力に変換する回路である。例えば、直流電源のプラスとマイナスを交互に出力すれば、これに応じて電流の向きが逆転する。この場合、電流の向きが交互に逆転するので、出力は交流電力と考えることができる。これがインバータ回路の原理である。ここで、交流電力といっても、単相交流電力や３相交流電力に代表されるように様々な形態がある。本実施の形態では、直流電力を３相の交流電力に変換する３相インバータ回路を例に挙げて説明することにする。ただし、本実施の形態における技術的思想は、３相インバータ回路に適用する場合に限らず、例えば、単相インバータ回路などにも幅広く適用することができる。

＜３相インバータ回路の構成例＞
図１は、本実施の形態におけるインバータ回路および３相誘導モータを含むモータ回路の構成を示す回路図である。図１において、モータ回路は、３相誘導モータＭＴおよびインバータ回路ＩＮＶを有している。３相誘導モータＭＴは、位相の異なる３相の電圧により駆動するように構成されている。具体的に、３相誘導モータＭＴでは、位相が１２０度ずれたＵ相、Ｖ相、Ｗ相と呼ばれる３相交流を利用して導体であるロータＲＴの回りに回転磁界を発生させる。この場合、ロータＲＴの回りを磁界が回転することになる。このことは、導体であるロータＲＴを横切る磁束が変化することを意味する。この結果、導体であるロータＲＴに電磁誘導が生じて、ロータＲＴに誘導電流が流れる。そして、回転磁界中で誘導電流が流れるということは、フレミングの左手の法則によって、ロータＲＴに力が加わることを意味し、この力によって、ロータＲＴが回転することになる。このように３相誘導モータＭＴでは、３相交流を利用することにより、ロータＲＴを回転させることができることがわかる。つまり、３相誘導モータＭＴでは、３相交流が必要となる。そこで、モータ回路では、直流から交流を作り出すインバータ回路ＩＮＶを利用することにより、誘導モータに交流電力を供給している。そして、本実施の形態では、１つのインバータ回路ＩＮＶにて３種類（Ｕ相、Ｖ相、Ｗ相）の交流電力を生成し、３相誘導モータに供給している。

以下に、このインバータ回路ＩＮＶの構成例について説明する。図１に示すように、例えば、本実施の形態におけるインバータ回路ＩＮＶには、３相に対応してトランジスタ（図１に示す例ではＩＧＢＴ）Ｑ１とダイオードＦＷＤが設けられている。本実施の形態におけるインバータ回路ＩＮＶが備えるスイッチ素子は、トランジスタＱ１とダイオードＦＷＤを逆並列接続した構成要素により構成される。言い換えれば、図１に示すレグＬＧ１の上アームおよび下アーム、レグＬＧ２の上アームおよび下アーム、レグＬＧ３の上アームおよび下アームのそれぞれは、トランジスタＱ１とダイオードＦＷＤを逆並列接続した構成要素により構成されている。

また、インバータ回路ＩＮＶでは、相対的に高い電位が供給されるハイサイド用の端子（例えば正電位端子）ＨＴと３相誘導モータＭＴの各相（Ｕ相、Ｖ相、Ｗ相）との間にトランジスタＱ１とダイオードＦＷＤが逆並列に接続されている。また、３相誘導モータＭＴの各相より相対的に低い電位が供給されるロウサイド用の端子（例えば負電位端子）ＬＴとの間にトランジスタＱ１とダイオードＦＷＤが逆並列に接続されている。すなわち、単相ごとに２つのトランジスタＱ１と２つのダイオードＦＷＤが設けられている。このため、３相で６つのトランジスタＱ１と６つのダイオードＦＷＤが設けられている。そして、個々のトランジスタＱ１のゲート電極には、ゲート制御回路ＧＣが接続されており、このゲート制御回路ＧＣによって、トランジスタＱ１のスイッチング動作が制御されるようになっている。このように構成されたインバータ回路ＩＮＶにおいて、ゲート制御回路ＧＣでトランジスタＱ１のスイッチング動作を制御することにより、直流電力を３相交流電力に変換して、この３相交流電力を３相誘導モータＭＴに供給するようになっている。

本実施の形態におけるインバータ回路ＩＮＶには、スイッチング素子として、ＩＧＢＴであるトランジスタＱ１が使用され、トランジスタＱ１と逆並列接続するようにダイオードＦＷＤが設けられている。単に、スイッチング素子によってスイッチ機能を実現する観点から、スイッチング素子としてのトランジスタＱ１は必要であるが、ダイオードＦＷＤがない構成も考えられる。しかし、インバータ回路ＩＮＶに接続される負荷にインダクタンスが含まれている場合には、ダイオードＦＷＤを設ける必要がある。

ダイオードＦＷＤは、負荷がインダクタンスを含まない純抵抗である場合、還流するエネルギーがないため不要である。しかし、負荷にモータのようなインダクタンスを含む回路が接続されている場合、オンしているスイッチとは逆方向に負荷電流が流れるモードがある。すなわち、負荷にインダクタンスが含まれている場合、負荷のインダクタンスからインバータ回路ＩＮＶへエネルギーが戻ることがある（電流が逆流することがある）。

このとき、ＩＧＢＴであるトランジスタＱ１単体では、この還流電流を流し得る機能をもたないので、トランジスタＱ１と逆並列にダイオードＦＷＤを接続する必要がある。すなわち、インバータ回路ＩＮＶにおいて、モータ制御のように負荷にインダクタンスを含む場合、トランジスタＱ１をターンオフしたとき、インダクタンスに蓄えられたエネルギー（１／２ＬＩ^２）を必ず放出しなければならない。ところが、トランジスタＱ１単体では、インダクタンスに蓄えられたエネルギーを開放するための還流電流を流すことができない。そこで、このインダクタンスに蓄えられた電気エネルギーを還流するため、トランジスタＱ１と逆並列にダイオードＦＷＤを接続する。つまり、ダイオードＦＷＤは、インダクタンスに蓄えられた電気エネルギーを開放するために還流電流を流すという機能を有している。以上のことから、インダクタンスを含む負荷に接続されるインバータ回路においては、スイッチング素子であるトランジスタＱ１と逆並列にダイオードＦＷＤを設ける必要性がある。このダイオードＦＷＤは、フリーホイールダイオードと呼ばれる。

また、本実施の形態におけるインバータ回路ＩＮＶの場合、例えば、図１に示すように、ハイサイド用の端子ＨＴとロウサイド用の端子ＬＴとの間に、容量素子ＣＡＰが接続されている。この容量素子ＣＡＰは、例えば、インバータ回路ＩＮＶでのスイッチングノイズの平滑化や、システム電圧の安定化を図る機能を有している。図１に示す例では、容量素子ＣＡＰは、インバータ回路ＩＮＶの外部に設けられているが、容量素子ＣＡＰはインバータ回路ＩＮＶの内部に設けられていても良い。

また、本実施の形態のインバータ回路ＩＮＶは、抵抗素子Ｒ１および検出回路（電流検出回路）ＤＴＣに接続されている。抵抗素子Ｒ１は、負荷であるモータＭＴから下アームを介してロウサイド用の端子ＬＴに流れる電流を計測するシャント抵抗である。検出回路ＤＴＣは、シャント抵抗である抵抗素子Ｒ１の両端に接続されている。抵抗値が既知である抵抗素子Ｒ１の両端の電圧を検出することにより、抵抗素子Ｒ１に流れる電流を算出することができる。検出回路ＤＴＣは、例えば増幅回路であり、増幅回路で増幅された電圧信号が、例えば、端子（データ出力端子）ＳＤＴから出力される。抵抗素子Ｒ１および検出回路ＤＴＣの詳細については後述する。

＜パワー半導体チップの構造＞
次に、図１に示すインバータ回路ＩＮＶを構成するＩＧＢＴであるトランジスタＱ１を備えたパワー半導体チップの構造、およびダイオードＦＷＤを備えた半導体チップの増高について図面を参照しながら説明する。図２は、図１に示すトランジスタが形成された半導体チップの表面側の形状を示す平面図である。図３は、図２に示す半導体チップの裏面を示す平面図である。図４は、図２および図３に示す半導体チップが有するトランジスタの構造例を示す断面図である。

本実施の形態の場合、インバータ回路ＩＮＶを構成するトランジスタＱ１とダイオードＦＷＤとは、互いに独立した半導体チップに形成されている。以下では、トランジスタＱ１が形成された半導体チップについて説明した後、ダイオードＦＷＤが形成された半導体チップについて説明する。

図２および図３に示すように、本実施の形態における半導体チップＳＣ１は、表面（面、上面、主面）ＳＣｔ（図２参照）、および表面ＳＣｔの反対側の裏面（面、下面、主面）ＳＣｂ（図３参照）を有している。半導体チップＳＣ１の表面ＳＣｔおよび裏面ＳＣｂは、それぞれ四角形である。表面ＳＣｔの面積と裏面ＳＣｂの面積とは、例えば等しい。

また、図２に示すように、半導体チップＳＣ１は、表面ＳＣｔに形成されたゲート電極（ゲート電極パッド、表面電極）ＧＰおよびエミッタ電極（エミッタ電極パッド、表面電極）ＥＰを有している。図２に示す例では、表面ＳＣｔには、一つのゲート電極ＧＰと、一つのエミッタ電極ＥＰとが露出している。エミッタ電極ＥＰの露出面積は、ゲート電極ＧＰの露出面積より大きい。エミッタ電極ＥＰは、インバータ回路ＩＮＶ（図１参照）の出力端子、またはロウサイド用の端子ＬＴ（図１参照）に接続される。このため、エミッタ電極ＥＰの露出面積を大きくすることで、大電流が流れる伝送経路のインピーダンスを低減できる。

また、図３に示すように、半導体チップＳＣ１は、裏面ＳＣｂに形成されたコレクタ電極（コレクタ電極パッド、裏面電極）ＣＰを有している。半導体チップＳＣ１の裏面ＳＣｂ全体にわたって、コレクタ電極ＣＰが形成されている。図２と図３を比較して判るように、コレクタ電極ＣＰの露出面積は、エミッタ電極ＥＰの露出面積よりもさらに大きい。詳細は後述するが、コレクタ電極ＣＰは、インバータ回路ＩＮＶ（図１参照）の出力端子、またはハイサイド用の端子ＨＴ（図１参照）に接続される。このため、コレクタ電極ＣＰの露出面積を大きくすることで、大電流が流れる伝送経路のインピーダンスを低減できる。

なお、図２および図３では、半導体チップＳＣ１の基本構成について説明したが、種々の変形例を適用可能である。例えば、図２に示す電極に加え、温度検出用の電極、電圧検知用の電極、あるいは電流検知用の電極など、半導体チップＳＣ１の動作状態の監視用、あるいは半導体チップＳＣ１の検査用の電極などが設けられていても良い。これらの電極を設ける場合、ゲート電極ＧＰと同様に、半導体チップＳＣ１の表面ＳＣｔにおいて露出する。また、これらの電極は信号伝送用の電極に相当し、各電極の露出面積は、エミッタ電極ＥＰの露出面積より小さい。

また、半導体チップＳＣ１が備えるトランジスタＱ１（図４参照）は、例えば、図４に示すような構造を持っている。半導体チップＳＣ１の裏面ＳＣｂに形成されたコレクタ電極ＣＰ上には、ｐ^＋型半導体領域ＰＲ１が形成されている。ｐ^＋型半導体領域ＰＲ１上にはｎ^＋型半導体領域ＮＲ１が形成され、このｎ^＋型半導体領域ＮＲ１上にｎ⁻型半導体領域ＮＲ２が形成されている。そして、ｎ⁻型半導体領域ＮＲ２上にはｐ型半導体領域ＰＲ２が形成され、このｐ型半導体領域ＰＲ２を貫通し、ｎ⁻型半導体領域ＮＲ２に達するトレンチＴＲが形成されている。さらに、トレンチＴＲに整合してエミッタ領域となるｎ^＋型半導体領域ＥＲが形成されている。トレンチＴＲの内部には、例えば、酸化シリコン膜よりなるゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸを介してゲート電極ＧＥが形成されている。このゲート電極ＧＥは、例えば、ポリシリコン膜から形成され、トレンチＴＲを埋め込むように形成されている。

このように構成されたトランジスタＱ１において、ゲート電極ＧＥは、図２に示すゲート電極ＧＰに接続されている。同様に、エミッタ領域となるｎ^＋型半導体領域ＥＲは、エミッタ電極ＥＰと電気的に接続されている。コレクタ領域となるｐ^＋型半導体領域ＰＲ１は、半導体チップＳＣ１の裏面ＳＣｂに形成されているコレクタ電極ＣＰと電気的に接続されている。トランジスタＱ１は、パワーＭＯＳＦＥＴの高速スイッチング特性および電圧駆動特性と、バイポーラトランジスタの低オン電圧特性を兼ね備えている。

なお、ｎ^＋型半導体領域ＮＲ１は、バッファ層と呼ばれる。このｎ^＋型半導体領域ＮＲ１は、トランジスタＱ１がターンオフしているときに、ｐ型半導体領域ＰＲ２からｎ⁻型半導体領域ＮＲ２内に成長する空乏層が、ｎ⁻型半導体領域ＮＲ２の下層に形成されているｐ^＋型半導体領域ＰＲ１に接触してしまうパンチスルー現象を防止するために設けられている。また、ｐ^＋型半導体領域ＰＲ１からｎ⁻型半導体領域ＮＲ２へのホール注入量の制限などの目的のために、ｎ^＋型半導体領域ＮＲ１が設けられている。

また、トランジスタＱ１のゲート電極ＧＥは、図１に示すゲート制御回路ＧＣに接続されている。このとき、ゲート制御回路ＧＣからの信号がゲート電極ＧＰ（図４参照）を介してトランジスタＱ１のゲート電極ＧＥ（図４参照）に印加されることにより、ゲート制御回路ＧＣからトランジスタＱ１のスイッチング動作を制御することができるようになっている。

次に、図１に示すダイオードＦＷＤが形成された半導体チップについて説明する。図５は、図１に示すダイオードが形成された半導体チップの表面側の形状を示す平面図である。図６は、図５に示す半導体チップの裏面を示す平面図である。また、図７は、図５および図６に示す半導体チップが有するダイオードの構造例を示す断面図である。

図５および図６に示すように、本実施の形態における半導体チップＳＣ２は、表面（面、上面、主面）ＳＣｔ（図５参照）、および表面ＳＣｔの反対側の裏面（面、下面、主面）ＳＣｂ（図６参照）を有している。半導体チップＳＣ２の表面ＳＣｔおよび裏面ＳＣｂは、それぞれ四角形である。表面ＳＣｔの面積と裏面ＳＣｂの面積とは、例えば等しい。また、図２と図５を比較して判るように、半導体チップＳＣ１（図２参照）の表面ＳＣｔの面積は、半導体チップＳＣ２（図５参照）の表面ＳＣｔの面積より大きい。

また、図５に示すように、半導体チップＳＣ２は、表面ＳＣｔに形成されたアノード電極（アノード電極パッド、表面電極）ＡＤＰを有している。また、図６に示すように、半導体チップＳＣ２は、裏面ＳＣｂに形成されたカソード電極（カソード電極パッド、裏面電極）ＣＤＰを有している。半導体チップＳＣ２の裏面ＳＣｂ全体にわたって、カソード電極ＣＤＰが形成されている。

また、半導体チップＳＣ２が備えるダイオードＦＷＤは、例えば、図７に示すような構造を持っている。図７に示すように、半導体チップＳＣ２の裏面ＳＣｂに形成されたカソード電極ＣＤＰ上には、ｎ^＋型半導体領域ＮＲ３が形成されている。そして、ｎ^＋型半導体領域ＮＲ３上にｎ⁻型半導体領域ＮＲ４が形成されており、ｎ⁻型半導体領域ＮＲ４上に、互いに離間したｐ型半導体領域ＰＲ３が形成されている。ｐ型半導体領域ＰＲ３の間には、ｐ⁻型半導体領域ＰＲ４が形成されている。ｐ型半導体領域ＰＲ３とｐ⁻型半導体領域ＰＲ４上には、アノード電極ＡＤＰが形成されている。アノード電極ＡＤＰは、例えば、アルミニウム−シリコンから構成されている。

このように構成されたダイオードＦＷＤによれば、アノード電極ＡＤＰに正電圧を印加し、カソード電極ＣＤＰに負電圧を印加すると、ｎ⁻型半導体領域ＮＲ４とｐ型半導体領域ＰＲ３の間のｐｎ接合が順バイアスされ電流が流れる。一方、アノード電極ＡＤＰに負電圧を印加し、カソード電極ＣＤＰに正電圧を印加すると、ｎ⁻型半導体領域ＮＲ４とｐ型半導体領域ＰＲ３の間のｐｎ接合が逆バイアスされ電流が流れない。このようにして、整流機能を有するダイオードＦＷＤを動作させることができる。

＜駆動回路の構成＞
次に、図１に示すゲート制御回路ＧＣの構成について説明する。図８は、ゲート制御回路ＧＣの回路ブロック構成を示す図である。図８では、３相誘導モータＭＴを駆動するインバータ回路ＩＮＶの３相のうちの１相を例に挙げて、この１相を制御するゲート制御回路ＧＣの構成について説明する。図８において、高圧電源と電気的に接続される端子ＶＣＣと、例えば低圧電源と電気的に接続される端子ＣＯＭとの間に、例えば、インバータ回路ＩＮＶの１相分を構成するハイサイドトランジスタＨＱ１とロウサイドトランジスタＬＱ１とが直列接続されている。そして、ハイサイドトランジスタＨＱ１とロウサイドトランジスタＬＱ１との間の中間ノードが端子Ｖｓを介して３相誘導モータＭＴと電気的に接続されている。

ここで、ゲート制御回路ＧＣは、ハイサイドトランジスタ（ハイサイドＩＧＢＴ）ＨＱ１のオン／オフ動作とロウサイドトランジスタ（ロウサイドＩＧＢＴ）ＬＱ１のオン／オフ動作を制御するように構成されている。例えば、ゲート制御回路ＧＣは、ハイサイドトランジスタＨＱ１のゲート電極に印加するゲート電圧を制御することにより、ハイサイドトランジスタＨＱ１のオン／オフ動作を実現し、かつ、ロウサイドトランジスタＬＱ１のゲート電極に印加するゲート電圧を制御することにより、ロウサイドトランジスタＬＱ１のオン／オフ動作を実現する。

図８に示すゲート制御回路ＧＣは、例えば低圧電源（例えば１５ボルト）と電気的に接続される端子ＶＤＤおよび基準電位（例えば接地電位などの固定電位）と電気的に接続される端子ＶＳＳに接続されている。なお、後述する図９に示す例では、端子ＶＤＤは、ロジック回路ＬＯＧに接続され、低圧電源は、ロジック回路ＬＯＧを介してゲート制御回路ＧＣに供給される。ゲート制御回路ＧＣは、インバータ回路ＩＮＶの端子ＴＨＩおよび端子ＴＬＩから入力される入力信号を処理する入力信号処理回路ＩＳＣと、レベルシフト回路ＬＳＣと、ロウサイド駆動回路ＤＣＬと、ハイサイド駆動回路ＤＣＨとを有している。

ロウサイド駆動回路ＤＣＬは、入力信号処理回路ＩＳＣから出力される処理信号に基づいて、ロウサイドトランジスタＬＱ１のゲート電極に印加するゲート電圧を制御する。例えば、ロウサイド駆動回路ＤＣＬは、端子ＶＳＳから基準電位を入力し、この基準電位に基づいて生成されたゲート電圧をロウサイドトランジスタＬＱ１のゲート電極に供給する。ここで、ゲート電極に供給されるゲート電圧が、基準電位に対してしきい値電圧以上の場合、ロウサイドトランジスタＬＱ１はオンする。一方、ゲート電極に供給されるゲート電圧が、基準電位に対してしきい値電圧未満の場合、ロウサイドトランジスタＬＱ１はオフする。このようにして、ロウサイドトランジスタＬＱ１のオン／オフ動作がロウサイド駆動回路ＤＣＬによって制御される。

一方、ハイサイド駆動回路ＤＣＨは、入力信号処理回路ＩＳＣの処理信号をレベルシフト回路ＬＳＣに入力した後、このレベルシフト回路ＬＳＣからの出力信号に基づいて、ハイサイドトランジスタＨＱ１のゲート電極に印加するゲート電圧を制御する。例えば、ハイサイド駆動回路ＤＣＨは、負荷であるモータＭＴに接続された端子Ｖｓから基準となる基準電位を入力する。ハイサイドトランジスタＨＱ１では、例えばハイサイドトランジスタＨＱ１のエミッタ電位を基準電位に使用する。しかし、ハイサイドトランジスタＨＱ１のエミッタ電位は、端子ＣＯＭに供給される電位と、端子ＶＣＣに供給される電位の間で変動する。ハイサイドトランジスタＨＱ１がオンしている場合には、ハイサイドトランジスタＨＱ１のエミッタ電位は、端子ＶＣＣに供給される電源電位と同電位となる。このことは、ハイサイドトランジスタＨＱ１をオンさせるためには、電源電位を基準としてゲート電圧を生成する必要があることを意味する。このため、ハイサイド駆動回路ＤＣＨでは、ハイサイドトランジスタＨＱ１のエミッタ電位を端子Ｖｓから入力して、この端子Ｖｓから入力した電位を基準にして、ハイサイドトランジスタＨＱ１のゲート電極に印加するゲート電圧を生成している。端子Ｖｓから入力する電位は、電源電位まで変動することになることから、この端子Ｖｓから入力する電位を基準として生成されるハイサイドトランジスタＨＱ１のゲート電圧は、電源電位よりも高い電位が必要とされる。ハイサイド駆動回路ＤＣＨでは、例えば、端子ＶＦＢをインバータ回路ＩＮＶ（すなわち、後述する図９に示す半導体装置ＰＫＧ１）の外部に位置する低圧電源ＬＰＳ（例えば１５ボルト）と接続し、この端子ＶＦＢから入力される電位を利用して、電源電位よりも高いゲート電圧を生成している。このゲート電圧は、ハイサイド駆動回路ＤＣＨからハイサイドトランジスタＨＱ１のゲート電極に供給される。以上のようにして、ゲート電極に供給されるゲート電圧が、基準電位に対してしきい値電圧以上の場合、ハイサイドトランジスタＨＱ１はオンする一方、ゲート電極に供給されるゲート電圧が、基準電位に対してしきい値電圧未満の場合、ハイサイドトランジスタＨＱ１はオフする。このようにして、ハイサイドトランジスタＨＱ１のオン／オフ動作がハイサイド駆動回路ＤＣＨによって制御される。

＜電流の計測について＞
上記したように、電力変換回路は、スイッチング動作により、電力を供給する回路なので、その使用時には、スイッチング動作が正しく行われているかどうかが監視されていることが好ましい。電力変換回路のスイッチング動作を監視する方法として、回路に流れる電流を監視する方法がある。回路に流れる電流を監視すれば、例えば、回路に過電流が流れた事を検出したら、電力供給を停止して、負荷の損傷を抑制することができる。また例えば、回路に流れる電流を継続して計測すれば、計測結果を利用して、電力変換回路の動作をフィードバック制御することができる。

しかし、上記のように、回路に流れる電流を計測し、この結果に基づいて電力変換回路を制御する場合、高精度で計測することが要求される。例えば、過電流を誤検出したことにより、頻繁に電力変換回路の動作が停止されれば、その電力変換回路を組み込んだシステムの運転効率が低下する。また、フィードバック制御を行う場合、特に高精度で計測を行う必要がある。

そこで、本願発明者は、電力変換回路の電流を計測する技術について検討を行った。まず、電力変換回路に流れる電流を計測する方法として、シャント抵抗を用いる方法がある。シャント抵抗を用いた電流計測方法では、抵抗値が既知である抵抗素子Ｒ１（図１参照）の両端の電圧を検出することにより、抵抗素子Ｒ１に流れる電流を算出することができる。この場合、電流値を直接的に計測する方法と比較して、ノイズの影響等が相対的に小さいので、計測精度を向上させることができる。本実施の形態では、図１に示すように、負荷であるモータＭＴの低電位側に抵抗素子Ｒ１を接続する、ロウサイド検出方式を適用している。図１に対する変形例としては、負荷であるモータＭＴの高電位側に抵抗素子Ｒ１を接続する、ハイサイド検出方式を適用しても良い。ロウサイド検出方式の場合、グランド電位（接地電位）との間に生じる電位差を検出すれば良いので、検出回路の構成を単純化することができる。一方、ハイサイド検出方式の場合、負荷であるモータＭＴが接地されている場合でも検出できる。

このように、シャント抵抗を用いて電流を計測すれば、計測精度を向上させることができる。しかし、シャント抵抗と電力変換回路との距離が離れている場合、電力変換回路からシャント抵抗に至る経路において、ノイズ等の影響を受けるため、正しい値が計測できない場合がある。このため、電流の計測精度を向上させる観点からは、シャント抵抗と電力変換回路との経路距離は短い程良い。例えば、図１に示すように、半導体装置ＰＫＧ１に、インバータ回路ＩＮＶとシャント抵抗である抵抗素子Ｒ１とが内蔵されている場合、インバータ回路ＩＮＶと抵抗素子Ｒ１との経路距離を短くできる。

ところが、本願発明者の検討によれば、インバータ回路ＩＮＶおよび抵抗素子Ｒ１を構成する複数の電子部品のレイアウトを工夫することにより、電流の計測精度を更に向上させられることが判った。

＜半導体装置の構成＞
以下、図１に示すインバータ回路ＩＮＶを構成する半導体装置ＰＫＧ１の構成例について図面を用いて詳細に説明する。図９は、図１に示す半導体装置の回路構成の詳細を示す説明図である。図９では、図８を用いて説明した入力信号処理回路ＩＳＣ、およびレベルシフト回路ＬＳＣは図示を省略している。図９に示す例では、入力信号処理回路ＩＳＣ（図８参照）は、ロウサイド駆動回路ＤＣＬおよびハイサイド駆動回路ＤＣＨの内部に設けられ、レベルシフト回路ＬＳＣ（図８参照）は、ハイサイド駆動回路ＤＣＨの内部に設けられている。

図９に示すように、本実施の形態の半導体装置ＰＫＧ１は、インバータ回路のスイッチング素子を構成する六個のパワー半導体チップ（半導体チップＳＣＨ１、ＳＣＨ２、ＳＣＨ３、ＳＣＬ１、ＳＣＬ２、およびＳＣＬ３）と、パワー半導体チップの動作を制御する制御チップ（半導体チップＳＣＣ）を備えている。なお、上記したように本実施の形態のパワー半導体チップが備えるパワートランジスタは、ＩＧＢＴなので、複数のパワー半導体チップのそれぞれには、ダイオードＦＷＤが形成された半導体チップＳＣ２が接続されている。

ハイサイドのパワー半導体チップである半導体チップＳＣＨ１、ＳＣＨ２、およびＳＣＨ３のそれぞれのコレクタ電極は、ダイオードＦＷＤが形成された半導体チップＳＣ２のカソード電極を介して相対的に高い電源電位の伝送経路に接続される端子である端子（リード、外部リード）ＨＴに接続されている。端子ＨＴからは、例えば６００Ｖ程度の高い電源電位が供給される。また、ハイサイドのパワー半導体チップである半導体チップＳＣＨ１、ＳＣＨ２、およびＳＣＨ３のそれぞれのエミッタ電極は、ダイオードＦＷＤが形成された半導体チップＳＣ２のアノード電極を介して負荷であるモータＭＴ（図１参照）に接続される出力端子である端子（リード、外部リード）ＴＵ、ＴＶ、またはＴＷのいずれかに接続されている。図９に示す例では、半導体チップＳＣＨ１のエミッタ電極が端子ＴＵに接続され、半導体チップＳＣＨ２のエミッタ電極が端子ＴＶに接続され、半導体チップＳＣＨ３のエミッタ電極が端子ＴＷに接続されている。

また、ロウサイドのパワー半導体チップである半導体チップＳＣＬ１、ＳＣＬ２、およびＳＣＬ３のそれぞれのコレクタ電極は、ダイオードＦＷＤが形成された半導体チップＳＣ２のカソード電極を介して、端子ＴＵ、ＴＶ、またはＴＷのいずれかに接続されている。図９に示す例では、半導体チップＳＣＬ１のコレクタ電極が端子ＴＵに接続され、半導体チップＳＣＬ２のコレクタ電極が端子ＴＶに接続され、半導体チップＳＣＬ３のコレクタ電極が端子ＴＷに接続されている。また、ロウサイドのパワー半導体チップである半導体チップＳＣＬ１、ＳＣＬ２、およびＳＣＬ３のそれぞれのエミッタ電極は、半導体チップＳＣ２のアノード電極を介して相対的に低い電源電位の伝送経路に接続される端子である端子（リード、外部リード）ＬＴに接続されている。

また、六個のパワー半導体チップのそれぞれのゲート電極は、制御チップである半導体チップＳＣＣと電気的に接続されている。詳しくは、半導体チップＳＣＣは、ハイサイドのスイッチング素子を駆動するハイサイド駆動回路ＤＣＨ、およびロウサイドのスイッチング素子を駆動するロウサイド駆動回路ＤＣＬを有している。ハイサイドのパワー半導体チップである半導体チップＳＣＨ１、ＳＣＨ２、およびＳＣＨ３のそれぞれのゲート電極は、半導体チップＳＣＣのハイサイド駆動回路ＤＣＨと電気的に接続されている。また、ロウサイドのパワー半導体チップである半導体チップＳＣＬ１、ＳＣＬ２、およびＳＣＬ３のそれぞれのゲート電極は、半導体チップＳＣＣのロウサイド駆動回路ＤＣＬと電気的に接続されている。

また、半導体チップＳＣＣのハイサイド駆動回路ＤＣＨは、ハイサイド側の制御用の入力信号が供給される入力端子である端子（リード、外部リード）ＴＨ１、ＴＨ２、およびＴＨ３に接続されている。また、ハイサイド駆動回路ＤＣＨは、ハイサイド用のゲート電圧の生成に利用される電位が供給される、端子ＶＦＢに接続される。なお、図９では、一つの端子ＶＦＢを代表的に記載しているが、Ｕ相、Ｖ相、Ｗ相のそれぞれに対して端子ＶＦＢがある。したがって、ハイサイド駆動回路ＤＣＨには、三つの端子ＶＦＢが接続されている。

また、半導体チップＳＣＣのロウサイド駆動回路ＤＣＬは、ロウサイド側の制御用の入力信号が供給される入力端子である端子（リード、外部リード）ＴＬ１、ＴＬ２、およびＴＬ３に接続されている。また、ロウサイド駆動回路ＤＣＬは、ロウサイド用のゲート電圧の生成に利用される電位が供給される、端子ＶＳＳに接続される。

また、半導体チップＳＣＣは、ハイサイド駆動回路ＤＣＨおよびロウサイド駆動回路ＤＣＬの動作の制御に関し、演算処理を行うロジック回路ＬＯＧを有している。このように、半導体チップＳＣＣがロジック回路ＬＯＧを備えている場合、半導体チップＳＣＣの内部でデータの処理および制御信号の生成が行えるので、信号の伝送速度が速い。ただし、本実施の形態に対する変形例としては、半導体チップＳＣＣがロジック回路ＬＯＧを備えず、半導体装置ＰＫＧ１の外部に設けられた演算処理回路との間で信号伝送を行っても良い。

また、上記したように、本実施の形態の半導体装置ＰＫＧ１は、シャント抵抗として動作する抵抗素子Ｒ１を内蔵している。抵抗素子Ｒ１は、後述する図１２に示す抵抗部品（電子部品、チップ部品、チップ抵抗）ＣＲ１に内蔵されており、抵抗素子Ｒ１の一方の端部は、電極ＲＥ１に接続され、他方の端部は、電極ＲＥ２に接続されている。図９に示すように、電極ＲＥ１はロウサイド用のパワー半導体チップである半導体チップＳＣＬ１、ＳＣＬ２、およびＳＣＬ３のそれぞれのエミッタ電極ＥＰ（図２参照）と電気的に接続されている。また、電極ＲＥ１は、ロウサイド側の端子である端子ＬＴに接続され、電極ＲＥ２は、接地電位（グランド電位）に接続される端子ＮＴに接続されている。抵抗素子Ｒ１に電流が流れない場合、端子ＬＴと端子ＮＴは同電位（例えば接地電位）である。しかし、抵抗素子Ｒ１に電流が流れた場合、電圧降下が生じ、端子ＬＴの電位が変化する。検出回路ＤＴＣは、この端子ＬＴの電位の変化を電圧値として計測し、抵抗素子Ｒ１に流れる電流を検出する。このため、抵抗素子Ｒ１の両端の電極ＲＥ１、ＲＥ２のそれぞれは、半導体チップＳＣＣが有する検出回路ＤＴＣに接続されている。

図９に示す例では、検出回路ＤＴＣは、ノイズフィルタ回路ＮＦ１およびノイズフィルタ回路ＮＦ１に接続される増幅回路（オペアンプ）ＡＰ１を備えている。ノイズフィルタ回路ＮＦ１は、増幅回路ＡＰ１と抵抗素子Ｒ１の間に接続されている。抵抗素子Ｒ１の電極ＲＥ１および電極ＲＥ２における電位は、ノイズフィルタ回路ＮＦ１によりノイズが低減された状態で、増幅回路ＡＰ１に入力される。そして、増幅回路ＡＰ１で検出された電位差が、予め設定された電圧閾値以上であれば、ゲート制御回路ＧＣにシャットダウン信号が出力され、負荷への電流供給が停止される。つまり、本実施の形態の検出回路ＤＴＣは、シャント抵抗である抵抗素子Ｒ１の両電極間の電位差を計測することにより、インバータ回路に過電流が流れた場合、これを検出する。また、過電流を検出した場合には、半導体チップＳＣＣの内部において、ゲート制御回路ＧＣに対してシャットダウン信号を出力する。半導体装置ＰＫＧ１によれば、検出回路ＤＴＣとゲート制御回路ＧＣとの伝送距離が短いので、検出回路ＤＴＣが過電流を検出してからゲート制御回路ＧＣにシャットダウン信号が入力されるまでの伝送時間を短くできる。また、シャットダウン信号の伝送距離が短くなることで、シャットダウン信号に影響するノイズ成分を低減できる。

また、図９に示す例では、検出回路ＤＴＣは、ノイズフィルタ回路ＮＦ２およびノイズフィルタ回路ＮＦ２に接続される増幅回路（オペアンプ）ＡＰ２を備えている。ノイズフィルタ回路ＮＦ２は、増幅回路ＡＰ２と抵抗素子Ｒ１の間に接続されている。抵抗素子Ｒ１の電極ＲＥ１および電極ＲＥ２における電位は、ノイズフィルタ回路ＮＦ２によりノイズが低減された状態で、増幅回路ＡＰ２に入力される。そして、増幅回路ＡＰ２で検出された電位差は、端子（リード、外部リード）ＳＤＴを介して半導体装置ＰＫＧ１の外部に信号として出力される。つまり、本実施の形態の検出回路ＤＴＣは、シャント抵抗である抵抗素子Ｒ１の両電極間の電位差を計測することにより、インバータ回路に流れる電流の値を監視することができる。また、端子ＳＤＴから出力された信号に基づいて、ゲート制御回路ＧＣに入力される信号を調整することもできる。言い換えれば、端子ＳＤＴから出力された信号をフィードバック制御用の信号として利用できる。

なお、図９に示す例では、検出回路ＤＴＣは、ノイズフィルタ回路ＮＦ１と増幅回路ＡＰ１のセット、およびノイズフィルタ回路ＮＦ２と増幅回路ＡＰ２のセットの二つの検出回路を備えている。ただし、検出回路ＤＴＣが備えるは、増幅回路の数は図９に示す例には限定されない。例えば、増幅回路ＡＰ１および増幅回路ＡＰ２のうちのいずれかは一つを備えていても良い。また例えば、増幅回路ＡＰ１および増幅回路ＡＰ２に加えてさらに別の増幅回路を備えていても良い。また、増幅回路ＡＰ１、ＡＰ２と抵抗素子Ｒ１の間にノイズフィルタ回路ＮＦ１、ＮＦ２が介在しない変形例もある。ただし、増幅回路ＡＰ１、ＡＰ２に入力される信号のノイズ成分を低減することにより、検出回路ＤＴＣでの検出精度を向上させることができるので、本実施の形態のように、増幅回路ＡＰ１、ＡＰ２と抵抗素子Ｒ１の間にノイズフィルタ回路ＮＦ１、ＮＦ２が介在することが好ましい。

＜外観構造＞
図９に示す複数の半導体チップおよび抵抗素子Ｒ１を備えた抵抗部品ＣＲ１（図１２参照）は、図１０に示す封止体ＭＲにより封止されている。図１０は、図９に示す回路を備えた半導体装置の外観を示す平面図である。図１１は、図１０のＹ方向に沿った側面図である。

図１０に示すように、半導体装置ＰＫＧ１の封止体ＭＲは、平面視において、Ｘ方向に沿って延びる辺（長辺）ＭＲｓ１、辺ＭＲｓ１の反対側に位置する辺（長辺）ＭＲｓ２、Ｘ方向に交差（図１０では直交）するＹ方向に沿って延びる辺（短辺）ＭＲｓ３、および辺ＭＲｓ３の反対側に位置する辺（短辺）ＭＲｓ４を有する。また、辺ＭＲｓ１および辺ＭＲｓ２は、辺ＭＲｓ３および辺ＭＲｓ４と比較して相対的に長い。なお、図１０に示す例では、半導体装置ＰＫＧ１の封止体ＭＲは、平面視において、四角形（図１０では長方形）を成す。ただし、半導体装置ＰＫＧ１の平面形状は四角形以外に種々の変形例がある。例えば、四角形の四つの角部のうち、各長辺と各短辺とが交差する交点の部分をＸ方向およびＹ方向に対して斜めにカットしても良い。この場合、封止体ＭＲの角部が欠けることを抑制できる。

また、封止体ＭＲの側面からは、複数のリードＬＤが露出している。詳しくは、封止体ＭＲが備える複数の辺のうち、互いに反対側に位置する長辺である辺ＭＲｓ１および辺ＭＲｓ２のそれぞれにおいて、複数のリードＬＤが露出している。一方、封止体ＭＲが備える複数の辺のうち、互いに反対側に位置する短辺である辺ＭＲｓ３および辺ＭＲｓ４のそれぞれにおいては、リードＬＤは露出していない。ただし図１１に示すように、図１２に示す吊りリードＨＬの一部分（切断された面）は、図１０に示す辺ＭＲｓ３および辺ＭＲｓ４のそれぞれにおいて露出している。このように長方形（矩形）の平面形状を成す封止体ＭＲのうち、互いに反対側に位置する長辺のそれぞれから選択的に複数のリードＬＤが突出するパッケージ構造は、ＤＩＰ（Dual Inline package）あるいは、ＳＯＰ（Small Outline Package）と呼ばれる。なお、図１１に示す例では、複数のリードＬＤのそれぞれは、封止体ＭＲの厚さ方向（上面ＭＲｔおよび下面ＭＲｂのうち一方から他方に向かう方向）であるＺ方向に沿って延びる形状を持つ。このような形状のリードを持つ半導体装置ＰＫＧ１はＤＩＰと呼ばれる。ただし、本実施の形態の変形例としては、ＳＯＰやＳＯＮ（Small Outline Non-Leaded Package）などのパッケージ構造に適用しても良い。この場合、図示しない実装基板の表面に沿って半導体装置を実装できる。

また、複数のリードＬＤのうち、封止体ＭＲの辺ＭＲｓ１側から露出する複数のリードＬＤ１のそれぞれは、図９に示す複数のパワー半導体チップ（半導体チップＳＣＨ１、ＳＣＨ２、ＳＣＨ３、ＳＣＬ１、ＳＣＬ２、およびＳＣＬ３）のエミッタ電極またはコレクタ電極に接続されている。複数のリードＬＤ１は、例えば、端子ＨＴや端子ＴＵ，ＴＶ、ＴＷなど、相対的に高い電圧で動作する高電圧回路の一部を構成する。一方、複数のリードＬＤのうち、封止体ＭＲの辺ＭＲｓ２側から露出する複数のリードＬＤ２のそれぞれは、主に、図９に示す半導体チップＳＣＣに接続されている。複数のリードＬＤ２は、図９に示す端子ＴＨ１〜ＴＨ３、ＴＬ１〜ＴＬ３、ＶＳＳ、ＶＤＤ、およびＳＤＴなど、相対的に低い電圧で動作する低電圧回路の一部を構成する。このように高電圧回路に含まれる複数のリードＬＤ１と低電圧回路に含まれる複数のリードｌＤ２とを互いに反対側の辺から露出させることにより、封止体ＭＲの外部において、高電圧回路と低電圧回路との沿面距離を大きくすることができる。この結果、高電圧回路と低電圧回路の間での沿面放電を抑制することができる。

また、封止体ＭＲの上面ＭＲｔには、マークＭＲｍｋが刻印されている。マークＭＲｍｋは、例えば製品の型式などの識別記号である。また、封止体ＭＲには、複数（図１０では二個）の開口部ＭＲＨが形成されている。開口部ＭＲＨは半導体装置ＰＫＧ１を図示しない実装基板に固定する際にネジなどの固定冶具を挿入する挿入部であって、封止体ＭＲの上面ＭＲｔおよび下面ＭＲｂ（図１１参照）のうち、一方から他方まで貫通するように形成されている。複数の開口部ＭＲＨのそれぞれは、封止体ＭＲの四つの辺のうち、短辺である辺ＭＲｓ３の中点および辺ＭＲｓ４の中点を結ぶ中心線（仮想線）ＶＣＬと重なる位置に配置されている。図１０に示す例では、複数の開口部ＭＲＨのそれぞれは、平面視において円形であって、円の中心が中心線ＶＣＬと重なっている。なお、図１０では、二個の開口部ＭＲＨのそれぞれは、封止体ＭＲの短辺に向かって開いた形状になっている。しかし、ネジなどの固定治具を挿入できる開口面積を有していれば、封止体ＭＲの短辺の内側に平面視において閉じた開口部ＭＲＨ（貫通孔）が形成されていても良い。

＜内部構造＞
次に、半導体装置の内部のレイアウトについて説明する。図１２は、図１０に示す封止体を透過して半導体装置の内部構造を示す平面図である。また、図１３は、図１２に示す制御用の半導体チップの周辺を拡大して示す要部拡大平面図である。また、図１４は、図１２に示す配線基板の周辺を拡大して示す要部拡大平面図である。また、図１５は、図１２に示す抵抗部品の周辺を拡大して示す拡大平面図である。

上記した半導体装置ＰＫＧ１が備える各部品の電気的な接続関係を、図１２に示すレイアウトに基づいて説明すると以下の通りである。すなわち、半導体チップＳＣＨ１、ＳＣＨ２、およびＳＣＨ３のそれぞれは、一個のチップ搭載部（ダイパッド）ＤＰＨ上に、例えば半田などの導電性のボンディング材を介して搭載されている。既に説明した図４に示すように、半導体チップＳＣＨ１、ＳＣＨ２、およびＳＣＨ３の裏面ＳＣｂには、コレクタ電極ＣＰが形成されている。また、チップ搭載部ＤＰＨは、例えば銅（Ｃｕ）などの金属を主成分とする導電性部材であり、端子ＨＴに繋がっている。図１２に示す例では、チップ搭載部ＤＰＨと端子ＨＴとは一体に形成されている。言い換えれば、図１２に示す例では、チップ搭載部ＤＰＨおよび端子ＨＴのそれぞれは、一枚の金属板の一部分を構成している。半導体チップＳＣＨ１、ＳＣＨ２、およびＳＣＨ３のそれぞれは、コレクタ電極ＣＰ（図４参照）が形成された裏面ＳＣｂ（図４参照）がチップ搭載部ＤＰＨと対向した状態で、導電性のボンディング材を介してチップ搭載部ＤＰＨ上に搭載されている。これにより、半導体チップＳＣＨ１、ＳＣＨ２、およびＳＣＨ３のコレクタ電極ＣＰは、チップ搭載部ＤＰＨを介して端子ＨＴに接続される。

また、チップ搭載部ＤＰＨには、三個の半導体チップＳＣ２が更に搭載されている。既に説明した図７に示すように、半導体チップＳＣ２の裏面ＳＣｂには、カソード電極ＣＤＰが形成されている。三個の半導体チップＳＣ２のそれぞれは、カソード電極ＣＤＰ（図７参照）が形成された裏面ＳＣｂ（図７参照）がチップ搭載部ＤＰＨと対向した状態で、導電性のボンディング材を介してチップ搭載部ＤＰＨ上に搭載されている。これにより、半導体チップＳＣＨ１、ＳＣＨ２、およびＳＣＨ３のコレクタ電極ＣＰ（図４参照）は、チップ搭載部ＤＰＨ上に搭載された半導体チップＳＣ２のカソード電極ＣＤＰ（図７参照）と電気的に接続される。

また、半導体チップＳＣＨ１、ＳＣＨ２、およびＳＣＨ３の表面ＳＣｔ（図４参照）に形成されたエミッタ電極ＥＰ（図４参照）は、ワイヤＷＨを介して端子ＴＵ、ＴＶ、またはＴＷのいずれかに接続されている。図１２に示す例では、端子ＴＵ、ＴＶ、およびＴＷのそれぞれは、互いに分離された金属板であるチップ搭載部ＤＰＬに繋がっている。図１２に示す例では、チップ搭載部ＤＰＬと端子ＴＵのセット、チップ搭載部ＤＰＬと端子ＴＶのセット、およびチップ搭載部ＤＰＬと端子ＴＷのセットは、それぞれ一体に形成されている。言い換えれば、チップ搭載部ＤＰＬと端子ＴＵのセット、チップ搭載部ＤＰＬと端子ＴＶのセット、およびチップ搭載部ＤＰＬと端子ＴＷのセットは、それぞれ一枚の金属板の一部分を構成する。また、端子ＴＵ、ＴＶ、およびＴＷに繋がっている金属板のそれぞれは、ワイヤＷＨが接続されるワイヤボンディング領域を備えている。複数のワイヤＷＨのそれぞれは、一方の端部がハイサイドのパワー半導体チップのエミッタ電極ＥＰ（図４参照）に接続され、他方の端部が端子ＴＵ、ＴＶ、およびＴＷに接続される金属板のワイヤボンディング領域に接続されている。また、複数のワイヤＷＨのそれぞれは、両端部の途中において、半導体チップＳＣ２のアノード電極ＡＤＰ（図７参照）に接続されている。言い換えれば、ハイサイドのパワー半導体チップのエミッタ電極ＥＰは、ワイヤＷＨを介して半導体チップＳＣ２のアノード電極ＡＤＰ、および端子ＴＵ、ＴＶ、およびＴＷのいずれかに接続されている。

また、半導体チップＳＣＬ１、ＳＣＬ２、およびＳＣＬ３は、互いに分離した三個のチップ搭載部（ダイパッド）ＤＰＬ上に、例えば半田などの導電性のボンディング材を介してそれぞれ搭載されている。既に説明した図４に示すように、半導体チップＳＣＬ１、ＳＣＬ２、およびＳＣＬ３の裏面ＳＣｂには、コレクタ電極ＣＰが形成されている。また、複数のチップ搭載部ＤＰＬのそれぞれは、例えば銅（Ｃｕ）などの金属を主成分とする導電性部材であり、端子ＴＵ、ＴＶ、およびＴＷのいずれかに繋がっている。半導体チップＳＣＬ１、ＳＣＬ２、およびＳＣＬ３のそれぞれは、コレクタ電極ＣＰ（図４参照）が形成された裏面ＳＣｂ（図４参照）がチップ搭載部ＤＰＬと対向した状態で、導電性のボンディング材を介してチップ搭載部ＤＰＬ上に搭載されている。これにより、半導体チップＳＣＬ１、ＳＣＬ２、およびＳＣＬ３のコレクタ電極ＣＰは、チップ搭載部ＤＰＬを介して端子ＴＵ、ＴＶ、およびＴＷのいずれかに接続される。

また、半導体チップＳＣＬ１、ＳＣＬ２、およびＳＣＬ３の表面ＳＣｔ（図４参照）に形成されたエミッタ電極ＥＰ（図４参照）は、ワイヤＷＬを介して端子ＬＴに接続されている。また、端子ＬＴに繋がっている金属板は、ワイヤＷＬが接続されるワイヤボンディング領域を備えている。複数のワイヤＷＬのそれぞれは、一方の端部がロウサイドのパワー半導体チップのエミッタ電極ＥＰ（図４参照）に接続され、他方の端部が端子ＬＴに接続される金属板のワイヤボンディング領域に接続されている。また、複数のワイヤＷＬのそれぞれは、両端部の途中において、半導体チップＳＣ２のアノード電極ＡＤＰ（図７参照）に接続されている。言い換えれば、ロウサイドのパワー半導体チップのエミッタ電極ＥＰは、ワイヤＷＬを介して半導体チップＳＣ２のアノード電極ＡＤＰおよび端子ＬＴに接続されている。

複数のワイヤＷＨおよび複数のワイヤＷＬのそれぞれは、例えばアルミニウムから成る。また、ワイヤＷＨおよびワイヤＷＬには、他のワイヤＷＲと比較して大きな電流が流れるので、ワイヤＷＨおよびワイヤＷＬの線径は、半導体チップＳＣＣに接続されているワイヤＷＲの線径より太い。半導体チップＳＣＣに接続されているワイヤＷＲは、例えば金（Ａｕ）や銅（Ｃｕ）から成るが、ワイヤＷＨおよびワイヤＷＬと同様に、アルミニウム製のワイヤを用いても良い。

また、Ｙ方向において、六個のパワー半導体チップ（半導体チップＳＣＨ１、ＳＣＨ２、ＳＣＨ３、ＳＣＬ１、ＳＣＬ２、およびＳＣＬ３）のそれぞれは、封止体ＭＲの辺ＭＲｓ２より辺ＭＲｓ１に近い位置に配置されている。これにより、六個のパワー半導体チップのエミッタ電極またはコレクタ電極から、図１０に示す複数のリードＬＤ１までの伝送距離を短くすることができる。

また、六個のパワー半導体チップのそれぞれのゲート電極は、制御チップである半導体チップＳＣＣと電気的に接続されている。ロウサイドのパワー半導体チップである半導体チップＳＣＬ１、ＳＣＬ２、およびＳＣＬ３のそれぞれのゲート電極ＧＰ（図２参照）は、ワイヤＷＧＬを介して半導体チップＳＣＣのパッド（電極パッド、電極、表面電極）ＰＤＧＬ（図１３参照）に接続されている。パッドＰＤＧＬは、半導体チップＳＣＣの表面ＳＣｔ（図１３参照）側において露出する電極パッドであって、図９に示すロウサイド駆動回路ＤＣＬに接続されている。また、ハイサイドのパワー半導体チップである半導体チップＳＣＨ１、ＳＣＨ２、およびＳＣＨ３のそれぞれのゲート電極ＧＰ（図２参照）は、ワイヤＷＧＨを介して半導体チップＳＣＣのパッド（電極パッド、電極、表面電極）ＰＤＧＨ（図１３参照）に接続されている。パッドＰＤＧＨは、半導体チップＳＣＣの表面ＳＣｔ側において露出する電極パッドであって、図９に示すハイサイド駆動回路ＤＣＨに接続されている。

図１３に示す例では、半導体チップＳＣＣは、チップ搭載部ＤＰＣの上面ＤＰｔ上に、ボンディング材ＢＤを介して搭載されている。半導体チップＳＣＣの表面ＳＣｔは、平面視において、互いに反対側に位置する辺（長辺）ＳＣｓ１および辺（長辺）ＳＣｓ２と、辺ＳＣｓ１および辺ＳＣｓ２と交差する方向に延びる辺（短辺）ＳＣｓ３と、辺ＳＣｓ３の反対側に位置する辺（短辺）ＳＣｓ４と、を有する。また、半導体チップＳＣＣの長辺が、図１２に示す封止体ＭＲの長辺に沿って延びるように配置されている。言い換えれば、半導体チップＳＣＣは、半導体チップＳＣＣの辺ＳＣｓ１および辺ＳＣｓ２のそれぞれがＸ方向に延びるようにチップ搭載部ＤＰＣ（図１２参照）上に搭載されている。

図１２に示す半導体装置ＰＫＧ１における半導体チップＳＣＣの各辺の位置関係は以下のように表現することもできる。すなわち、半導体チップＳＣＣの辺ＳＣｓ２（図１３参照）は、辺ＳＣｓ１（図１３参照）と封止体ＭＲの辺ＭＲｓ２の間にある。言い換えれば、半導体チップＳＣＣの辺ＳＣｓ１は、辺ＳＣｓ２と封止体ＭＲの辺ＭＲｓ１の間にある。また、半導体チップＳＣＣの辺ＳＣｓ３（図１３参照）は、辺ＳＣｓ４（図１３参照）と封止体ＭＲの辺ＭＲｓ３の間にある。言い換えれば、半導体チップＳＣＣの辺ＳＣｓ４は、辺ＳＣｓ３と封止体ＭＲの辺ＭＲｓ４の間にある。

また、図１２に示すように、本実施の形態の半導体装置ＰＫＧ１の場合、半導体チップＳＣＬ１、ＳＣＬ２、およびＳＣＬ３のそれぞれのゲート電極ＧＰ（図２参照）は、ワイヤＷＧＬを介して半導体チップＳＣＣのパッドＰＤＧＬ（図１３参照）に直接的に接続されている。言い換えれば、半導体チップＳＣＬ１、ＳＣＬ２、およびＳＣＬ３のそれぞれのゲート電極ＧＰは、配線基板ＰＣＢを介さずに半導体チップＳＣＣに接続されている。一方、半導体チップＳＣＨ１、ＳＣＨ２、およびＳＣＨ３のそれぞれのゲート電極ＧＰ（図２参照）は、配線基板ＰＣＢを介して半導体チップＳＣＣのパッドＰＤＧＨ（図１３参照）に接続されている。配線基板ＰＣＢは、絶縁材料からなる基材と、上記基材に形成された複数の配線ＢＷを有する配線材であって、チップ搭載部ＤＰＣ上に半導体チップＳＣＣと隣り合うように搭載されている。詳しくは、平面視において、配線基板ＰＣＢと封止体ＭＲの辺ＭＲｓ３との間に半導体チップＳＣＣが搭載されている。言い換えれば、平面視において、半導体チップＳＣＣと封止体ＭＲの辺ＭＲｓ４との間に配線基板ＰＣＢが搭載されている。

図１４に示すように、配線基板ＰＣＢが備える複数の配線ＢＷの両端部は、配線基板ＰＣＢの上面ＰＣＢｔにおいて露出するボンディングパッド（パッド、ボンディングリード、ボンディングフィンガ）ＢＰＤに接続されている。配線ＢＷは、配線基板ＰＣＢの上面ＰＣＢｔに形成された絶縁膜に覆われ、絶縁膜に形成された開口部において、ボンディングパッドＢＰＤが露出している。また、複数のボンディングパッドＢＰＤのそれぞれにはワイヤＷＲが接続されている。複数のワイヤＷＲの一部は、図１２に示す半導体チップＳＣＨ１、ＳＣＨ２、およびＳＣＨ３に接続されている。また、複数のワイヤＷＲのうちの他の一部は、図１２に示す複数のリードＬＤのうち、封止体ＭＲの辺ＭＲｓ２側から突出するリードＬＤに接続されている。このように、配線基板ＰＣＢは、半導体チップＳＣＣと、半導体チップＳＣＣから離れた位置にある部品とを電気的に接続する、中継基板である。

また、図１４に示す例では、配線基板ＰＣＢは、チップ搭載部ＤＰＣの上面ＤＰｔ上に、ボンディング材ＢＤを介して搭載されている。配線基板ＰＣＢの上面ＰＣＢｔは、平面視において、互いに反対側に位置する辺（長辺）ＰＣｓ１および辺（長辺）ＰＣｓ２と、辺ＰＣｓ１および辺ＰＣｓ２と交差する方向に延びる辺（短辺）ＰＣｓ３と、辺ＰＣｓ３の反対側に位置する辺（短辺）ＰＣｓ４と、を有する。また、配線基板ＰＣＢの長辺が、図１２に示す封止体ＭＲの長辺に沿って延びるように配置されている。言い換えれば、配線基板ＰＣＢは、配線基板ＰＣＢの辺ＰＣｓ１および辺ＰＣｓ２のそれぞれがＸ方向に延びるようにチップ搭載部ＤＰＣ（図１２参照）上に搭載されている。

本実施の形態の場合、半導体チップＳＣＣは、Ｘ方向において、封止体ＭＲの辺ＭＲｓ４より辺ＭＲｓ３に近い位置に配置されている。一方、半導体チップＳＣＨ１、ＳＣＨ２、およびＳＣＨ３のそれぞれは、Ｘ方向において、封止体ＭＲの辺ＭＲｓ３より辺ＭＲｓ４に近い位置に配置されている。このため、半導体チップＳＣＣからハイサイドのパワー半導体チップまでの距離は、半導体チップＳＣＣからロウサイドのパワー半導体チップまでの距離より相対的に遠い。そこで、本実施の形態では、半導体チップＳＣＣとハイサイドのパワー半導体チップとの間の伝送経路中に配線基板ＰＣＢを介在させている。半導体チップＳＣＣとハイサイドのパワー半導体チップとが配線基板ＰＣＢを介して電気的に接続されている場合、ワイヤＷＧＨを介して直接的に接続されている場合と比較して、ワイヤＷＧＨの延在距離を短くできる。この結果、ワイヤＷＧＨに変形が生じ難くなるので、ワイヤＷＧＨの変形に起因する信頼性低下を抑制することができる。なお、半導体チップＳＣＣがＸ方向において、封止体ＭＲの辺ＭＲｓ４より辺ＭＲｓ３に近い位置に配置されている理由については後述する。

半導体チップＳＣＣは、封止体ＭＲの辺ＭＲｓ２から露出する複数のリードＬＤのうち、ハイサイド側の制御用の入力信号が供給される端子（リード、外部リード）ＴＨ１、ＴＨ２、およびＴＨ３に接続されている。また、半導体チップＳＣＣは、封止体ＭＲの辺ＭＲｓ２から露出する複数のリードＬＤのうち、ロウサイド側の制御用の入力信号が供給される端子（リード、外部リード）ＴＬ１、ＴＬ２、およびＴＬ３に接続されている。半導体チップＳＣＣとロウサイド用の入力端子である端子ＴＬ１、ＴＬ２、およびＴＬ３のそれぞれとは、ワイヤＷＲ（図１３参照）を介して電気的に接続されている。半導体チップＳＣＣとハイサイド用の入力端子である端子ＴＨ１、ＴＨ２、およびＴＨ３のそれぞれとは、ワイヤＷＲ（図１３参照）および配線基板ＰＣＢを介して電気的に接続されている。

また、封止体ＭＲの辺ＭＲｓ２から露出する複数のリードＬＤには、低圧電源電位が供給される端子（リード、外部リード）ＶＤＤが含まれ、端子ＶＤＤはワイヤＷＲ（図１３参照）を介して半導体チップＳＣＣと電気的に接続されている。

また、Ｙ方向において、半導体チップＳＣＣは、封止体ＭＲの辺ＭＲｓ１より辺ＭＲｓ２に近い位置に配置されている。これにより、半導体チップＳＣＣの表面ＳＣｔに形成された複数の電極のそれぞれから、図１０に示す複数のリードＬＤ２までの伝送距離を短くすることができる。

また、封止体ＭＲの辺ＭＲｓ２から露出する複数のリードＬＤには、ハイサイド用のゲート電圧の生成に利用される電位が供給される複数の端子（リード、外部リード）ＶＦＢが含まれ、複数の端子ＶＦＢのそれぞれは、配線基板ＰＣＢおよびワイヤＷＲ（図１３参照）を介して半導体チップＳＣＣと電気的に接続されている。また、封止体ＭＲの辺ＭＲｓ２から露出する複数のリードＬＤには、基準電位が供給される端子（リード、外部リード）ＶＳＳが含まれ、端子ＶＳＳは、チップ搭載部ＤＰＣに接続されている。半導体チップＳＣＣが備える複数の電極パッドのうち、基準電位が供給されるパッド（電極パッド、電極、表面電極）ＰＤＶＳ（図１３参照）は、ワイヤＷＶＳ（図１３参照）を介してチップ搭載部ＤＰＣと接続されている。このように、チップ搭載部ＤＰＣと端子ＶＳＳとを接続し、チップ搭載部ＤＰＣ全体に基準電位を供給することにより、半導体チップＳＣＣの表面ＳＣｔ（図１３参照）の任意の位置にパッドＰＤＶＳを設けることができる。

また、上記したように、本実施の形態の半導体装置ＰＫＧ１は、シャント抵抗として動作する抵抗素子Ｒ１備えた、抵抗部品（電子部品）ＣＲ１を備えている。抵抗部品ＣＲ１は、電極ＲＥ１と、平面視において電極ＲＥ１の反対側にある電極ＲＥ２と、電極ＲＥ１および電極ＲＥ２の両方に接続される抵抗素子Ｒ１（図９参照）とを備えている。また、図１５に示すように、抵抗部品ＣＲ１は、平面形状が長方形（矩形）であって、互いに反対側に位置する辺（長辺）ＣＲｓ３および辺（長辺）ＣＲｓ４と、辺ＣＲｓ３および辺ＣＲｓ４と交差する方向に延びる辺（短辺）ＣＲｓ１と、辺ＣＲｓ１の反対側に位置する辺（短辺）ＣＲｓ２と、を有する。電極ＲＥ１は、抵抗部品ＣＲ１の二つの長辺の一方の端部である辺ＣＲｓ１側に配置され、電極ＲＥ２は、抵抗部品ＣＲ１の二つの長辺の他方の端部である辺ＣＲｓ２側に配置されている。

また、電極ＲＥ１および電極ＲＥ２は、互いに分離された二つの部品搭載部（パッド）ＥＰ１、ＥＰ２上に、導電性のボンディング材ＢＤを介して搭載されている。詳しくは、電極ＲＥ１は、ボンディング材ＢＤを介して部品搭載部ＥＰ１上に接着固定されている。また、電極ＲＥ２は、ボンディング材ＢＤを介して部品搭載部ＥＰ２上に接着固定されている。ボンディング材ＢＤは、例えば、樹脂材料中に多数の導電性粒子を含有する、導電性接着材である。導電性接着材の樹脂材料には、例えばエポキシ系の樹脂などの熱硬化性樹脂成分が含まれる。また、導電性粒子としては、銀（Ａｇ）粒子などを例示できる。

部品搭載部ＥＰ２は、例えば銅（Ｃｕ）などの金属を主成分とする導電性部材であり、接地電位（グランド電位）に接続される端子（リード、外部リード）ＮＴに繋がっている。つまり抵抗部品ＣＲ１の電極ＲＥ２は、ボンディング材ＢＤおよび部品搭載部ＥＰ２を介して端子ＮＴに接続されている。また、部品搭載部ＥＰ２は、Ｘ方向に対して交差するＹ方向に延びるリード（内部リード）ＬＤＤ２に繋がっている。リードＬＤＤ２の一部（例えば先端部分）には、ワイヤＷＤ２が接続され、ワイヤＷＤ２を介して図１３に示す半導体チップＳＣＣのパッド（電極、電極パッド、計測パッド）ＰＤＤ２に接続されている。つまり抵抗部品ＣＲ１の電極ＲＥ２は、ボンディング材ＢＤ、部品搭載部ＥＰ２、リードＬＤＤ２、およびワイヤＷＤ２を介してパッドＰＤＤ２に接続されている。

また、部品搭載部ＥＰ１は、例えば銅（Ｃｕ）などの金属を主成分とする導電性部材であり、３相誘導モータＭＴ（図１参照）の各相より相対的に低い電位が供給されるロウサイド用の端子ＬＴに繋がっている。つまり、抵抗部品ＣＲ１の電極ＲＥ１は、ボンディング材ＢＤおよび部品搭載部ＥＰ１を介して端子ＬＴに接続されている。

また、部品搭載部ＥＰ１は、Ｘ方向において、部品搭載部ＥＰ１とチップ搭載部ＤＰＬ（図１２参照）との間にあるワイヤボンディング領域ＷＢＲ（図１５参照）に繋がっている。ワイヤボンディング領域ＷＢＲには、半導体チップＳＣＬ１（図１２参照）に接続されるワイヤＷＬ、半導体チップＳＣＬ２（図１２参照）に接続されるワイヤＷＬ、および半導体チップＳＣＬ３（図１２参照）に接続されるワイヤＷＬのそれぞれが接続されている。つまり抵抗部品ＣＲ１の電極ＲＥ１は、ボンディング材ＢＤ、部品搭載部ＥＰ１、ワイヤボンディング領域ＷＢＲ、および複数のワイヤＷＬを介して、半導体チップＳＣＬ１、ＳＣＬ２、およびＳＣＬ３のそれぞれに接続されている。また、部品搭載部ＥＰ１は、Ｘ方向に対して交差するＹ方向に延びるリード（内部リード）ＬＤＤ１に繋がっている。リードＬＤＤ１の一部（例えば先端部分）には、ワイヤＷＤ１が接続され、ワイヤＷＤ１を介して図１３に示す半導体チップＳＣＣのパッド（電極、電極パッド、計測パッド）ＰＤＤ１に接続されている。つまり抵抗部品ＣＲ１の電極ＲＥ１は、ボンディング材ＢＤ、部品搭載部ＥＰ１、リードＬＤＤ１、およびワイヤＷＤ１を介してパッドＰＤＤ１に接続されている。

図１３に示すパッドＰＤＤ１およびＰＤＤ２から成る二個のパッドＰＤＤ（電極、電極パッド、計測パッド）は、図９に示す半導体チップＳＣＣの検出回路ＤＴＣに接続された電極である。したがって、抵抗部品ＣＲ１の電極ＲＥ１および電極ＲＥ１のそれぞれは、パッドＰＤＤを介して図９に示す検出回路に接続されている。

＜部品レイアウトと電流の検出精度との関係＞
次に、図１２に示す部品レイアウトと、半導体装置ＰＫＧ１に流れる電流の検出精度との関係について説明する。図９に示す抵抗部品ＣＲ１に流れる電流の検出精度を向上させる観点からは、以下の二つの伝送経路の経路距離を短くすることが好ましい。

上記二つの伝送経路のうちの一つは、ロウサイド側のパワー半導体チップのエミッタ電極から抵抗部品ＣＲ１の電極ＲＥ１までの伝送経路である（以下、この経路を第１伝送経路と呼ぶ）。図１２に示す例では、ワイヤＷＬ、および図１５に示すワイヤボンディング領域ＷＢＲから電極ＲＥ１までの経路がこの第１伝送経路に相当する。第１伝送経路の経路距離を短くすることにより、経路中のインダクタンス成分および抵抗成分を低減できる。これにより、第１伝送経路に流れる電流に対するノイズを低減できる。

本実施の形態の場合、図１２に示すように、Ｘ方向において、封止体ＭＲの辺ＭＲｓ３から辺ＭＲｓ４に向かって、抵抗部品ＣＲ１、複数のロウサイド用のパワー半導体チップ（半導体チップＳＣＬ３、ＳＣＬ２、ＳＣＬ１）、および複数のハイサイド用のパワー半導体チップ（半導体チップＳＣＨ３、ＳＣＨ２、ＳＣＨ１）が順に並んでいる。言い換えれば、複数のロウサイド用のパワー半導体チップ（半導体チップＳＣＬ３、ＳＣＬ２、ＳＣＬ１）は、互いに隣り合って配置され、その隣に抵抗部品ＣＲ１が配置されている。更に言い換えれば、複数のロウサイド用のパワー半導体チップ（半導体チップＳＣＬ３、ＳＣＬ２、ＳＣＬ１）と抵抗部品ＣＲ１の間には、ハイサイド用のパワー半導体チップは配置されていない。

図１２に示すレイアウトに対する検討例として、ロウサイド用のパワー半導体チップとハイサイド用のパワー半導体チップとがＸ方向において、交互に配列されているレイアウトが考えられる。この場合、一部のロウサイド用のパワー半導体チップと抵抗部品ＣＲ１の間にハイサイド用のパワー半導体チップが介在することになるので、図１２に示すワイヤＷＬの距離が長くなる。一方、本実施の形態によれば、複数のロウサイド用のパワー半導体チップと抵抗部品ＣＲ１の間には、ハイサイド用のパワー半導体チップは配置されていないので、複数のワイヤＷＬのそれぞれの長さを短くすることができる。

また、図１２に示す半導体装置ＰＫＧ１の場合、平面視において、複数のワイヤＷＬのそれぞれが、端子ＨＴに接続される金属板と重ならない。上記したように端子ＨＴは、高い電源電位に供給されるので、ノイズ源に成り易い。しかし、本実施の形態のように、複数のワイヤＷＬのそれぞれが、端子ＨＴに接続される金属板と重ならない場合、高い電源電位から複数のワイヤＷＬに対するノイズ影響を低減できる。

また、上記した二つの伝送経路のうちの他の一つは、抵抗部品ＣＲ１の電極ＲＥ１および電極ＲＥ２のそれぞれから、図９に示す検出回路ＤＴＣまでの伝送経路である（以下、この経路を第２伝送経路と呼ぶ）。図１２に示す例では、リードＬＤＤ１、ＬＤＤ２、ワイヤＷＤ、および半導体チップＳＣＣの内部回路の長さが第２伝送経路に相当する。上記したように、検出回路ＤＴＣでは、電極ＲＥ１と電極ＲＥ２の間の電圧を計測するので、電流値を直接的に計測する場合と比較すると、伝送距離によるノイズ影響は相対的に小さい。しかし、図９に示す増幅回路ＡＰ１（または増幅回路ＡＰ２）に入力されるまでは、信号レベルが低いので、増幅前の信号に対するノイズを低減する必要がある。したがって、第２伝送経路の距離を短くすることにより、経路中のインダクタンス成分および抵抗成分を低減することが好ましい。

本実施の形態の場合、図１２に示すように、Ｘ方向において、半導体チップＳＣＣは、封止体ＭＲの辺ＭＲｓ４より辺ＭＲｓ３に近い位置に配置されている。言い換えれば、半導体チップＳＣＣは、複数のハイサイド用のパワー半導体チップからの距離は遠くなるが、抵抗部品ＣＲ１に近づくように配置されている。これにより、リードＬＤＤ１の延在距離、リードＬＤＤ２の延在距離、ワイヤＷＤ１（図１３および図１５参照）の延在距離、およびワイヤＷＤ２（図１３および図１５参照）の延在距離をそれぞれ短くすることができる。言い換えれば、上記した第２伝送経路の経路距離を短くすることができる。

このように、本実施の形態によれば、上記した第１伝送経路と第２伝送経路のそれぞれの経路距離を短くすることができる。これにより、半導体装置ＰＫＧ１が備えるインバータ回路に流れる電流を検出する検出精度を向上させることができる。この結果、検出回路において計測される信号の信頼性が向上するので、過電流の誤検出や、誤ったデータに基づくフィードバック制御を抑制することができる。

なお、図９に示す増幅回路ＡＰ１（または増幅回路ＡＰ２）から出力される信号は、増幅回路ＡＰ１（または増幅回路ＡＰ２）に入力される信号と比較してノイズ耐性が大きい。このため、検出回路ＤＴＣから出力される信号の伝送経路は、上記した第１伝送経路および第２伝送経路より長くても良い。図１２に示す例では、端子ＳＤＴを含む金属板（リード）の延在距離は、図１５に示すリードＬＤＤ１およびリードＬＤＤ２のそれぞれの延在距離より長い。ただし、レイアウト上の制約がなければ、各信号伝送経路の伝送距離は短い方が良い。このため、例えば、端子ＳＤＴを含む金属板（リード）の延在距離が、図１５に示すリードＬＤＤ１およびリードＬＤＤ２のそれぞれの延在距離より短い場合もある。

また、図１２に示す例では、抵抗部品ＣＲ１は、抵抗部品ＣＲ１の長辺が、封止体ＭＲの長辺に対して交差する方向に延びるように配置されている。言い換えれば、抵抗部品ＣＲ１は、抵抗部品ＣＲ１の二つの長辺である辺ＣＲｓ３および辺ＣＲｓ４のそれぞれがＸ方向と交差する方向に延びるように部品搭載部ＥＰ１（図１５参照）および部品搭載部ＥＰ２（図１５参照）上に搭載されている。図１５に示す例では、辺ＣＲｓ３および辺ＣＲｓ４のそれぞれはＸ方向に対して直交するＹ方向に沿って延びている。また、平面視において、抵抗部品ＣＲ１は、電極ＲＥ２が電極ＲＥ１より半導体チップＳＣＣの近くに位置するように部品搭載部ＥＰ１および部品搭載部ＥＰ２上に搭載されている。この場合、電極ＲＥ２から半導体チップＳＣＣまでの伝送距離を短くすることができる。

また、図１２に示すワイヤＷＤの延在距離を短くする観点からは、半導体チップＳＣＣの表面ＳＣｔ（図１３参照）において、ワイヤＷＤに接続されるパッドＰＤＤ（図１３参照）の位置を抵抗部品ＣＲ１に近づけることが好ましい。本実施の形態の場合、図１３に示すように、半導体チップＳＣＣの表面ＳＣｔに形成された複数のパッド（電極）のうち、ワイヤＷＤ１に接続されるパッドＰＤＤ１およびワイヤＷＤ２に接続されるパッドＰＤＤ２のそれぞれは、表面ＳＣｔにおいて、辺ＳＣｓ４より辺ＳＣｓ３に近い位置に配置されている。また、パッドＰＤＤ１およびパッドＰＤＤ２のそれぞれは、表面ＳＣｔにおいて、辺ＳＣｓ２より辺ＳＣｓ１に近い位置に配置されている。

また、平面視において、抵抗部品ＣＲ１は、封止体ＭＲの辺ＭＲｓ３の中点と辺ＭＲｓ４の中点を結んだ中心線ＶＣＬ（図１０参照）より辺ＭＲｓ１側に位置している。この場合、抵抗部品ＣＲ１から端子ＬＴまでの距離、および抵抗部品ＣＲ１から端子ＮＴまでの距離、をそれぞれ短くすることができる。

また、図１６に示すように、Ｘ方向およびＹ方向を含むＸ−Ｙ平面に対して直交する厚さ方向（Ｚ方向）において、抵抗部品ＣＲ１の厚さは、複数のパワー半導体チップ（半導体チップＳＣＨ１、ＳＣＨ２、ＳＣＨ３、ＳＣＬ１、ＳＣＬ２、およびＳＣＬ３）、および半導体チップＳＣＣのそれぞれの厚さより厚い。図１６は、図１２に示す複数の半導体チップ、配線基板、および抵抗部品の厚さを比較して示す要部断面図である。図１６に示す例では、半導体チップＳＣＨ１、ＳＣＨ２、ＳＣＨ３、ＳＣＬ１、ＳＣＬ２、およびＳＣＬ３の厚さは、２００〜３００μｍ程度である。また、半導体チップＳＣＣの厚さおよび配線基板ＰＣＢの厚さも同様に２００〜３００μｍ程度である。一方、抵抗部品ＣＲ１の厚さは、１ｍｍ程度であって、パワー半導体チップや配線基板ＰＣＢと比較して、３倍以上の厚さを有している。図１６に示すように、ワイヤＷＧＨおよびワイヤＷＧＬのワイヤループ高さは、抵抗部品ＣＲ１の高さより低い。また、ワイヤＷＨおよびワイヤＷＬのワイヤループ高さは、抵抗部品ＣＲ１の高さより低い。なお、上記において、ワイヤループ高さとは、基準面であるチップ搭載部ＤＰＣ（またはチップ搭載部ＤＰＨ、ＤＰＬ）の上面ＤＰｔからワイヤの最高到達点までの距離である。また、抵抗部品ＣＲ１の高さとは、抵抗部品ＣＲ１のうち、Ｚ方向において、基準面である部品搭載部ＥＰ１の上面ＥＰｔから最も遠い部分までの距離である。

図１６に示すように、抵抗部品ＣＲ１の厚さが他の電子部品と比較して特に厚い場合、ワイヤＷＲを介して電気的に接続される電子部品の間には、抵抗部品ＣＲ１が介在しないことが好ましい。平面視において、ワイヤＷＲを介して電気的に接続される電子部品の間に抵抗部品ＣＲ１が介在しない場合、図１６に示すようにワイヤループ高さを低くすることができる。このため、ワイヤＷＲの変形を抑制できる。また、ワイヤＷＲが構成する伝送経路距離を短くすることができる。

図１２に示すように、抵抗部品ＣＲ１は、封止体ＭＲの辺ＭＲｓ３の中点と辺ＭＲｓ４の中点を結んだ中心線ＶＣＬ（図１０参照）より辺ＭＲｓ１側に位置している。また、Ｘ方向において、封止体ＭＲの辺ＭＲｓ３から辺ＭＲｓ４に向かって、抵抗部品ＣＲ１、複数のロウサイド用のパワー半導体チップ、および複数のハイサイド用のパワー半導体チップが順に並んでいる。また、半導体チップＳＣＣおよび配線基板ＰＣＢのそれぞれは中心線ＶＣＬ（図１０参照）より辺ＭＲｓ２側に位置している。このため、半導体チップＳＣＣや配線基板ＰＣＢとパワー半導体チップの間には、抵抗部品ＣＲ１は介在しない。

また、図１２に示すように、封止体ＭＲに形成された二個の開口部ＭＲＨのうちの一方は、封止体ＭＲの辺ＭＲｓ３に沿って（辺ＭＲｓ３の近傍に）配置される。また、封止体ＭＲに形成された二個の開口部ＭＲＨのうちの他方は、封止体ＭＲの辺ＭＲｓ４に沿って（辺ＭＲｓ４の近傍に）配置される。図１０を用いて説明したように、二個の開口部ＭＲＨのそれぞれは、中心線ＶＣＬと重なっている。このため、半導体装置ＰＫＧ１の平面サイズを低減する観点からは、図１２に示すように抵抗部品ＣＲ１は中心線ＶＣＬ（図１０参照）に重ならないように配置されていることが好ましい。

一方、パワー半導体チップである半導体チップＳＣＨ１、ＳＣＨ２、ＳＣＨ３、ＳＣＬ１、ＳＣＬ２、およびＳＣＬ３のそれぞれは、半導体チップＳＣＣや配線基板ＰＣＢまでの距離が近い方が良い。したがって、これらの平面視において、パワー半導体チップは、図１０に示す中心線ＶＣＬの近くに配置されていることが好ましい。

図１２に示す例では、平面視において、半導体チップＳＣＨ１、ＳＣＨ２、ＳＣＨ３、ＳＣＬ１、ＳＣＬ２、およびＳＣＬ３のそれぞれは、封止体ＭＲの辺ＭＲｓ３側にある開口部ＭＲＨと辺ＭＲｓ４側にある開口部ＭＲＨの間に配置されている。また、二つの開口部ＭＲＨの間を結んだ領域と、封止体ＭＲの辺ＭＲｓ１との間に配置されている。

＜半導体装置の製造方法＞
次に、図１〜図１６を用いて説明した半導体装置ＰＫＧ１の製造方法について説明する。図１７は、本実施の形態の半導体装置の組み立てフローを示す説明図である。本実施の形態の半導体装置ＰＫＧ１は、図１７に示す組立てフローに沿って製造される。

＜基材準備工程＞
図１７に示す基材準備工程では、図１８に示すリードフレーム（基材）ＬＦを準備する。図１８は、図１７に示す基材準備工程で準備するリードフレームの一部を示す拡大平面図である。

本工程で準備するリードフレームＬＦは、枠部ＬＦｂの内側に複数のデバイス形成部ＬＦａを備えている。リードフレームＬＦは、金属から成り、本実施の形態では、例えば銅（Ｃｕ）を主成分とする金属から成る。

なお、本実施の形態では、図１７に示すように、封止工程の後でめっき工程を行い、複数のリードＬＤのアウタリード部に金属膜（外装めっき膜）を形成する例を取り上げて説明する。ただし、変形例として、基材準備工程の段階で、予め銅を主成分とする基材の表面が金属膜で覆われていても良い。この場合、リードフレームＬＦの露出面の全体が金属膜で覆われる。

また、図１８に示すように、各デバイス形成部ＬＦａの中央部には、チップ搭載部ＤＰＨ、複数のチップ搭載部ＤＰＬ、チップ搭載部ＤＰＣ、および部品搭載部ＥＰ１、ＥＰ２が形成されている。チップ搭載部ＤＰＨ、複数のチップ搭載部ＤＰＬ、および部品搭載部ＥＰ１、ＥＰ２は、複数のリードＬＤのうちのいずれかに接続され、リードＬＤを介して枠部ＬＦｂに支持されている。また、枠部ＬＦｂには吊りリードＨＬが接続され吊りリードＨＬの一部分はデバイス形成部ＬＦａの内側に向かって延びている。この吊りリードＨＬは、複数のリードＬＤが切断された後、個片化工程までの間に、封止体ＭＲを支持する支持部材である。

図１８に示すように、リードフレームＬＦのデバイス形成部ＬＦａは、平面視において、Ｘ方向に沿って延びる辺（長辺）ＬＦａ１、辺ＬＦａ１の反対側に位置する辺（長辺）ＬＦａ２、Ｘ方向に交差（図１８では直交）するＹ方向に沿って延びる辺（短辺）ＬＦａ３、および辺ＬＦａ３の反対側に位置する辺（短辺）ＬＦａ４を有する。また、辺ＬＦａ１および辺ＬＦａ２は、辺ＬＦａ３および辺ＬＦａ４と比較して相対的に長い。

また、Ｘ方向において、辺ＬＦａ３から辺ＬＦａ４に向かって、部品搭載部ＥＰ１（およびＥＰ２）、複数のチップ搭載部ＤＰＬ、一つのチップ搭載部ＤＰＨが、辺ＬＦａ１に沿って配列されている。また、複数のチップ搭載部ＤＰＬおよび一つのチップ搭載部ＤＰＨと、辺ＬＦａ２との間には、辺ＬＦａ２に沿ってチップ搭載部ＤＰＣが配置されている。また、辺ＬＦａ１および辺ＬＦａ２には複数のリードＬＤが跨っている。また、辺ＬＦａ３および辺ＬＦａ４には、吊りリードＨＬが跨り、かつ複数のリードＬＤは跨っていない。

また、複数のリードＬＤは、タイバーＴＢを介して互いに連結されている。タイバーＴＢは、複数のリードＬＤを連結する連結部材としての機能の他、図１７に示す封止工程において、樹脂の漏れ出しを抑制するダム部材としての機能を有する。

＜電子部品準備工程＞
また、図１７に示す電子部品準備工程では、図２〜図４を用いて説明したパワー半導体チップである半導体チップＳＣ１、図５〜図７を用いて説明した半導体チップＳＣ２、図１３に示す半導体チップＳＣＣ、図１４に示す配線基板ＰＣＢ、および図１５に示す抵抗部品ＣＲ１を準備する。

半導体チップＳＣ１、ＳＣ２、およびＳＣＣのそれぞれは、集積回路が形成されたウェハを準備し、このウェハに対してダイシングを実施することにより、ウェハに形成されているチップ領域を個片化して、ウェハから複数の半導体チップを取得する。

また、図１４に示す配線基板ＰＣＢは、例えば、配線基板に図１４に示す複数の配線ＢＷおよび複数のボンディングパッドＢＰＤを形成した後、これらを覆うように絶縁膜を形成する。その後絶縁膜に複数の開口部を形成して、ボンディングパッドＢＰＤを露出させることにより配線基板ＰＣＢを取得する。

また、図１５に示す抵抗部品ＣＲ１は、既知の抵抗値を有する抵抗体の両端に、電極ＲＥ１およびＲＥ２を接続することにより抵抗部品ＣＲ１を取得する。なお抵抗部品ＣＲ１は、汎用品を用いることもできる。この場合、外部で製造された抵抗部品ＣＲ１を購入することにより抵抗部品ＣＲ１を取得する。また、配線基板ＰＣＢや半導体チップＳＣ１、ＳＣ２、およびＳＣＣのそれぞれを購入しても良い。

なお、本実施の形態では、基材準備工程を先に説明し、電子部品準備工程を後で説明したが、基材準備工程と電子部品準備工程は、どちらを先に実施しても良いし、同時に実施しても良い。ダイボンド工程は、基材準備工程および電子部品準備工程の両方が完了した後で、実施する。

＜ダイボンド工程＞
次に、図１７に示すダイボンド工程（半導体チップ搭載工程）では、図１９に示すように、チップ搭載部ＤＰＨ、ＤＰＬ、ＤＰＣおよび部品搭載部ＥＰ１、ＥＰ２の上に電子部品準備工程で準備した電子部品をそれぞれ搭載する。図１９は、図１８に示すリードフレームの複数のチップ搭載部および部品搭載部上にそれぞれ電子部品を搭載した状態を示す拡大平面図である。

本工程では、チップ搭載部ＤＰＨの上面ＤＰｔ上に半導体チップＳＣＨ１、ＳＣＨ２、ＳＣＨ３および三個の半導体チップＳＣ２を搭載する。また、複数のチップ搭載部ＤＰＬの上面ＤＰｔ上に半導体チップＳＣＬ１、ＳＣＬ２、ＳＣＬ３および三個の半導体チップＳＣ２を搭載する。半導体チップＳＣＨ１、ＳＣＨ２、ＳＣＨ３、ＳＣＬ１、ＳＣＬ２、ＳＣＬ３、およびＳＣ２のそれぞれは、導電性のボンディング材（例えば、融点が３００℃程度の高融点半田など）を介して、チップ搭載部上に搭載される。これにより、複数のパワー半導体チップのそれぞれのコレクタ電極がチップ搭載部を介してリードＬＤと電気的に接続される。また、半導体チップＳＣ２のカソード電極がチップ搭載部を介してパワー半導体チップのコレクタ電極およびリードＬＤと電気的に接続される。導電性のボンディング材として、半田などの材料と導電性接着材など、複数種類の材料を用いる場合には、まず、高温処理が必要な材料（例えば半田）を使用する電子部品を先に搭載する。本実施の形態の場合、パワー半導体チップおよびこれに接続されるダイオードを備えた半導体チップＳＣ２は、半田を利用する。このため、これらの半導体チップを先に搭載する。

次に、半導体チップＳＣＣおよび配線基板ＰＣＢは、導電性接着材であるボンディング材ＢＤ（図１３、図１４参照）を介してチップ搭載部ＤＰＣ上に搭載される。また、抵抗部品ＣＲ１は、導電性接着材であるボンディング材ＢＤ（図１５参照）を介して部品搭載部ＥＰ１、ＥＰ２上に搭載される。詳しくは抵抗部品ＣＲ１の電極ＲＥ１は、部品搭載部ＥＰ１に接続され、電極ＲＥ２は部品搭載部ＥＰ２に接続される。導電性接着材を利用する場合には、導電性接着材を介して電子部品のそれぞれを各搭載部上に仮固定した後、導電性接着材に含まれる樹脂成分を熱硬化させる。これにより、電子部品のそれぞれは、各搭載部上に固定されるとともに、各搭載部を介してリードＬＤと電気的に接続される。

＜ワイヤボンド工程＞
次に、図１７に示すワイヤボンド工程では、図２０に示すように、ワイヤＷＲを接続することにより、電子部品同士、あるいは電子部品とリードＬＤとを電気的に接続する。図２０は、図１７に示すワイヤボンド工程が終了した後のリードフレームを示す拡大平面図である。

本工程では、半導体チップＳＣＨ１、ＳＣＨ２、およびＳＣＨ３の表面ＳＣｔ（図２参照）に形成されたエミッタ電極ＥＰ（図２参照）は、ワイヤＷＨを介して半導体チップＳＣ２のアノード電極ＡＤＰ（図５参照）および端子ＴＵ、ＴＶ、またはＴＷのいずれかに接続される。また、半導体チップＳＣＬ１、ＳＣＬ２、およびＳＣＬ３の表面ＳＣｔ（図２参照）に形成されたエミッタ電極ＥＰ（図２参照）は、ワイヤＷＬを介して半導体チップＳＣ２のアノード電極ＡＤＰ（図５参照）および端子ＬＴに接続されるワイヤボンディング領域ＷＢＲ（図１５参照）に接続される。ワイヤＷＨおよびワイヤＷＬのそれぞれは、例えばアルミニウム製であり、ウェッジボンディング方式（ステッチボンディング方式とも呼ぶ）により接合される。ウェッジボンディング方式の場合、一本のワイヤを３か所以上に接合することができる。このため、ワイヤＷＨおよびワイヤＷＬのそれぞれのようにパワー半導体チップである半導体チップＳＣ１（図２参照）と、半導体チップＳＣ２と、リードフレームＬＦのワイヤボンディング領域とを電気的に接続する場合には、ウェッジボンディング方式が好適である。

また、本工程では、半導体チップＳＣＬ１、ＳＣＬ２、およびＳＣＬ３のそれぞれのゲート電極ＧＰ（図２参照）は、ワイヤＷＧＬ（図１２参照）を介して半導体チップＳＣＣのパッドＰＤＧＬ（図１３参照）に接続される。また、半導体チップＳＣＨ１、ＳＣＨ２、およびＳＣＨ３のそれぞれのゲート電極ＧＰ（図２参照）およびエミッタ電極ＥＰ（図２参照）のそれぞれは、ワイヤＷＧＨ（図１２参照）を介して配線基板ＰＣＢのボンディングパッドＢＰＤ（図１４参照）に接続される。また、半導体チップＳＣＣの複数のパッドＰＤＧＨ（図１３参照）のそれぞれは、ワイヤＷＧＨ（図１３参照）を介して配線基板ＰＣＢのボンディングパッドＢＰＤ（図１４参照）に接続される。また、半導体チップＳＣＣの複数のパッドＰＤＤのそれぞれは、ワイヤＷＤを介して図１５に示すリードＬＤＤ１またはリードＬＤＤ２に接続される。その他、半導体チップＳＣＣの電極パッドは、ワイヤＷＲを介してチップ搭載部ＤＰＣやリードＬＤと電気的に接続される。また、配線基板ＰＣＢのボンディングパッドＢＰＤは、ワイヤＷＲを介してリードＬＤと電気的に接続される。

半導体チップＳＣＣおよび配線基板ＰＣＢに接続されるワイヤＷＲのそれぞれは、ワイヤＷＬおよびワイヤＷＨと比較して線径が細い。また、ワイヤＷＲのそれぞれは、金（Ａｕ）、銅（Ｃｕ）、またはアルミニウム（Ａｌ）からなり、例えば、キャピラリというボンディングツールを用いたボンディング方式により接合される。なお。上記したウェッジボンディング方式は、接合箇所が２か所であっても利用可能である。したがって、半導体チップＳＣＣおよび配線基板ＰＣＢに接続されるワイヤＷＲのそれぞれがウェッジボンディング方式で接合されても良い。

＜封止工程＞
次に、図１７に示す封止工程では、図２０に示す複数の電子部品のそれぞれ、複数のワイヤ、および複数のリードＬＤのそれぞれの一部分（インナリード部）を樹脂により封止し、図２１に示す封止体ＭＲを形成する。図２１は、図２０に示す半導体チップを樹脂封止した状態を示す拡大平面図である。また、図２２は、図２１のＡ−Ａ線に沿った断面において、成形金型内にリードフレームを固定した状態でキャビティ内に樹脂を供給した状態を示す拡大断面図である。

本工程では、図２２に示すようにキャビティＭＤｃを備える成形金型ＭＤ内にリードフレームＬＦを配置した状態で、キャビティＭＤｃにより形成される空間内に樹脂を供給した後、上記樹脂を硬化させることにより封止体（樹脂体）ＭＲを形成する。このような封止体ＭＲの形成方法は、トランスファモールド方式と呼ばれる。

トランスファモールド方式では、樹脂を加圧してキャビティＭＤｃ内に強制的に供給する。このため、図１２に示す複数のワイヤＷＲのそれぞれのワイヤループ高さが高い場合、樹脂の供給圧力によりワイヤＷＲのループ形状が変形する場合がある。しかし、本実施の形態の場合、上記したように、ワイヤＷＲを介して電気的に接続される電子部品の間には、抵抗部品ＣＲ１が介在しないので、ワイヤループ高さを低くすることができる。このため、本実施の形態の場合には、封止工程において、トランスファモールド方式を用いた場合でも、ワイヤＷＲの変形を抑制できる。

また、成形金型ＭＤのキャビティＭＤｃは、平面視において、デバイス形成部ＬＦａ（図２１参照）内のタイバーＴＢ（図２１参照）で囲まれた領域に配置される。このため、封止体ＭＲの本体部分は、デバイス形成部ＬＦａのタイバーＴＢで囲まれた領域に、形成される。また、キャビティＭＤｃから漏れた樹脂の一部は、タイバーＴＢにより堰き止められる。このため、タイバーＴＢの内側の領域には、図２１に示すようにダム内樹脂ＭＲｄが形成される。また、複数のリードＬＤのそれぞれのうち、タイバーＴＢよりも外側に位置する部分（アウタリード部）は、樹脂封止されず、封止体ＭＲから露出する。

なお、図２１に示す二個の開口部ＭＲＨのそれぞれは、封止体ＭＲを硬化させた後、ドリルなどの治具を用いて形成することができる。また、別の形成方法として、図２２に示す成形金型ＭＤに、開口部ＭＲＨ（図２１参照）に対応する柱状の部材を取り付けておいても良い。この場合、キャビティＭＤｃ内に樹脂を供給する際に、図示しない柱状の部材を樹脂が避けるので、図２１に示すように開口部ＭＲＨが形成された状態の封止体ＭＲが得られる。

＜めっき工程＞
次に、図１７に示すめっき工程では、図２１に示す複数のリードＬＤのうち、封止体ＭＲから露出する部分に金属膜（外装めっき膜）を形成する。本工程では、リードＬＤの露出面全体に、例えば半田から成る金属膜が形成される。また、金属膜の形成方法としては、電離した金属イオンをリードＬＤの露出面に析出させる、電気めっき法を適用することができる。電気めっき法の場合、金属膜形成時の電流を制御することで金属膜の膜質を容易に制御できる点で好ましい。また、電解めっき法は、金属膜の形成時間が短くできる点で好ましい。

＜マーク工程＞
次に、図１７に示すマーク工程では、図２３に示すように、樹脂からなる封止体ＭＲの表面に製品名や型番などの情報（マークＭＲｍｋ）を形成する。図２３は、図２１に示す封止体の上面にマークを形成した状態を示す拡大平面図である。なお、マークの形成方法としては、印刷方式により印字する方法やレーザを封止体の表面に照射することによって刻印する方法を使用できる。

＜リードカット工程＞
次に、図１７に示すリードカット工程では、図２４に示すように、複数のリードＬＤのそれぞれのアウタリード部を切断し、リードフレームＬＦから複数のリードＬＤのそれぞれを切り離す。図２４は、図２３に示す複数のリードのそれぞれを切断した後、成形した状態を示す拡大平面図である。また、本実施の形態では、リードＬＤを切断した後、複数のリードＬＤを成形し、図１１に示すような曲げ加工を施す。

本工程では、複数のリードＬＤを連結しているタイバーＴＢ（図２３参照）を切断する。また、複数のリードＬＤのそれぞれを枠部ＬＦｂから切り離す。これにより、複数のリードＬＤは、それぞれが互いに分離した部材になる。また、複数のリードＬＤが切り離された後は、封止体ＭＲおよび複数のリードＬＤは、吊りリードＨＬを介して枠部ＬＦｂに支持された状態になる。

なお、本実施の形態では、上記めっき工程の後にタイバーＴＢを切断することについて説明したが、タイバーＴＢを先に切断してから、めっき工程を行い、さらに、複数のリードＬＤのそれぞれを枠部ＬＦｂから切り離す手順でもよい。

複数のリードＬＤやタイバーＴＢは、例えば、図示しない切断用の金型を用いて、プレス加工により切断される。また、切断後の複数のリードＬＤは、例えば、図示しない成形用の金型を用いたプレス加工を用いて複数のリードＬＤのアウタリード部に曲げ加工を施すことにより、例えば図１１に示すように成形することができる。

＜個片化工程＞
次に、図１７に示す個片化工程では、図２４に示す複数の吊りリードＨＬ、および吊りリードＨＬに接続されるタイバーＴＢをそれぞれ切断して、複数のデバイス形成部ＬＦａのそれぞれにおいて半導体パッケージを分離する。本工程では複数の吊りリードＨＬ、および封止体ＭＲの角部に残った樹脂を切断して、半導体パッケージである図１０に示す半導体装置ＰＫＧ１（詳しくは、検査工程前の検査体）を取得する。切断方法は、例えば、上記リード成形工程と同様に、図示しない切断金型を用いて、プレス加工により切断することができる。

本工程の後、外観検査、電気的試験など、必要な検査、試験を行い、合格したものが、図１０に示す完成品の半導体装置ＰＫＧ１となる。そして、半導体装置ＰＫＧ１は出荷され、あるいは図示しない実装基板に実装される。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。なお、上記実施の形態中でもいくつかの変形例について説明したが、以下では、上記実施の形態で説明した変形例以外の代表的な変形例について説明する。

＜変形例１＞
上記実施の形態では、図１２を用いて説明したように、ハイサイドのパワー半導体チップのそれぞれが、配線基板ＰＣＢを介して半導体チップＳＣＣに接続されている実施態様について説明した。しかし、チップ搭載部ＤＰＣに搭載される半導体チップの数、および配線基板ＰＣＢの有無については種々の変形例がある。

例えば、図１２に示す例では、図９に示すゲート制御回路ＧＣ、ロジック回路ＬＯＧ、および検出回路ＤＴＣが、一個の半導体チップＳＣＣに集約して形成された実施態様について説明した。上記回路のうち、抵抗部品ＣＲ１までの距離を近づける必要がある回路は、検出回路ＤＴＣである。電流の検出精度を向上させる観点からは、ゲート制御回路ＧＣおよびロジック回路ＬＯＧは、抵抗部品ＣＲ１までの距離が遠くても良い。

そこで、図１２に対する変形例として、チップ搭載部ＤＰＣに二個の半導体チップが搭載されていても良い。この場合、一方の半導体チップは、図９に示す検出回路ＤＴＣを備える検出用半導体チップであり、他方の半導体チップは、ゲート制御回路ＧＣ（およびロジック回路ＬＯＧ）を備えた制御用の半導体チップである。この場合、平面視において、検出用の半導体チップが制御用の半導体チップと封止体ＭＲの辺ＭＲｓ３との間に位置するように搭載されていれば、上記した第２伝送経路の経路距離を短くすることができる。また、制御用の半導体チップは、図１２に示す半導体チップＳＣＣの位置よりもさらに辺ＭＲｓ４側に搭載される。この場合、制御用の半導体チップから六個のパワー半導体チップまでの距離を同程度にすることができるので、配線基板ＰＣＢを搭載せず、制御用の半導体チップと六個のパワー半導体チップのそれぞれが、ワイヤを介して直接的に接続されていても良い。

ただし、図９に示すように、過電流を検出した時にゲート制御回路ＧＣの動作を停止させるシャットダウン信号を検出回路ＤＴＣが出力する場合には、シャットダウン信号の劣化を抑制する観点から、シャットダウン信号の伝送経路が短い方が良い。したがって、シャットダウン信号の伝送信頼性を向上させる観点からは、検出回路ＤＴＣとゲート制御回路ＧＣとは同一の半導体チップＳＣＣに搭載されていることが好ましい。

また、図１２に示す例では、半導体チップＳＣＣの平面サイズ（図１３に示す表面ＳＣｔの面積）が最小化されるように回路レイアウトが設計されている。しかし、図１３に示す半導体チップＳＣＣの長辺である辺ＳＣｓ１および辺ＳＣｓ２が更に長ければ、図１２に示す配線基板ＰＣＢが搭載されず、半導体チップＳＣＣと六個のパワー半導体チップのそれぞれが、ワイヤを介して直接的に接続された実施態様も考えられる。この場合、チップ搭載部ＤＰＣには、辺ＳＣｓ１が長い半導体チップＳＣＣのみが搭載される。

ただし、図１３に示す半導体チップＳＣＣの長辺である辺ＳＣｓ１および辺ＳＣｓ２の長さが極端に長い場合、長辺の中間付近に応力が集中し易くなる。このため、温度サイクル負荷などに起因して発生する応力により半導体チップＳＣＣが破損する懸念がある。したがって、半導体チップＳＣＣの信頼性を向上させる観点からは、図１２に示すように、半導体チップＳＣＣと配線基板ＰＣＢとを利用する実施態様が好ましい。

また、半導体チップＳＣＣの平面サイズ（図１３に示す表面ＳＣｔの面積）が最小化されている場合、一枚の半導体ウェハから取得可能な半導体チップＳＣＣの数が多くなる。このため、半導体チップＳＣＣの製造効率を向上させる観点から、半導体チップＳＣＣの平面サイズは最小化されていること好ましい。

＜変形例２＞
また、上記実施の形態では、図１２および図１５を用いて説明したように、抵抗部品ＣＲ１は、抵抗部品ＣＲ１の長辺が、封止体ＭＲの長辺に対して交差する方向に延びるように配置されている。しかし、変形例としては、抵抗部品ＣＲ１の長辺が、封止体ＭＲの長辺に対して沿うように配置されていても良い。この場合、図１５に示すリードＬＤＤ２を含む伝送経路の経路距離は図１５に示す例と比較して長くなる。しかし、リードＬＤＤ２に接続される端子ＮＴは、接地電位に接続されている。このため、リードＬＤＤ２を含む伝送経路は、リードＬＤＤ１を含む伝送経路と比較すると、相対的にノイズ影響が小さい。

ただし、リードＬＤＤ２を含む伝送経路も経路距離が長くなればノイズが混入するリスクが増大するので、図１５に示すように、抵抗部品ＣＲ１の長辺が、封止体ＭＲの長辺に対して交差する方向に延びるように配置されている方が好ましい。

＜変形例３＞
また、上記実施の形態では、図１５を用いて説明したように、抵抗部品ＣＲ１が搭載される部品搭載部ＥＰ１にはリードＬＤＤ１が、部品搭載部ＥＰ２にはリードＬＤＤ２が接続され、ワイヤＷＤはリードＬＤＤ１、ＬＤＤ２に接続されている。しかし、部品搭載部ＥＰ１および部品搭載部ＥＰ２の位置が半導体チップＳＣＣ（図１２参照）に十分近い場合、部品搭載部ＥＰ１および部品搭載部ＥＰ２の空いたスペースにワイヤＷＤを直接的に接続しても良い。

ただし、リードＬＤＤ１、ＬＤＤ２を設けない場合、ワイヤＷＤの延在距離が長くなる場合がある。したがって、ワイヤＷＤの延在距離を短くする観点からは、リードＬＤＤ１、ＬＤＤ２を設けた方が良い。

＜変形例４＞
また、上記実施の形態では、図１５に示すように、部品搭載部（パッド）ＥＰ１、ＥＰ２にリード（内部リード）ＬＤＤ１、ＬＤＤ２が接続されている実施態様について説明した。リードＬＤＤ１およびＬＤＤ２のレイアウトを、図２５に示す変形例に示すように辺個することにより、検出回路ＤＴＣによる計測精度をさらに向上させることができる。図２５は、図１５に対する変形例を示す拡大平面図である。図２５では、図２５に示す部分に対応する等価回路を示している。また、図２５は平面図であるが、リードＬＤＤ１、ＬＤＤ２にハッチングを付している。

図２５に示すように、リードＬＤＤ１は、部品搭載部ＥＰ１から部品搭載部ＥＰ２に向かって引き出されている。また、リードＬＤＤ２は、部品搭載部ＥＰ２から部品搭載部ＥＰ１に向かって引き出されている。言い換えれば、リードＬＤＤ１およびＬＤＤ２は抵抗部品ＣＲ１の直下を通るように配置されている。リードＬＤＤ１およびリードＬＤＤ２の引き出し部分は、平面視において、電極ＲＥ１の中心と電極ＲＥ２の中心を結ぶ中心線を通るように配置されている。

図２５に示す変形例の場合、図２５に等価回路として示すように、検出回路ＤＴＣと抵抗部品ＣＲ１とを接続する伝送経路から、部品搭載部ＥＰ１やＥＰ１の抵抗成分を除く事ができる。このため、電極ＲＥ１と電極ＲＥ２の間の電位差を精度良く計測することが可能になる。この結果、出回路ＤＴＣによる計測精度をさらに向上させることができる。

＜変形例５＞
また、上記実施の形態では、図１２を用いて説明したように、抵抗部品ＣＲ１は、封止体ＭＲの辺ＭＲｓ２より辺ＭＲｓ１に近い位置に配置されている。しかし、図２６に示す半導体装置ＰＫＧ２のように、抵抗部品ＣＲ１と半導体チップＳＣＣとの距離を短くする事に着目すれば、抵抗部品ＣＲ１は、封止体ＭＲの辺ＭＲｓ１より辺ＭＲｓ２に近い位置に配置することもできる。図２６は、図１２に対する変形例である半導体装置の内部構造を示す平面図である。図２６では、図２５と同様にリードＬＤＤ１、ＬＤＤ２にハッチングを付している。

図２６に示す半導体装置ＰＫＧ２は、図１２に示す半導体装置ＰＫＧ１と比較して、抵抗部品ＣＲ１が、封止体ＭＲの辺ＭＲｓ２側に寄っている。図２６に示す例では、平面視において、抵抗部品ＣＲ１は、短辺である辺ＭＲｓ３の中点および辺ＭＲｓ４の中点を結ぶ中心線（仮想線）ＶＣＬと重なる位置に配置されている。詳しくは、抵抗部品の電極ＲＥ２および本体部の半分以上は、辺ＭＲｓ２と中心線ＶＣＬの間にある。また、電極ＲＥ１および本体部の一部分は、辺ＭＲｓ１と中心線ＶＣＬの間にある。また、図２６に示す例では、平面視において、抵抗部品ＣＲ１は、半導体チップＳＣＣの長辺である辺ＳＣｓ１（図１３参照）の延長線上に配置されている。

半導体チップＳＣＣと抵抗部品ＣＲ１の離間距離は、半導体装置ＰＫＧ２の方が図１２に示す半導体装置ＰＫＧ１よりも短くできる。このためリードＬＤＤ１、ＬＤＤ２の延在距離を短くできる。また、リードＬＤＤ１、ＬＤＤ２の先端部分のレイアウトによっては、リードＬＤＤ１、ＬＤＤ２に接続されるワイヤＷＤ（図１２参照）の延在距離を短くできる。

また、半導体装置ＰＫＧ２の場合、図２５を用いて説明した＜変形例４＞と同様に、リードＬＤＤ１およびＬＤＤ２は抵抗部品ＣＲ１の直下を通るように、部品搭載部ＥＰ１、ＥＰ２から引き出されている。さらに、半導体装置ＰＫＧ２の場合、リードＬＤＤ１、ＬＤＤ２のそれぞれは、平面視において、抵抗部品ＣＲ１と重なる位置からＸ方向に沿って直線的に延びている。この場合、リードＬＤＤ１の長さとリードＬＤＤ２の長さを揃え易い（言い換えれば等長化し易い）。

一方、ロウサイドのパワー半導体チップと抵抗部品ＣＲ１との距離、言い換えれば、図１５に示すワイヤＷＬが接続されたワイヤボンディング領域ＷＢＲ（図１５参照）から抵抗部品ＣＲ１までの距離に着目すると、図１２に示す半導体装置ＰＫＧ１の方が図２６に示す半導体装置ＰＫＧ２よりも短くできる。この場合、ロウサイドのパワー半導体チップと抵抗部品ＣＲ１とを接続する経路の抵抗成分、インダクタンス成分を低減できる。このため、半導体装置ＰＫＧ１は、半導体装置ＰＫＧ２と比較して電流の計測精度を向上させることができる。

また、ロウサイドのパワー半導体チップと抵抗部品ＣＲ１とを接続する経路の距離が短くできれば、シャント抵抗の抵抗値が小さくても正しく計測することができる。したがって、半導体装置ＰＫＧ１は半導体装置ＰＫＧ２と比較してシャント抵抗による電力損失を低減することができる。

また、半導体装置ＰＫＧ２の場合、図１２に示す開口部ＭＲＨを形成する位置に抵抗部品ＣＲ１が配置されているので、この位置に開口部ＭＲＨを形成することができない。したがって、ネジを挿入する用途に利用される開口部ＭＲＨを、中心線ＶＣＬにと重なる位置に設けられる点で、図１２に示す半導体装置ＰＫＧ１は好ましい。

なお、図示は省略するが、リードＬＤのレイアウトを変更することにより、抵抗部品ＣＲ１の全体が中心線ＶＣＬと辺ＭＲｓ２との間に位置するように配置することもできる。この場合、ロウサイドのパワー半導体チップと抵抗部品ＣＲ１とを接続する経路の距離は、図２６に示す半導体装置ＰＫＧ２と比較してさらに長くなる。また、リードＬＤのレイアウトを変更する必要があるため、図２６に示す辺ＭＲｓ２に沿って並ぶ複数のリードＬＤのうちの一部は、辺ＭＲｓ１側に配置する必要がある。あるいは、パッケージの平面寸法を大きくする必要がある。

＜変形例６＞
また、上記実施の形態では、スイッチング素子を構成するトランジスタＱ１としてＩＧＢＴを使用する例について説明した。しかし、変形例として、インバータ回路のスイッチング素子として、パワーＭＯＳＦＥＴを使用しても良い。パワーＭＯＳＦＥＴの場合、トランジスタを構成する半導体素子内に、寄生ダイオードであるボディダイオードが形成される。このボディダイオードは、図７に示すダイオード（フリーホイールダイオード）ＦＷＤの機能を果たす。このため、パワーＭＯＳＦＥＴを備えた半導体チップを使用すれば、その半導体チップの内部にボディダイオードが内蔵される。したがって、パワーＭＯＳＦＥＴを用いる場合には、一つのスイッチング素子として一つの半導体チップを用いれば良い。

また、インバータ回路のスイッチング素子として、パワーＭＯＳＦＥＴを使用する場合、上記実施の形態でした説明において、エミッタと記載した部分をソースと読み替え、コレクタと記載した部分をドレインと読み替えて適用することができる。このため、重複する説明は省略する。

＜変形例７＞
また、上記実施の形態では、半導体装置のパッケージ構造として、例えば、ＤＩＰを例に挙げて説明した。しかし、上記した実施の形態や各変形例における技術的思想は、これに限らず、ＳＯＰやＳＯＮのパッケージ構造にも適用することができる。

＜変形例８＞
また、上記実施の形態では、図１に示すインバータ回路ＩＮＶおよび検出回路ＤＴＣを構成する電子部品により半導体装置ＰＫＧ１が構成されている例について説明した。しかし、半導体装置ＰＫＧ１に含まれる電子部品の数には種々の変形例があり、例えば、さらに、付加機能を実現する電子部品を含んでいてもよい。

＜変形例９＞
また例えば、上記実施の形態では、一例として、図１０に示すように、封止体ＭＲに中心線ＶＣＬに重なる二つの開口部ＭＲＨが形成された半導体装置ＰＫＧ１を取り上げて説明した。しかし、上記した実施の形態や各変形例における技術的思想は、種々の変形例に適用できる。例えば、図１０に示す開口部ＭＲＨが形成されていない半導体装置に適用できる。この場合、抵抗部品ＣＲ１のレイアウト上の設計自由度が向上するので、抵抗部品ＣＲ１と半導体チップＳＣＣとの距離をさらに近づけることができる。

＜変形例１０＞
また、例えば、上記の通り種々の変形例について説明したが、上記で説明した各変形例同士を組み合わせて適用することができる。

ＡＤＰ アノード電極（アノード電極パッド、表面電極）
ＡＰ１，ＡＰ２ 増幅回路（オペアンプ）
ＢＤ ボンディング材
ＢＰＤ ボンディングパッド（パッド、ボンディングリード、ボンディングフィンガ）
ＢＷ 配線
ＣＡＰ 容量素子
ＣＤＰ カソード電極（カソード電極パッド、裏面電極）
ＣＯＭ，ＨＴ，ＬＴ，ＮＴ，ＳＤＴ，ＴＨ１，ＴＨ２，ＴＨ３，ＴＨＩ，ＴＬ１，ＴＬ２，ＴＬ３，ＴＬＩ，ＴＵ，ＴＶ，ＴＷ，ＶＤＤ，ＶＦＢ，Ｖｓ，ＶＳＳ，ＶＣＣ 端子（リード、外部リード）
ＣＰ コレクタ電極（コレクタ電極パッド、裏面電極）
ＣＲ１ 抵抗部品（電子部品、チップ部品、チップ抵抗）
ＣＲｓ１，ＣＲｓ２，ＬＦａ３，ＬＦａ４，ＭＲｓ３，ＭＲｓ４，ＰＣｓ３，ＰＣｓ４，ＳＣｓ３，ＳＣｓ４ 辺（短辺）
ＣＲｓ３，ＣＲｓ４，ＬＦａ１，ＬＦａ２，ＭＲｓ１，ＭＲｓ２，ＰＣｓ１，ＰＣｓ２，ＳＣｓ１，ＳＣｓ２ 辺（長辺）
ＤＣＨ ハイサイド駆動回路
ＤＣＬ ロウサイド駆動回路
ＤＰＣ，ＤＰＨ，ＤＰＬ チップ搭載部（ダイパッド）
ＤＰｔ 上面
ＤＴＣ 検出回路（電流検出回路）
ＥＰ エミッタ電極（エミッタ電極パッド、表面電極）
ＥＰ１，ＥＰ２ 部品搭載部（パッド）
ＥＰｔ 上面
ＥＲ，ＮＲ１，ＮＲ２，ＮＲ３，ＮＲ４，ＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４ 半導体領域
ＦＷＤ ダイオード（フリーホイールダイオード）
ＧＣ ゲート制御回路
ＧＥ ゲート電極
ＧＯＸ ゲート絶縁膜
ＧＰ ゲート電極（ゲート電極パッド、表面電極）
ＨＬ 吊りリード
ＨＱ１ ハイサイドトランジスタ（ハイサイドＩＧＢＴ）
ＩＮＶ インバータ回路
ＩＳＣ 入力信号処理回路
ＬＤ，ＬＤ１，ＬＤ２ リード（外部リード）
ＬＤＤ１，ＬＤＤ２ リード（内部リード）
ＬＦ リードフレーム（基材）
ＬＦａ デバイス形成部
ＬＦｂ 枠部
ＬＧ１，ＬＧ２，ＬＧ３ レグ
ＬＯＧ ロジック回路
ＬＰＳ 低圧電源
ＬＱ１ ロウサイドトランジスタ（ロウサイドＩＧＢＴ）
ＬＳＣ レベルシフト回路
ＭＤ 成形金型
ＭＤｃ キャビティ
ＭＲ 封止体（樹脂体）
ＭＲｂ 下面
ＭＲｄ ダム内樹脂
ＭＲＨ 開口部（貫通孔）
ＭＲｍｋ マーク
ＭＲｔ 上面
ＭＴ モータ
ＮＦ１，ＮＦ２ ノイズフィルタ回路
ＰＣＢ 配線基板
ＰＣＢｔ 上面
ＰＤ ボンディングパッド
ＰＤＤ パッド
ＰＤＤ１，ＰＤＤ２，ＰＤＧＨ，ＰＤＧＬ，ＰＤＶＳ パッド（電極、電極パッド、計測パッド）
ＰＫＧ１ 半導体装置
Ｑ１ トランジスタ
Ｒ１ 抵抗素子
ＲＥ１，ＲＥ２ 電極
ＲＴ ロータ
ＳＣ１，ＳＣ２，ＳＣＣ，ＳＣＨ１，ＳＣＨ２，ＳＣＨ３，ＳＣＬ１，ＳＣＬ２，ＳＣＬ３ 半導体チップ
ＳＣｂ 裏面
ＳＣｂ 裏面（面、下面、主面）
ＳＣｔ 表面（面、上面、主面）
ＴＢ タイバー
ＴＲ トレンチ
ＶＣＬ 中心線（仮想線）
ＷＢＲ ワイヤボンディング領域
ＷＤ，ＷＤ１，ＷＤ２，ＷＧＨ，ＷＧＬ，ＷＨ，ＷＬ，ＷＲ，ＷＶＳ ワイヤ

Claims (16)

1. 第１表面、前記第１表面において露出する第１表面電極、および前記第１表面電極に接続される第１パワートランジスタを備える複数の第１半導体チップと、
   第２表面、前記第２表面において露出する第２表面電極、および前記第１表面電極に接続される第２パワートランジスタを備える複数の第２半導体チップと、
   前記第２パワートランジスタと電気的に接続される第１電極、前記第１電極の反対側の第２電極、および前記第１電極および前記第２電極に接続される抵抗素子を備える第１電子部品と、
   第３表面、前記第３表面において露出する複数の第３表面電極、および前記複数の第３表面電極のうちの一部を介して、前記第１電子部品の前記第１電極および前記第２電極のそれぞれと電気的に接続される第１回路を備える第３半導体チップと、
   前記複数の第１半導体チップが搭載される第１チップ搭載部と、
   前記複数の第２半導体チップがそれぞれ搭載される複数の第２チップ搭載部と、
   前記第３半導体チップが搭載される第３チップ搭載部と、
   平面視において、第１方向に延びる第１長辺、前記第１長辺の反対側の第２長辺、前記第１方向と交差する第２方向に延びる第１短辺、前記第１短辺の反対側の第２短辺を備え、前記複数の第１半導体チップ、前記複数の第２半導体チップ、前記第３半導体チップ、前記第１電子部品、前記第１チップ搭載部、前記第２チップ搭載部、および前記第３チップ搭載部を封止する封止体と、
   前記複数の第１半導体チップ、前記複数の第２半導体チップ、前記第３半導体チップ、および前記第１電子部品のいずれかと電気的に接続され、前記封止体にその一部分が封止され、かつ、他の部分が、前記封止体の前記第１長辺および前記第２長辺のうちの一つからそれぞれ露出する複数のリードと、
   を有し、
   前記第２方向において、前記複数の第１半導体チップおよび前記複数の第２半導体チップのそれぞれは、前記封止体の前記第２長辺よりも前記第１長辺に近い位置に配置され、かつ、前記第３半導体チップは、前記封止体の前記第１長辺より前記第２長辺に近い位置に配置され、
   前記第１方向において、前記封止体の前記第１短辺から前記第２短辺に向かって、前記第１電子部品、前記複数の第２半導体チップ、および前記複数の第１半導体チップが順に並び、かつ、前記第３半導体チップは、前記第２短辺より前記第１短辺に近い位置に配置されている、半導体装置。
2. 請求項１において、
   前記第３半導体チップの前記第３表面は、前記第１方向に延びる第１辺、前記第１辺の反対側であって、前記第１辺と前記封止体の前記第２長辺の間に位置する第２辺、前記第１方向と交差する第２方向に延びる第３辺、および前記第３辺の反対側であって、前記第３辺と前記封止体の前記第２短辺の間に位置する第４辺を備え、
   前記第１電子部品の前記第１電極と前記第３半導体チップとは、前記複数の第３表面電極のうちの第１計測電極に接続される第１ワイヤを介して電気的に接続され、
   前記第１電子部品の前記第２電極と前記第３半導体チップとは、前記複数の第３表面電極のうちの第２計測電極に接続される第２ワイヤを介して電気的に接続され、
   前記第１計測電極および前記第２計測電極のそれぞれは、前記第３表面において、前記第４辺より前記第３辺に近い位置に配置されている、半導体装置。
3. 請求項２において、
   前記第１計測電極および前記第２計測電極のそれぞれは、前記第３表面において、前記第２辺より前記第１辺に近い位置に配置されている、半導体装置。
4. 請求項１において、
   平面視において、前記第１電子部品は、前記封止体の前記第１短辺の中点と前記第２短辺の中点を結んだ中心線より前記第１長辺に近い位置に搭載されている、半導体装置。
5. 請求項４において、
   前記第１電子部品の前記第１電極と前記第３半導体チップとは、前記複数の第３表面電極のうちの第１計測電極に接続される第１ワイヤを介して電気的に接続され、
   前記第１電子部品の前記第２電極と前記第３半導体チップとは、前記複数の第３表面電極のうちの第２計測電極に接続される第２ワイヤを介して電気的に接続され、
   前記第１方向および前記第２方向を含む平面に対して直交する厚さ方向において、
   前記第１電子部品の厚さは、前記複数の第２半導体チップ、および前記第３半導体チップのそれぞれの厚さより厚い、半導体装置。
6. 請求項１において、
   前記第３半導体チップは、前記複数の第１半導体チップのそれぞれ、および前記複数の第２半導体チップのそれぞれと電気的に接続され、
   前記第３半導体チップは、前記複数の第１半導体チップの前記第１パワートランジスタのそれぞれを駆動する第１駆動回路、前記複数の第２半導体チップの前記第２パワートランジスタのそれぞれを駆動する第２駆動回路、および前記第１回路を備えている、半導体装置。
7. 請求項６において、
   平面視において、前記第３半導体チップと前記封止体の前記第２短辺との間に、配線基板が配置され、
   前記第３半導体チップと、前記複数の第１半導体チップのそれぞれのゲート電極とは、前記配線基板を介して接続されている、半導体装置。
8. 請求項１において、
   前記第１電子部品の前記第１電極は、第１部品搭載部に導電性のボンディング材を介して搭載され、
   前記第１電子部品の前記第２電極は、前記第１部品搭載部と離間した第２部品搭載部に前記導電性のボンディング材を介して搭載され、
   前記第１部品搭載部には、前記第１方向と交差する第３方向に沿って伸びる第１内部リードが接続され、
   前記第２部品搭載部には、前記第３方向に沿って伸びる第２内部リードが接続され、
   前記第１電子部品の前記第１電極と前記第３半導体チップとは、前記複数の第３表面電極のうちの第１計測電極に接続される第１ワイヤ、および前記第１内部リードを介して電気的に接続され、
   前記第１電子部品の前記第２電極と前記第３半導体チップとは、前記複数の第３表面電極のうちの第２計測電極に接続される第２ワイヤ、および前記第２内部リードを介して電気的に接続されている、半導体装置。
9. 請求項８において、
   前記第２部品搭載部は、前記複数のリードのうち、前記封止体の前記第１長辺において前記封止体から露出する第１外部リードに接続され、
   前記第１外部リードには、接地電位が供給される、半導体装置。
10. 請求項９において、
    前記第１チップ搭載部は、前記複数のリードのうち、前記封止体の前記第１長辺において前記封止体から露出する第２外部リードに接続され、
    前記第１部品搭載部は、前記複数のリードのうち、前記封止体の前記第１長辺において前記封止体から露出する第３外部リードに接続され、
    前記第２外部リードには前記第３外部リードよりも高い電位が供給される、半導体装置。
11. 請求項１０において、
    前記複数のリードは、前記封止体の前記第１長辺において前記封止体から露出する複数の第１リード、および前記封止体の前記第２長辺において前記封止体から露出する複数の第２リードを有し、
    前記複数の第２リードのそれぞれは、前記第３半導体チップと電気的に接続されている、半導体装置。
12. 請求項１において、
    前記第１電子部品は、平面視において、互いに反対側に位置する二つの長辺を備え、
    前記第１電子部品の前記二つの長辺それぞれの一方の端部にある前記第１電極は、第１部品搭載部に導電性のボンディング材を介して搭載され、
    前記第１電子部品の前記二つの長辺それぞれの他方の端部にある前記第２電極は、前記第１部品搭載部と離間した第２部品搭載部に前記導電性のボンディング材を介して搭載され、
    平面視において、前記第１電子部品は、前記二つの長辺が前記第１方向に対して交差する第３方向に沿って延び、かつ、前記第２電極が前記第１電極より前記第３半導体チップの近くに位置するように搭載されている、半導体装置。
13. 請求項４において、
    前記封止体は、
    前記第１方向および前記第２方向を含む平面に対して直交する厚さ方向において、互いに反対側に位置する第１面および第２面と、
    前記第１面および第２面のうちの一方から他方まで貫通する複数の貫通孔と、
    を有し、
    前記複数の貫通孔は、前記封止体の前記第１短辺に沿って配置される第１貫通孔と、前記第２短辺に沿って配置される第２貫通孔と、を有し、
    前記第１貫通孔および前記第２貫通孔のそれぞれは、前記中心線と重なる位置に形成されている、半導体装置。
14. 請求項１３において、
    平面視において、前記複数の第１半導体チップおよび前記複数の第２半導体チップのそれぞれは、前記第１貫通孔と前記第２貫通孔との間に配置され、かつ、前記第１電子部品は、前記第１貫通孔と前記第２貫通孔との間の領域と、前記封止体の前記第１長辺との間に配置されている、半導体装置。
15. 請求項１において、
    前記第３半導体チップは、前記複数の第１半導体チップのそれぞれ、および前記複数の第２半導体チップのそれぞれと電気的に接続され、
    前記第３半導体チップは、前記複数の第１半導体チップの前記第１パワートランジスタのそれぞれを駆動する第１駆動回路、前記複数の第２半導体チップの前記第２パワートランジスタのそれぞれを駆動する第２駆動回路、および前記第１回路を備え、
    前記第１回路は、前記第１駆動回路および前記第２駆動回路と電気的に接続されている、半導体装置。
16. 第１電位に接続される第１端子、前記第１電位より低い第２電位に接続される第２端子、および接地電位に接続される第３端子、を含む複数の端子と、
    前記第１端子に接続される第１パワートランジスタを備える複数の第１半導体チップと、
    前記第２端子に接続される第２パワートランジスタを備える複数の第２半導体チップと、
    前記第２パワートランジスタと電気的に接続される第１電極、前記第１電極の反対側の第２電極、および前記第１電極および前記第２電極に接続される抵抗素子を備える抵抗部品と、
    前記抵抗部品の前記第１電極および前記第２電極のそれぞれと電気的に接続される増幅回路を備える第３半導体チップと、
    平面視において、第１方向に延びる第１長辺、前記第１長辺の反対側の第２長辺、前記第１方向と交差する第２方向に延びる第１短辺、前記第１短辺の反対側の第２短辺を備え、前記複数の第１半導体チップ、前記複数の第２半導体チップ、および前記第３半導体チップを封止する封止体と、
    を有し、
    前記第２方向において、前記複数の第１半導体チップおよび前記複数の第２半導体チップのそれぞれは、前記封止体の前記第２長辺よりも前記第１長辺に近い位置に配置され、かつ、前記第３半導体チップは、前記封止体の前記第１長辺より前記第２長辺に近い位置に配置され、
    前記第１方向において、前記封止体の前記第１短辺から前記第２短辺に向かって、前記抵抗部品、前記複数の第２半導体チップ、および前記複数の第１半導体チップが順に並び、かつ、前記第３半導体チップは、前記第２短辺より前記第１短辺に近い位置に配置されている、半導体装置。

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