JP2018190773A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】電気的試験の際に容易かつ確実に位置合わせを行うことができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置の一態様には、複数のチップ領域１０と、複数のチップ領域１０の間の基準マーク２５を含むスクライブ領域２０と、が含まれる。基準マーク２５は、互いに直接接する第１の領域２１及び第２の領域２２を有し、スクライブ領域２０内で可視光に対する反射率が最も大きく変化する部分が第１の領域２１と第２の領域２２との境界にある。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。

近年、携帯用機器の普及や、省エネルギー化及び廃棄物削減の要望により、データの書き換えが可能で且つ電源を切ってもデータが保持される不揮発性メモリを内蔵した半導体装置の需要が高まっている。

不揮発性メモリにはＥＥＰＲＯＭ（Electric Erasable Programmable Read Only Memory）やフラッシュメモリ、ＦｅＲＡＭ（Ferroelectric Random Access Memory）等がある。不揮発性メモリが完成した後に行われる試験には、所定の温度に加熱した後にデータ消失の有無を調べる電気的試験（リテンション試験）がある。この電気的試験は、通常、ウエハレベルでチップ毎に行われる。そして、試験結果がウエハマップの形で可視化され、後工程ではそのウエハマップを頼りに良品チップのみが選別され、不良チップは破棄される。

ウエハレベルでの電気的試験の際には、半導体ウエハの特定の位置に予め形成された基準マークを目印にして半導体ウエハと試験装置との位置合わせが行われる。

しかしながら、半導体装置が微細になるほど基準マークも微細になり、基準マークの認識が困難になっている。これまで種々の方法が提案されているが、いずれによっても、十分な精度で位置合わせを行うことは困難である。

特開２００３−７６４０号公報 特開２００３−３０４０９８号公報 特開２００２−８３７８４号公報 特開２００３−１００８７３号公報 特開平１１−３３０２４７号公報

本発明の目的は、電気的試験の際に容易かつ確実に位置合わせを行うことができる半導体装置及びその製造方法を提供することにある。

半導体装置の一態様には、複数のチップ領域と、前記複数のチップ領域の間の基準マークを含むスクライブ領域と、が含まれる。前記基準マークは、互いに直接接する第１の領域及び第２の領域を有し、前記スクライブ領域内で可視光に対する反射率が最も大きく変化する部分が前記第１の領域と前記第２の領域との境界にある。

半導体装置の製造方法の一態様では、複数のチップ領域と、前記複数のチップ領域の間の基準マークを含むスクライブ領域と、を形成する。前記基準マークは、互いに直接接する第１の領域及び第２の領域を有し、前記スクライブ領域内で可視光に対する反射率が最も大きく変化する部分を前記第１の領域と前記第２の領域との境界に設ける。

上記の半導体装置等によれば、スクライブ領域内に適切な基準マークが含まれるため、電気的試験の際に容易かつ確実に位置合わせを行うことができる。

第１の実施形態に係る半導体装置を示すレイアウト図である。 第１の実施形態におけるチップ領域の構成を示す断面図である。 第１の実施形態におけるスクライブ領域の構成を示す断面図である。 第１の実施形態に係る半導体装置の電気的試験を行う際の位置合わせ方法を示すフローチャートである。 第１の実施形態に係る半導体装置の製造方法を示す断面図である（チップ領域）。 図５Ａに引き続き、第１の実施形態に係る半導体装置の製造方法を示す断面図である（チップ領域）。 第１の実施形態に係る半導体装置の製造方法を示す断面図である（スクライブ領域）。 図６Ａに引き続き、第１の実施形態に係る半導体装置の製造方法を示す断面図である（スクライブ領域）。 第２の実施形態におけるチップ領域の構成を示す断面図である。 第２の実施形態におけるスクライブ領域の構成を示す断面図である。 容量膜の構成を示す断面図である。 第３の実施形態におけるチップ領域の構成を示す断面図である。 第３の実施形態におけるスクライブ領域の構成を示す断面図である。 第４の実施形態に係る半導体装置を示すレイアウト図である。 第４の実施形態に係る半導体装置の電気的試験を行う際の位置合わせ方法を示すフローチャートである。 基準マークのレイアウトの例を示す図である。 基準マークのレイアウトの他の例を示す図である。 ハレーションの影響を示す図である。 第５の実施形態に係る半導体装置の基準マークを示す図である。 図１７（ａ）中のＩ−Ｉ線に沿った断面図である。 図１７（ａ）中のＩＩ−ＩＩ線に沿った断面図である。 第６の実施形態におけるスクライブ領域２０の構成を示す断面図である。

以下、実施形態について添付の図面を参照しながら具体的に説明する。

（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係る半導体装置を示すレイアウト図である。

図１に示すように、第１の実施形態に係る半導体装置１００には、縦横に配列した複数のチップ領域１０が含まれ、隣り合うチップ領域１０間にスクライブ領域２０が設けられている。スクライブ領域２０に基準マーク２５が含まれる。基準マーク２５には、互いに直接接する高反射領域２１及び低反射領域２２が含まれる。スクライブ領域２０内で可視光に対する反射率が最も大きく変化する部分が高反射領域２１と低反射領域２２との境界にある。例えば、基準マーク２５を含む特定の範囲３０内で、高反射領域２１の上面側の可視光に対する第１の反射率が最大であり、低反射領域２２の上面側の可視光に対する第２の反射率が最小である。高反射領域２１は第１の領域の一例であり、低反射領域２２は第２の領域の一例である。

図２は、第１の実施形態におけるチップ領域１０の構成を示す断面図であり、図３は、第１の実施形態におけるスクライブ領域２０の構成を示す断面図である。図３は、図２中のＩ−Ｉ線に沿った断面を示す。

図２及び図３に示すように、チップ領域１０及びスクライブ領域２０には、基板１０１及びトランジスタ層１０２が含まれる。基板１０１は、例えばシリコン基板であり、トランジスタ層１０２は、例えばメモリセルアレイを駆動する駆動回路のトランジスタを含む。トランジスタ層１０２上にシリコン酸化膜等の絶縁膜１０３が形成され、絶縁膜１０３の上方に多層配線が形成されている。多層配線には、例えば５つの配線層１０４、１０６、１０８、１１０及び１１２が含まれる。配線層１０４、１０６、１０８、１１０及び１１２は、例えば、Ｃｕ膜又はＡｌＣｕ合金膜等の低抵抗膜を含み、低抵抗膜の表面及び裏面にバリアメタル膜を含む。例えば、配線層１１２の表面にはバリアメタル膜としてチタン窒化膜１２１が形成されている。チタン窒化膜１２１の厚さは、例えば５０ｎｍ〜１００ｎｍである。配線層１０４上に絶縁膜１０５が形成され、配線層１０６上に絶縁膜１０７が形成され、配線層１０８上に絶縁膜１０９が形成され、配線層１１０上に絶縁膜１１１が形成され、配線層１１２上に絶縁膜１１３が形成されている。配線層１０６は、絶縁膜１０５に形成されたビアホール内の導電プラグを介して配線層１０４に接続されている。配線層１０８は、絶縁膜１０７に形成されたビアホール内の導電プラグを介して配線層１０６に接続されている。配線層１１０は、絶縁膜１０９に形成されたビアホール内の導電プラグを介して配線層１０８に接続されている。配線層１１２は、絶縁膜１１１に形成されたビアホール内の導電プラグを介して配線層１１０に接続されている。絶縁膜１１３上にシリコン窒化膜１２２が形成され、シリコン窒化膜１２２上にポリイミド膜１２３が形成されている。

チップ領域１０では、図２に示すように、ポリイミド膜１２３、シリコン窒化膜１２２、絶縁膜１１３及びチタン窒化膜１２１に、配線層１１２を露出する開口部が形成されている。低反射領域２２では、図３に示すように、配線層１１２がチタン窒化膜１２１により覆われている。高反射領域２１では、図３に示すように、ポリイミド膜１２３、シリコン窒化膜１２２、絶縁膜１１３及びチタン窒化膜１２１がなく、配線層１１２が露出している。スクライブ領域２０内の基準マーク２５外の領域（第３の領域）２３では、図３に示すように、ポリイミド膜１２３、シリコン窒化膜１２２、絶縁膜１１３、チタン窒化膜１２１及び配線層１１２がなく、絶縁膜１１１の一部がエッチングされている。第３の領域２３には、アライメントマーク１３１及び１３２が含まれる。例えば、アライメントマーク１３１は絶縁膜１０３上に形成され、アライメントマーク１３２は絶縁膜１０７上に形成されている。このように、第１の領域（高反射領域）２１、第２の領域（低反射領域）２２及び第３の領域２３の間で、基板１０１上に形成された層の材質が相違している。

第１の実施形態に係る半導体装置１００では、配線層１１２の可視光に対する反射率が極めて高く、チタン窒化膜１２１の可視光の吸収率が極めて高い。例えば、高反射領域２１内の配線層１１２は表面から入射してきた可視光の５０％以上を反射し、低反射領域２２内のチタン窒化膜１２１は表面から入射してきた可視光の５０％以上を吸収する。また、ポリイミド膜１２３、シリコン窒化膜１２２及び絶縁膜１１３は可視光をほとんど反射しない。従って、スクライブ領域２０内で可視光に対する反射率が最も大きく変化する部分が高反射領域２１と低反射領域２２との境界にある。このため、電気的試験の際に、容易かつ確実に基準マーク２５を検出して半導体ウエハと試験装置との位置合わせを行うことができる。

次に、第１の実施形態に係る半導体装置１００の電気的試験を行う際の位置合わせ方法について説明する。図４は、第１の実施形態に係る半導体装置の電気的試験を行う際の位置合わせ方法を示すフローチャートである。

先ず、試験装置のステージに半導体装置１００を載せ、試験装置の画像認識装置による画像認識が可能な位置にステージを移動させる（ステップＳ１１）。次いで、可視光を用いて、半導体装置１００内の一部の画像を取得し、これを予め作成しておいた基準マーク２５のテンプレートと比較する（ステップＳ１２）。取得した画像がテンプレートと合致するまで、ステージの移動から画像の比較までの処理を繰り返す（ステップＳ１１〜Ｓ１３）。取得した画像がテンプレートと合致すると、画像認識を完了し（ステップＳ１４）、位置合わせを終了する。その後、試験装置のプローブをチップ領域１０内で配線層１１２の露出している部分、すなわちパッド部に接触させ、電気的試験を行う。

この方法によれば、容易かつ確実に基準マーク２５を検出して半導体ウエハと試験装置との位置合わせを行うことができる。

次に、第１の実施形態に係る半導体装置１００の製造方法について説明する。図５Ａ〜図５Ｂ及び図６Ａ〜図６Ｂは、第１の実施形態に係る半導体装置の製造方法を示す断面図である。図５Ａ及び図５Ｂにはチップ領域１０を示し、図６Ａ及び図６Ｂにはスクライブ領域２０を示す。

先ず、図５Ａ及び図６Ａに示すように、基板１０１上にトランジスタ層１０２を形成し、トランジスタ層１０２上に絶縁膜１０３を形成する。次いで、絶縁膜１０３の上方に、チップ領域１０内では、配線層１０４、１０６、１０８、１１０及び１１２、並びに絶縁膜１０５、１０７、１０９、１１１及び１１３を含む多層配線を形成する。配線層１１２の表面には、バリアメタル膜としてチタン窒化膜１２１を形成する。一方、スクライブ領域２０内では、第３の領域２３内に適宜アライメントマーク１３１及び１３２を形成する。アライメントマーク１３１及び１３２は、配線層１０６、１０８、１１０及び１１２の形成の際の位置合わせに用いられる。配線層１１２及びチタン窒化膜１２１は高反射領域２１及び低反射領域２２内に形成し、第３の領域２３内には形成しない。

絶縁膜１１３の形成後、シリコン窒化膜１２２を絶縁膜１１３上に形成し、シリコン窒化膜１２２上にポリイミド膜１２３を形成する。続いて、図５Ｂに示すように、チップ領域１０内では、ポリイミド膜１２３に開口部を形成し、この開口部を通じて、シリコン窒化膜１２２、絶縁膜１１３及びチタン窒化膜１２１に開口部を形成する。この結果、配線層１１２の低抵抗膜の一部が露出する。スクライブ領域２０では、図６Ｂに示すように、高反射領域２１及び第３の領域２３内のポリイミド膜１２３に開口部を形成し、この開口部を通じて、高反射領域２１及び第３の領域２３内のシリコン窒化膜１２２、絶縁膜１１３及びチタン窒化膜１２１に開口部を形成する。第３の領域２３内にはチタン窒化膜１２１が形成されていないため、絶縁膜１１１の一部も除去される。

このようにして、第１の実施形態に係る半導体装置１００を製造することができる。

（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、チップ領域１０及びスクライブ領域２０の層の構成の点で第１の実施形態と相違している。図７は、第２の実施形態におけるチップ領域１０の構成を示す断面図であり、図８は、第２の実施形態におけるスクライブ領域２０の構成を示す断面図である。

第２の実施形態に係る半導体装置では、図７に示すように、チップ領域１０に、配線層１１０上の容量膜２１０が含まれる。図９は、容量膜２１０の構成を示す断面図である。容量膜２１０には、図９に示すように、配線層１１０の表面のバリアメタル膜を兼ねるチタン窒化膜２１１、チタン窒化膜２１１上の誘電体膜２１２、及び誘電体膜２１２上のチタン窒化膜２１３が含まれる。チタン窒化膜２１３はチタン窒化膜１２１より厚く、チタン窒化膜２１３の厚さは、例えば１００ｎｍ〜２００ｎｍである。チップ領域１０の他の構成は第１の実施形態と同様である。

図８に示すように、第１の領域（高反射領域）２１及び第３の領域２３の構成は第１の実施形態と同様である。第２の領域（低反射領域）２２には、第１の実施形態とは異なり、絶縁膜１０９上の配線層１１０、及びこの配線層１１０上の容量膜２１０が含まれ、配線層１１２及びチタン窒化膜１２１が形成されていない。スクライブ領域２０の他の構成は第１の実施形態と同様である。

第２の実施形態では、容量膜２１０のチタン窒化膜２１３が、配線層１１２の表面のチタン窒化膜１２１よりも厚い。従って、第２の実施形態中の低反射領域２２は、第１の実施形態中の低反射領域２２よりも可視光を吸収しやすい。このため、高反射領域２１と低反射領域２２との間のコントラストが、より強くなり、より確実に基準マーク２５を検出することができる。

第２の実施形態に係る半導体装置を製造する際には、例えば、配線層１１０のパターニング前に配線層１１０上に容量膜２１０を形成しておき、配線層１１０のパターニングの際に容量膜２１０もパターニングする。

（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、チップ領域１０及びスクライブ領域２０の層の構成の点で第１の実施形態と相違している。図１０は、第３の実施形態におけるチップ領域１０の構成を示す断面図であり、図１１は、第３の実施形態におけるスクライブ領域２０の構成を示す断面図である。

第３の実施形態に係る半導体装置では、図１０に示すように、チップ領域１０に、トランジスタ層１０２上の強誘電体キャパシタ３１０が含まれる。強誘電体キャパシタ３１０には、下部電極３１１、下部電極３１１上の強誘電体膜３１２、及び強誘電体膜３１２上の上部電極３１３が含まれる。例えば、下部電極３１１は白金（Ｐｔ）膜であり、強誘電体膜３１２はチタン酸ジルコン酸鉛（ＰＺＴ）膜であり、上部電極３１３はイリジウム酸化膜である。チップ領域１０の他の構成は第１の実施形態と同様である。

図１１に示すように、第２の領域（低反射領域）２２及び第３の領域２３の構成は第１の実施形態と同様である。第１の領域（高反射領域）２１には、第１の実施形態とは異なり、トランジスタ層１０２上の下部電極３１１としてのＰｔ膜が含まれ、下部電極３１１上方に配線層１１２が形成されていない。スクライブ領域２０の他の構成は第１の実施形態と同様である。

第３の実施形態では、下部電極３１１に用いられるＰｔ膜の可視光に対する反射率が、配線層１１２に用いられるＣｕ膜又はＡｌＣｕ合金膜の可視光に対する反射率よりも高い。また、高反射領域２１に入射してきた可視光はチタン窒化膜１２１又は配線層１１２に遮られることなく下部電極３１１に到達し、下部電極３１１により反射される。従って、第３の実施形態中の高反射領域２１は、第１の実施形態中の高反射領域２１よりも可視光を反射しやすい。このため、高反射領域２１と低反射領域２２との間のコントラストが、より強くなり、より確実に基準マーク２５を検出することができる。

第３の実施形態に係る半導体装置を製造する際には、例えば、絶縁膜１０３の形成前に絶縁膜１０３上に強誘電体キャパシタ３１０を構成する膜を形成し、この膜のエッチングの際に高反射領域２１内には下部電極３１１のＰｔ膜のみが残存するようにする。

（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、基準マーク２５のレイアウトの点で第１の実施形態と相違している。図１２は、第４の実施形態に係る半導体装置を示すレイアウト図である。

第４の実施形態に係る半導体装置４００では、図１２に示すように、スクライブ領域２０に３個の基準マーク２５が含まれる。基準マーク２５の長手方向の寸法は、同方向における２個のチップ領域１０の寸法及びそれらの間のスクライブ領域２０の幅の和と同程度である。３個の基準マーク２５は、横方向ではスクライブ領域２０の格子上で１列ずつずれて配置され、縦方向ではスクライブ領域２０の格子上２列ずつずれて配置されている。つまり、縦方向では、基準マーク２５の長手方向の寸法に対応するチップ領域１０の数（２個）の整数倍（１倍、２個）のピッチで基準マーク２５が配置されている。他の構成は第１の実施形態と同様である。

次に、第４の実施形態に係る半導体装置４００の電気的試験を行う際の位置合わせ方法について説明する。図１３は、第４の実施形態に係る半導体装置の電気的試験を行う際の位置合わせ方法を示すフローチャートである。

先ず、試験装置のステージに半導体装置４００を載せ、試験装置の画像認識装置による画像認識が可能な位置にステージを移動させる（ステップＳ２１）。次いで、可視光を用いて、半導体装置４００内の一部の画像を取得し、これを予め作成しておいた基準マーク２５の第１のテンプレートと比較する（ステップＳ２２）。取得した画像が第１のテンプレートと合致するまで、ステージの移動から画像の比較までの処理を繰り返す（ステップＳ２１〜Ｓ２３）。取得した画像が第１のテンプレートと合致すると、３個の基準マーク２５の第２のテンプレートを呼び出し（ステップＳ２４）、現在の視野を分割する（ステップＳ２５）。その後、第２のテンプレートと分割後のマトリックス画像とを比較し（ステップＳ２６）、すべてのマトリックスの比較が完了すると（ステップＳ２７）、第２のテンプレートと同じマトリックスの位置関係を算出する（ステップＳ２８）。そして、第２のテンプレートの位置情報と比較し（ステップＳ２９）、合致するまで、ステージの移動から位置情報の比較までの処理を繰り返す（ステップＳ２１〜Ｓ３０）。マトリックス画像が第２のテンプレートと合致すると、画像認識を完了し（ステップＳ３１）、位置合わせを終了する。その後、試験装置のプローブをチップ領域１０内で配線層１１２の露出している部分、すなわちパッド部に接触させ、電気的試験を行う。

この方法によれば、容易かつより確実に基準マーク２５を検出して半導体ウエハと試験装置との位置合わせを行うことができる。

チップ領域１０及びスクライブ領域２０の断面構成が第２又は第３の実施形態と同様であってもよい。

図１４に示すように、基準マーク２５の長手方向では、基準マーク２５の長手方向の寸法に対応するチップ領域１０の数（ここでは２個）の整数倍のピッチで２以上の基準マーク２５が配置されていることが好ましく、基準マーク２５の短手方向では、互いにずれた位置に２以上の基準マーク２５が配置されていることが好ましい。図１５に示すように、長手方向で、基準マーク２５の長手方向の寸法に対応するチップ領域１０の数（２個）の０．５倍（１個）又は１．５倍（３個）のピッチで２以上の基準マーク２５が配置されていたり、短手方向で、同一の位置に基準マーク２５が配置されていたりする場合、図１３に示すフローチャートでの処理が複雑になり得る。

高反射領域２１と低反射領域２２との間の反射率の相違が大きいほど、コントラストに基づく基準マーク２５の検出が容易であるが、高反射領域２１の反射率が高すぎる場合には、ハレーションが生じて低反射領域２２がぼやけてしまうことがある。図１６は、ハレーションの影響を示す図である。図１６（ａ）に示すように、高反射領域２１と低反射領域２２との境界が直線状であったとしても、ハレーションが生じると、２値解析により、図１６（ｂ）に示すように、明るい領域と暗い領域との境界が曲線状になっていると判断され得る。この場合、曲線状の境界がテンプレートと合致しないとして、ここに高反射領域２１と低反射領域２２との境界があることが検出されないことが起こり得る。下記の第５及び第６の実施形態では、ハレーションの影響を低減する構成が採用されている。

（第５の実施形態）
第５の実施形態について説明する。図１７は、第５の実施形態に係る半導体装置の基準マークを示す図である。図１８Ａは、図１７（ａ）中のＩ−Ｉ線に沿った断面図であり、図１８Ｂは、図１７（ａ）中のＩＩ−ＩＩ線に沿った断面図である。

第５の実施形態では、図１７（ａ）に示すように、高反射領域２１の低反射領域２２との境界近傍に、照射する可視光の波長より短いピッチで光吸収部２４が形成されている。図１８Ａ及び図１８Ｂに示すように、光吸収部２４には、チタン窒化膜１２１が含まれる。上記のように、チタン窒化膜１２１の可視光の吸収率は極めて高い。

第５の実施形態では、光吸収部２４によりハレーションが緩和され、図１７（ｂ）に示すように、明るい領域と暗い領域との境界が直線状になっていると判断され、ここに高反射領域２１と低反射領域２２との境界があることが確実に検出される。

（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、スクライブ領域２０の層の構成の点で第１の実施形態と相違している。図１９は、第６の実施形態におけるスクライブ領域２０の構成を示す断面図である。

第６の実施形態に係る半導体装置では、図１９に示すように、第２の領域（低反射領域）２２及び第３の領域２３の構成は第１の実施形態と同様である。第１の領域（高反射領域）２１には、第１の実施形態とは異なり、絶縁膜１０３上の配線層１０４が含まれ、配線層１０４上方に配線層１１２が形成されていない。他の構成は第１の実施形態と同様である。

第６の実施形態では、高反射領域２１内の配線層１０４が低反射領域２２内の配線層１１０より基板１０１側に位置するため、配線層１０４により低反射領域２２側に反射された可視光は外部に放出されにくい。従って、第６の実施形態によってもハレーションが緩和される。

高反射領域２１、低反射領域２２及び第３の領域２３の層の構成は特に限定されないが、高反射領域２１は、表面から入射してきた可視光の５０％以上を反射する反射膜を有し、低反射領域２２は、表面から入射してきた可視光の５０％以上を吸収する吸収膜を有することが好ましい。また、第３の領域２３は、表面から入射してきた可視光に対し、高反射領域２１の反射膜と低反射領域２２の吸収膜との間の反射特性を有する膜を有することが好ましい。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
複数のチップ領域と、
前記複数のチップ領域の間の基準マークを含むスクライブ領域と、
を有し、
前記基準マークは、互いに直接接する第１の領域及び第２の領域を有し、
前記スクライブ領域内で可視光に対する反射率が最も大きく変化する部分が前記第１の領域と前記第２の領域との境界にあることを特徴とする半導体装置。

（付記２）
基板と、
前記基板上に形成された複数の層と、
を有し、
前記第１の領域と前記第２の領域との間で、前記層の材質が相違していることを特徴とする付記１に記載の半導体装置。

（付記３）
前記スクライブ領域の、前記第１の領域及び前記第２の領域を含む特定の範囲内で、
前記第１の領域の可視光に対する第１の反射率が最大であり、
前記第２の領域の可視光に対する第２の反射率が最小であることを特徴とする付記１又は２に記載の半導体装置。

（付記４）
前記第１の領域は、表面から入射してきた可視光の５０％以上を反射する反射膜を有し、
前記第２の領域は、表面から入射してきた可視光の５０％以上を吸収する吸収膜を有することを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。

（付記５）
前記スクライブ領域は、前記基準マーク外に、表面から入射してきた可視光に対し前記反射膜と前記吸収膜との間の反射特性を示す膜を有することを特徴とする付記４に記載の半導体装置。

（付記６）
前記スクライブ領域は、前記基準マークを２以上含み、
前記基準マークの長手方向では、前記基準マークの長手方向の寸法に対応する前記チップ領域の数の整数倍のピッチで前記２以上の基準マークが配置されていることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。

（付記７）
前記スクライブ領域は、前記基準マークを２以上含み、
前記基準マークの短手方向では、互いにずれた位置に前記２以上の基準マークが配置されていることを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。

（付記８）
複数のチップ領域と、前記複数のチップ領域の間の基準マークを含むスクライブ領域と、を形成する工程を有し、
前記基準マークは、互いに直接接する第１の領域及び第２の領域を有し、
前記スクライブ領域内で可視光に対する反射率が最も大きく変化する部分を前記第１の領域と前記第２の領域との境界に設けることを特徴とする半導体装置の製造方法。

（付記９）
基板上に複数の層を形成する工程を有し、
前記第１の領域と前記第２の領域との間で、前記層の材質を相違させることを特徴とする付記８に記載の半導体装置の製造方法。

１０：チップ領域
２０：スクライブ領域
２１：高反射領域（第１の領域）
２２：低反射領域（第２の領域）
２３：第３の領域
２４：光吸収部
１００、４００：半導体装置
１０１：基板
１０２：トランジスタ層
１１２：配線層
１２１：チタン窒化膜
２１０：容量膜
３１０：強誘電体キャパシタ
３１１：下部電極（Ｐｔ膜）

Claims (7)

1. 複数のチップ領域と、
   前記複数のチップ領域の間の基準マークを含むスクライブ領域と、
   を有し、
   前記基準マークは、互いに直接接する第１の領域及び第２の領域を有し、
   前記スクライブ領域内で可視光に対する反射率が最も大きく変化する部分が前記第１の領域と前記第２の領域との境界にあることを特徴とする半導体装置。
2. 基板と、
   前記基板上に形成された複数の層と、
   を有し、
   前記第１の領域と前記第２の領域との間で、前記層の材質が相違していることを特徴とする請求項１に記載の半導体装置。
3. 前記スクライブ領域の、前記第１の領域及び前記第２の領域を含む特定の範囲内で、
   前記第１の領域の可視光に対する第１の反射率が最大であり、
   前記第２の領域の可視光に対する第２の反射率が最小であることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記スクライブ領域は、前記基準マークを２以上含み、
   前記基準マークの長手方向では、前記基準マークの長手方向の寸法に対応する前記チップ領域の数の整数倍のピッチで前記２以上の基準マークが配置されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
5. 前記スクライブ領域は、前記基準マークを２以上含み、
   前記基準マークの短手方向では、互いにずれた位置に前記２以上の基準マークが配置されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
6. 複数のチップ領域と、前記複数のチップ領域の間の基準マークを含むスクライブ領域と、を形成する工程を有し、
   前記基準マークは、互いに直接接する第１の領域及び第２の領域を有し、
   前記スクライブ領域内で可視光に対する反射率が最も大きく変化する部分を前記第１の領域と前記第２の領域との境界に設けることを特徴とする半導体装置の製造方法。
7. 基板上に複数の層を形成する工程を有し、
   前記第１の領域と前記第２の領域との間で、前記層の材質を相違させることを特徴とする請求項６に記載の半導体装置の製造方法。

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