JP2018186112A - Ｄｍｌドライバ - Google Patents

Abstract

【課題】回路面積をサイズダウンする。【解決手段】ドライバ回路１２を、変調信号Ｄ0に応じてオンオフ動作するトランジスタＱ0と、Ｑ0のエミッタ端子と接地電位ＧＮＤとの間に接続された抵抗素子Ｒ0と、Ｑ0のコレクタ端子と接続ノードＮとの間に接続された抵抗素子Ｒ1とから構成し、電源回路１１を、一端が電源電位ＶCCに接続され、他端が接続ノードＮに接続された抵抗素子Ｒ2から構成する。【選択図】 図１

Description

本発明は、ＬＤ（Laser Diode）の光強度を直接変調するＤＭＬ（Directly Modulated Laser：直接変調レーザ）を駆動する際に用いられるシャント型ＬＤ駆動技術に関する。

近年、通信トラヒックの増大に伴い、光ファイバを利用した光通信ネットワークの大容量化が求められている。特に、通信ネットワークの主要な規格要素であるＥｔｈｅｒｎｅｔ（登録商標）の大容量化が進みつつある。このような大容量化に伴って、Ｅｔｈｅｒｎｅｔの標準規格は、１０ＧｂＥおよび４０ＧｂＥの標準化が完了しており、さらなる大容量化を目指した１００ＧｂＥの標準化が完了しつつある。

図１１は、１００ＧＢａｓｅ−ＬＲ４／ＥＲ４光伝送システムの構成例である。送信フロントエンドにおいて、低消費電力で高速動作可能なＬＤドライバとして、シャント型回路構成を用いたＬＤドライバが報告されている。

また、図１２は、シャント型ＬＤドライバを用いた送信フロントエンドの構成例である。図１３は、図１２の送信フロントエンドの動作例である。図１２のうち破線で囲まれた部分がシャント型ＬＤドライバ部である。ＬＤに対して並列にシャント型ＬＤドライバ部を付加することでＬＤドライバ部のスイッチをＯＮ／ＯＦＦさせて図１３のように情報を載せることが可能である。また、シャント型ＬＤドライバは出力抵抗が高いため、ＬＤとモノリシックに集積されるか、もしくはＬＤと同一のパッケージ内に実装される。そのため、インピーダンス整合を取る必要がなく、低消費電力で高速動作可能である。

T. Kishi，M. Nagatani，S. Kanazawa，W. Kobayashi，T. Shindo，H. Yamazaki，M. Ida，K. Kurishima，and H. Nosaka，"A 45-mW 50-Gb/s Linear Shunt LD Driver in 0.5-μm InP HBT Technology"，Compound Semiconductor Integrated Circuit Symposium，2016

図１４は、従来の送信フロントエンドを示す回路構成例である。この送信フロントエンドには、ＤＭＬドライバ（ＬＤドライバ）とＬＤとが設けられている。
ＤＭＬドライバ５０は、電源電位Ｖ_CCからＬＤに対して電流を供給する電源回路５１と、ＬＤに対して並列的に接続されて、入力された変調信号Ｄ₀に応じて電流の一部をバイパスさせるドライバ回路５２とから構成されている。

ドライバ回路５２は、ゲート端子に変調信号Ｄ₀が印加されるトランジスタＱと、一端がＱのエミッタ端子に接続され、他端が接地電位ＧＮＤに接続された抵抗素子Ｒ₀と、一端がＱのコレクタ端子に接続され、他端が接続ノードＮに接続された抵抗素子Ｒ₁とから構成されている。
また、電源回路５１は、一端がＶ_CCに接続され、他端が接続ノードＮに接続された高周波チョークコイルＬから構成されている。
ＬＤは、アノード端子が接続ノードＮに接続されており、カソード端子がＧＮＤに接続されている。

このように、従来の送信フロントエンドでは、ＬＤに流れる駆動電流Ｉ_LDとドライバ回路５２に流れるバイパス電流Ｉ₀との和すなわち供給電流Ｉ_CCが一定値となるよう、電源回路５１として、接続ノードＮと電源電位Ｖ_CCとの間に高周波チョークコイルＬが実装されている。
このため、高周波チョークコイルＬの実装にはある程度の回路面積が必要となり、結果として、送信フロントエンド全体の回路面積をサイズダウンできないという問題点があった。

本発明はこのような課題を解決するためのものであり、回路面積をサイズダウンできる送信フロントエンドを提供することを目的としている。

このような目的を達成するために、本発明にかかるＤＭＬドライバは、アノード端子とカソード端子がそれぞれ接続ノードと接地電位に接続されているＬＤに対して電流を供給する電源回路と、前記ＬＤと並列的に接続されて、入力された第１の変調信号に応じて前記電流の一部をバイパスさせるドライバ回路とを備えるＤＭＬドライバであって、前記ドライバ回路は、前記第１の変調信号に応じてオンオフ動作する第１のトランジスタと、前記第１のトランジスタの第１の出力端子と前記接地電位との間に接続された第１の抵抗素子と、前記第１のトランジスタの第２の出力端子と前記接続ノードとの間に接続された第２の抵抗素子とを備え、前記電源回路は、一端が電源電位に接続され、他端が前記接続ノードに接続された第３の抵抗素子からなるものである。

また、本発明にかかる上記ＤＭＬドライバの一構成例は、前記第１の変調信号がｈｉｇｈレベルを示す電圧Ｖ_inhighであるとき、前記ＬＤのアノード−カソード間電圧および前記ＬＤに流れる駆動電流をＶ_LDminおよびＩ_LDminとし、前記第１の変調信号がｌｏｗレベルを示す電圧Ｖ_inlowであるとき、前記ＬＤのアノード−カソード間電圧および前記ＬＤに流れる駆動電流をＶ_LDmaxおよびＩ_LDmaxとし、前記ドライバ回路の消費電力が最小となる場合に前記ドライバ回路に流れるバイパス電流をＩ_{0max_min}とした場合、前記電源の電源電位および前記第３の抵抗素子は、後述する式（６）および式（７）に示す電位Ｖ_CCminおよび抵抗値Ｒ_2minを有するものである。

また、本発明にかかる上記ＤＭＬドライバの一構成例は、前記電源回路が、前記第３の抵抗素子と並列接続された第１の容量素子をさらに備えるものである。
また、本発明にかかる上記ＤＭＬドライバの一構成例は、前記ドライバ回路が、前記第２の抵抗素子と並列接続された第２の容量素子をさらに備えるものである。

また、本発明にかかる上記ＤＭＬドライバの一構成例は、前記ドライバ回路が、前記第１のトランジスタ、前記第１の抵抗素子、および前記第２の抵抗素子からなる第１の基本ドライバ回路がｎ（ｎは２以上の整数）個並列接続されてなる第１の回路群を備え、さらに、前記第１の変調信号とは独立した第２の変調信号に応じてオンオフ動作する第２のトランジスタと、前記第２のトランジスタの第１の出力端子と接地電位との間に接続された第１の抵抗素子と、前記第２のトランジスタの第２の出力端子と前記接続ノードに接続された第２の抵抗素子とからなる第２の基本ドライバ回路がｎ×２個並列接続されてなる第２の回路群を備えるものである。

本発明によれば、抵抗素子の実装面積は、高周波チョークコイルの実装面積より極めて小さいため、ＤＭＬドライバが必要とする回路面積を大幅に削減することができる。したがって、送信フロントエンド１全体の回路面積を大幅にサイズダウンすることが可能となる。

第１の実施の形態にかかるＤＭＬドライバの構成を示す回路図である。 ＬＤのＩ−Ｖ特性を示すグラフである。 第１の実施の形態にかかる送信フロントエンドの動作を示す説明図である。 ＤＭＬドライバの消費電力とバイパス電流との関係を示すグラフである。 図１のＤＭＬドライバの派生回路構成例である。 図１のＤＭＬドライバの他の派生回路構成例である。 第２の実施の形態にかかるＤＭＬドライバの構成を示す回路図である。 ＰＡＭ４変調方式の説明図である。 図７のＤＭＬドライバの派生回路構成例である。 図７のＤＭＬドライバの他の派生回路構成例である。 １００ＧＢａｓｅ−ＬＲ４／ＥＲ４光伝送システムの構成例である。 シャント型ＬＤドライバを用いた送信フロントエンドの構成例である。 図１２の送信フロントエンドの動作例である。 従来の送信フロントエンドを示す回路構成例である。

次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
まず、図１を参照して、本発明の第１の実施の形態にかかるＤＭＬドライバ１０について説明する。図１は、第１の実施の形態にかかるＤＭＬドライバの構成を示す回路図である。

本発明にかかるＤＭＬドライバ１０は、光伝送システムの送信フロントエンド１において、ＬＤ（Laser Diode）の光強度を直接変調するＤＭＬ（Directly Modulated Laser：直接変調レーザ）を駆動する際に用いられるシャント型ＬＤ駆動回路である。本実施の形態では、電流源負荷型の構成例について説明する。

本実施の形態にかかるＤＭＬドライバ１０は、図１に示すように、電源電位Ｖ_CCからＬＤに対して供給電流Ｉ_CC（駆動電流Ｉ_LD＋バイパス電流Ｉ₀）を供給する電源回路１１と、ＬＤに対して並列的に接続されて、入力された変調信号Ｄ₀に応じて供給電流Ｉ_CCの一部電流（バイパス電流Ｉ₀）をバイパスさせるドライバ回路１２とから構成されている。本発明は、この電源回路１１として、高周波チョークコイルに代えて抵抗素子Ｒ₂を用いたことを特徴とする。

ドライバ回路１２は、ゲート端子に変調信号Ｄ₀が印加されるトランジスタ（第１のトランジスタ）Ｑ₀と、一端がＱ₀のエミッタ端子（第１の出力端子）に接続され、他端が接地電位ＧＮＤに接続された抵抗素子（第１の抵抗素子）Ｒ₀と、一端がＱ₀のコレクタ端子（第２の出力端子）に接続され、他端が接続ノードＮに接続された抵抗素子（第２の抵抗素子）Ｒ₁とから構成されている。

また、Ｑ₀のゲート端子には、「１」（ｈｉｇｈレベル）または「０」（ｌｏｗレベル）の値をとる変調信号（第１の変調信号）Ｄ₀が外部から印加される。なお、Ｑ₀のゲート端子とＧＮＤとの間に接続されている抵抗素子Ｒ_mは、入力整合用の抵抗であり、５０Ω系の入力伝送線路である場合、Ｒ_mは５０Ωとなる。

電源回路１１は、一端が電源電位Ｖ_CCに接続され、他端が接続ノードＮに接続された抵抗素子（第３の抵抗素子）Ｒ₂から構成されている。
ＬＤは、アノード端子が接続ノードＮに接続されており、カソード端子がＧＮＤに接続されている。

［第１の実施の形態の動作］
次に、本実施の形態にかかるＤＭＬドライバ１０の動作について説明する。
電源電位Ｖ_CCから電源回路１１を介して供給される供給電流をＩ_CCとし、ドライバ回路１２へ流れるバイパス（引き抜き）電流をＩ₀とし、ＬＤへ流れる駆動電流をＩ_LDとした場合、Ｉ_CC＝Ｉ₀＋Ｉ_LDとなる。

この際、変調信号Ｄ₀に応じてＩ_LDが所望の光強度に応じた電流値に制御されるよう、Ｉ_CCが一定値となる条件下で、ドライバ回路１２のトランジスタＱ₀，抵抗素子Ｒ₀，Ｒ₁に関する各回路定数が設計されている。
例えば、変調信号Ｄ₀の「１」に対応する光強度に必要なＬＤのアノード−カソード間電圧Ｖ_LDおよび駆動電流Ｉ_LDをＶ_LDminおよびＩ_LDminとした場合、バイパス電流Ｉ_0maxは、Ｉ_0max＝Ｉ_CC−Ｉ_LDminである。これにより、抵抗値Ｒ₀＋Ｒ₁＝Ｖ_LDmin／Ｉ_0maxとなり、抵抗値Ｒ₀はＱ₀のベース電流から決定される。

図２は、ＬＤのＩ−Ｖ特性を示すグラフである。図３は、第１の実施の形態にかかる送信フロントエンドの動作を示す説明図である。
図２に示すように、変調信号Ｄ₀を示す入力電圧Ｖ_inとして、変調信号Ｄ₀が「１」すなわちｈｉｇｈレベルを示す入力電圧Ｖ_inhighが入力された場合、ＬＤのアノード−カソード間電圧Ｖ_LDおよびＬＤに流れる駆動電流Ｉ_LDをＶ_LDmin（最小値）およびＩ_LDmin（最小値）とする。

一方、変調信号Ｄ₀が「０」すなわちｌｏｗレベルを示す入力電圧Ｖ_inlowが入力された場合、アノード−カソード間電圧Ｖ_LDおよび駆動電流Ｉ_LDをＶ_LDmax（最大値）およびＩ_LDmax（最大値）とする。
また、これら最小値と最大値の間の領域において、Ｖ_LDとＩ_LDは線形比例するものとする。

これにより、図３に示すように、変調信号Ｄ₀が値「１」を示し、Ｖ_in，Ｖ_LD，およびＩ_LDが、Ｖ_inhigh，Ｖ_LDmin，およびＩ_LDminである場合、供給電流Ｉ_CCおよびバイパス電流Ｉ₀は、Ｉ_0max＋Ｉ_LDminおよびＩ_0max（最大値）となる。
また、変調信号Ｄ₀が値「０」を示し、Ｖ_in，Ｖ_LD，およびＩ_LDが、Ｖ_inlow，Ｖ_LDmax，およびＩ_LDmaxである場合、供給電流Ｉ_CCおよびバイパス電流Ｉ₀は、Ｉ_0min＋Ｉ_LDmaxおよびＩ_0min（最小値）となる。

したがって、Ｉ_0min＝０とした場合、Ｖ_LDmax，Ｖ_LDminについて、次の式（１）および式（２）が成立する。

また、ＤＭＬドライバ１０での消費電力Ｐ［Ｗ］は、次の式（３）で表すことができ、Ｖ_CCは、次の式（４）で表すことができる。

したがって、式（４）を式（３）に代入すれば、Ｐに関して次の式（５）を得ることができる。

この式（５）において、Ｉ_LDmax，Ｉ_LDmin，Ｖ_LDmax，Ｖ_LDminは、それぞれ回路設計時における所望の回路定数であるため、ＰはＩ_0maxの関数とみなすことができる。
図４は、ＤＭＬドライバの消費電力とバイパス電流との関係を示すグラフであり、式（５）にＩ_LDmax，Ｉ_LDmin，Ｖ_LDmax，Ｖ_LDminに関する回路定数の一例を代入してプロットしたものである。

図４において、消費電力Ｐは、Ｉ_0maxの増加に伴って一旦減少して最小値Ｐ_minとなる。そのときＩ_0maxの値をＩ_{0max_min}とする。その後、消費電力Ｐは、Ｉ_0maxの増加に伴って徐々に増加するものとなる。
したがって、Ｐ_minにおけるＶ_CCの値をＶ_CCminとし、Ｒ₂の値をＲ_2minとすると、Ｖ_CCminとＲ_2minは次の式（６）および式（７）で表すことができる。

これにより、Ｖ_CCとＲ₂として、式（６）および式（７）で求めたＶ_CCminおよびＲ_2minの値を設定することで、ＤＭＬドライバ１０での消費電力Ｐを最小化することができる。

図５は、図１のＤＭＬドライバの派生回路構成例である。ここでは、電源回路１１の抵抗素子Ｒ₂に対して並列的に容量素子（第１の容量素子）Ｃ₂を接続した例が示されている。これにより、ＬＤの緩和振動周波数による光波形のオーバーシュートを抑制することができる。
また、図６は、図１のＤＭＬドライバの他の派生回路構成例である。ここでは、ドライバ回路１２の抵抗素子Ｒ₁に対して並列的に容量素子（第２の容量素子）Ｃ₁を接続した例が示されている。これにより、ドライバ回路１２の周波数特性を改善することができる。この際、容量素子Ｃ₁に加えて図５の容量素子Ｃ₂を設けてもよい。

［第１の実施の形態の効果］
このように、本実施の形態は、ドライバ回路１２を、変調信号Ｄ₀に応じてオンオフ動作するトランジスタＱ₀と、Ｑ₀のエミッタ端子と接地電位ＧＮＤとの間に接続された抵抗素子Ｒ₀と、Ｑ₀のコレクタ端子と接続ノードＮとの間に接続された抵抗素子Ｒ₁とから構成し、電源回路１１を、一端が電源電位Ｖ_CCに接続され、他端が接続ノードＮに接続された抵抗素子Ｒ₂から構成したものである。

これにより、抵抗素子Ｒ₂の実装面積は、高周波チョークコイルの実装面積より極めて小さいため、ＤＭＬドライバ１０が必要とする回路面積を大幅に削減することができる。したがって、送信フロントエンド１全体の回路面積を大幅にサイズダウンすることが可能となる。

また、本実施の形態において、変調信号Ｄ₀がＨｉｇｈレベルを示す電圧Ｖ_inhighであるとき、ＬＤのアノード−カソード間電圧およびＬＤに流れる駆動電流をＶ_LDmin，Ｉ_LDminとし、変調信号Ｄ₀がＬｏｗレベルを示す電圧Ｖ_inlowであるとき、ＬＤのアノード−カソード間電圧およびＬＤに流れる駆動電流をＶ_LDmax，Ｉ_LDmaxとし、ドライバ回路１２の消費電力Ｐが最小値Ｐ_minとなる場合にドライバ回路１２に流れるバイパス電流をＩ_{0max_min}とした場合、電源電位Ｖ_CCおよび抵抗素子Ｒ₂の値を、前述の式（６）および式（７）で求めたＶ_CCminおよびＲ_2minとするようにしてもよい。
これにより、ＤＭＬドライバ１０での消費電力Ｐを最小化することが可能となる。

［第２の実施の形態］
次に、図７を参照して、本発明の第２の実施の形態にかかるＤＭＬドライバ１０について説明する。図７は、第２の実施の形態にかかるＤＭＬドライバの構成を示す回路図である。
長距離光通信では、データ伝送容量の増大に合わせて、伝送速度が１００Ｇｂｐｓから４００Ｇｂｐｓさらには１Ｔｂｐｓへと進化しつつある。一方、変調方式についても、今までのＮＲＺ符号変調などの２値変調方式から、４値変調方式ＰＡＭ４（PAM:Pulse Amplitude Modulation）などの多値変調方式が導入されつつある。本実施の形態では、本発明のＤＭＬドライバ１０をＰＡＭ４に対応させた例について説明する。

図８は、ＰＡＭ４変調方式の説明図であり、図８（ａ）はＰＡＭ４の時間波形例、図８（ｂ）はＰＡＭ４のアイパターンである。ＰＡＭ４は、２ビットのデジタル情報（変調信号）Ｄ₁，Ｄ₀を同時に送信する変調方式であり、４種類の光強度０〜３に対して、Ｄ₁，Ｄ₀を組、すなわち「００」、「０１」、「１０」、「１１」が割り当てられている。

図７に示すように、本実施の形態にかかるＤＭＬドライバ１０には、ドライバ回路１２に、回路群（第１の回路群）１２Ａと、回路群（第２の回路群）１２Ｂとが設けられている。
回路群１２Ａは、変調信号Ｄ₀に基づいてオンオフ動作する、ｎ（ｎは２以上の整数）個の基本ドライバ回路１３Ａが並列的に接続された回路である。
回路群１２Ｂは、変調信号（第２の変調信号）Ｄ₁に基づいてオンオフ動作する、ｎ×２個の基本ドライバ回路１３Ｂが並列的に接続された回路である。

基本ドライバ回路（第１の基本ドライバ回路）１３Ａは、ゲート端子に変調信号Ｄ₀が印加されるトランジスタ（第１のトランジスタ）Ｑ₀と、一端がＱ₀のエミッタ端子（第１の出力端子）に接続され、他端が接地電位ＧＮＤに接続された抵抗素子（第１の抵抗素子）Ｒ₀と、一端がＱ₀のコレクタ端子（第２の出力端子）に接続され、他端が接続ノードＮに接続された抵抗素子（第２の抵抗素子）Ｒ₁とから構成されている。

基本ドライバ回路（第２の基本ドライバ回路）１３Ｂは、ゲート端子に変調信号Ｄ₁が印加されるトランジスタ（第２のトランジスタ）Ｑ₁と、一端がＱ₁のエミッタ端子（第１の出力端子）に接続され、他端が接地電位ＧＮＤに接続された抵抗素子（第１の抵抗素子）Ｒ₀と、一端がＱ₁のコレクタ端子（第２の出力端子）に接続され、他端が接続ノードＮに接続された抵抗素子（第２の抵抗素子）Ｒ₁とから構成されている。

この際、変調信号Ｄ₁およびＤ₀に応じてＩ_LDが所望の光強度に応じた電流値に制御されるよう、Ｉ_CCが一定値となる条件下で、基本ドライバ回路１３Ａ，１３ＢのトランジスタＱ₀，Ｑ₁，抵抗素子Ｒ₀，Ｒ₁に関する各回路定数が決定されている。

この構成により、変調信号Ｄ₁が「１」の場合に増加するバイパス電流Ｉ₀の値は、変調信号Ｄ₀が「１」の場合に増加するバイパス電流Ｉ₀の値の２倍に相当することになる。このため、これらＤ₁およびＤ₀を組み合わせることにより、４種類のバイパス電流Ｉ₀を発生することができ、図８で示した４種類の光強度の光信号をＬＤから出射することができる。
なお、電源電位Ｖ_CCおよび抵抗素子Ｒ₂については、第１の実施の形態と同様にして、本実施の形態にも適用可能である。

図９は、図７のＤＭＬドライバの派生回路構成例である。ここでは、電源回路１１の抵抗素子Ｒ₂に対して並列的に容量素子Ｃ₂を接続した例が示されている。これにより、ＬＤの緩和振動周波数による光波形のオーバーシュートを抑制することができる。
また、図１０は、図７のＤＭＬドライバの他の派生回路構成例である。ここでは、基本ドライバ回路１３Ａ，１３Ｂの抵抗素子Ｒ₁に対して並列的に容量素子Ｃ₁を接続した例が示されている。これにより、基本ドライバ回路１３Ａ，１３Ｂの周波数特性を改善することができる。この際、容量素子Ｃ₁に加えて図９の容量素子Ｃ₂を設けてもよい。

［第２の実施の形態の効果］
このように、本実施の形態は、ドライバ回路１２に、トランジスタＱ₀、抵抗素子Ｒ₀，Ｒ₁からなる基本ドライバ回路１３Ａがｎ個並列接続されてなる回路群１２Ａを設けるとともに、変調信号Ｄ₀とは独立した変調信号Ｄ₁に応じてオンオフ動作するトランジスタＱ₁と、Ｑ₁のエミッタ端子と接地電位ＧＮＤとの間に接続された抵抗素子Ｒ₀と、Ｑ₁のコレクタ端子と接続ノードＮに接続された抵抗素子Ｒ₁とからなる基本ドライバ回路１３Ｂがｎ×２個並列接続されてなる回路群１２Ｂを設けたものである。
これにより、第１の実施の形態と同様の作用効果を、ＰＡＭ４変調方式のＤＭＬドライバ１０でも得ることができる。

［実施の形態の拡張］
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。また、各実施形態については、矛盾しない範囲で任意に組み合わせて実施することができる。

１…送信フロントエンド、１０…ＤＭＬドライバ、１１…電源回路、１２…ドライバ回路、１２Ａ，１２Ｂ…回路群、１３Ａ，１３Ｂ…基本ドライバ回路、Ｑ₀，Ｑ₁…トランジスタ、Ｒ₀，Ｒ₁，Ｒ₂，Ｒ_m…抵抗素子、Ｃ₁，Ｃ₂…容量素子、ＬＤ…レーザダイオード、Ｎ…接続ノード、Ｄ₀，Ｄ₁…変調信号、Ｖ_in，Ｖ_inhigh，Ｖ_inlow…入力電圧、Ｖ_CC…電源電位、ＧＮＤ…接地電位、Ｉ_CC…供給電流、Ｖ_LD，Ｖ_LDmin，Ｖ_LDmax…アノード−カソード間電圧、Ｉ_LD，Ｉ_LDmin，Ｉ_LDmax…駆動電流、Ｉ₀，Ｉ_0min，Ｉ_0max，Ｉ_{0max_min}…バイパス電流、Ｐ，Ｐ_min…消費電力。

Claims (5)

1. アノード端子とカソード端子がそれぞれ接続ノードと接地電位に接続されているＬＤに対して電流を供給する電源回路と、前記ＬＤと並列的に接続されて、入力された第１の変調信号に応じて前記電流の一部をバイパスさせるドライバ回路とを備えるＤＭＬドライバであって、
   前記ドライバ回路は、前記第１の変調信号に応じてオンオフ動作する第１のトランジスタと、前記第１のトランジスタの第１の出力端子と前記接地電位との間に接続された第１の抵抗素子と、前記第１のトランジスタの第２の出力端子と前記接続ノードとの間に接続された第２の抵抗素子とを備え、
   前記電源回路は、一端が電源電位に接続され、他端が前記接続ノードに接続された第３の抵抗素子からなる
   ことを特徴とするＤＭＬドライバ。
2. 請求項１に記載のＤＭＬドライバにおいて、
   前記第１の変調信号がｈｉｇｈレベルを示す電圧Ｖ_inhighであるとき、前記ＬＤのアノード−カソード間電圧および駆動電流をＶ_LDminおよびＩ_LDminとし、前記第１の変調信号がｌｏｗレベルを示す電圧Ｖ_inlowであるとき、前記ＬＤのアノード−カソード間電圧および駆動電流をＶ_LDmaxおよびＩ_LDmaxとし、前記ドライバ回路の消費電力が最小となる場合に前記ドライバ回路に流れるバイパス電流をＩ_{0max_min}とした場合、前記電源電位および前記第３の抵抗素子は、それぞれ次の式に示す電位Ｖ_CCminおよび抵抗値Ｒ_2minを有することを特徴とするＤＭＬドライバ。
   

   
3. 請求項１または請求項２に記載のＤＭＬドライバにおいて、
   前記電源回路は、前記第３の抵抗素子と並列接続された第１の容量素子をさらに備えることを特徴とするＤＭＬドライバ。
4. 請求項１〜請求項３のいずれかに記載のＤＭＬドライバにおいて、
   前記ドライバ回路は、前記第２の抵抗素子と並列接続された第２の容量素子をさらに備えることを特徴とするＤＭＬドライバ。
5. 請求項１〜請求項４のいずれかに記載のＤＭＬドライバにおいて、
   前記ドライバ回路は、
   前記第１のトランジスタ、前記第１の抵抗素子、および前記第２の抵抗素子からなる第１の基本ドライバ回路がｎ（ｎは２以上の整数）個並列接続されてなる第１の回路群を備え、
   さらに、前記第１の変調信号とは独立した第２の変調信号に応じてオンオフ動作する第２のトランジスタと、前記第２のトランジスタの第１の出力端子と接地電位との間に接続された第１の抵抗素子と、前記第２のトランジスタの第２の出力端子と前記接続ノードに接続された第２の抵抗素子とからなる第２の基本ドライバ回路がｎ×２個並列接続されてなる第２の回路群を備える
   ことを特徴とするＤＭＬドライバ。

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