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JP2018185595A - 定電圧電源回路 - Google Patents

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Abstract

【課題】ロードレギュレーションの改善を図った定電圧電源回路を提供する。【解決手段】反転入力端子６１と非反転入力端子６２を備えた誤差増幅器６と、該誤差増幅器６の反転入力端子６１に接続された基準電圧源５と、ソースが電源端子１に接続されドレインが回路出力端子３に接続されゲートが誤差増幅器６の出力端子６３に接続された出力用のトランジスタＭＰ１と、回路出力端子３と電源端子２の間に接続され回路出力端子３の電圧を検出して誤差増幅器６の非反転入力端子６２に入力する出力電圧検出回路７とを備えた定電圧電源回路において、誤差増幅器６の出力端子６３とトランジスタＭＰ１のゲートとの間に、正帰還回路８を接続した。【選択図】図１

Description

本発明は、出力電流の全領域に亘ってロードレギュレーション特性の優れた定電圧電源回路に関する。
図５に従来の定電圧電源回路１０Ｅを示す（例えば、特許文献１）。１は電圧がＶＤＤの高電位電源端子、２は電圧がＶＳＳ（＜ＶＤＤ）の低電位電源端子、３は出力電圧がＶＲＥＧの回路出力端子、４は電流がＩＳの電流源、５は電圧がＶＲの基準電圧源である。ＭＮ４，ＭＮ５，ＭＮ６は差動回路を構成するＮＭＯＳトランジスタ、ＭＰ３，ＭＰ４はその差動回路の能動負荷を構成するカレントミラー接続のＰＭＯＳトランジスタである。これらトランジスタＭＮ４〜ＭＮ６，ＭＰ３，ＭＰ４により誤差増幅器６が構成され、その誤差増幅器６の反転入力端子６１が基準電圧源５に接続されている。ＭＮ７はトランジスタＭＮ６とカレントミラー接続されたＮＭＯＳトランジスタであり、電流源４の電流ＩＳをトランジスタＭＮ６にバイアス電流として供給する。ＭＰ１は誤差増幅器６の出力端子６３にゲートが接続される出力用のＰＭＯＳトランジスタであり、そのドレインが回路出力端子３に接続されている。抵抗Ｒ３，Ｒ４は出力電圧ＶＲＥＧを検出する出力電圧検出回路７を構成し、回路出力端子３と電源端子２との間に接続され、その抵抗Ｒ３，Ｒ４の共通接続点が誤差増幅器６の非反転入力端子６２に接続されている。
さて、この定電圧電源回路１０Ｅで得られる出力電圧ＶＲＥＧは、
Figure 2018185595
となる。ここで、回路出力端子３から出力電流が引かれる場合を考える。
出力電流が全くない無負荷の場合には、トランジスタＭＰ１は抵抗Ｒ３，Ｒ４に流れる電流のみを供給する。通常では、極力低消費電流化が求められるため、抵抗Ｒ３、Ｒ４には数ＭΩの高い抵抗値のものが用いられる。このとき、負荷を駆動するトランジスタＭＰ１は、サブスレショールド領域で動作するよう誤差増幅器により制御される。出力電流が徐々に増加すると、トランジスタＭＰ１は飽和領域での動作へ移り、さらに出力電流が増大すると非飽和領域での動作に移り、出力電圧ＶＲＥＧは出力電流の増加に応じて直線的に下降する。
特開２０１０−０７９６５３号公報
この出力電流の特性を図６に示した。実線で表された特性Ｂが図５の定電圧電源回路１０Ｅの出力電流に対する出力電圧の変化を示す特性である。この出力電圧特性は、定電圧電源回路の性能指標の１つとして用いられ、この特性の良し悪しが回路選択の重要な要素となる。
図６の特性では、先述したように、出力電流が少ない領域では、トランジスタＭＰ１がサブスレショールド領域で動作するため、電圧が大きく変動する。出力電流がより増大すると、飽和領域での動作となり出力電流に対して２乗の特性へと移り、最終的には非飽和領域での動作となり、直線的に電圧が下降する軌跡を辿る。
この出力電圧特性は、ロードレギュレーション特性として表すことができ、このロードレギュレーション特性は出力電流の任意の２点Ｉ１，Ｉ２の間での出力電圧ＶＲＥＧの下降傾斜の度合で表され、一般に以下の式（２）で定義される。
Figure 2018185595
ＶＲ１は出力電流がＩ１のときの出力電圧、ＶＲ２は出力電流がＩ２の出力電圧である。図６では図５の定電圧電源回路１０Ｅのロードレギュレーション特性をＬＲｂで示した。
図６からも分かるように、出力電流の全領域に渡ってロードレギュレーション特性を改善するためには、出力電流が少ない領域での特性改善が求められる。ロードレギュレーションは、式（２）のＬＲの値が小さい方が“良し”‘とされる。
本発明の目的は、このようなロードレギュレーションの改善を図った定電圧電源回路を提供することである。
上記目的を達成するために、請求項１にかかる発明は、反転入力端子と非反転入力端子を備えた誤差増幅器と、該誤差増幅器の前記反転入力端子に接続された基準電圧源と、ソースが第１電源端子に接続されドレインが回路出力端子に接続されゲートが前記誤差増幅器の出力端子に接続された出力用の第１導電型の第１トランジスタと、前記回路出力端子と第２電源端子の間に接続され前記回路出力端子の電圧を検出して前記誤差増幅器の非反転入力端子に入力する出力電圧検出回路とを備えた定電圧電源回路において、前記誤差増幅器の出力端子と前記第１導電型の第１トランジスタのゲートとの間に、正帰還回路を接続したことを特徴とする。
請求項２にかかる発明は、請求項１に記載の定電圧電源回路において、前記正帰還回路は、前記誤差増幅器の出力端子にゲートが接続されソースが前記第１電源端子に接続された第１導電型の第２トランジスタと、該第１導電型の第２トランジスタのドレインにドレインとゲートに接続されソースが前記第２電源に接続された第２導電型の第１トランジスタと、ドレインが前記誤差増幅器の出力端子に接続されソースが前記第２電源端子に接続されゲートが前記第２導電型のトランジスタのゲートに接続された第２導電型の第２トランジスタとからなることを特徴とする。
請求項３にかかる発明は、請求項２に記載の定電圧電源回路において、前記第１導電型の第２トランジスタのドレインと前記第２導電型の第１トランジスタのドレインとの間に、第１抵抗を挿入接続したことを特徴とする。
請求項４にかかる発明は、請求項２に記載の定電圧電源回路において、前記第１導電型の第２トランジスタのドレインと前記第２導電型の第１トランジスタのドレインとの間に、ドレインが前記第１導電型の第２トランジスタのドレインに接続されソースとゲートが前記第２導電型の第１トランジスタのドレインに接続される第２導電型のデプレッショントランジスタを挿入接続したことを特徴とする。
請求項５にかかる発明は、請求項２、３、又は４に記載の定電圧電源回路において、前記第２導電型の第２トランジスタのソースと前記第２電源端子との間に第２抵抗を挿入接続したことを特徴とする。
本発明によれば、誤差増幅器の出力端子と出力トランジスタとしての第１導電型の第１トランジスタのゲートとの間に正帰還回路を挿入接続したことによって、ロードレギュレーション特性を改善することができる。
本発明の第１の実施例の定電圧電源回路の回路図である。 本発明の第２の実施例の定電圧電源回路の回路図である。 本発明の第３の実施例の定電圧電源回路の回路図である。 本発明の第４の実施例の定電圧電源回路の回路図である。 従来の定電圧電源回路の回路図である。 ロードレギュレーション特性図である。
＜第１実施例＞
図１に本発明の第１実施例の定電圧電源回路１０Ａを示す。図１において、図５で説明したものと同じものには同じ符号をつけて重複説明を省略する。８は正帰還回路であり、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ１，ＭＮ２とで構成されている。トランジスタＭＰ２は、ソースが電源端子１に接続されゲートが誤差増幅器６の出力端子６３に接続されている。トランジスタＭＮ１は、ゲートとドレインがトランジスタＭＰ２のドレインに接続され、ソースが電源端子２に接続されている。トランジスタＭＮ２は、ドレインが誤差増幅器６の出力端子６３に接続されゲートがトランジスタＭＮ１のゲートに接続されソースが電源端子２に接続されている。これらトランジスタＭＮ１，ＭＮ２はカレントミラーを構成し、トランジスタＭＰ２のドレイン電流をトランジスタＭＮ２のドレインにミラーする。
トランジスタＭＰ２はトランジスタＭＰ１とゲート長が等しく、ゲート幅の比はＭＰ２：ＭＰ１＝１：ｎに設定されている（ｎ＞１）。これにより、トランジスタＭＰ２のドレイン電流は、トランジスタＭＰ１のドレイン電流の１／ｎとなる。
トランジスタＭＮ１，ＭＮ２は、そのゲート幅比がＭＮ１：ＭＮ２＝ｍ：１に設定されている（ｍ＞１）。このため、トランジスタＭＮ２のドレインを、誤差増幅器６の出力端子６３に接続したときは、トランジスタＭＮ２は誤差増幅器６の出力端子６３からトランジスタＭＰ１の出力電流量の１／（ｍ×ｎ）の電流を引き込み、誤差増幅器６の出力特性を大きく遷移させることができる。
このように、本実施例の定電圧電源回路１０Ａでは、誤差増幅器６が本来持つ利得に加えて正帰還回路８の利得が加えられるので、トランジスタＭＰ１のゲート電圧を変化させることができ、出力電流の全領域においてのロードレギュレーション特性を改善できる。
以上の結果、図６に示す特性Ａのように、図５の定電圧電源回路の特性Ｂと比較して電圧降下を大幅に緩やかな特性に改善できる特徴がある。図６では、出力電流がＩ２になる点での出力電圧の値が、ＶＲ２からＶＲ２’へと変化しており、そのロードレギュレーション特性ＬＲａの値が大きく改善されているのが分かる。
＜第２実施例＞
図２に第２実施例の定電圧電源回路１０Ｂを示す。図１で説明した第１実施例の定電圧電源回路１０Ａでは、誤差増幅器６の出力端子６３の電圧から作り出した電流により誤差増幅器６の出力端子６３に正帰還を掛ける構成となっているため、帰還量によっては発振のリスクを伴うことも考えられる。
そこで、図２に示す第２実施例の定電圧電源回路１０Ｂでは、正帰還回路８のトランジスタＭＰ２のドレインとトランジスタＭＮ１のドレインの間に抵抗Ｒ１を挿入している。これによって、トランジスタＭＰ２のドレイン電流が大きく増加した場合（トランジスタＭＰ１の出力電流も同様に増加）には、誤差増幅器６の出力端子６３への帰還量を減らし、発振のリスクを低減させることができる。
＜第３実施例＞
図３に第３実施例の定電圧電源回路１０Ｃを示す。図２で説明したように、正帰還回路８に抵抗Ｒ１を挿入接続した第２実施例の定電圧電源回路１０Ｂでも発振のリスクが低減できない場合には、図３に示すように、抵抗Ｒ１に代えて、デプレッション型のＮＭＯＳトランジスタＭＮ３をゲート・ソースを接続した構成で挿入接続する。
このようにすると、トランジスタＭＰ２に流れるドレイン電流が増加することで、トランジスタＭＮ３のドレイン電圧が上昇するため、トランジスタＭＮ３のソース・バックゲート間の電位差が拡大する。この結果、トランジスタＭＮ３のバックゲート効果により、そのスレショルド電圧が高くなり、ドレイン・ソース間の抵抗がより高抵抗化する。これにより、トランジスタＭＰ１が大きな出力電流を流す際には、誤差増幅器６への帰還量をさらに減らすことができる。
以上から、図２で説明した定電圧電源回路１０Ｂに比べ、さらに発振のリスクを低減できる。なお、ＮＭＯＳトランジスタＭＮ３のスレッショルド電圧Ｖｔｈは、バックゲート効果の式として以下の式（３）のように表される。
Figure 2018185595
ここで、Ｖｔｈ０はゼロバイアス時のスレショルド電圧、γは基板効果係数、ＶSBはソース・バックゲート間電圧、φFはＰ型基板のフェルミ準位である。
＜第４実施例＞
図４に第４実施例の定電圧電源回路１０Ｄを示す。本実施例では、図１で説明した定電圧電源回路１０Ａにおける正帰還回路８の出力側のトランジスタＭＮ２のソース・バックゲート端子と電源端子２との間に抵抗Ｒ２を挿入し、電流制限を行うようにしたものである。この場合も、図２及び図３で説明した定電圧電源回路１０Ｂ，１０Ｃと同様に、トランジスタＭＰ１が大きな出力電流を流す際には、誤差増幅器６への帰還量を減らすことができる。
＜その他の実施例＞
なお、以上の実施例では、電源電圧がＶＤＤ＞ＶＳＳの条件の場合で説明したが、電源電圧の高低関係が逆になる場合は、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに置き換え、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換えればよい。また、請求項ではＰＭＯＳトランジスタとＮＭＯＳトランジスタの一方を第１導電型、他方を第２導電型として記載している。
１０Ａ〜１０Ｅ：定電圧電源回路
１：高電圧電源端子、２：低電圧電源端子、３：回路出力端子、４：電流源、５：基準電圧源、６：誤差増幅器、６１：反転入力端子、６２：非反転入力端子、６３：出力端子、７：出力電圧検出回路、８：正帰還回路

Claims (5)

  1. 反転入力端子と非反転入力端子を備えた誤差増幅器と、該誤差増幅器の前記反転入力端子に接続された基準電圧源と、ソースが第１電源端子に接続されドレインが回路出力端子に接続されゲートが前記誤差増幅器の出力端子に接続された出力用の第１導電型の第１トランジスタと、前記回路出力端子と第２電源端子の間に接続され前記回路出力端子の電圧を検出して前記誤差増幅器の非反転入力端子に入力する出力電圧検出回路とを備えた定電圧電源回路において、
    前記誤差増幅器の出力端子と前記第１導電型の第１トランジスタのゲートとの間に、正帰還回路を接続したことを特徴とする定電圧電源回路。
  2. 請求項１に記載の定電圧電源回路において、
    前記正帰還回路は、前記誤差増幅器の出力端子にゲートが接続されソースが前記第１電源端子に接続された第１導電型の第２トランジスタと、該第１導電型の第２トランジスタのドレインにドレインとゲートに接続されソースが前記第２電源に接続された第２導電型の第１トランジスタと、ドレインが前記誤差増幅器の出力端子に接続されソースが前記第２電源端子に接続されゲートが前記第２導電型のトランジスタのゲートに接続された第２導電型の第２トランジスタと、からなることを特徴とする定電圧電源回路。
  3. 請求項２に記載の定電圧電源回路において、
    前記第１導電型の第２トランジスタのドレインと前記第２導電型の第１トランジスタのドレインとの間に、第１抵抗を挿入接続したことを特徴とする定電圧電源回路。
  4. 請求項２に記載の定電圧電源回路において、
    前記第１導電型の第２トランジスタのドレインと前記第２導電型の第１トランジスタのドレインとの間に、ドレインが前記第１導電型の第２トランジスタのドレインに接続されソースとゲートが前記第２導電型の第１トランジスタのドレインに接続される第２導電型のデプレッショントランジスタを挿入接続したことを特徴とする定電圧電源回路。
  5. 請求項２、３、又は４に記載の定電圧電源回路において、
    前記第２導電型の第２トランジスタのソースと前記第２電源端子との間に第２抵抗を挿入接続したことを特徴とする定電圧電源回路。
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